KR20060136118A - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트용 폴리실리콘층의 패터닝을 위한 식각 공정 시 과도한 식각 공정에 의해 소자 분리막에 형성된 트렌치를 절연막으로 일부 매립한 상태에서 콘트롤 게이트를 형성함으로써, 콘트롤 게이트와 반도체 기판의 거리가 가까워지는 것을 방지하여 누설 전류가 발생되는 것을 방지할 수 있다.
플래시 메모리, STI 공정, 누설 전류
Description
도 1a 내지 도 1c는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 소자 분리막
102a, 202a : 트렌치 103, 203 : 터널 산화막
104, 204 : 폴리실리콘층 105, 205 : 포토레지스트 패턴
206 : 절연막 106, 207 : 유전체막
107, 208 : 도전층
108, 209 : 반도체 기판과 콘트롤 게이트간의 거리
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 싸이클링 페일을 방지하기 위한 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 전기의 공급이 중단되더라도 저장된 데이터가 지워지지 않는 메모리 소자이다. 이러한 플래시 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(101)의 소자 분리 영역에는 소자 분리막(102)이 형성된다. 소자 분리막(102)이 형성되면서 활성 영역이 정의된다. 종래에는 소자 분리막(102)을 LOCOS 공정으로 형성하였으나, 집적도가 높아짐에 따라 STI(Shallow Trench Isolation) 공정으로 트렌치형 소자 분리막(102)을 형성한다. 한편, 소자 분리막(102)은 워드라인과 수직 방향, 즉 비트라인 방향으로 형성된다.
이후, 반도체 기판(101)의 활성 영역 상에 터널 산화막(103)을 형성한다. 이어서, 터널 산화막(103)을 포함한 전체 구조 상에 폴리실리콘층(104)을 형성한다. 폴리실리콘층(104)은 메모리 셀의 플로팅 게이트를 형성하기 위하여 형성된다.
폴리실리콘층(104) 상에는 포토레지스트 패턴(105)이 형성된다. 포토레지스트 패턴(105)은 폴리실리콘층(104) 상에 포토레지스트를 도포한 후 플로팅 게이트 마스크를 이용한 노광 및 현상 공정을 실시하여 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(105)을 이용한 식각 공정으로 폴리실리콘층(104)을 패터닝한다. 이로써, 폴리실리콘층(104)은 반도체 기판(101)의 활성 영역 상에 비트라인 방향으로 잔류되며, 가장자리가 소자 분리막(102)과 중첩되도록 잔류된다. 이후, 포토레지스트 패턴(105)을 제거한다.
한편, 폴리실리콘층(104) 식각 시 소자 분리막(102) 상에 폴리실리콘층이나 폴리 레시듀(poly residue)가 잔류되지 않도록, 식각 공정을 과도하게 진행한다. 이로 인해, 소자 분리막(102)의 노출된 영역도 식각되어, 소자 분리막(102)에 트렌치(102a)가 형성된다.
도 1c를 참조하면, 패터닝된 폴리실리콘층(105)을 포함한 전체 구조 상에 유전체막(106) 및 콘트롤 게이트용 도전층(107)을 순차적으로 형성한다. 도전층(107)은 폴리실리콘층 및 금속층(또는, 실리사이드층)의 적층 구조로 형성한다. 이어서, 도면에는 도시되어 있지 않지만, 워드라인 형태가 정의된 하드 마스크를 이용한 식각 공정으로 도전층(107) 및 유전체막(106)을 패터닝하여 콘트롤 게이트를 형성한 후, 자기 정렬 식각 공정으로 폴리실리콘층(105)을 패터닝한다. 이로써, 플래시 메모리 셀이 제조 된다.
상기의 공정을 살펴보면, 폴리실리콘층(105)을 패터닝하기 위하여 식각 공정을 과도하게 진행하기 때문에, 소자 분리막(102)에는 트렌치(102a)가 형성된다. 이로 인해, 콘트롤 게이트(107)가 트렌치(102a) 내부에 형성되면서 반도체 기판(101)과 콘트롤 게이트(107)의 거리가 가까워져 누설 전류가 발생하고, 그에 따라 소자 의 전기적 특성 및 신뢰성이 저하된다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 소자의 제조 방법은 플로팅 게이트용 폴리실리콘층의 패터닝을 위한 식각 공정 시 과도한 식각 공정에 의해 소자 분리막에 형성된 트렌치를 절연막으로 일부 매립한 상태에서 콘트롤 게이트를 형성함으로써, 콘트롤 게이트와 반도체 기판의 거리가 가까워지는 것을 방지하여 누설 전류가 발생되는 것을 방지할 수 있다.
본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판의 소자 분리 영역에 트렌치형 소자 분리막을 형성하는 단계와, 소자 분리막을 포함한 전체 구조 상에 터널 산화막 및 폴리실리콘층을 순차적으로 형성하는 단계와, 소자 분리막 상부의 폴리실리콘층을 식각 공정으로 식각하여 패터닝하는 단계와, 식각 공정에 의해 소자 분리막의 상부에 형성된 트렌치를 절연막으로 매립하는 단계, 및 절연막을 포함한 전체 구조 상에 유전체막 및 도전층을 순차적으로 형성한 후, 워드라인 마스크를 이용한 식각 공정 및 자기 정렬 식각 공정을 순차적으로 실시하여 도전층, 유전체막 및 폴리실리콘층을 패터닝하는 단계를 포함한다.
상기에서, 트렌치를 절연막으로 형성하는 단계는, 상기 폴리실리콘층을 포함한 전체 구조 상에 절연막을 형성하는 단계, 및 상기 절연막이 상기 트렌치에만 잔 류되도록 에치백 공정을 실시하는 단계를 포함한다.
이때, 절연막은 산화막으로 형성할 수 있으며, CVD 또는 PE-CVD 방식으로 형성한다.
에치백 공정은 BOE 또는 HF 용액을 이용한 습식 식각 방식으로 실시하는 것이 바람직하다. 에치백 공정에 의해 절연막의 가장자리가 둥근 형태로 보다 두껍게 잔류된다.
도전층은 폴리실리콘막 및 실리사이드층의 적층 구조나, 폴리실리콘막 및 금속층의 적층 구조로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(201)의 소자 분리 영역에는 소자 분리막(202)이 형성된다. 소자 분리막(202)은 비트라인 방향(워드라인과 수직방향)으로 형성되며, 소자 분리막(202)이 형성되면서 활성 영역이 정의된다. 또한, 소자 분리막(202)은 STI(Shallow Trench Isolation) 공정으로 형성한다.
이후, 반도체 기판(201)의 활성 영역 상에 터널 산화막(203)을 형성한다. 이어서, 터널 산화막(203)을 포함한 전체 구조 상에 폴리실리콘층(204)을 형성한다. 폴리실리콘층(204)은 메모리 셀의 플로팅 게이트를 형성하기 위하여 형성된다.
폴리실리콘층(204) 상에는 포토레지스트 패턴(205)이 형성된다. 포토레지스트 패턴(205)은 폴리실리콘층(204) 상에 포토레지스트를 도포한 후 플로팅 게이트 마스크를 이용한 노광 및 현상 공정을 실시하여 형성한다. 이때, 포토레지스트 패턴(205)은 후속 식각 공정에서 폴리실리콘층(204)이 식각될 영역이 노출되도록 형성된다.
도 2b를 참조하면, 포토레지스트 패턴(205)을 이용한 식각 공정으로 폴리실리콘층(204)을 패터닝한다. 이로써, 폴리실리콘층(204)은 반도체 기판(201)의 활성 영역 상에 비트라인 방향으로 잔류되며, 가장자리가 소자 분리막(202)과 중첩되도록 잔류된다. 이후, 포토레지스트 패턴(205)을 제거한다.
한편, 폴리실리콘층(204) 식각 시 소자 분리막(202) 상에 폴리실리콘층이 잔류하여 완벽하게 패터닝되지 않거나 폴리 레시듀(poly residue)가 잔류는 것을 방지하기 위하여 식각 공정을 과도하게 진행한다. 이로 인해, 폴리실리콘층(204)이 식각되면서 노출된 소자 분리막(202)의 상부도 식각되어, 소자 분리막(202)에 트렌치(202a)가 형성된다. 이때, 트렌치(202a)는 약 100Å 정도의 깊이로 형성된다.
도 2c를 참조하면, 소자 분리막(202)에 형성된 트렌치(202a)를 절연막(206)으로 매립한다. 이때, 절연막(206)은 산화막으로 형성할 수 있으며, CVD, PE-CVD 방식으로 형성할 수 있다. 구체적으로 설명하면 다음과 같다.
먼저, 폴리실리콘층(204)을 포함한 전체 구조 상에 절연막을 형성한다. 이때, 트렌치(202a)가 매립될 정도의 두께로만 절연막을 형성할 수 있으나, 폴리실리콘층(204) 사이의 공간이 완전히 매립되도록 절연막을 형성하는 것이 바람직하다. 예를 들어, 800Å 내지 1200Å의 두께로 절연막을 형성할 수 있다.
이어서, 에치백(Etch back) 공정을 실시하여 절연막(206)을 트렌치(202a)에만 잔류시킨다. 구체적으로, 100Å 내지 200Å 정도의 절연막(206)을 트렌치(202a)에만 잔류시킨다. 이때, 에치백 공정은 BOE 또는 HF 용액을 이용한 습식 식각 방식으로 실시할 수 있다. 습식 식각 방식으로 에치백 공정을 실시하는 이유는, 습식 식각 시 폴리실리콘에 대한 고선택비를 얻을 수 있으며, 건식 식각 방식에서 발생할 수 있는 식각 손상을 방지할 수 있기 때문이다. 또한, 잔류하는 절연막(206)의 두께를 균일하게 제어할 수도 있다. 한편, 에치백 공정을 습식 식각 방식으로 실시함으로써, 절연막(206)의 가장자리가 둥근 모양으로 보다 더 두껍게 잔류된다.
한편, 폴리실리콘층(204) 사이에 절연막(206)이 형성되기 때문에 폴리실리콘층(204) 사이의 종횡비가 감소한다. 따라서, 후속 공정에서 유전체막 및 콘트롤 게이트용 도전층을 형성할 때 보이드가 형성되는 것을 억제할 수도 있다.
도 2d를 참조하면, 패터닝된 폴리실리콘층(204) 및 절연막(206)을 포함한 전체 구조 상에 유전체막(207) 및 콘트롤 게이트용 도전층(208)을 순차적으로 형성한다. 도전층(208)은 폴리실리콘층 및 금속층(또는, 실리사이드층)의 적층 구조로 형성한다. 이어서, 도면에는 도시되어 있지 않지만, 워드라인 형태가 정의된 하드 마스크를 이용한 식각 공정으로 도전층(208) 및 유전체막(207)을 패터닝하여 콘트롤 게이트를 형성한 후, 자기 정렬 식각 공정으로 폴리실리콘층(205)을 패터닝한다. 이로써, 플래시 메모리 셀이 제조 된다.
상기의 공정을 살펴보면, 폴리실리콘층(205)을 패터닝하기 위한 식각 공정을 과도하게 진행함에 따라 소자 분리막(202)의 상부에 형성된 트렌치(202a)를 절연막(206)으로 매립한다. 따라서, 콘트롤 게이트(208)가 트렌치(202a) 내부에 형성되지 않기 때문에 반도체 기판(201)과 콘트롤 게이트(208)가 일정 거리를 유지하게 된다.
상술한 바와 같이, 본 발명은 플로팅 게이트용 폴리실리콘층의 패터닝을 위한 식각 공정 시 과도한 식각 공정에 의해 소자 분리막에 형성된 트렌치를 절연막으로 일부 매립한 상태에서 콘트롤 게이트를 형성함으로써, 콘트롤 게이트와 반도체 기판의 거리가 가까워지는 것을 방지하여 누설 전류가 발생되는 것을 방지할 수 있다.
본 발명은 상기에서 서술된 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
Claims (6)
- 반도체 기판의 소자 분리 영역에 트렌치형 소자 분리막을 형성하는 단계;상기 소자 분리막을 포함한 전체 구조 상에 터널 산화막 및 폴리실리콘층을 순차적으로 형성하는 단계;상기 소자 분리막 상부의 상기 폴리실리콘층을 식각 공정으로 식각하여 패터닝하는 단계;상기 식각 공정에 의해 상기 소자 분리막의 상부에 형성된 트렌치를 절연막으로 매립하는 단계; 및상기 절연막을 포함한 전체 구조 상에 유전체막 및 도전층을 순차적으로 형성한 후, 워드라인 마스크를 이용한 식각 공정 및 자기 정렬 식각 공정을 순차적으로 실시하여 상기 도전층, 상기 유전체막 및 상기 폴리실리콘층을 패터닝하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 트렌치를 절연막으로 형성하는 단계는,상기 폴리실리콘층을 포함한 전체 구조 상에 절연막을 형성하는 단계; 및상기 절연막이 상기 트렌치에만 잔류되도록 에치백 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 절연막은 산화막으로 형성하며, CVD 또는 PE-CVD 방식으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 에치백 공정은 BOE 또는 HF 용액을 이용한 습식 식각 방식으로 실시하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 에치백 공정에 의해 상기 절연막의 가장자리가 둥근 형태로 보다 두껍게 잔류되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 도전층은 폴리실리콘막 및 실리사이드층의 적층 구조나, 폴리실리콘막 및 금속층의 적층 구조로 형성되는 플래시 메모리 소자의 제조 방법.
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