KR20020072195A - 반도체 장치 제조 방법 - Google Patents

Abstract

본 발명은 안정된 마스크 ROM의 제조 방법을 확립한다. 반도체 기판(1) 상에 게이트 절연막(5)을 사이에 두고서 형성된 게이트 전극(8)과, 상기 게이트 전극(8)에 인접하도록 형성된 소스 ·드레인 영역과, 상기 게이트 전극(8)을 피복하는 층간 절연막(14)을 사이에 두고서 형성된 Al 배선(15)을 갖고, 상기 Al 배선(15) 상에 형성한 포토레지스트(18)와 상기 Al 배선(15)을 마스크로 하여 상기 기판 표면층에 불순물 이온을 주입하는 것에 있어서, 인접하는 각 소자 영역 상에 배치된 Al 배선(15) 상에는 포토레지스트를 형성하지 않는 것을 특징으로 한다.

또한, 반도체 기판(31) 상에 게이트 절연막(35)을 사이에 두고서 형성된 게이트 전극(38)과, 상기 게이트 전극(38)에 인접하도록 형성된 소스 ·드레인 영역과, 상기 게이트 전극(38)을 피복하는 층간 절연막(44)을 사이에 두고서 형성된 Al 배선(45)을 갖고, 상기 Al 배선(45) 상에 형성한 포토레지스트(47)와 상기 Al 배선(45)을 마스크로 하여 상기 기판 표면층에 불순물 이온을 주입하는 것에 있어서, 어떤 소자에 불순물 이온을 주입하는 영역 상과, 인접하는 각 소자에 불순물 이온을 각각 주입하는 영역 상에서 서로 다른 개구부(47a, 47b)(개구경 X3 < X4)를 갖는 포토레지스트(47)를 이용하여 불순물 이온을 주입하는 것을 특징으로 한다.

Description

반도체 장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은, 반도체 장치 제조 방법에 관한 것으로, 특히, 마스크 R0M(Read Only Memory)을 구성하는 각 소자로의 정보 기록 작업을 안정시키는 제조 기술에 관한 것이다.

마스크 R0M의 TAT(Turn Around Time)를 단축하기 위해서, Al 배선 형성 후에 정보 기록(프로그램 기록, ROM 기록이라고도 함)를 위한 이온 주입을 행하는 기술로서는, 여러 가지의 것이 알려져 있다. 이하, 도 9a 내지 도 9c를 이용하여 종래의 제조 방법을 설명한다.

공정 1 : 도 9a에 도시한 바와 같이, P형 반도체 기판(51) 상에 열산화법 또는 CVD법을 이용하여 실리콘 산화막으로 이루어지는 패드 산화막(52)을 두께 25 nm로 형성한다. 패드 산화막(52)은 반도체 기판(51)의 표면을 보호하는 목적으로 형성된다.

다음에, 전면에 내산화막인 실리콘 질화막(53)을 형성하고, 그 후, 실리콘 질화막(53)에 소자 분리막(54)을 형성하기 위한 지면에 수직 방향으로 긴 띠형상의 개구부(53a)를 형성한다.

공정 2 : 도 9b에 도시한 바와 같이, 실리콘 질화막(53)을 마스크로 한 LOCOS법을 이용하여 반도체 기판(51)을 산화하여, 소자 분리막(54)을 형성한다. 이 때, 반도체 기판(51)과 실리콘 질화막(53) 사이에 산화 영역이 침입하여 버즈 빅(54a)이 형성된다. 다음에, 실리콘 질화막(53) 및 패드 산화막(52)을 제거하고,열산화법을 이용하여 게이트 절연막(55)을 두께 14 nm 내지 17 nm로 형성한다. 다음에, CVD법을 이용하여 폴리실리콘막을 두께 350 nm로 형성하고, 인을 도핑하여 N형의 도전막(56)을 형성한다.

공정 3 : 도 9c에 도시한 바와 같이, 소자 분리막(54)에 직교하는 방향으로 긴 띠형상으로 도전막(56)을 에칭하여 게이트 전극(56a)을 형성한다(단, 에칭 영역은 지면에 대하여 평행한 면으로 이루어지기 때문에, 도시되어 있지 않음). 다음에, 게이트 전극(56a)을 마스크로 하여 붕소 등의 P형 불순물을 이온 주입하고, 소스 영역 및 드레인 영역을 형성한다(소스 영역, 드레인 영역은 지면에 대하여 수직인 방향의 게이트 전극 양단부 아래에 형성되기 때문에, 도시되어 있지 않음).

이상에 의해 매트릭스 형상으로 배열된 메모리 셀 트랜지스터가 형성된다. 다음에, 전면에 실리콘 산화막으로 이루어지는 층간 절연막(57)을 두께 500 nm로 형성한다. 다음에, 비트선으로 이루어지는 지면에 대하여 수직 방향으로 긴 띠형상의 Al 배선(58)을 소자 분리막(54)의 상방(上方)에 형성한다. 여기까지는, 메모리 셀 트랜지스터에 어떠한 프로그램을 기록하는지에 관계없이 제조할 수 있기 때문에, 웨이퍼를 제조하여 보관해 둘 수 있다. 또한, 제조하여 보관해 두는 경우에는, 전면에 보호막으로서 실리콘 산화막(59)을 형성해 둔다.

공정 4: 고객으로부터의 의뢰를 받아, 기록해야 되는 프로그램이 확정된 시점에서, 도 9d에 도시한 바와 같이, 마스크 ROM 기록용의 개구부(60a)를 갖는 포토레지스트(60)를 형성한다. 다음에, 개구부에서 게이트 전극(56a) 바로 아래의 반도체 기판(51)에 붕소 등의 P형 불순물을 이온 주입함으로써, 소정의 메모리 셀 트랜지스터를 공핍화한다. 이에 따라, 이러한 메모리 셀 트랜지스터의 임계치 전압이 낮게 되어, ROM 데이터가 기록된다.

그러나, 일반적으로 상기 포토레지스트의 가공 정밀도는 낮은, 예를 들면 0.5 ㎛ 정도이다. 따라서, 포토레지스트(60)에 개구부(60a)를 형성할 때에, 0. 5㎛의 변동이 생긴다. 또한, 상술한 바와 같이 소자 분리막(54)에는 버즈 빅(54a)이 형성되어 있고, 소자 분리막(54)의 단부는 얇게 되어 있기 때문에, 개구부(60a)의 변동이 생기면, 불순물 이온을 주입할 때에, 도 10에 도시한 바와 같이 버즈 빅(54a)을 관통하여, 도면에서 동그라미 "A"로 둘러싼 소자 분리막(54) 하부의 반도체 기판(51)에까지 불순물 이온이 주입되는 경우가 있다. 이러한 소자가 인접하여 존재하면, 인접하는 소자 사이에서 화살표로 나타낸 소자 분리막(54) 아래를 통하는 누설 전류가 발생하여, 소자 분리 불량의 원인으로 되었다. 또한, 포토레지스트 마스크의 가공 정밀도를 향상시키는 것은 비용의 대폭적인 증가에 관련이 있었다.

또, 내압이 다른 각종 트랜지스터를 탑재하는 반도체 장치에서는, 게이트 절연막의 막 두께를 각종 트랜지스터에 따라 설정하고 있다. 이 때, 예를 들면, 2 종류의 막 두께를 갖는 게이트 절연막을 형성하는 경우에, 일단 두꺼운 쪽의 게이트 절연막을 전체적으로 형성하고, 얇은 쪽의 게이트 절연막을 형성하는 측의 게이트 절연막을 에칭 제거하여, 재차 얇은 쪽의 게이트 절연막을 형성하는 프로세스를 채용하고 있다.

이 때에, 상술한 두꺼운 쪽의 게이트 절연막을 에칭 제거할 때의 에칭에 의해 소자 분리막이 깎이게 된다. 이러한 프로세스에서는 ROM부의 소자 분리막의 막 두께는 얇게 되는 편이다.

또한, ROM의 후치화(後置化)를 행하는 프로세스에서는, 데이터를 기록할 때의 이온 주입은, 층간 절연막과 게이트 전극, 게이트 절연막을 관통하여 행하기 위해서, 1 MeV 내지 3 MeV 정도의 높은 에너지로 행할 필요가 있었다. 이러한 높은 에너지로 이온 주입을 행하면, 주입된 이온의 횡방향의 확산이 커져, 이 또한 상술한 소자 분리 불량에 관련이 있었다.

또한, 그러한 높은 에너지로 이온 주입을 행하는 장치는 일반적으로 고액이고, 비용의 증가에 관련이 있었다.

이상의 요인으로부터, 소자 분리막은, 소자 분리 불량을 방지하기 위해서 충분한 여유를 갖게 하여, 가공 한계보다도 큰 폭으로 설정할 필요가 있는 한편, 소자 분리막 막 두께의 박막화는 엄격하게 제한되는 상황에서, 미세화가 방해되는 제1 과제를 갖고 있었다.

또한, 제2 과제로서, 상기 ROM 데이터의 기록시의 층간 절연막(57)의 에칭 공정에 있어서, 도 9d에서는, 포토레지스트(60)의 끝을 따라서 수직으로 에칭이 진행하는 것처럼 보이고 있지만, 실제의 단면 형상은 개구부의 바닥부를 향함에 따라서 개구경이 가늘게 되어, 이러한 상태에서 이온 주입을 행한 경우에는, 이 에칭 잔류물에 기인하여 기록이 불량하게 되는 문제점이 생겼다.

그래서, 상기 문제의 대책으로서, ROM 기록 영역을 형성하기 위해서 포토레지스트를 마스크로 하여 층간 절연막을 에칭하는 경우에 있어서, 상기 테이퍼부에 의한 이온 주입 영역의 협소화를 고려하여, 포토레지스트의 개구부의 개구경이 이온 주입 영역보다도 넓게 되도록 형성한 포토레지스트를 이용하도록 하였다.

이에 따라, 상술한 바와 같은 층간 절연막의 에칭 잔류물에 의한 ROM 기록 불량은 회피할 수 있었다.

그러나, 상기 방법은, 예를 들면 단독 위치에 있는 소자 등으로의 기록에는 적합하지만, 기록하는 소자가 인접하고 있는 영역에 대하여 기록을 행하는 경우에는 이하의 문제가 발생하였다.

즉, 도 11a 및 도 11b에 도시한 바와 같이, 기록하는 소자가 인접하고 있는 영역 내에 각각 ROM 기록을 행할 때에, 상술한 바와 같이 이온 주입 영역(X1)보다도 넓게 된 개구경(X2)을 갖는 개구부(64a)를 갖는 포토레지스트(64)를 이용하고, 상기 포토레지스트(64)를 마스크로 하여 층간 절연막(63, 62, 61) 및 층간 절연막(57)의 일부를 에칭한 경우, 이러한 영역에 배치된 금속 배선(58) 상방에는, 가는 포토레지스트(64)가 남게 된다. 그 때문에, 이러한 가는 포토레지스트를 마스크로 하여 층간 절연막을 에칭한 경우에는, 상기 포토레지스트나 층간 절연막이 붕괴되어, 제품 불량의 원인이 될 우려가 있었다. 또한, 도 11a는 다층 배선 구조의 반도체 장치에서의 도 11b의 A-A선 단면도이다.

도 1a 내지 도 1c는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

도 2a 및 도 2b는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

도 3은 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

도 4a 및 도 4b는 본 발명의 제3 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

도 5는 본 발명의 제3 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

도 6a 내지 도 6c는 본 발명의 제4 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

도 7a 내지 도 7c는 본 발명의 제4 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

도 8a 및 도 8b는 본 발명의 제4 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

도 9a 내지 도 9d는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

도 10은 종래의 반도체 장치의 제1 과제를 설명하기 위한 단면도.

도 11a 및 도 11b는 종래의 반도체 장치의 제2 과제를 설명하기 위한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기판

2 : 패드 산화막

3 : 실리콘 산화막

4 : 소자 분리막

5 : 게이트 절연막

6 : 도전막

7 : 실리사이드막

8 : 게이트 전극

15, 24, 26 : Al 배선

15a : Al 배선 단부

16, 27 : 보호막

17, 18, 28 : 포토레지스트

17a, 18a, 28a : 개구부

그래서, 상기 제1 과제를 감안한 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 사이에 두고서 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 소스 ·드레인 영역과, 상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고서 형성된 금속 배선을 갖고, 상기 금속 배선 상에 형성한 포토레지스트와 상기 금속 배선을 마스크로 하여 상기 기판 표면층에 불순물 이온을 주입하는 것에 있어서, 인접하는 소자에 걸쳐 불순물 이온을 주입하는 영역 상의 금속 배선 상에는 포토레지스트를 형성하지 않는 것을 특징으로 한다.

또한, 상기 금속 배선은 다층 배선 구조에서 포토레지스트를 마스크로 하여 층간 절연막을 제거하고 최하층의 금속 배선을 노출시켜며, 상기 금속 배선을 마스크로 하여 불순물 이온을 주입하는 것을 특징으로 한다.

더욱, 상기 불순물 이온을 주입하는 공정은, 마스크 ROM을 구성하는 각 소자에 정보를 기록하는 공정인 것을 특징으로 한다.

이에 따라, 포토레지스트에 비하여 보다 가공 정밀도가 높은 금속 배선을 마스크로 하여 이온 주입하기 때문에, 종래와 같은 소자 분리 불량의 발생을 억제할 수 있다.

또한, 인접하는 각 소자에 이온 주입하는 경우에는, 그 영역 상에 배치되는 금속 배선 상에 포토레지스트를 형성하지 않도록 하였기 때문에, 상기 포토레지스트가 가늘어지는 것에 의한 포토레지스트 자신이 붕괴되는 다층 배선 구조의 경우에는, 포토레지스트와 같이 하층의 층간 절연막이 붕괴되어 제품 불량의 원인이 되는 일이 없다.

또한, 상기 제2 과제를 감안한 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 사이에 두고서 형성된 게이트 전극과, 상기 게이트전극에 인접하도록 형성된 소스 ·드레인 영역과, 포토레지스트를 마스크로 하여 상기 기판 표면층에 불순물 이온을 주입하는 반도체 장치의 제조 방법에 있어서, 어떤 소자에 불순물 이온을 주입하는 영역 상과, 인접하는 각 소자에 불순물 이온을 각각 주입하는 영역 상에서 서로 다른 개구경을 갖는 개구부를 갖는 포토레지스트를 이용하여 불순물 이온을 주입하는 것을 특징으로 한다.

또한, 상기 불순물 이온을 주입하는 공정은, 게이트 전극을 피복하는 층간 절연막을 사이에 두고서 형성된 금속 배선 상에 형성한 포토레지스트와 상기 금속 배선을 마스크로 하여 상기 기판 표면층에 불순물 이온을 주입하는 것을 특징으로 한다.

더욱, 상기 금속 배선은 다층 배선 구조에서 포토레지스트를 마스크로 하여 층간 절연막을 제거하고 최하층의 금속 배선을 노출시키며, 상기 금속 배선을 마스크로 하여 불순물 이온을 주입하는 것을 특징으로 한다.

또한, 상기 불순물 이온을 주입하는 공정은, 마스크 ROM을 구성하는 각 소자에 정보를 기록하는 공정인 것을 특징으로 한다.

이에 따라, 이온 주입하는 영역에 대응한 개구경을 갖는 개구부를 구비한 포토레지스트를 마스크로 하여, 단독 위치에 있는 소자, 또는 인접하는 각 소자에 각각 이온 주입함으로써, 단독 위치에 있는 소자로의 기록 불량이 억제 가능함과 동시에, 인접하는 각 소자에 이온 주입하는 영역 상에서의 포토레지스트가 가늘어지는 것을 저감하여, 포토레지스트 자신이 붕괴되거나 다층 배선 구조의 경우에는, 포토레지스트와 같이 하층의 층간 절연막이 붕괴되어 제품 불량의 원인이 되는 것이 억제된다.

(실시 형태)

이하, 본 발명의 반도체 장치의 제조 방법의 제1 실시 형태에 대하여 도면을 참조하면서 설명한다.

공정 1 : 도 1a에 도시한 바와 같이, 종래의 제조 공정의 공정 1과 마찬가지로하여, 반도체 기판(1) 상에 패드 산화막(2)을 형성하여, 개구부를 갖는 실리콘 질화막(3)을 형성한다.

공정 2 : 도 1b에 도시한 바와 같이, 반도체 기판(1) 상에 형성된 실리콘 질화막(3)을 마스크로 하여 LOCOS법에 의해서 반도체 기판(1)을 산화시켜서, 소자 분리막(4)을 형성한다.

다음에, 패드 산화막(2) 및 실리콘 질화막(3)을 제거하여, 열산화법을 이용하여 게이트 절연막(5)을 두께 14 nm 내지 17 nm로 형성하고, CVD법을 이용하여 폴리실리콘막을 10O nm로 형성하고, 인을 도핑하여 N형 도전막(6)을 형성한다.

계속해서, 텅스텐 등의 고융점 금속의 실리사이드막(7)을 150 nm로 형성한다. 실리사이드막(7)은 도전막(6)과 같이 게이트 전극으로 되어, 게이트 전극의 전기 저항을 저감할뿐만 아니라, 후술하는 바와 같이 게이트 전극을 보호하는 기능을 갖는다.

공정 3 : 도 1c에 도시한 바와 같이, 상기 소자 분리막(4)과 직교하는 방향으로 긴 띠형상으로, 도전막(6) 및 실리사이드막(7)을 에칭하여 게이트 전극(8)을 형성한다(단, 에칭 영역은 지면에 대하여 평행한 면에 이루어지기 때문에, 도시되어 있지 않음).

다음에 게이트 전극(8)을 마스크로 하여 붕소 등의 P형 이온 주입을 행하여, 소스 영역 및 드레인 영역을 형성한다(소스 영역, 드레인 영역은 지면에 대하여 수직인 방향의 게이트 전극(8) 양단부 아래에 형성되기 때문에 도시되어 있지 않음).

이상에 의해 매트릭스 형상으로 배열된 메모리 셀 트랜지스터가 형성된다.

그리고, 전면에 CVD법에 의해 실리콘 산화막(1O), 실리콘 질화막(11), 폴리실리콘막(12), 및 실리콘 산화막(13)으로 이루어지는 층간 절연막(14)을 600 nm로 형성한다. 여기서, 상기 폴리실리콘막(12)은 후술하는 층간 절연막(14)을 에칭할 때의 에칭 스토퍼가 된다.

공정 4 : 도 2a에 도시한 바와 같이, 상기 층간 절연막(14) 상에 Al막 등으로 이루어지는 금속막을 형성하고, 상기 금속막을 패터닝하여 워드선으로 이루어지는 Al 배선(15)을 형성한다.

또한, 이 때, Al 배선(15)의 단부(15a)가, 소자 분리막(4)의 단부의 바로 윗쪽에 배치되도록 형성한다. 여기까지는, 메모리 셀 트랜지스터에 어떠한 프로그램을 기록하는지에 관계없이 제조할 수 있기 때문에, 웨이퍼를 제조하여 보관해 둘 수 있다. 제조하여 보관해 두는 경우, 금속 배선층의 보호와 부식 방지를 위해, 표면에 50 nm 정도로 얇은 실리콘 산화막 등에 의한 보호막(16)을 형성해 둔다.

공정 5 : 고객으로부터의 의뢰를 받아, 기록해야 되는 프로그램이 확정한 시점에서, 도 2b에 도시한 바와 같이, 전면에 포토레지스트(17)를 100O nm 정도로 형성하여, 노광, 현상하여 소정 메모리 셀의 상방의 영역에 개구부(17a)를 배치한다.이 때, 개구부(17a)의 크기를 주입 영역보다도 크게 형성함으로써, Al 배선(15)의 단부(15a)를 노출시킨다. 다음에, 포토레지스트(12) 및 Al 배선(15)을 마스크로 하여, 층간 절연막(14)을 에칭한다. 에칭은 이방성 드라이 에칭이고, 게이트 전극 상면에서 100 nm 만큼 층간 절연막(14)을 잔류시킨다.

더욱, 개구부(17a)에서 게이트 전극(8) 바로 아래의 반도체 기판(1)에 붕소 등의 P형 불순물을 이온 주입함으로써, 소정의 메모리 셀 트랜지스터를 공핍화한다. 상술한 바와 같이 Al 배선(15)의 단부는 소자 분리막(4)의 단부의 바로 윗쪽에 형성되어 있기 때문에, 이것을 마스크로서 이용함으로써, 보다 정밀도가 높은 이온 주입을 할 수 있다. 이에 따라, 이러한 메모리 셀 트랜지스터의 임계치 전압이 낮게 되어, ROM 데이터가 기록된다.

더구나, 본 발명에서는 ROM 데이터를 기록할 때에, 종래의 포토레지스트보다도 가공 정밀도가 높은 금속막(Al 배선(15))을 마스크로서 이용하고 있기 때문에, 종래와 같이 소자 분리 불량의 발생을 회피하기 위해서 충분한 여유를 갖게 하여, 소자 분리막을 가공 한계보다도 큰 폭으로 설정할 필요가 없어져, 미세화가 가능하게 된다. 또한, 포토레지스트의 가공 정밀도는, 예를 들면, 0.5 ㎛인 것에 반해서, 금속막의 가공 정밀도는, 0.1 ㎛ 정도이다.

여기서, 이온 주입의 에너지는, 층간 절연막(14)을 에칭하고 있기 때문에, 130 KeV 내지 160 KeV 정도의 낮은 에너지로 행할 수 있다. 따라서, 주입 이온의 횡방향의 확산을 방지할 수 있고, 보다 정밀도가 높은 이온 주입을 할 수 있다.

이상의 공정을 거쳐, 원하는 프로그램이 기록된 마스크 ROM을 완성한다. 이하, 본 발명의 제2 실시 형태에 대하여 도면을 참조하면서 설명한다.

여기서, 제2 실시 형태의 특징은, 상기 제1 실시 형태의 공정 4에 있어서의 금속 배선의 단부를 노출하는 공정에서, 프로그램을 기록하는 소자가 인접하고 있는 경우에는, 그 프로그램의 기록 영역 내에 존재하는 금속 배선을 전부 노출시키는 것에 있다.

즉, 상기 제1 실시 형태로서는 프로그램의 기록 영역을 형성할 때에 이용하는 포토레지스트를 패터닝하는 경우에 있어서, 프로그램의 기록 영역 사이에 소정의 스페이스를 배치하도록 하고 있다. 그 때문에, 상기 기록하는 소자가 인접하고 있는 영역 내에 배치된 금속 배선 상에는, 가는 포토레지스트가 남아 있게 된다.

특히, 2층 배선, 3층 배선 구조를 채용한 프로세스에 있어서, 각 배선을 피복하고 있는 층간 절연막에 상기 포토레지스트를 마스크로 하여 개구부를 형성할 때에, 상기 포토레지스트나 층간 절연막이 붕괴되어, 제품 불량의 원인이 되는 우려가 있었다.

그래서, 제2 실시 형태에서는, 그와 같은 프로그램을 기록하는 영역이 인접하고 있는 각 위치에서, 프로그램의 기록 영역 사이에 스페이스를 배치하지 않은 구성으로 하였다.

도 3에 있어서, 참조부호(18)은 포토레지스트이고, 도시한 바와 같이 프로그램을 기록하는 소자 영역이 인접하고 있는 위치(도면에서 해칭된 영역)에 배치된 Al 배선(15)의 상면 전체를 노출하도록 개구부(18a)가 형성되어 있다.

또한, 도 4는 본 발명을 다층 배선 구조의 반도체 장치의 제조 방법에 적용한 제3 실시 형태를 나타내는 것이다. 또한, 상술한 제1, 제2 실시 형태와 동등한 구성에 대해서는 중복 설명을 피하기 위해서 동일한 부호를 붙여, 더욱 도 1을 이용하여 설명을 간략화한다.

공정 1 : 도 1a에 도시한 바와 같이, 반도체 기판(1) 상에 패드 산화막(2)을 형성하여, 개구부를 갖는 실리콘 질화막(3)을 형성한다.

공정 2 : 도 1b에 도시한 바와 같이, 반도체 기판(1) 상에 형성된 실리콘 질화막(3)을 마스크로 하여 반도체 기판(1) 상에 소자 분리막(4)을 형성한 후에, 상기 패드 산화막(2) 및 실리콘 질화막(3)을 제거하고, 열산화법을 이용하여 게이트 절연막(5)을 두께 14 nm 내지 17 nm로 형성하고, CVD법을 이용하여 폴리실리콘막을 10O nm로 형성하며, 인을 도핑하여 N형의 도전막(6)을 형성한다.

계속해서, 텅스텐 등의 고융점 금속의 실리사이드막(7)을 150 nm로 형성한다.

공정 3 : 도 1c에 도시한 바와 같이, 상기 소자 분리막(4)과 직교하는 방향으로 긴 띠형상으로, 도전막(6) 및 실리사이드막(7)을 에칭하여 게이트 전극(8)을 형성한다(단, 에칭 영역은 지면에 대하여 평행한 면에 이루어지기 때문에, 도시되어 있지 않음).

다음에 게이트 전극(8)을 마스크로 하여 붕소 등의 P형 이온 주입을 행하여, 소스 영역 및 드레인 영역을 형성한다(소스 영역, 드레인 영역은 지면에 대하여 수직인 방향의 게이트 전극(8) 양단부 아래에 형성되기 때문에 도시되어 있지 않음).

이상에 의해, 매트릭스 형상으로 배열된 메모리 셀 트랜지스터가 형성된다.

그리고, 전면에 CVD법에 의해 실리콘 산화막(1O), 실리콘 질화막(11), 폴리실리콘막(12), 및 실리콘 산화막(13)으로 이루어지는 제1 층간 절연막(14a)(도 4 참조)를 600 nm로 형성한다.

공정 4 : 도 4a에 도시한 바와 같이, 상기 층간 절연막(14a) 상에 Al막 등으로 이루어지는 금속막을 형성하고, 상기 금속막을 패터닝하여 워드선이 되는 제1 Al 배선(15)을 형성한다. 또한, 이 때, 상기 실시 형태와 마찬가지로 Al 배선(15)의 단부(15a)(도 2, 도 3 참조)가 소자 분리막(4)의 단부의 바로 윗쪽에 배치되도록 형성한다.

그리고, 전면에 평탄화를 위해 실리콘 산화막(20), SOG막(21), 실리콘 산화막(22)의 3층막으로 이루어지는 제2 층간 절연막(23)을 600 nm로 형성하고, 상기 층간 절연막(23) 상에 Al막 등으로 이루어지는 금속막을 형성하며, 상기 금속막을 패터닝하여 비트선으로 이루어지는 제2 Al 배선(24)을 형성한다.

공정 5 : 도 4b에 도시한 바와 같이, 상기 제2 Al 배선(24)을 피복하도록 전면에 600 nm의 제3 층간 절연막(25)을 형성하고, 상기 층간 절연막(25) 상에 Al막 등으로 이루어지는 금속막을 형성하며, 상기 금속막을 패터닝하여 제3 Al 배선(26)을 형성한다.

여기까지는, 메모리 셀 트랜지스터에 어떠한 프로그램을 기록하는지에 관계없이 제조할 수 있기 때문에, 웨이퍼를 제조하여 보관해 둘 수 있다. 제조하여 보관해 두는 경우, 금속 배선층의 보호와 부식 방지를 위해, 표면에 50 nm 정도로 얇은 실리콘 산화막 등에 의한 보호막(27)을 형성해 둔다.

공정 6 : 고객으로부터의 의뢰를 받아, 기록해야 되는 프로그램이 확정된 시점에서, 전면에 포토레지스트(28)를 1000 nm 정도로 형성하고, 노광, 현상하여 소정 메모리 셀의 상방의 영역에 개구부(28a)를 배치한다.

이 때, 개구부(28a)의 크기를 주입 영역보다도 크고, 예를 들면 인접하는 각 소자에 각각 프로그램을 기록하는 경우에 있어서, 그 영역 상에 배치된 Al 배선(15)의 상부 전체를 노출 가능하도록 포토레지스트의 개구경을 설정해 둔다.

그리고, 상기 포토레지스트(28)를 마스크로 하여 프로그램을 기록하는 영역 상의 상기 층간 절연막(25, 23, 14a)을 에칭 제거한다. 이 때, 상기 폴리실리콘막(12) 상에서 에칭이 종료한다.

여기서, 도 5는 상기 제1 실시 형태와 제3 실시 형태를 비교하기 위해서, 도 4에 나타내는 다층 배선 구조의 반도체 장치를 제1 실시 형태에 기초하여 형성한 경우를 예시한 것이다.

도 5에 도시한 바와 같이, 제1 실시 형태에서는 인접하는 각 소자에 각각 이온 주입하는 경우, 그 영역 상에 배치되는 Al 배선(15) 상에 가늘게 포토레지스트(28)가 남기 때문에, 포토레지스트(28)를 마스크로 하여 층간 절연막(25, 23, 14a)을 에칭할 때에 포토레지스트(28)가 붕괴되거나, 상기 포토레지스트(28)와 같이 층간 절연막(25, 23) 등이 붕괴되어, 제품 불량의 원인이 될 우려가 있다.

이에 대하여, 상기 제3 실시 형태에 의하면, 도시한 바와 같이 인접하는 각 소자에 각각 프로그램을 기록하는 경우에 있어서, 그 영역 상에 배치된 Al배선(15) 상에는 포토레지스트가 존재하지 않기 때문에, 층간 절연막(25, 23, 14a)의 에칭 시에 상기 포토레지스트나 층간 절연막이 붕괴되는 일이 없게 되어, 프로세스적으로 안정된 제품을 제조할 수 있다.

더욱, 개구부(28a)에서 게이트 전극(8) 바로 아래의 반도체 기판(1)에 붕소 등의 P형 불순물을 이온 주입함으로써, 소정의 메모리 셀 트랜지스터를 공핍화한다. 상술한 바와 같이 Al 배선(15)의 단부(15a)는, 소자 분리막(4)의 단부의 바로 윗쪽에 형성되어 있기 때문에, 이것을 마스크로 하여 이용함으로써, 보다 정밀도가 높은 이온 주입을 할 수 있다. 이에 따라, 이러한 메모리 셀 트랜지스터의 임계치 전압이 낮게 되어, ROM 데이터가 기록된다.

더구나, 본 발명에서는 ROM 데이터를 기록할 때에, 종래의 포토레지스트보다도 가공 정밀도가 높은 금속막(Al 배선(15))을 마스크로서 이용하고 있기 때문에, 종래와 같이 소자 분리 불량의 발생을 회피하기 위해서 충분한 여유를 갖게 하여, 소자 분리막을 가공 한계보다도 큰 폭으로 설정할 필요가 없어져, 미세화가 가능하게 된다.

여기서, 이온 주입의 에너지는, Al 배선(15) 상의 층간 절연막(23, 25)과 같이 층간 절연막(14a)의 일부를 에칭하고 있기 때문에, 130 KeV 내지 16O KeV 정도의 낮은 에너지로 행할 수 있다. 따라서, 주입 이온의 횡방향의 확산을 방지할 수 있고, 보다 정밀도가 높은 이온 주입을 할 수 있다.

이상의 공정을 거쳐, 원하는 프로그램이 기록된 마스크 ROM을 완성한다. 이하, 본 발명의 제4 실시 형태에 대하여 도면을 참조하면서 설명한다.

여기서, 본 실시 형태의 특징은, 마스크 ROM을 구성하기 위해서 원하는 소자를 공핍화하기 위해서 행하는 불순물 이온의 주입 공정에 있어서, 복수 종류의 개구경을 갖는 포토레지스트를 이용하여, ROM 기록용에 불순물 이온을 주입하는 것이다.

즉, 예를 들면, 불순물 이온을 주입하는 영역 상이, 도 7c에 도시한 바와 같이 인접하는 각 소자에 불순물 이온을 각각 주입하는 영역 상인 경우에는, 상기 개구경을 작게 설정한다(제1 개구경(X3)). 또한, 도 8b에 도시한 바와 같이 단독 위치에 있는 소자에 대하여 행하는 것 같은 경우에는, 상기 제1 개구경보다도 개구경을 크게 설정한다(제2 개구경(X4)).

그리고, 상기 제1 개구경 및 제2 개구경을 갖는 개구부(47a, 47b)를 구비하는 포토레지스트(47)를 마스크로 하여 층간 절연막(44)을 에칭하고, 각각 개구(44a, 44b)를 형성한 후에, 이온 주입하여 정보를 기록한다.

이에 따라, 단독 위치에 있는 소자에 정보를 기록하는 경우에는 큰 개구경이 대응하고, 인접하는 각 소자에 정보를 기록하는 경우에는 작은 개구경이 대응함으로써, 단독 위치에 있는 소자 영역에서는, 종래와 같은 층간 절연막의 에칭 부족으로 기인한 정보의 기록 불량을 억제할 수 있고, 또한 인접하는 각 소자 영역에서는, 종래와 같이 각각의 이온 주입 영역이 중첩한 영역내에 배치된 Al 배선 상에 위치되는 포토레지스트가, 각각의 개구부를 형성할 때의 개구경 마진이 중첩하는 것으로 필요 이상으로 가늘어져서, 레지스트 붕괴를 유발하는 문제점을 억제할 수 있어, 마스크 ROM의 제조 프로세스가 안정된다.

이하, 각 공정에 대하여 설명한다.

공정 1 : 도 6a에 도시한 바와 같이, 종래의 제조 공정의 공정 1이나 제1 실시 형태의 공정 1과 마찬가지로 하여, 반도체 기판(31) 상에 패드 산화막(32)을 형성하여, 개구부를 갖는 실리콘 질화막(33)을 형성한다.

공정 2 : 도 6b에 도시한 바와 같이, 반도체 기판(31) 상에 형성된 실리콘 질화막(33)을 마스크로 하여 LOCOS법에 의해서 반도체 기판(31)을 산화시켜서, 소자 분리막(34)을 형성한다.

다음에, 패드 산화막(32) 및 실리콘 질화막(33)을 제거하고, 열산화법을 이용하여 게이트 절연막(35)을 두께 14 nm 내지 17 nm로 형성하고, CVD법을 이용하여 폴리실리콘막을 10O nm로 형성하며, 인을 도핑하여 N형의 도전막(36)을 형성한다.

계속해서, 텅스텐 등의 고융점 금속의 실리사이드막(37)을 150 nm로 형성한다. 실리사이드막(37)은 도전막(36)과 같이 게이트 전극이 되어, 게이트 전극의 전기 저항을 저감할뿐만 아니라, 후술하는 바와 같이 게이트 전극을 보호하는 기능을 갖는다.

공정 3 : 도 6c에 도시한 바와 같이, 상기 소자 분리막(34)과 직교하는 방향으로 긴 띠형상으로, 도전막(36) 및 실리사이드막(37)을 에칭하여 게이트 전극(38)을 형성한다(단, 에칭 영역은 지면에 대하여 평행한 면으로 이루어지기 때문에, 도시되어 있지 않음).

다음에, 게이트 전극(38)을 마스크로 하여 붕소 등의 P형 이온 주입을 행하고, 소스 영역 및 드레인 영역을 형성한다(소스 영역, 드레인 영역은 지면에 대하여 수직인 방향의 게이트 전극(38) 양단부 아래에 형성되기 때문에 도시되어 있지 않음).

이상에 의해, 매트릭스 형상으로 배열된 메모리 셀 트랜지스터가 형성된다.

그리고, 전면에 CVD법에 의해 실리콘 산화막(40), 실리콘 질화막(41), 폴리실리콘막(42), 및 실리콘 산화막(43)으로 이루어지는 층간 절연막(44)을 600 nm로 형성한다. 여기서, 상기 폴리실리콘막(42)은 후술하는 층간 절연막(44)을 에칭할 때의 에칭 스토퍼로 된다.

공정 4 : 도 7a에 도시한 바와 같이, 상기 층간 절연막(44) 상에 Al막 등으로 이루어지는 금속막을 형성하고, 상기 금속막을 패터닝하여 워드선으로 이루어지는 Al 배선(45)을 형성한다.

여기까지는, 메모리 셀 트랜지스터에 어떠한 프로그램을 기록하는지에 관계없이 제조할 수 있기 때문에, 웨이퍼를 제조하여 보관해 둘 수 있다. 웨이퍼를 제조하여 보관하여 두는 경우, 금속 배선층의 보호와 부식 방지를 위해, 표면에 50 nm 정도의 얇은 실리콘 산화막 등에 의한 보호막(46)을 형성해 둔다.

공정 5 : 고객으로부터의 의뢰를 받아, 기록해야 되는 프로그램이 확정된 시점에서, 도 7b에 도시한 바와 같이, 전면에 포토레지스트(47)를 1000 nm 정도로 형성하여, 노광, 현상하여 소정 메모리 셀의 상방의 영역에 개구부(47a)를 배치한다. 이 때, 개구부(47a)의 크기를 주입 영역보다도 크게 형성함으로써, Al 배선(45)의 단부(45a)를 노출시킨다.

다음에, 포토레지스트(47) 및 Al 배선(45)을 마스크로 하여 상기 층간 절연막(44)을 소정량 에칭하고 개구(44a)를 형성한다.

또한, 그 불순물 이온을 주입하는 영역 상이, 단독 위치에 있는 소자 영역으로의 이온 주입에서는, 도 8a에 도시한 바와 같이 상기 포토레지스트(47)에 형성하였고, 상기 제1 개구경(X3)보다도 큰 제2 개구경(X4)를 갖는 개구부(47b)를 사이에 두고서 상기 Al 배선(45)의 단부(45a)를 노출시키면서, 층간 절연막(44)을 에칭하여 개구(44b)를 형성한다.

또한, 본 에칭은 이방성 드라이 에칭이고, 게이트 전극 상면에서 100 nm 만큼 층간 절연막(44)을 잔류시킨다. 이 때, 상기 폴리실리콘막(42)이 에칭 스토퍼의 역할을 한다.

그리고, 개구(44a, 44b)에서 게이트 전극(38) 바로 아래의 반도체 기판(31)에 붕소 등의 P형 불순물을 이온 주입함에 따라, 소정의 메모리 셀 트랜지스터를 공핍화함으로써, 이러한 메모리 셀 트랜지스터의 임계치 전압이 낮게 되어, ROM 데이터가 기록된다.

이와 같이 본 실시 형태에서는, 도 7c에 도시한 바와 같이 인접하는 각 소자에 불순물 이온을 각각 주입하는 영역 상에서는, 제2 개구경(X4)보다도 작은 제1 개구경(X3)을 갖는 개구부(47a)에 의해 층간 절연막(44)을 에칭하여 형성한 개구(44a), 및 도 8b에 도시한 바와 같이 단독 소자에 불순물 이온을 주입하는 영역 상에서는, 제1 개구경(X3)보다도 큰 제2 개구경(X4)을 갖는 개구부(47b)에 의해 층간 절연막(44)을 에칭하여 형성한 개구(44b)를 통해, 각각 ROM 데이터를 기록하도록 하였다.

이에 따라, 인접하는 각 소자에 불순물 이온을 각각 주입하는 영역 상에서는, 상기 개구부(47a)의 개구경을 상기 개구부(47b)의 개구경보다도 작게 해 두는 것으로, 종래와 같은 층간 절연막의 에칭용 포토레지스트가 가늘어지는 것이 억제될 수 있어, 포토레지스트 붕괴 등을 회피할 수 있다. 또한, 단독 소자에 불순물 이온을 주입하는 영역 상에서는, 상기 개구부(47b)의 개구경을 상기 개구부(47a)의 개구경보다도 크게 해 두는 것으로, 종래와 같은 층간 절연막의 에칭 잔류물에 기인하는 정보의 기록 불량을 억제할 수 있다.

또한, 본 실시 형태에서는, 인접하는 각 소자에 불순물 이온을 각각 주입하는 영역의 일례로서, 포토레지스트(47)의 4변을 둘러싸는 4개 위치의 소자 영역에 ROM 기록을 행하는 경우에 대해 설명하고 있지만, 그 3변 또는 2변이 접하는 각 소자 영역에 ROM 기록을 행하는 경우에 대해도 마찬가지로 하여 행해진다.

또한, 본 실시 형태에서는, 상기 포토레지스트(47)의 소자 영역에 접하는 측의 개구 위치를 (포토레지스트(47)로부터) 후퇴시키는 것으로, 그 부분에서의 개구부가 중첩되어 기인하는 포토레지스트(47)가 가늘어지는 것을 저감하여, 포토레지스트(47)와 접하지 않은 부분에서의 개구경을 종래와 마찬가지로 넓게 하는 것으로 에칭 잔류물에 의한 기록 불량의 발생을 회피하고 있다.

이상의 공정을 거쳐, 원하는 프로그램이 기록된 마스크 ROM이 완성한다. 여기서, 본 발명의 기술사상은, 보다 다층의 금속 배선을 형성하는 경우에도 용이하게 적용 가능하다.

또한, 상기한 각 실시 형태의 공정 3에 있어서, 그 게이트 전극의 형성은,폴리실리콘막 형성, 폴리실리콘막 패터닝, 실리사이드막의 폴리실리콘막 상으로의 선택적 형성으로 하여도 된다.

또한, 상기한 각 실시 형태에서는, P형 반도체 기판을 이용하는 경우를 설명하였지만, N형 반도체 기판을 이용하여도 되고, 반도체 기판 상에 형성된 웰 영역으로 하여도 된다.

또한, 상기한 각 실시 형태에 있어서, 임계치 전압을 낮게 하는 공핍화 이온 주입 방식에 대하여 설명하였지만, 임계치를 높게 하는 이온 주입을 행하여도 프로그램의 기록을 할 수 있다.

또한, 상기 공정 3에 있어서의 금속 배선의 단부를 노출하는 공정에서, 프로그램을 기록하는 소자가 인접하고 있는 경우에는, 그 프로그램의 기록 영역 내에 존재하는 금속 배선을 전부 노출시켜도 된다. 즉, 인접하는 각 소자 영역 상에 위치한 상기 포토레지스트(17)를 전부 에칭 제거하는 것으로, 포토레지스트가 가늘어져 상기 포토레지스트나 층간 절연막이 붕괴되는 문제점의 발생을 회피하는 것이면 된다.

더욱, 본 발명의 적용 범위는 마스크 ROM 등에 있어서의 프로그램 기록 방법에 한정되는 것이 아니고, 포토레지스트를 마스크로 하여 불순물 이온을 주입하는 공정을 갖는 각종 제품, 또한 포토레지스트 및 금속 배선을 마스크로 하여 불순물 이온을 주입하는 공정을 갖는 각종 제품에 적용할 수 있는 것이다.

본 발명에 따르면, 보다 가공 정밀도가 높은 금속 배선을 마스크로서 이용하여 불순물 이온을 기판 표면층에 주입하고 있기 때문에, 적정 위치에 적정량의 불순물 이온을 주입할 수 있다.

또한, 본 발명을 마스크 ROM의 제조 방법에 적용하여, 정보를 기록하기 위한 이온 주입 공정에 이용하는 것으로, 소자 분리막 아래에 불순물 이온이 주입되는 것이 방지할 수 있고, 소자 분리 불량의 억제할 수 있다.

또한, 포토레지스트나 금속 배선을 마스크로 하여 인접한 각 소자에 각각 불순물 이온을 주입할 때, 그 인접하는 소자 영역 상에 배치된 금속 배선 상에는 포토레지스트의 막이 잔류하지 않도록 함으로써, 상기 포토레지스트를 마스크로 하여 층간 절연막을 에칭한 경우의 상기 포토레지스트나 층간 절연막이 붕괴되지 않아, 프로세스적으로 안정된 작업이 가능하게 된다.

더욱, 금속 배선을 마스크로 하여 층간 절연막을 소정량 에칭한 후에 이온 주입을 행하기 때문에, 이온의 주입 에너지를 낮게 억제할 수 있고, 이온의 횡방향의 확산을 방지할 수 있으며, 소자 분리 불량의 발생을 억제할 수 있다.

또한, 본 발명에 따르면, 포토레지스트를 마스크로 하여, 또는 포토레지스트나 금속 배선을 마스크로 하여 불순물 이온을 주입하는 공정을 갖는 프로세스에 있어서, 포토레지스트의 개구부를, 단독 위치에 있는 소자에 정보를 기록하는 경우에는 큰 개구경을 대응시키고, 인접하는 각 소자에 정보를 기록하는 경우에는 작은 개구경을 대응시키고 있다. 이에 따라, 단독 위치에 있는 소자 영역에서는, 종래와 같은 층간 절연막의 에칭 부족에 기인한 정보의 기록 불량을 억제할 수 있고, 또한 인접하는 각 소자 영역에서는, 종래와 같은 각각의 이온 주입 영역이 중첩된영역의 포토레지스트가 가늘어져서, 상기 포토레지스트를 마스크로 하여 층간 절연막을 에칭한 경우의 상기 포토레지스트나 층간 절연막이 붕괴되지 않아, 프로세스적으로 안정된 작업이 가능하게 된다.

Claims (7)

1. 반도체 기판 상에 게이트 절연막을 사이에 두고서 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 소스 ·드레인 영역과, 상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고서 형성된 금속 배선을 갖고, 상기 금속 배선 상에 형성한 포토레지스트와 상기 금속 배선을 마스크로 하여 상기 기판 표면층에 불순물 이온을 주입하는 반도체 장치의 제조 방법에 있어서,

   인접하는 각 소자에 불순물 이온을 각각 주입하는 영역 상에 배치된 금속 배선 상에는 포토레지스트를 형성하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
2. 제1항에 있어서,

   상기 금속 배선은 다층 배선 구조에서 포토레지스트를 마스크로 하여 층간 절연막을 제거하여 최하층의 금속 배선을 노출시키고, 상기 금속 배선을 마스크로 하여 불순물 이온을 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
3. 제1항 또는 제2항에 있어서,

   상기 불순물 이온을 주입하는 공정은, 마스크 ROM을 구성하는 각 소자에 정보를 기록하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 반도체 기판 상에 게이트 절연막을 사이에 두고서 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 소스 ·드레인 영역과, 포토레지스트를 마스크로 하여 상기 기판 표면층에 불순물 이온을 주입하는 반도체 장치의 제조 방법에 있어서,

   어떤 소자에 불순물 이온을 주입하는 영역 상과, 인접하는 각 소자에 불순물 이온을 각각 주입하는 영역 상에서 서로 다른 개구경을 갖는 개구부를 갖는 포토레지스트를 이용하여 불순물 이온을 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 반도체 기판 상에 게이트 절연막을 사이에 두고서 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 소스 ·드레인 영역과, 상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고서 형성된 금속 배선을 갖고, 상기 금속 배선 상에 형성한 포토레지스트와 상기 금속 배선을 마스크로 하여 상기 기판 표면층에 불순물 이온을 주입하는 반도체 장치의 제조 방법에 있어서,

   어떤 소자에 불순물 이온을 주입하는 영역 상과, 인접하는 각 소자에 불순물 이온을 각각 주입하는 영역 상에서 서로 다른 개구경을 갖는 개구부를 갖는 포토레지스트를 이용하여 불순물 이온을 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
6. 제4항 또는 제5항에 있어서,

   상기 금속 배선은 다층 배선 구조에서 포토레지스트를 마스크로 하여 층간 절연막을 제거하고 최하층의 금속 배선을 노출시키며, 상기 금속 배선을 마스크로 하여 불순물 이온을 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 제4항 또는 제5항에 있어서,

   상기 불순물 이온을 주입하는 공정은, 마스크 ROM을 구성하는 각 소자에 정보를 기록하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.