JP4368068B2 - 半導体装置とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、更に詳しく言えば、マスクＲＯＭ(Read Only Memory)を構成する各素子への情報書き込み作業を安定させる製造技術に関する。
【０００２】
【従来の技術】
マスクＲＯＭのＴＡＴ(Turn Around Time)を短縮するために、Ａｌ配線形成後に情報書き込み（プログラム書き込み、ＲＯＭ書き込みとも言う。）のためのイオン注入を行う技術としては、種々のものが知られている。以下、図５を用いて従来の製造方法を説明する。
【０００３】
工程１：図５（a）に示すように、Ｐ型の半導体基板５１上に熱酸化法もしくはＣＶＤ法を用いてシリコン酸化膜より成るパッド酸化膜５２を厚さ２５ｎｍに形成する。パッド酸化膜５２は半導体基板５１の表面を保護する目的で形成される。
【０００４】
次に、全面に耐酸化膜であるシリコン窒化膜５３を形成し、その後、シリコン窒化膜５３に、素子分離膜５４を形成するための紙面に垂直な方向に長い帯状の開口部５３ａを形成する。
【０００５】
工程２：図５（ｂ）に示すように、シリコン窒化膜５３をマスクとしたＬＯＣＯＳ法を用いて半導体基板５１を酸化して、素子分離膜５４を形成する。このとき、半導体基板５１とシリコン窒化膜５３との間に酸化領域が侵入してバーズビーク５４ａが形成される。次に、シリコン窒化膜５３及びパッド酸化膜５２を除去し、熱酸化法を用いてゲート絶縁膜５５を厚さ１４ｎｍ乃至１７ｎｍに形成する。次に、ＣＶＤ法を用いてポリシリコン膜を厚さ３５０ｎｍに形成し、リンをドーピングしてＮ型の導電膜５６を形成する。
【０００６】
工程３：図５（ｃ）に示すように、素子分離膜５４を直交する方向に長い帯状に導電膜５６をエッチングしてワード線としてのゲート電極５６ａを形成する（ただし、エッチング領域は紙面に対して平行な面になされるので、図示されていない）。次に、ゲート電極５６ａをマスクとしボロンなどのＰ型不純物をイオン注入し、ソース領域及びドレイン領域を形成する（ソース領域、ドレイン領域は紙面に対し垂直な方向のゲート電極両端部下に形成されるので、図示されていない）。
【０００７】
以上により、マトリックス状に配列されたメモリーセルトランジスタが形成される。次に、全面にシリコン酸化膜より成る層間絶縁膜５７を厚さ５００ｎｍに形成する。次に、ビット線となる紙面に対して垂直な方向に長い帯状のＡｌ配線５８を素子分離膜５４の上方に形成する。ここまでは、メモリーセルトランジスタにどのようなプログラムを書き込むかに関係せずに製造できるため、ウエハの作り溜をしておくことができる。尚、作り溜をしておく場合は、全面に保護膜としてシリコン酸化膜５９を形成しておく。
【０００８】
工程４：顧客からの依頼をうけ、書き込むべきプログラムが確定した時点で、図５（ｄ）に示すように、マスクＲＯＭ書き込み用の開口部６０ａを有するフォトレジスト６０を形成する。次に、開口部からゲート電極５６ａ直下の半導体基板５１にボロン等のＰ型不純物をイオン注入することにより、所定のメモリーセルトランジスタをデプレッション化する。これにより、かかるメモリーセルトランジスタのしきい値電圧が低くなり、ＲＯＭデータが書き込まれる。
【０００９】
【発明が解決しようとする課題】
しかしながら、一般的に上記フォトレジストの加工精度は低く、例えば０．５μｍ程度である。従って、フォトレジスト６０に開口部６０ａを形成する際に、０．５μｍのバラツキが生じる。また、上述したように素子分離膜５４にはバーズビーク５４ａが形成されており、素子分離膜５４の端部は薄くなっているので、開口部６０ａのバラツキが生じると、不純物イオンを注入する際に、図６に示すようにバーズビーク５４ａを貫通して、図中丸Ａで囲んだ素子分離膜５４下部の半導体基板５１にまで不純物イオンが注入される場合がある。このような素子が隣り合って存在すると、隣り合う素子との間で、矢印で示した素子分離膜５４下を通るリーク電流が発生してしまい、素子分離不良の原因となっていた。また、フォトレジストマスクの加工精度を向上させることはコストの大幅な増加につながっていた。
【００１０】
更には、耐圧の異なる各種トランジスタを搭載する半導体装置においては、ゲート絶縁膜の膜厚を各種トランジスタに応じて設定している。この際、例えば２種類の膜厚を有するゲート絶縁膜を形成する場合に、一旦厚い方のゲート絶縁膜を全体に形成し、薄い方のゲート絶縁膜を形成する側のゲート絶縁膜をエッチング除去して、再度薄い方のゲート絶縁膜を形成するプロセスを採用している。
【００１１】
このときに、上述した厚い方のゲート絶縁膜をエッチング除去する際のエッチングにより素子分離膜が削れてしまう。このようなプロセスではＲＯＭ部の素子分離膜の膜厚は薄くなる一方である。
【００１２】
また、ＲＯＭの後置化を行うプロセスでは、データを書き込む際のイオン注入は、層間絶縁膜とゲート電極、ゲート絶縁膜を貫通して行うため、１ＭｅＶ乃至３ＭｅＶ程度の高いエネルギーで行う必要があった。このような高いエネルギーでイオン注入を行うと、注入されたイオンの横方向の拡散が大きくなり、これもまた、上述した素子分離不良につながっていた。
【００１３】
更に言えば、そのような高いエネルギーでイオン注入を行う装置は一般的に高額であり、コストの増加につながっていた。
【００１４】
以上の要因から、素子分離膜は、素子分離不良を防止するために十分な余裕を持たせて、加工限界よりも大きな幅に設定する必要があると共に、素子分離膜膜厚の薄膜化は厳しい状況にあり、微細化の妨げとなっていた。
【００１５】
そこで、フォトレジストよりも加工精度の高い金属膜（Ａｌ配線等）をマスクにして、上記情報の書き込みを行う技術が実施されている。
【００１６】
このような金属膜をマスクに用いたプロセスにおける問題点を図７を参照しながら説明する。尚、図７ではＡｌ配線５８，６２，６４を有する多層配線構造の半導体装置を例示している。
【００１７】
不図示のフォトレジストをマスクに層間絶縁膜をエッチングする際に、Ａｌ配線５８もマスクとなり、図７に示すように当該Ａｌ配線５８上の層間絶縁膜６５，６３，６１と共に層間絶縁膜５７の一部もエッチングされる。このとき、当該Ａｌ配線５８自身も多少エッチングされてしまう。これにより、開口部６５ａの側壁部に側壁デポ物６６が形成される。尚、側壁デポ物６６の成分を分析したところ、エッチングガス（例えば、ＢＣl3）、フォトレジストに含まれる炭素（Ｃ）成分や金属配線（Ａｌ）等であった。
【００１８】
そして、このような側壁デポ物６６の存在により、パッシベーション膜６７を成膜した際のカバレッジが悪化し（図中の丸Ｂで囲んだ領域）、ピンホールの発生や耐湿性の劣化といった信頼性上の問題があった。更には、Ａｌ配線の断面積も小さくなるため、エレクトロマイグレーション寿命も劣化してしまう。
【００１９】
【課題を解決するための手段】
そこで、上記課題に鑑み本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、当該ゲート電極に隣接するように形成されたソース・ドレイン領域と、前記ゲート電極を被覆する層間絶縁膜を介して形成された金属配線とを有し、前記金属配線上に形成したフォトレジストと当該金属配線をマスクに前記層間絶縁膜の一部をエッチングした状態で前記基板表層に不純物イオンを注入して成るものにおいて、前記金属配線上に前記層間絶縁膜のエッチング時の保護膜となるチタン膜あるいはチタン膜とチタンナイトライド膜との積層膜が形成されていることを特徴とする。
【００２０】
また、前記保護膜の膜厚が、少なくとも７０ｎｍ以上であることを特徴とする。
【００２１】
そして、その製造方法は、前記金属配線上に形成したチタン膜あるいはチタン膜とチタンナイトライド膜との積層膜からなる保護膜により前記金属配線表面が露出しないように前記層間絶縁膜をエッチングすることを特徴とする。
【００２２】
また、前記金属配線は多層配線構造で、フォトレジストをマスクに層間絶縁膜をエッチングする際に最下層の金属配線上に形成した保護膜により前記金属配線表面が露出しないように前記層間絶縁膜をエッチングした状態で、当該金属配線をマスクにして不純物イオンを注入することを特徴とする。
【００２３】
更に、前記不純物イオンを注入する工程が、マスクＲＯＭを構成する各素子に情報を書き込む工程であることを特徴とする。
【００２４】
これにより、金属配線をマスクにして層間絶縁膜をエッチングする際に、当該金属配線上に形成した保護膜により金属配線が露出しないようにエッチングしているため、層間絶縁膜の開口部に側壁デポ物が形成することを抑止できる。
【００２５】
【発明の実施の形態】
以下、本発明の半導体装置とその製造方法の実施形態について図面を参照しながら説明する。
【００２６】
工程１：図１（ａ）に示すように、従来の製造工程の工程１と同様にして、半導体基板１上にパッド酸化膜２を形成し、開口部を有するシリコン窒化膜３を形成する。
【００２７】
工程２：図１（ｂ）に示すように、半導体基板１上に形成されたシリコン窒化膜３をマスクにしてＬＯＣＯＳ法によって半導体基板１を酸化し、素子分離膜４を形成する。
【００２８】
次に、パッド酸化膜２及びシリコン窒化膜３を除去し、熱酸化法を用いてゲート絶縁膜５を厚さ１４ｎｍ乃至１７ｎｍに形成し、ＣＶＤ法を用いてポリシリコン膜を１００ｎｍに形成し、リンをドーピングしてＮ型の導電膜６を形成する。
【００２９】
続いて、タングステンなどの高融点金属のシリサイド膜７を１５０ｎｍに形成する。シリサイド膜７は導電膜６と共にゲート電極となり、ゲート電極の電気抵抗を低減するのみならず、後に述べるようにゲート電極を保護する働きももつ。
【００３０】
工程３：図１（ｃ）に示すように、素子分離膜４と直交する方向に長い帯状に、導電膜６及びシリサイド膜７をエッチングしてワード線としてのゲート電極８を形成する（ただし、エッチング領域は紙面に対して平行な面になされるので、図示されていない）。
【００３１】
次にゲート電極８をマスクとしてボロンなどのＰ型イオン注入を行い、ソース領域及びドレイン領域を形成する（ソース領域、ドレイン領域は紙面に対し垂直な方向のゲート電極８両端部下に形成されるので図示されていない）。
【００３２】
以上により、マトリックス状に配列されたメモリーセルトランジスタが形成される。
【００３３】
そして、全面にＣＶＤ法によりシリコン酸化膜１０、シリコン窒化膜１１、ポリシリコン膜１２、更にシリコン酸化膜１３より成る層間絶縁膜１４を６００ｎｍで形成する。ここで、前記ポリシリコン膜１２は、後述する層間絶縁膜１４をエッチングする際のエッチングストッパとなる。
【００３４】
工程４：図２（ａ）に示すように、前記層間絶縁膜１４上にＡｌ膜等から成る金属膜を形成し、当該金属膜をパターニングしてビット線となるＡｌ配線１５を形成する。
【００３５】
本工程は本発明の特徴をなす工程であり、先ず前記層間絶縁膜１４上にＡｌ膜等から成る金属膜を５００ｎｍで形成し、当該金属膜上にチタン膜を７０ｎｍで形成し、更にチタンナイトライド膜を３５ｎｍで形成して成る保護膜を形成し、これらの膜をパターニングしてビット線となるＡｌ配線１５を形成している。このように本発明では、Ａｌ配線１５上に保護膜１７が形成されることで、後述する当該Ａｌ配線１５をマスクに層間絶縁膜をエッチングする際に、当該保護膜１７によりＡｌ配線１５がエッチングされることがなく、従来のような層間絶縁膜の開口部６５ａに側壁デポ物６６が形成されることがない（図７参照）。
【００３６】
また、このとき、Ａｌ配線１５の端部１５ａが、素子分離膜４の端部の直上に配置されるように形成する。尚、前記Ａｌ配線１５として、金属膜の下にチタン膜を２０ｎｍで形成し、更にチタンナイトライド膜を３５ｎｍで形成して成るバリアメタル膜を形成したものであっても良い。
【００３７】
このように本発明では、Ａｌ配線１５上に少なくとも通常、例えば上記バリアメタル膜等に用いられるチタン膜の膜厚（２０ｎｍ）に比して十分に厚い膜厚（７０ｎｍ）を有する保護膜１７を形成することで、当該保護膜１７がＡｌ配線１５をマスクにして層間絶縁膜をエッチングする際のエッチングストッパとなる。尚、当該チタン膜の膜厚は、層間絶縁膜のエッチング量により任意に設定されるものである。
【００３８】
工程５：図２（ｂ）に示すように、全面に平坦化のためシリコン酸化膜２０、ＳＯＧ膜２１、シリコン酸化膜２２の３層膜から成る第２の層間絶縁膜２３を６００ｎｍで形成し、前記層間絶縁膜２３上にＡｌ膜等から成る金属膜を形成し、当該金属膜をパターニングして第２のＡｌ配線２４を形成する。
【００３９】
工程６：図３（ａ）に示すように、前記第２のＡｌ配線２４を被覆するように全面に６００ｎｍの第３の層間絶縁膜２５を形成し、当該層間絶縁膜２５上にＡｌ膜等から成る金属膜を形成し、当該金属膜をパターニングして第３のＡｌ配線２６を形成する。
【００４０】
ここまでは、メモリーセルトランジスタにどのようなプログラムを書き込むかに関係せずに製造できるため、ウエハの作り溜をしておくことができる。作り溜をしておく場合、金属配線層の保護と腐食防止のために、表面に５０ｎｍ程度の薄いシリコン酸化膜等による保護膜２７を形成しておく。
【００４１】
工程７：顧客からの依頼をうけ、書き込むべきプログラムが確定した時点で、全面に形成した第４の層間絶縁膜２８上にフォトレジスト３０を形成した後に、当該フォトレジスト３０をマスクに層間絶縁膜をエッチングして、プログラムを書き込む所定メモリーセル上方の領域に開口部２８ａを設ける。このとき、前記ポリシリコン膜１２上でエッチングが終了する（図３（ｂ）参照）。
【００４２】
また、このエッチング工程において、前述したようにＡｌ配線１５上に保護膜１７を形成しているため、従来のようにＡｌ配線１５自身がエッチングされることがなく、開口部２８ａの側壁部にデポ物が形成されてしまうということがなくなる。従って、後述するようにパッシベーション膜を形成した際のカバレッジが向上するため、例えばピンホールの発生を抑止でき、また耐湿性も向上するため、信頼性上の問題が解決できる。更に、Ａｌ配線１５の断面積が小さくなることがないため、エレクトロマイグレーション寿命の劣化も抑止できる。
【００４３】
また、上記デポ物の発生を抑止することで、コンタクト抵抗の安定化が図れる。
【００４４】
更にまた、保護膜１７として、チタン膜とチタンナイトライド膜とを積層化することで、Ａｌ配線１５自身のエッチングが抑止され、更にシリコンノジュール対策や反射防止膜としても効果がある。
【００４５】
尚、本実施形態では保護膜１７としてチタン膜を用いているが、本発明はこれに限定されるものではなく、Ａｌ配線に比して層間絶縁膜との選択性がより高い材質のものであれば良い。
【００４６】
更に、図４（ａ）に示すように、開口部２８ａからゲート電極８直下の半導体基板１にボロンなどのＰ型不純物をイオン注入することにより、所定のメモリーセルトランジスタをデプレッション化する。上述したようにＡｌ配線１５の端部１５ａは、素子分離膜４の端部の直上に形成されているので、これをマスクとして用いることにより、より精度の高いイオン注入ができる。これにより、かかるメモリーセルトランジスタのしきい値電圧が低くなり、ＲＯＭデータが書き込まれる。
【００４７】
しかも、本発明ではＲＯＭデータを書き込む際に、従来のフォトレジストよりも加工精度の高い金属膜（Ａｌ配線１５）をマスクとして用いているため、従来のように素子分離不良の発生を回避するために十分な余裕を持たせて、素子分離膜を加工限界よりも大きな幅に設定する必要がなくなり、微細化が可能になる。
【００４８】
ここで、イオン注入のエネルギーは、Ａｌ配線１５上の層間絶縁膜２３，２５，２８と共に層間絶縁膜１４の一部をエッチングしているので、１３０ＫｅＶ乃至１６０ＫｅＶ程度の低いエネルギーで行うことができる。従って、注入イオンの横方向の拡散を防止でき、より精度の高いイオン注入ができる。
【００４９】
工程８：図４（ｂ）に示すように、全面にパッシベーション膜３１を形成して、所望のプログラムが書き込まれたマスクＲＯＭが完成する。このとき、Ａｌ配線１５上に保護膜１７を形成しておくことで、当該Ａｌ配線１５をマスクにした層間絶縁膜のエッチング時にＡｌ配線１５がエッチングされて開口部１８ａに側壁デポ物が形成されるということがないため、パッシベーション膜３１のカバレッジが悪化することはない。
【００５０】
尚、本発明の技術思想は、より多層の金属配線を形成する場合にも容易に適用可能なものである。
【００５１】
また、前述した工程３において、そのゲート電極の形成は、ポリシリコン膜形成、ポリシリコン膜パターニング、シリサイド膜のポリシリコン膜上への選択的形成としても良い。
【００５２】
尚、上記各実施形態では、Ｐ型半導体基板を用いる場合を説明したが、Ｎ型半導体基板でもよく、半導体基板上に形成されたウエルでも良い。
【００５３】
また、上記各実施形態において、しきい値電圧を低くするデプレッション化イオン注入方式について説明したが、しきい値を高くするイオン注入を行ってもプログラムの書き込みをすることができる。
【００５４】
更に、本発明の適用範囲はマスクＲＯＭ等におけるプログラム書き込み方法に限定されるものでなく、金属配線をマスクにして不純物イオンを注入する工程を有する各種製品に適用できるものである。
【００５５】
【発明の効果】
本発明によれば、金属配線上に保護膜を形成しておくことで、当該金属配線をマスクに層間絶縁膜をエッチングする際に、金属配線がエッチングされないため、開口部に側壁デポ物が形成されることがなく、パッシベーション膜を形成した際のカバレッジが向上するため、装置の信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明するための断面図である。
【図２】本発明の半導体装置の製造方法を説明するための断面図である。
【図３】本発明の半導体装置の製造方法を説明するための断面図である。
【図４】本発明の半導体装置の製造方法を説明するための断面図である。
【図５】従来の半導体装置の製造方法を説明するための断面図である。
【図６】従来の半導体装置の製造方法を説明するための断面図である。
【図７】従来の半導体装置の問題点を説明するための断面図である。
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、更に詳しく言えば、マスクＲＯＭ(Read Only Memory)を構成する各素子への情報書き込み作業を安定させる製造技術に関する。
【０００２】
【従来の技術】
マスクＲＯＭのＴＡＴ(Turn Around Time)を短縮するために、Ａｌ配線形成後に情報書き込み（プログラム書き込み、ＲＯＭ書き込みとも言う。）のためのイオン注入を行う技術としては、種々のものが知られている。以下、図５を用いて従来の製造方法を説明する。
【０００３】
工程１：図５（a）に示すように、Ｐ型の半導体基板５１上に熱酸化法もしくはＣＶＤ法を用いてシリコン酸化膜より成るパッド酸化膜５２を厚さ２５ｎｍに形成する。パッド酸化膜５２は半導体基板５１の表面を保護する目的で形成される。
【０００４】
次に、全面に耐酸化膜であるシリコン窒化膜５３を形成し、その後、シリコン窒化膜５３に、素子分離膜５４を形成するための紙面に垂直な方向に長い帯状の開口部５３ａを形成する。
【０００５】
工程２：図５（ｂ）に示すように、シリコン窒化膜５３をマスクとしたＬＯＣＯＳ法を用いて半導体基板５１を酸化して、素子分離膜５４を形成する。このとき、半導体基板５１とシリコン窒化膜５３との間に酸化領域が侵入してバーズビーク５４ａが形成される。次に、シリコン窒化膜５３及びパッド酸化膜５２を除去し、熱酸化法を用いてゲート絶縁膜５５を厚さ１４ｎｍ乃至１７ｎｍに形成する。次に、ＣＶＤ法を用いてポリシリコン膜を厚さ３５０ｎｍに形成し、リンをドーピングしてＮ型の導電膜５６を形成する。
【０００６】
工程３：図５（ｃ）に示すように、素子分離膜５４を直交する方向に長い帯状に導電膜５６をエッチングしてワード線としてのゲート電極５６ａを形成する（ただし、エッチング領域は紙面に対して平行な面になされるので、図示されていない）。次に、ゲート電極５６ａをマスクとしボロンなどのＰ型不純物をイオン注入し、ソース領域及びドレイン領域を形成する（ソース領域、ドレイン領域は紙面に対し垂直な方向のゲート電極両端部下に形成されるので、図示されていない）。
【０００７】
以上により、マトリックス状に配列されたメモリーセルトランジスタが形成される。次に、全面にシリコン酸化膜より成る層間絶縁膜５７を厚さ５００ｎｍに形成する。次に、ビット線となる紙面に対して垂直な方向に長い帯状のＡｌ配線５８を素子分離膜５４の上方に形成する。ここまでは、メモリーセルトランジスタにどのようなプログラムを書き込むかに関係せずに製造できるため、ウエハの作り溜をしておくことができる。尚、作り溜をしておく場合は、全面に保護膜としてシリコン酸化膜５９を形成しておく。
【０００８】
工程４：顧客からの依頼をうけ、書き込むべきプログラムが確定した時点で、図５（ｄ）に示すように、マスクＲＯＭ書き込み用の開口部６０ａを有するフォトレジスト６０を形成する。次に、開口部からゲート電極５６ａ直下の半導体基板５１にボロン等のＰ型不純物をイオン注入することにより、所定のメモリーセルトランジスタをデプレッション化する。これにより、かかるメモリーセルトランジスタのしきい値電圧が低くなり、ＲＯＭデータが書き込まれる。
【０００９】
【発明が解決しようとする課題】
しかしながら、一般的に上記フォトレジストの加工精度は低く、例えば０．５μｍ程度である。従って、フォトレジスト６０に開口部６０ａを形成する際に、０．５μｍのバラツキが生じる。また、上述したように素子分離膜５４にはバーズビーク５４ａが形成されており、素子分離膜５４の端部は薄くなっているので、開口部６０ａのバラツキが生じると、不純物イオンを注入する際に、図６に示すようにバーズビーク５４ａを貫通して、図中丸Ａで囲んだ素子分離膜５４下部の半導体基板５１にまで不純物イオンが注入される場合がある。このような素子が隣り合って存在すると、隣り合う素子との間で、矢印で示した素子分離膜５４下を通るリーク電流が発生してしまい、素子分離不良の原因となっていた。また、フォトレジストマスクの加工精度を向上させることはコストの大幅な増加につながっていた。
【００１０】
更には、耐圧の異なる各種トランジスタを搭載する半導体装置においては、ゲート絶縁膜の膜厚を各種トランジスタに応じて設定している。この際、例えば２種類の膜厚を有するゲート絶縁膜を形成する場合に、一旦厚い方のゲート絶縁膜を全体に形成し、薄い方のゲート絶縁膜を形成する側のゲート絶縁膜をエッチング除去して、再度薄い方のゲート絶縁膜を形成するプロセスを採用している。
【００１１】
このときに、上述した厚い方のゲート絶縁膜をエッチング除去する際のエッチングにより素子分離膜が削れてしまう。このようなプロセスではＲＯＭ部の素子分離膜の膜厚は薄くなる一方である。
【００１２】
また、ＲＯＭの後置化を行うプロセスでは、データを書き込む際のイオン注入は、層間絶縁膜とゲート電極、ゲート絶縁膜を貫通して行うため、１ＭｅＶ乃至３ＭｅＶ程度の高いエネルギーで行う必要があった。このような高いエネルギーでイオン注入を行うと、注入されたイオンの横方向の拡散が大きくなり、これもまた、上述した素子分離不良につながっていた。
【００１３】
更に言えば、そのような高いエネルギーでイオン注入を行う装置は一般的に高額であり、コストの増加につながっていた。
【００１４】
以上の要因から、素子分離膜は、素子分離不良を防止するために十分な余裕を持たせて、加工限界よりも大きな幅に設定する必要があると共に、素子分離膜膜厚の薄膜化は厳しい状況にあり、微細化の妨げとなっていた。
【００１５】
そこで、フォトレジストよりも加工精度の高い金属膜（Ａｌ配線等）をマスクにして、上記情報の書き込みを行う技術が実施されている。
【００１６】
このような金属膜をマスクに用いたプロセスにおける問題点を図７を参照しながら説明する。尚、図７ではＡｌ配線５８，６２，６４を有する多層配線構造の半導体装置を例示している。
【００１７】
不図示のフォトレジストをマスクに層間絶縁膜をエッチングする際に、Ａｌ配線５８もマスクとなり、図７に示すように当該Ａｌ配線５８上の層間絶縁膜６５，６３，６１と共に層間絶縁膜５７の一部もエッチングされる。このとき、当該Ａｌ配線５８自身も多少エッチングされてしまう。これにより、開口部６５ａの側壁部に側壁デポ物６６が形成される。尚、側壁デポ物６６の成分を分析したところ、エッチングガス（例えば、ＢＣl3）、フォトレジストに含まれる炭素（Ｃ）成分や金属配線（Ａｌ）等であった。
【００１８】
そして、このような側壁デポ物６６の存在により、パッシベーション膜６７を成膜した際のカバレッジが悪化し（図中の丸Ｂで囲んだ領域）、ピンホールの発生や耐湿性の劣化といった信頼性上の問題があった。更には、Ａｌ配線の断面積も小さくなるため、エレクトロマイグレーション寿命も劣化してしまう。
【００１９】
【課題を解決するための手段】
そこで、上記課題に鑑み本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、当該ゲート電極に隣接するように形成されたソース・ドレイン領域と、前記ゲート電極を被覆する層間絶縁膜を介して形成された金属配線とを有し、前記金属配線上に形成したフォトレジストと当該金属配線をマスクに前記層間絶縁膜の一部をエッチングした状態で前記基板表層に不純物イオンを注入して成るものにおいて、前記金属配線上に前記層間絶縁膜のエッチング時の保護膜となるチタン膜あるいはチタン膜とチタンナイトライド膜との積層膜が形成されていることを特徴とする。
【００２０】
また、前記保護膜の膜厚が、少なくとも７０ｎｍ以上であることを特徴とする。
【００２１】
そして、その製造方法は、前記金属配線上に形成したチタン膜あるいはチタン膜とチタンナイトライド膜との積層膜からなる保護膜により前記金属配線表面が露出しないように前記層間絶縁膜をエッチングすることを特徴とする。
【００２２】
また、前記金属配線は多層配線構造で、フォトレジストをマスクに層間絶縁膜をエッチングする際に最下層の金属配線上に形成した保護膜により前記金属配線表面が露出しないように前記層間絶縁膜をエッチングした状態で、当該金属配線をマスクにして不純物イオンを注入することを特徴とする。
【００２３】
更に、前記不純物イオンを注入する工程が、マスクＲＯＭを構成する各素子に情報を書き込む工程であることを特徴とする。
【００２４】
これにより、金属配線をマスクにして層間絶縁膜をエッチングする際に、当該金属配線上に形成した保護膜により金属配線が露出しないようにエッチングしているため、層間絶縁膜の開口部に側壁デポ物が形成することを抑止できる。
【００２５】
【発明の実施の形態】
以下、本発明の半導体装置とその製造方法の実施形態について図面を参照しながら説明する。
【００２６】
工程１：図１（ａ）に示すように、従来の製造工程の工程１と同様にして、半導体基板１上にパッド酸化膜２を形成し、開口部を有するシリコン窒化膜３を形成する。
【００２７】
工程２：図１（ｂ）に示すように、半導体基板１上に形成されたシリコン窒化膜３をマスクにしてＬＯＣＯＳ法によって半導体基板１を酸化し、素子分離膜４を形成する。
【００２８】
次に、パッド酸化膜２及びシリコン窒化膜３を除去し、熱酸化法を用いてゲート絶縁膜５を厚さ１４ｎｍ乃至１７ｎｍに形成し、ＣＶＤ法を用いてポリシリコン膜を１００ｎｍに形成し、リンをドーピングしてＮ型の導電膜６を形成する。
【００２９】
続いて、タングステンなどの高融点金属のシリサイド膜７を１５０ｎｍに形成する。シリサイド膜７は導電膜６と共にゲート電極となり、ゲート電極の電気抵抗を低減するのみならず、後に述べるようにゲート電極を保護する働きももつ。
【００３０】
工程３：図１（ｃ）に示すように、素子分離膜４と直交する方向に長い帯状に、導電膜６及びシリサイド膜７をエッチングしてワード線としてのゲート電極８を形成する（ただし、エッチング領域は紙面に対して平行な面になされるので、図示されていない）。
【００３１】
次にゲート電極８をマスクとしてボロンなどのＰ型イオン注入を行い、ソース領域及びドレイン領域を形成する（ソース領域、ドレイン領域は紙面に対し垂直な方向のゲート電極８両端部下に形成されるので図示されていない）。
【００３２】
以上により、マトリックス状に配列されたメモリーセルトランジスタが形成される。
【００３３】
そして、全面にＣＶＤ法によりシリコン酸化膜１０、シリコン窒化膜１１、ポリシリコン膜１２、更にシリコン酸化膜１３より成る層間絶縁膜１４を６００ｎｍで形成する。ここで、前記ポリシリコン膜１２は、後述する層間絶縁膜１４をエッチングする際のエッチングストッパとなる。
【００３４】
工程４：図２（ａ）に示すように、前記層間絶縁膜１４上にＡｌ膜等から成る金属膜を形成し、当該金属膜をパターニングしてビット線となるＡｌ配線１５を形成する。
【００３５】
本工程は本発明の特徴をなす工程であり、先ず前記層間絶縁膜１４上にＡｌ膜等から成る金属膜を５００ｎｍで形成し、当該金属膜上にチタン膜を７０ｎｍで形成し、更にチタンナイトライド膜を３５ｎｍで形成して成る保護膜を形成し、これらの膜をパターニングしてビット線となるＡｌ配線１５を形成している。このように本発明では、Ａｌ配線１５上に保護膜１７が形成されることで、後述する当該Ａｌ配線１５をマスクに層間絶縁膜をエッチングする際に、当該保護膜１７によりＡｌ配線１５がエッチングされることがなく、従来のような層間絶縁膜の開口部６５ａに側壁デポ物６６が形成されることがない（図７参照）。
【００３６】
また、このとき、Ａｌ配線１５の端部１５ａが、素子分離膜４の端部の直上に配置されるように形成する。尚、前記Ａｌ配線１５として、金属膜の下にチタン膜を２０ｎｍで形成し、更にチタンナイトライド膜を３５ｎｍで形成して成るバリアメタル膜を形成したものであっても良い。
【００３７】
このように本発明では、Ａｌ配線１５上に少なくとも通常、例えば上記バリアメタル膜等に用いられるチタン膜の膜厚（２０ｎｍ）に比して十分に厚い膜厚（７０ｎｍ）を有する保護膜１７を形成することで、当該保護膜１７がＡｌ配線１５をマスクにして層間絶縁膜をエッチングする際のエッチングストッパとなる。尚、当該チタン膜の膜厚は、層間絶縁膜のエッチング量により任意に設定されるものである。
【００３８】
工程５：図２（ｂ）に示すように、全面に平坦化のためシリコン酸化膜２０、ＳＯＧ膜２１、シリコン酸化膜２２の３層膜から成る第２の層間絶縁膜２３を６００ｎｍで形成し、前記層間絶縁膜２３上にＡｌ膜等から成る金属膜を形成し、当該金属膜をパターニングして第２のＡｌ配線２４を形成する。
【００３９】
工程６：図３（ａ）に示すように、前記第２のＡｌ配線２４を被覆するように全面に６００ｎｍの第３の層間絶縁膜２５を形成し、当該層間絶縁膜２５上にＡｌ膜等から成る金属膜を形成し、当該金属膜をパターニングして第３のＡｌ配線２６を形成する。
【００４０】
ここまでは、メモリーセルトランジスタにどのようなプログラムを書き込むかに関係せずに製造できるため、ウエハの作り溜をしておくことができる。作り溜をしておく場合、金属配線層の保護と腐食防止のために、表面に５０ｎｍ程度の薄いシリコン酸化膜等による保護膜２７を形成しておく。
【００４１】
工程７：顧客からの依頼をうけ、書き込むべきプログラムが確定した時点で、全面に形成した第４の層間絶縁膜２８上にフォトレジスト３０を形成した後に、当該フォトレジスト３０をマスクに層間絶縁膜をエッチングして、プログラムを書き込む所定メモリーセル上方の領域に開口部２８ａを設ける。このとき、前記ポリシリコン膜１２上でエッチングが終了する（図３（ｂ）参照）。
【００４２】
また、このエッチング工程において、前述したようにＡｌ配線１５上に保護膜１７を形成しているため、従来のようにＡｌ配線１５自身がエッチングされることがなく、開口部２８ａの側壁部にデポ物が形成されてしまうということがなくなる。従って、後述するようにパッシベーション膜を形成した際のカバレッジが向上するため、例えばピンホールの発生を抑止でき、また耐湿性も向上するため、信頼性上の問題が解決できる。更に、Ａｌ配線１５の断面積が小さくなることがないため、エレクトロマイグレーション寿命の劣化も抑止できる。
【００４３】
また、上記デポ物の発生を抑止することで、コンタクト抵抗の安定化が図れる。
【００４４】
更にまた、保護膜１７として、チタン膜とチタンナイトライド膜とを積層化することで、Ａｌ配線１５自身のエッチングが抑止され、更にシリコンノジュール対策や反射防止膜としても効果がある。
【００４５】
尚、本実施形態では保護膜１７としてチタン膜を用いているが、本発明はこれに限定されるものではなく、Ａｌ配線に比して層間絶縁膜との選択性がより高い材質のものであれば良い。
【００４６】
更に、図４（ａ）に示すように、開口部２８ａからゲート電極８直下の半導体基板１にボロンなどのＰ型不純物をイオン注入することにより、所定のメモリーセルトランジスタをデプレッション化する。上述したようにＡｌ配線１５の端部１５ａは、素子分離膜４の端部の直上に形成されているので、これをマスクとして用いることにより、より精度の高いイオン注入ができる。これにより、かかるメモリーセルトランジスタのしきい値電圧が低くなり、ＲＯＭデータが書き込まれる。
【００４７】
しかも、本発明ではＲＯＭデータを書き込む際に、従来のフォトレジストよりも加工精度の高い金属膜（Ａｌ配線１５）をマスクとして用いているため、従来のように素子分離不良の発生を回避するために十分な余裕を持たせて、素子分離膜を加工限界よりも大きな幅に設定する必要がなくなり、微細化が可能になる。
【００４８】
ここで、イオン注入のエネルギーは、Ａｌ配線１５上の層間絶縁膜２３，２５，２８と共に層間絶縁膜１４の一部をエッチングしているので、１３０ＫｅＶ乃至１６０ＫｅＶ程度の低いエネルギーで行うことができる。従って、注入イオンの横方向の拡散を防止でき、より精度の高いイオン注入ができる。
【００４９】
工程８：図４（ｂ）に示すように、全面にパッシベーション膜３１を形成して、所望のプログラムが書き込まれたマスクＲＯＭが完成する。このとき、Ａｌ配線１５上に保護膜１７を形成しておくことで、当該Ａｌ配線１５をマスクにした層間絶縁膜のエッチング時にＡｌ配線１５がエッチングされて開口部１８ａに側壁デポ物が形成されるということがないため、パッシベーション膜３１のカバレッジが悪化することはない。
【００５０】
尚、本発明の技術思想は、より多層の金属配線を形成する場合にも容易に適用可能なものである。
【００５１】
また、前述した工程３において、そのゲート電極の形成は、ポリシリコン膜形成、ポリシリコン膜パターニング、シリサイド膜のポリシリコン膜上への選択的形成としても良い。
【００５２】
尚、上記各実施形態では、Ｐ型半導体基板を用いる場合を説明したが、Ｎ型半導体基板でもよく、半導体基板上に形成されたウエルでも良い。
【００５３】
また、上記各実施形態において、しきい値電圧を低くするデプレッション化イオン注入方式について説明したが、しきい値を高くするイオン注入を行ってもプログラムの書き込みをすることができる。
【００５４】
更に、本発明の適用範囲はマスクＲＯＭ等におけるプログラム書き込み方法に限定されるものでなく、金属配線をマスクにして不純物イオンを注入する工程を有する各種製品に適用できるものである。
【００５５】
【発明の効果】
本発明によれば、金属配線上に保護膜を形成しておくことで、当該金属配線をマスクに層間絶縁膜をエッチングする際に、金属配線がエッチングされないため、開口部に側壁デポ物が形成されることがなく、パッシベーション膜を形成した際のカバレッジが向上するため、装置の信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明するための断面図である。
【図２】本発明の半導体装置の製造方法を説明するための断面図である。
【図３】本発明の半導体装置の製造方法を説明するための断面図である。
【図４】本発明の半導体装置の製造方法を説明するための断面図である。
【図５】従来の半導体装置の製造方法を説明するための断面図である。
【図６】従来の半導体装置の製造方法を説明するための断面図である。
【図７】従来の半導体装置の問題点を説明するための断面図である。
Claims (6)
- 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、当該ゲート電極に隣接するように形成されたソース・ドレイン領域と、前記ゲート電極を被覆する層間絶縁膜を介して形成された金属配線とを有し、前記金属配線上に形成したフォトレジストと当該金属配線をマスクに前記層間絶縁膜の一部をエッチングした状態で前記基板表層に不純物イオンを注入して成る半導体装置において、
前記金属配線上に前記層間絶縁膜のエッチング時の保護膜となるチタン膜あるいはチタン膜とチタンナイトライド膜との積層膜が形成されていることを特徴とする半導体装置。 - 前記保護膜の膜厚が、少なくとも７０ｎｍ以上であることを特徴とする請求項１に記載の半導体装置。
- 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、当該ゲート電極に隣接するように形成されたソース・ドレイン領域と、前記ゲート電極を被覆する層間絶縁膜を介して形成された金属配線とを有し、前記金属配線上に形成したフォトレジストと当該金属配線をマスクに前記層間絶縁膜の一部をエッチングした状態で前記基板表層に不純物イオンを注入する半導体装置の製造方法において、
前記金属配線上に形成したチタン膜あるいはチタン膜とチタンナイトライド膜との積層膜からなる保護膜により前記金属配線表面が露出しないように前記層間絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。 - 前記金属配線は多層配線構造で、フォトレジストをマスクに層間絶縁膜をエッチングする際に最下層の金属配線上に形成した前記保護膜により前記金属配線表面が露出しないように前記層間絶縁膜をエッチングした状態で、当該金属配線をマスクにして不純物イオンを注入することを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記不純物イオンを注入する工程が、マスクＲＯＭを構成する各素子に情報を書き込む工程であることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
- 半導体基板上に形成され、一方向に延在する複数の素子分離膜と、
前記基板上にゲート絶縁膜を介して前記一方向と直交する方向に延在するゲート電極と、
前記ゲート電極に隣接するように形成されたソース・ドレイン領域と、
層間絶縁膜を介して前記素子分離膜の上方に形成され、前記一方向に延在する金属配線上に形成したフォトレジストと当該金属配線をマスクに前記層間絶縁膜の一部をエッチングした状態で前記基板表層に不純物イオンを注入する半導体装置の製造方法において、
前記金属配線上に形成したチタン膜あるいはチタン膜とチタンナイトライド膜との積層膜からなる保護膜により前記金属配線表面が露出しないように前記層間絶縁膜をエッチングした状態で、当該金属配線をマスクにして情報を書き込むことを特徴とする半導体装置の製造方法。
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