JP3276917B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3276917B2 JP3276917B2 JP04757298A JP4757298A JP3276917B2 JP 3276917 B2 JP3276917 B2 JP 3276917B2 JP 04757298 A JP04757298 A JP 04757298A JP 4757298 A JP4757298 A JP 4757298A JP 3276917 B2 JP3276917 B2 JP 3276917B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、更に詳しく言えば、マスクROM（ReadOnly Me
mory）を微細化する製造方法に関する。
法に関し、更に詳しく言えば、マスクROM（ReadOnly Me
mory）を微細化する製造方法に関する。
【０００２】
【従来の技術】マスクROMは、マトリックス状に配列さ
れたメモリーセルトランジスタの所定領域に不純物イオ
ンを注入することによりプログラムの書き込みを行う半
導体装置である。書き込みのためのイオン注入をおこな
う技術としては、種々の物が知られている。以下に図２
を用いて従来の製造方法を説明する。
れたメモリーセルトランジスタの所定領域に不純物イオ
ンを注入することによりプログラムの書き込みを行う半
導体装置である。書き込みのためのイオン注入をおこな
う技術としては、種々の物が知られている。以下に図２
を用いて従来の製造方法を説明する。
【０００３】工程１：図２（a）に示すように、p型の半
導体基板５１上に熱酸化法もしくはＣＶＤ法を用いてシ
リコン酸化膜より成るパッド酸化膜５２を厚さ250Åに
形成する。パッド酸化膜５２は半導体基板５１の表面を
保護する目的で形成される。次に全面に耐酸化膜である
シリコン窒化膜５３を形成し、その後、シリコン窒化膜
５３に、素子分離膜５４を形成するための、紙面に垂直
な方向に長い帯状の開口部５３aを形成する。
導体基板５１上に熱酸化法もしくはＣＶＤ法を用いてシ
リコン酸化膜より成るパッド酸化膜５２を厚さ250Åに
形成する。パッド酸化膜５２は半導体基板５１の表面を
保護する目的で形成される。次に全面に耐酸化膜である
シリコン窒化膜５３を形成し、その後、シリコン窒化膜
５３に、素子分離膜５４を形成するための、紙面に垂直
な方向に長い帯状の開口部５３aを形成する。
【０００４】工程２：図２（b）に示すように、シリコ
ン窒化膜５３をマスクとしたLOCOS法を用いて半導体基
板５１を酸化して、素子分離膜５４を形成する。この
時、半導体基板５１とシリコン窒化膜５３との間に酸化
領域が侵入してバーズビーク５４aが形成される。素子
分離膜５４の幅は、後に述べる素子間リークを防止する
ために、約1.2μｍである。次に、シリコン窒化膜５３
及びパッド酸化膜５２を除去し、熱酸化法を用いてゲー
ト絶縁膜５５を厚さ140Å乃至170Åに形成する。次に、
CVD法を用いてポリシリコン膜を厚さ3500Åに形成し、
リンをドーピングしてn型の導電膜５６を形成する。
ン窒化膜５３をマスクとしたLOCOS法を用いて半導体基
板５１を酸化して、素子分離膜５４を形成する。この
時、半導体基板５１とシリコン窒化膜５３との間に酸化
領域が侵入してバーズビーク５４aが形成される。素子
分離膜５４の幅は、後に述べる素子間リークを防止する
ために、約1.2μｍである。次に、シリコン窒化膜５３
及びパッド酸化膜５２を除去し、熱酸化法を用いてゲー
ト絶縁膜５５を厚さ140Å乃至170Åに形成する。次に、
CVD法を用いてポリシリコン膜を厚さ3500Åに形成し、
リンをドーピングしてn型の導電膜５６を形成する。
【０００５】工程３：図２（c）に示すように、素子分
離膜５４と交叉する方向に長い帯状に、導電膜５６をエ
ッチングしてゲート電極５６aを形成する（ただし、エ
ッチング領域は紙面に対して平行な面になされるので、
図示されていない）。次にゲート電極５６aをマスクと
しボロンなどのp型イオン注入を行い、ソース領域及び
ドレイン領域を形成する（ソース領域、ドレイン領域は
紙面に対し垂直な方向のゲート電極両端部下に形成され
るので図示されていない）。以上により、マトリックス
状に配列されたメモリーセルトランジスタが形成され
る。次に、全面にSiO2より成る層間絶縁膜５７を厚さ50
00Åに形成する。次に、ビット線となる紙面に対して垂
直な方向に長い帯状のAl配線５８を素子分離膜５４の上
方に形成する。ここまでは、メモリーセルトランジスタ
にどのようなプログラムを書き込むかに関係せずに製造
できるため、ウエハの作りためをしておくことができ
る。尚、作りためをしておく場合は、全面に保護膜とし
てシリコン酸化膜５９を形成しておく。
離膜５４と交叉する方向に長い帯状に、導電膜５６をエ
ッチングしてゲート電極５６aを形成する（ただし、エ
ッチング領域は紙面に対して平行な面になされるので、
図示されていない）。次にゲート電極５６aをマスクと
しボロンなどのp型イオン注入を行い、ソース領域及び
ドレイン領域を形成する（ソース領域、ドレイン領域は
紙面に対し垂直な方向のゲート電極両端部下に形成され
るので図示されていない）。以上により、マトリックス
状に配列されたメモリーセルトランジスタが形成され
る。次に、全面にSiO2より成る層間絶縁膜５７を厚さ50
00Åに形成する。次に、ビット線となる紙面に対して垂
直な方向に長い帯状のAl配線５８を素子分離膜５４の上
方に形成する。ここまでは、メモリーセルトランジスタ
にどのようなプログラムを書き込むかに関係せずに製造
できるため、ウエハの作りためをしておくことができ
る。尚、作りためをしておく場合は、全面に保護膜とし
てシリコン酸化膜５９を形成しておく。
【０００６】工程４：顧客からの依頼をうけ、書き込む
べきプログラムが確定した時点で、図２（d）に示すよ
うに、マスクROM書き込み用の開口部６０aを有するフォ
トレジスト６０を形成する。次に、開口部からゲート電
極５６a直下の半導体基板５１にボロン等のp型不純物を
イオン注入することにより、所定のメモリーセルトラン
ジスタをデプレッション化する。これにより、かかるメ
モリーセルトランジスタの閾値電圧が低くなり、ROMデ
ータが書き込まれる。
べきプログラムが確定した時点で、図２（d）に示すよ
うに、マスクROM書き込み用の開口部６０aを有するフォ
トレジスト６０を形成する。次に、開口部からゲート電
極５６a直下の半導体基板５１にボロン等のp型不純物を
イオン注入することにより、所定のメモリーセルトラン
ジスタをデプレッション化する。これにより、かかるメ
モリーセルトランジスタの閾値電圧が低くなり、ROMデ
ータが書き込まれる。
【０００７】
【発明が解決しようとする課題】しかしながら、一般的
に上記フォトレジストの加工精度は低く、例えば0.5μm
程度である。従って、フォトレジスト６０に開口部６０
aを形成する際に、0.5μmのバラツキが生じる。また、
上述したように、素子分離膜５４にはバーズビーク５４
aが形成されており、素子分離膜５４の端部は薄くなっ
ているので、開口部６０aのバラツキが生じると、不純
物イオンを注入する際に、図３に示すように、バーズビ
ーク５４aを貫通して、図中丸Aで囲んだ素子分離膜５４
下部の半導体基板５１にまで不純物イオンが注入され
る。この様な素子が隣り合って存在すると、隣り合う素
子との間で、矢印で示した素子分離膜５４下を通るリー
ク電流が発生してしまい、素子分離不良の原因となって
いた。また、フォトマスクの加工精度を向上させること
はコストの大幅な増加につながっていた。
に上記フォトレジストの加工精度は低く、例えば0.5μm
程度である。従って、フォトレジスト６０に開口部６０
aを形成する際に、0.5μmのバラツキが生じる。また、
上述したように、素子分離膜５４にはバーズビーク５４
aが形成されており、素子分離膜５４の端部は薄くなっ
ているので、開口部６０aのバラツキが生じると、不純
物イオンを注入する際に、図３に示すように、バーズビ
ーク５４aを貫通して、図中丸Aで囲んだ素子分離膜５４
下部の半導体基板５１にまで不純物イオンが注入され
る。この様な素子が隣り合って存在すると、隣り合う素
子との間で、矢印で示した素子分離膜５４下を通るリー
ク電流が発生してしまい、素子分離不良の原因となって
いた。また、フォトマスクの加工精度を向上させること
はコストの大幅な増加につながっていた。
【０００８】また、データを書き込む際のイオン注入
は、層間絶縁膜とゲート電極、ゲート絶縁膜を貫通して
行うため、1MeV乃至3MeV程度の高いエネルギーで行う必
要があった。高いエネルギーでイオン注入を行うと、注
入されたイオンの横方向の拡散が大きくなり、これもま
た、上述した素子分離不良につながっていた。また、そ
のような高いエネルギーでイオン注入を行う装置は一般
的に高額であり、コストの増加につながっていた。
は、層間絶縁膜とゲート電極、ゲート絶縁膜を貫通して
行うため、1MeV乃至3MeV程度の高いエネルギーで行う必
要があった。高いエネルギーでイオン注入を行うと、注
入されたイオンの横方向の拡散が大きくなり、これもま
た、上述した素子分離不良につながっていた。また、そ
のような高いエネルギーでイオン注入を行う装置は一般
的に高額であり、コストの増加につながっていた。
【０００９】以上の要因から、素子分離膜は、素子分離
不良を防止するために十分な余裕を持たせて、例えば、
上述した1.2μｍ程度の、加工限界よりも大きな幅に設
計する必要が生じ、セルサイズの増大につながってい
た。
不良を防止するために十分な余裕を持たせて、例えば、
上述した1.2μｍ程度の、加工限界よりも大きな幅に設
計する必要が生じ、セルサイズの増大につながってい
た。
【００１０】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、一般的に、金属配線の加工精度が例えば0.
1μmと、フォトマスクの加工精度0.5μmに比較して高い
ことを利用し、これをイオン注入のマスクとして用いた
ものである。請求項１に記載の発明は、半導体基板上に
一方向に延在する、所定の幅を有する複数の素子分離膜
と、前期半導体基板上に絶縁膜を介して前記一方向と直
行する方向に延在するゲート電極と、前記ゲート電極上
に絶縁膜を介し、前記一方向に延在する、所定の幅を有
する複数の金属配線とを有する半導体装置において、前
記金属配線の幅は、前記素子分離膜の幅よりも広いこと
を特徴とする半導体装置である。
みてなされ、一般的に、金属配線の加工精度が例えば0.
1μmと、フォトマスクの加工精度0.5μmに比較して高い
ことを利用し、これをイオン注入のマスクとして用いた
ものである。請求項１に記載の発明は、半導体基板上に
一方向に延在する、所定の幅を有する複数の素子分離膜
と、前期半導体基板上に絶縁膜を介して前記一方向と直
行する方向に延在するゲート電極と、前記ゲート電極上
に絶縁膜を介し、前記一方向に延在する、所定の幅を有
する複数の金属配線とを有する半導体装置において、前
記金属配線の幅は、前記素子分離膜の幅よりも広いこと
を特徴とする半導体装置である。
【００１１】
【発明の実施の形態】以下に図１を用いて本発明の１実
施形態について説明する。 工程１：図１（a）に示すように、従来の製造工程の工
程１と同様にして、半導体基板１上にパッド酸化膜２を
形成し、開口部を有するシリコン窒化膜３を形成する。
施形態について説明する。 工程１：図１（a）に示すように、従来の製造工程の工
程１と同様にして、半導体基板１上にパッド酸化膜２を
形成し、開口部を有するシリコン窒化膜３を形成する。
【００１２】工程２：図１（b）に示すように、半導体
基板１上に形成されたシリコン窒化膜３をマスクにして
LOCOS法によって半導体基板１を酸化し、素子分離膜４
を幅0.85μｍに形成する。次に、パッド酸化膜２及びシ
リコン窒化膜３を除去し、熱酸化法を用いてゲート絶縁
膜５を厚さ140Å乃至170Åに形成し、CVD法を用いてポ
リシリコン膜を1000Åに形成し、リンをドーピングして
n型の導電膜６を形成する。次に、タングステンなどの
高融点金属のシリサイド膜７を1500Åに形成する。シリ
サイド膜７は導電膜６と共にゲート電極となり、ゲート
電極の電気抵抗を低減するのみならず、後に述べるよう
に、ゲート電極を保護する働きももつ。
基板１上に形成されたシリコン窒化膜３をマスクにして
LOCOS法によって半導体基板１を酸化し、素子分離膜４
を幅0.85μｍに形成する。次に、パッド酸化膜２及びシ
リコン窒化膜３を除去し、熱酸化法を用いてゲート絶縁
膜５を厚さ140Å乃至170Åに形成し、CVD法を用いてポ
リシリコン膜を1000Åに形成し、リンをドーピングして
n型の導電膜６を形成する。次に、タングステンなどの
高融点金属のシリサイド膜７を1500Åに形成する。シリ
サイド膜７は導電膜６と共にゲート電極となり、ゲート
電極の電気抵抗を低減するのみならず、後に述べるよう
に、ゲート電極を保護する働きももつ。
【００１３】工程３：図１（c）に示すように、素子分
離膜４と交叉する方向に長い帯状に、導電膜６及びシリ
サイド膜７をエッチングしてゲート電極８を形成する
（ただし、エッチング領域は紙面に対して平行な面にな
されるので、図示されていない）。次にゲート電極８を
マスクとしてボロンなどのp型のイオン注入を行い、ソ
ース領域及びドレイン領域を形成する（ソース領域、ド
レイン領域は紙面に対し垂直な方向のゲート電極８両端
部下に形成されるので図示されていない）。以上によ
り、マトリックス状に配列されたメモリーセルトランジ
スタが形成される。次に全面にSiO2より成る層間絶縁膜
９を6000Åに形成し、ワード線となるAl配線１０を素子
分離膜４の上方に素子分離膜４と平行に形成する。この
時、Al配線１０の幅は、素子分離膜４の幅よりも大きく
ように形成する。ここまでは、メモリーセルトランジス
タにどのようなプログラムを書き込むかに関係せずに製
造できるため、ウエハの作り溜をしておくことができ
る。作り溜をしておく場合、金属配線層の保護と腐食防
止のために、表面に500Å程度の薄いシリコン酸化膜等
による保護膜１１を形成しておく。
離膜４と交叉する方向に長い帯状に、導電膜６及びシリ
サイド膜７をエッチングしてゲート電極８を形成する
（ただし、エッチング領域は紙面に対して平行な面にな
されるので、図示されていない）。次にゲート電極８を
マスクとしてボロンなどのp型のイオン注入を行い、ソ
ース領域及びドレイン領域を形成する（ソース領域、ド
レイン領域は紙面に対し垂直な方向のゲート電極８両端
部下に形成されるので図示されていない）。以上によ
り、マトリックス状に配列されたメモリーセルトランジ
スタが形成される。次に全面にSiO2より成る層間絶縁膜
９を6000Åに形成し、ワード線となるAl配線１０を素子
分離膜４の上方に素子分離膜４と平行に形成する。この
時、Al配線１０の幅は、素子分離膜４の幅よりも大きく
ように形成する。ここまでは、メモリーセルトランジス
タにどのようなプログラムを書き込むかに関係せずに製
造できるため、ウエハの作り溜をしておくことができ
る。作り溜をしておく場合、金属配線層の保護と腐食防
止のために、表面に500Å程度の薄いシリコン酸化膜等
による保護膜１１を形成しておく。
【００１４】工程４：顧客からの依頼をうけ、書き込む
べきプログラムが確定した時点で、図１（d）に示すよ
うに、全面にフォトレジスト１２を10000Å程度に形成
し、露光、現像して所定メモリーセルの上方の領域に開
口部１２aを設ける。この時、開口部１２aの大きさを注
入領域よりも大きく形成することにより、Al配線１０の
端部１０aを露出させる。次に、フォトレジスト１２及
びAl配線１０をマスクとして、層間絶縁膜９をエッチン
グする。エッチングは異方性ドライエッチングであり、
ゲート電極上面から1000Åだけ層間絶縁膜９を残存させ
る。次に、開口部１２aからゲート電極８直下の半導体
基板１にボロンなどのp型不純物をイオン注入すること
により、所定のメモリーセルトランジスタをデプレッシ
ョン化する。これにより、かかるメモリーセルトランジ
スタの閾値電圧が低くなり、ROMデータが書き込まれ
る。ここで、イオン注入のエネルギーは、層間絶縁膜９
をエッチングしているので、130keV乃至160keV程度の低
いエネルギーで行うことができる。従って、注入イオン
の横方向の拡散を防止でき、より精度の高いイオン注入
ができる。また、1000Åの層間絶縁膜９が残存している
ので、エッチングの誤差が生じても、ゲート電極８の絶
縁が破壊されることはない。また、万が一エッチングが
多すぎて層間絶縁膜９が残存しなかった場合であって
も、ゲート電極８に形成されているタングステンシリサ
イド膜７がエッチングストッパとして働くため、ゲート
電極８を損傷する恐れはない。次に、全体に保護膜を形
成する。
べきプログラムが確定した時点で、図１（d）に示すよ
うに、全面にフォトレジスト１２を10000Å程度に形成
し、露光、現像して所定メモリーセルの上方の領域に開
口部１２aを設ける。この時、開口部１２aの大きさを注
入領域よりも大きく形成することにより、Al配線１０の
端部１０aを露出させる。次に、フォトレジスト１２及
びAl配線１０をマスクとして、層間絶縁膜９をエッチン
グする。エッチングは異方性ドライエッチングであり、
ゲート電極上面から1000Åだけ層間絶縁膜９を残存させ
る。次に、開口部１２aからゲート電極８直下の半導体
基板１にボロンなどのp型不純物をイオン注入すること
により、所定のメモリーセルトランジスタをデプレッシ
ョン化する。これにより、かかるメモリーセルトランジ
スタの閾値電圧が低くなり、ROMデータが書き込まれ
る。ここで、イオン注入のエネルギーは、層間絶縁膜９
をエッチングしているので、130keV乃至160keV程度の低
いエネルギーで行うことができる。従って、注入イオン
の横方向の拡散を防止でき、より精度の高いイオン注入
ができる。また、1000Åの層間絶縁膜９が残存している
ので、エッチングの誤差が生じても、ゲート電極８の絶
縁が破壊されることはない。また、万が一エッチングが
多すぎて層間絶縁膜９が残存しなかった場合であって
も、ゲート電極８に形成されているタングステンシリサ
イド膜７がエッチングストッパとして働くため、ゲート
電極８を損傷する恐れはない。次に、全体に保護膜を形
成する。
【００１５】以上にして、プログラムの書き込まれたマ
スクROMを形成できる。上述したように、Al配線１０の
幅は素子分離膜４の幅よりも大きく形成されているの
で、これをマスクとして用いることにより、より精度の
高いイオン注入ができ、素子分離膜４のバーズビーク下
にイオンが注入されることを防ぐことができる。従っ
て、従来の製造方法のように、リーク電流の防止のため
に素子分離膜４の幅を大きくとる必要がないので、上述
した0.85μｍの幅に素子分離膜４を形成できるようにな
る。メモリーセルトランジスタの活性領域の幅は、従来
技術、本発明技術ともに1.4μｍであるとすると、従来
のセル一つあたりの幅2.6μｍに対し、本発明技術では
セル一つあたりの幅は2.05μｍとなるので、マスクROM
全体の面積を約20%縮小できる。なお、0.85μｍは、出
願時点での素子分離膜４の加工限界として例示している
にすぎず、今後さらに縮小されていくであろうことは言
うまでもない。
スクROMを形成できる。上述したように、Al配線１０の
幅は素子分離膜４の幅よりも大きく形成されているの
で、これをマスクとして用いることにより、より精度の
高いイオン注入ができ、素子分離膜４のバーズビーク下
にイオンが注入されることを防ぐことができる。従っ
て、従来の製造方法のように、リーク電流の防止のため
に素子分離膜４の幅を大きくとる必要がないので、上述
した0.85μｍの幅に素子分離膜４を形成できるようにな
る。メモリーセルトランジスタの活性領域の幅は、従来
技術、本発明技術ともに1.4μｍであるとすると、従来
のセル一つあたりの幅2.6μｍに対し、本発明技術では
セル一つあたりの幅は2.05μｍとなるので、マスクROM
全体の面積を約20%縮小できる。なお、0.85μｍは、出
願時点での素子分離膜４の加工限界として例示している
にすぎず、今後さらに縮小されていくであろうことは言
うまでもない。
【００１６】尚、工程４において、金属配線の端部を露
出する工程で、書き込む素子が隣接している場合は、端
部のみでなく、かかる素子に隣接する金属配線の部分の
全部を露出してもよい。また、素子分離膜４は、LOCOS
法を用いて形成したが、トレンチによって、溝を形成
し、絶縁物質を充填して形成してもよい。この場合、バ
ーズビークが生じないため、より素子分離膜４を縮小で
きる。
出する工程で、書き込む素子が隣接している場合は、端
部のみでなく、かかる素子に隣接する金属配線の部分の
全部を露出してもよい。また、素子分離膜４は、LOCOS
法を用いて形成したが、トレンチによって、溝を形成
し、絶縁物質を充填して形成してもよい。この場合、バ
ーズビークが生じないため、より素子分離膜４を縮小で
きる。
【００１７】本発明の技術思想は、より多層の金属配線
を形成する場合にも容易に適用可能である。工程３及び
工程４のゲート電極の形成は、ポリシリコン膜形成、ポ
リシリコン膜パターニング、シリサイド膜のポリシリコ
ン膜上への選択的形成としてもよい。
を形成する場合にも容易に適用可能である。工程３及び
工程４のゲート電極の形成は、ポリシリコン膜形成、ポ
リシリコン膜パターニング、シリサイド膜のポリシリコ
ン膜上への選択的形成としてもよい。
【００１８】尚、本実施形態では、p型半導体基板を用
いる場合を説明したが、n型半導体基板でもよく、半導
体基板上に形成されたウエルでもよい。また、本実施形
態において、閾値電圧を低くするデプレッション化イオ
ン注入方式について説明したが、閾値を高くするイオン
注入を行ってもプログラムの書き込みをすることができ
る。
いる場合を説明したが、n型半導体基板でもよく、半導
体基板上に形成されたウエルでもよい。また、本実施形
態において、閾値電圧を低くするデプレッション化イオ
ン注入方式について説明したが、閾値を高くするイオン
注入を行ってもプログラムの書き込みをすることができ
る。
【００１９】
【発明の効果】本発明の半導体装置及びその製造方法に
よれば、先ず第１に、より加工精度の高い金属配線をマ
スクとしてプログラムのためのイオン注入を行うので、
素子分離膜下にイオンが注入されることが防止でき、素
子分離不良の抑制ができる。
よれば、先ず第１に、より加工精度の高い金属配線をマ
スクとしてプログラムのためのイオン注入を行うので、
素子分離膜下にイオンが注入されることが防止でき、素
子分離不良の抑制ができる。
【００２０】第２に、層間絶縁膜を所定量エッチングし
てイオン注入を行うので、イオンの注入エネルギーを低
く抑えることができ、イオンの横方向の拡散を防止で
き、素子分離不良の抑制ができる。第３に、上記のごと
く、素子分離不良が抑制できるので、素子分離不良回避
のために素子分離膜の幅を太く形成する必要がなく、素
子分離膜の幅を細く形成することが可能となり、セルサ
イズの縮小ができる。
てイオン注入を行うので、イオンの注入エネルギーを低
く抑えることができ、イオンの横方向の拡散を防止で
き、素子分離不良の抑制ができる。第３に、上記のごと
く、素子分離不良が抑制できるので、素子分離不良回避
のために素子分離膜の幅を太く形成する必要がなく、素
子分離膜の幅を細く形成することが可能となり、セルサ
イズの縮小ができる。
【図１】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図２】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
【図３】従来の半導体装置の問題点を説明するための断
面図である。
面図である。
フロントページの続き (56)参考文献 特開 平４−63472（ＪＰ，Ａ) 特開 平７−183404（ＪＰ，Ａ) 特開 平６−283690（ＪＰ，Ａ) 特開 平８−293584（ＪＰ，Ａ) 特開 平11−67934（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 21/266 H01L 21/76 H01L 27/112
Claims (2)
- 【請求項１】 第１の導電型の半導体基板上に一方向に
延在する所定の幅を有する複数の素子分離膜を形成する
工程と、 前記ゲート絶縁膜及び前記素子分離膜上に前記素子分離
膜と交叉する方向に延在する複数のゲート電極を形成す
る工程と、 前記ゲート電極をマスクとして不純物イオンを前記半導
体基板表面に注入してソース領域及びドレイン領域を形
成する工程と、 全面に層間絶縁膜を形成する工程と、 前記素子分離膜の上方に前記一方向に延在する、前記素
子分離膜の幅よりも広い幅を有する金属配線を形成する
工程と、 全面にフォトマスクを形成する工程と、 所定の前記ゲート電極上方の前記フォトマスクに開口部
を形成して、前記層間絶縁膜を露出すると共に、前記金
属配線の少なくとも端部を露出する工程と、 前記フォトマスク及び前記金属配線をマスクとして、前
記層間絶縁膜を所定の厚さを残存させてエッチングする
工程と、 前記フォトマスク及び前記素子分離膜の幅よりも広い幅
を有する前記金属配線をマスクにして不純物イオンを前
記半導体基板表面に注入して情報を書き込む工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極を形成する工程は、 不純物を含んだポリシリコンより成る導電膜を形成する
工程と、 前記導電膜上に金属シリサイドを形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JPH11251459A JPH11251459A (ja) | 1999-09-17 |
| JP3276917B2 true JP3276917B2 (ja) | 2002-04-22 |
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| Country | Link |
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| JP (1) | JP3276917B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313961A (ja) * | 2001-04-11 | 2002-10-25 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2002313960A (ja) * | 2001-04-11 | 2002-10-25 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP5686033B2 (ja) * | 2011-04-27 | 2015-03-18 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
-
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- 1998-02-27 JP JP04757298A patent/JP3276917B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11251459A (ja) | 1999-09-17 |
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