JP3202784B2

JP3202784B2 - マスクｒｏｍ半導体装置およびその製造方法

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Publication number: JP3202784B2
Application number: JP9313092A
Authority: JP
Inventors: 肇新井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-04-13
Filing date: 1992-04-13
Publication date: 2001-08-27
Anticipated expiration: 2016-08-27
Also published as: KR930022564A; DE4311705A1; DE4311705C2; JPH05291538A; KR0133956B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マスクＲＯＭ（Ｒｅ
ａｄＯｎｌｙＭｅｍｏｒｙ）半導体装置に関し、特
に、比較的低エネルギでイオン注入することによってＲ
ＯＭデータの書込みが行なえ、かつ納期短縮が可能とな
る、マスクＲＯＭ半導体装置の製造方法およびマスクＲ
ＯＭ半導体装置に関するものである。

【０００２】

【従来の技術】近年、半導体メモリ等の半導体装置は、
計算機システムや計測システムをはじめ各種の電子機器
に幅広く使われている。このような半導体メモリとして
機能する半導体装置に、マスクＲＯＭ半導体装置と言わ
れる半導体装置（以下「マスクＲＯＭ」という）があ
る。このマスクＲＯＭは、予め情報を製造工程中に書込
むこと（ＲＯＭデータ書込）ができるという特徴を有し
ており、フィールド酸化膜の有無、コンタクトホールの
有無、チャネル領域へのイオン注入の有無等により個々
に内容の異なるデータを記憶し得る半導体装置である。

【０００３】最近のマスクＲＯＭでは、高集積化が容易
で、データの書込から半導体装置の完成までの納期を比
較的短くすることができることから、チャネル領域への
イオン注入の有無でデータを記憶することが多い。この
マスクＲＯＭには、ＮＯＲ型マスクＲＯＭとＮＡＮＤ型
マスクＲＯＭとがある。

【０００４】ここで、ＮＯＲ型マスクＲＯＭとＮＡＮＤ
型マスクＲＯＭとについて、図７６および図７７を用い
て、簡単に説明する。図７６は、ＮＡＮＤ型マスクＲＯ
Ｍの一例を概略的に示す等価回路図であり、図７７は、
ＮＯＲ型マスクＲＯＭの一例を概略的に示す等価回路図
である。

【０００５】ＮＡＮＤ型マスクＲＯＭは、一般的には、
１つのビット線に対して選択するトランジスタを８個、
１６個というように複数個で構成することができ、複数
個のトランジスタに対してコンタクトホール１個で構成
することができるものであるといえる。図７６を参照し
て、ビット線ＢＬ１，ＢＬ２が形成されており、それぞ
れビット線コンタクトＢＣ１，ＢＣ２を介してトランジ
スタ列１ａ，１ｂに接続されている。この場合であれ
ば、トランジスタ列１ａは、４つのトランジスタで構成
されており、この４つのトランジスタが直列に接続され
両端がそれぞれビット線ＢＬ１およびソース線ＳＬ１に
接続されている。同様にして、４つのトランジスタが直
列に接続されてトランジスタ列１ｂを形成しており、ト
ランジスタ列１ｂの一方端は、ビット線コンタクトＢＣ
２を介してビット線ＢＬ２に接続されており、他方端は
ソース線ＳＬ２に接続されている。そして、ビット線Ｂ
Ｌ１，ＢＬ２と直交する方向に、ワード線ＷＬ１〜ＷＬ
４が形成されている。そして、図中斜線の施されたトラ
ンジスタには、不純物がイオン注入されており、そのト
ランジスタのしきい値電圧が調整されている。この場合
であれば、斜線の施されたトランジスタのしきい値電圧
は、斜線の施されていないトランジスタのしきい値電圧
よりも低い値（ほぼ接地電位）に調整されている。

【０００６】次に、上記のＮＡＮＤ型マスクＲＯＭの動
作について説明する。図７６を参照して、たとえば図中
円で囲まれたトランジスタ７０を選択しようとする場
合、ビット線ＢＬ１に所定の電圧を印加する。そして、
トランジスタ７０のワード線ＷＬ３を接地電位とし、そ
の他のワード線ＷＬ１，ＷＬ２，ＷＬ４にそれぞれ所定
電位を印加する。このとき、トランジスタ７０は、その
しきい値電圧がほぼ接地電位となるように調整されてい
るため、ワード線ＷＬ３が接地電位に保持されても、こ
のトランジスタ７０には電流が流れる。また、このとき
ソース線ＳＬ１，ＳＬ２は、接地電位に保持されてお
り、上記の場合に、ビット線ＢＬ１とソース線ＳＬ１と
の間に電流が流れるか否かによって、選択されたトラン
ジスタ（この場合であればトランジスタ７０）にＲＯＭ
データが書込まれているか否かが判断されることにな
る。

【０００７】ここで、上記のＮＡＮＤ型マスクＲＯＭに
おいて、ＲＯＭデータが書込まれるトランジスタ（不純
物が導入されることによってしきい値電圧（Ｖ_th）が低
く調整されているトランジスタ）のしきい値電圧
（Ｖ_th）が、ＲＯＭデータが書込まれていないトランジ
スタのしきい値電圧（Ｖ_th）よりも低く調整されている
（ディプレッション状態となっている）理由について説
明する。なお、以下の説明において、上記のように不純
物がチャネル領域に導入されることによって、しきい値
電圧（Ｖ_th）が調整されるトランジスタを「ＲＯＭデー
タが書込まれたトランジスタ」ということとする。

【０００８】ＮＡＮＤ型マスクＲＯＭは、複数個のトラ
ンジスタがトランジスタ列を構成しており、そのトラン
ジスタ列に電流が流れるか否かによって、ＲＯＭデータ
が書込まれているか否かを判断するものである。したが
って、トランジスタ列の中の１つのトランジスタを選択
して、そのトランジスタに電流が流れるか否かによっ
て、そのトランジスタにＲＯＭデータが書込まれている
か否かを判断しなければならないため、基本的には、ト
ランジスタ列において、選択されたトランジスタ以外の
トランジスタには電流が流れていなければならない。こ
の場合に、ＲＯＭデータが書込まれるトランジスタのし
きい値電圧（Ｖ_th）が、ＲＯＭデータが書込まれないト
ランジスタのしきい値電圧（Ｖ_th）よりも高い場合に
は、そのトランジスタによってトランジスタ列内の電流
がカットオフされてしまうため、ＲＯＭデータが書込ま
れるトランジスタのしきい値電圧（Ｖ_th）は、ＲＯＭデ
ータが書込まれていないトランジスタのしきい値電圧
（Ｖ_th）よりも低いしきい値電圧（Ｖ_th）を有するよう
に調整されることになる。すなわち、ＲＯＭデータが書
込まれたトランジスタは、不純物を導入されることによ
ってデプレッション型トランジスタになる必要がある。

【０００９】次に、図７７を参照して、ＮＯＲ型マスク
ＲＯＭについて説明する。ＮＯＲ型マスクＲＯＭは、１
つのワード線と１つのビット線とを選択することによっ
て、１個のトランジスタを選択することができ、１個ま
たは２個のトランジスタに対してコンタクトホール１個
で構成されるものである。すなわち、２個のトランジス
タに対して、コンタクトホールが１個または２個形成さ
れていることになる。図７７を参照して、ビット線ＢＬ
１，ＢＬ２が互いに平行に形成されており、このビット
線ＢＬ１，ＢＬ２に直交する方向に、ワード線ＷＬ１〜
ＷＬ４が形成されている。そして、この場合、２個のト
ランジスタに対してビット線コンタクトＢＣ１〜ＢＣ４
がそれぞれ形成されている。このとき、ソース線ＳＬ１
〜ＳＬ６は、それぞれ接地電位に保持されている。ま
た、図中、斜線の施されたトランジスタは、ＲＯＭデー
タが書込まれたトランジスタであり、これらのトランジ
スタのしきい値電圧（Ｖ_th）は、ＲＯＭデータが書込ま
れていないトランジスタのしきい値電圧（Ｖ_th）よりも
高くなるように調整されている。

【００１０】次に、上記のＮＯＲ型マスクＲＯＭの動作
について説明する。図７７を参照して、図中円で囲まれ
たトランジスタ７１を選択した場合を説明する。この場
合には、ビット線ＢＬ２に高電圧が印加され、選択され
るべきトランジスタ７１のワード線ＷＬ２にも高電圧が
印加される。このとき、ビット線ＢＬ２，ＷＬ２に印加
される電圧は、ＲＯＭデータが書込まれているトランジ
スタのしきい値電圧（Ｖ_th）よりも小さく、ＲＯＭデー
タが書込まれていないトランジスタのしきい値電圧（Ｖ
_th）よりも大きい値の電圧である。そして、その他のワ
ード線ＷＬ１，ＷＬ３，ＷＬ４はＲＯＭデータが書込ま
れていないトランジスタのしきい値電圧（Ｖ_th）よりも
低い電圧が印加される。それにより、トランジスタ７１
にＲＯＭデータが書込まれている場合には、ビット線Ｂ
Ｌ２とソース線ＳＬ５との間には電流が流れず、トラン
ジスタ７１にＲＯＭデータが書込まれていない場合に
は、ビット線ＢＬ２とソース線ＳＬ５との間に電流が流
れる。それにより、トランジスタ７１にＲＯＭデータが
書込まれているか否かを判断する。この場合であれば、
トランジスタ７１には、ＲＯＭデータが書込まれていな
いため、トランジスタ７１には電流が流れる。

【００１１】上記のように、ＮＯＲ型マスクＲＯＭにお
いて、ＲＯＭデータが書込まれるトランジスタのしきい
値電圧を、ＲＯＭデータが書込まれないトランジスタの
しきい値電圧よりも高くしたのは、次に述べる理由によ
るものである。図７７に示したＮＯＲ型マスクＲＯＭを
例にとって説明すると、たとえばビット線ＢＬ２に高電
位が印加され、ワード線ＷＬ２に高電位が印加された場
合、すなわち上記のトランジスタ７１が選択された場合
に、同一のビット線コンタクトＢＣ３を介してトランジ
スタ７１に隣接するトランジスタ７２のドレイン領域に
も高電圧が印加される。このトランジスタ７２には電流
が流れないようにしきい値電圧（Ｖ_th）が調整されてい
なければならない。すなわち、上記のＮＡＮＤ型マスク
ＲＯＭにおけるデプレッション型トランジスタのように
ＲＯＭデータを書込むことによって、ＲＯＭデータが書
込まれないトランジスタのしきい値電圧（Ｖ_th）よりも
低いタイプのトランジスタとすることはできないことに
なる。それにより、ＲＯＭデータが書込まれるトランジ
スタのしきい値電圧（Ｖ_th）は、ＲＯＭデータが書込ま
れないトランジスタのしきい値電圧（Ｖ_th）よりも高く
なるように調整されなければならないことになる。

【００１２】以上、ＮＡＮＤ型マスクＲＯＭとＮＯＲ型
マスクＲＯＭについて、概略的な説明を行なってきた
が、以下には、それぞれについて、より具体的に説明し
ていくこととする。

【００１３】まず、ＮＡＮＤ型マスクＲＯＭの従来例の
一例として、１６段ＮＡＮＤ型デプレッションＲＯＭの
場合を例にとって説明する。図７８は、上記の１６段Ｎ
ＡＮＤ型デプレッションＲＯＭの平面図である。図７８
を参照して、上記のＮＡＮＤ型デプレッションＲＯＭに
は、たとえばＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉ
ｏｎｏｆＳｉｌｉｃｏｎ）法による酸化膜等により
形成される素子分離酸化膜１０３が互いに平行に島状に
形成されている。そして、この素子分離酸化膜１０３と
直交するようにゲート電極１０７が複数形成されてい
る。このゲート電極１０７は、半導体基板上にゲート絶
縁膜を開して形成されており、たとえば多結晶シリコン
と高融点金属シリサイドの多層膜で構成されている。ま
た、複数（この場合であれば１６個）形成されたゲート
電極１０７の中には、選択ゲートＳ０，Ｓ１として機能
するものや、ワード線Ｗ０〜Ｗｆとして機能するものが
ある。また、半導体基板およびゲート電極７上には、た
とえばＣＶＤ法によって堆積されたＢＰＳＧ（Ｂｏｒｏ
ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜
などによる層間絶縁膜を介して、ゲート電極１０７と直
交する方向にビット線Ｂ０〜Ｂ３，ソース線ＳＬ０，Ｓ
Ｌ１が形成されている。このビット線Ｂ０〜Ｂ３，ソー
ス線ＳＬ０，ＳＬ１は、たとえばアルミニウム合金等に
よって形成されている。また、ビット線Ｂ０〜Ｂ３は、
ビット線コンタクトＢＣ０〜ＢＣ３によって、半導体基
板中に形成された不純物拡散領域（ドレイン領域）に接
続されている。ソース線ＳＬ０，ＳＬ１は、ソース線コ
ンタクトＳＣ０，ＳＣ１を介して半導体基板中に形成さ
れた不純物拡散領域（ソース領域）に接続されている。
そして、ビット線Ｂ０〜Ｂ３およびソース線ＳＬ０，Ｓ
Ｌ１上には、保護膜（図示せず）が形成されている。こ
の保護膜は、たとえばプラズマＣＶＤ法によって形成さ
れた窒化膜等からなっている。

【００１４】上記の構造を有する１６段ＮＡＮＤ型デプ
レッションＲＯＭの等価回路図を図７９に示す。図７９
を参照して、複数のトランジスタが互いに直列に接続さ
れたトランジスタ列０ａ〜４ａ，０ｂ〜３ｂ，０ｃ〜４
ｃ，０ｄ〜３ｄが、互いに平行に形成されている。そし
て、それぞれのトランジスタ列の一方端は、ビット線コ
ンタクトＢＣ０〜ＢＣ４を介して、ビット線Ｂ０〜Ｂ４
に接続されている。トランジスタ列０ａ〜４ａ，０ｂ〜
３ｂの他方端は、ソース線コンタクトＳＣ０〜ＳＣ２を
介して、ソース線ＳＬ０〜ＳＬ２に接続されている。ま
た、ビット線Ｂ０〜Ｂ４，ソース線ＳＬ０〜ＳＬ２に直
交する方向に、選択ゲートＳ０，Ｓ１，ワード線Ｗ０〜
Ｗｆが形成されている。図中斜線の施されたトランジス
タは、ＲＯＭデータが書込まれているトランジスタであ
り、この場合であれば、ＲＯＭデータを書込むためのイ
オン注入を行なうことによって、しきい値電圧が低くな
るように調整されているデプレッション型トランジスタ
である。

【００１５】次に、図８０および図８１を用いて、上記
の１６段ＮＡＮＤ型デプレッションＲＯＭの構造につい
てより詳しく説明する。図８０は、図７８におけるＡ−
Ａ線に沿って見た断面図を示しており、図８１は、図７
８におけるＢ−Ｂ線に沿って見た断面図を示している。

【００１６】図８０を参照して、Ｐ型半導体基板１００
の主表面には、所定間隔を隔ててｎ型の低濃度不純物領
域１０８が形成されている。そして、この低濃度不純物
領域１０８によって規定されるチャネル領域上にゲート
絶縁膜１０６を介してゲート電極１０７（Ｓ０，Ｓ１，
Ｗ０，Ｗｅ，Ｗｆ）が形成されている。そして、低濃度
不純物領域１０８の端部よりもゲート電極１０７から離
れた位置に端部を有し、ゲート電極１０７から離れる方
向に延びるｎ型の高濃度不純物領域１１１が形成されて
いる。また、それぞれのゲート電極１０７の側壁には、
スペーサ１１０が形成されている。そして、所定のゲー
ト電極１０７（Ｓ０，Ｗｆ）下のチャネル領域には、ｎ
型の不純物拡散層（以下「デプレッション注入層」とい
う）１０５が形成されている。このデプレッション注入
層１０５によって、この場合であればゲート電極Ｓ０，
Ｗｆを含むトランジスタのしきい値電圧（Ｖ_th）は、０
〜１Ｖ程度の値から深いデプレッション状態に変化させ
られる。そして、それぞれのゲート電極１０７上，スペ
ーサ１１０上およびｐ型半導体基板１００上には、ＢＰ
ＳＧ膜等によって構成される層間絶縁膜１１２が形成さ
れている。そして、この層間絶縁膜１１２上には、たと
えばアルミニウム合金等によって構成される配線層１１
４が形成されている。この場合、この配線層１１４は、
図７８におけるビット線Ｂ１に相当する。層間絶縁膜１
１２の所定位置には、ｐ型半導体基板１００に形成され
た不純物領域と配線層１１４とを接続するためのコンタ
クトホール１１３が形成されている。この場合、コンタ
クトホール１１３は、図７８におけるビット線コンタク
トＢＣ１に相当する。そして、配線層１１４上には、窒
化膜等からなる保護膜１１５が形成されている。

【００１７】次に、図８１を参照して、ｐ型半導体基板
１００の主表面には、間隔を隔てて素子分離酸化膜１０
３が形成されている。そして、所定の素子分離酸化膜１
０３の間には、上記のデプレッション注入層１０５が形
成されている。素子分離酸化膜１０３の間に位置するｐ
型半導体基板１００の表面には、ゲート絶縁膜１０６が
形成されており、このゲート絶縁膜１０６上および素子
分離酸化膜１０３上には、ゲート電極１０７が形成され
ている。そして、ゲート電極１０７上には層間絶縁膜１
１２が形成されており、層間絶縁膜１１２上の所定領域
には配線層１１４（Ｂ０，Ｂ１，ＳＬ１）が形成されて
いる。この場合であれば、配線層１１４は、図中に示す
ように、図７８におけるビット線Ｂ０，Ｂ１およびソー
ス線ＳＬ１に相当する。そして、この配線層１１４上お
よび層間絶縁膜１１２上には、窒化膜等からなる保護膜
１１５が形成されている。

【００１８】ＮＡＮＤ型マスクＲＯＭの場合、図７８お
よび図７９に示したように、選択ゲートＳ０，Ｓ１を備
えるのが通常である。この場合であれば、図７９に示す
ように、同一のトランジスタ列において、選択ゲートＳ
０，Ｓ１の内いずれか一方のチャネル領域に、上記のデ
プレッション注入層１０５が形成されていることにな
る。このデプレッション注入層１０５が形成されている
トランジスタが前述のデプレッション型トランジスタに
相当することになる。また、ワード線Ｗ０〜Ｗｆの内、
記憶させるデータ内容に応じた所望のワード線のチャネ
ル領域にも上記のデプレッション注入層１０５が形成さ
れている。それにより、記憶させるデータ内容に応じた
デプレッション型トランジスタが形成されることにな
る。

【００１９】次に、図７９を参照して、上記のＮＡＮＤ
型デプレッションＲＯＭの動作について説明する。図７
９を参照して、各トランジスタ列（以下「ＮＡＮＤ列」
と言う）の選択ゲートＳ０，Ｓ１によって形成されるト
ランジスタのいずれか一方には、デプレッション注入層
１０５が形成されている。すなわち、いずれか一方のト
ランジスタはデプレッション型トランジスタとなってい
る。また、同一選択ゲートの隣り合うＮＡＮＤ列（たと
えば列１ａと列１ｂ）には、同時にデプレッション型ト
ランジスタが形成されない。すなわち、選択ゲートＳ
０，Ｓ１におけるデプレッション型トランジスタは、千
鳥状に配置されることになる。

【００２０】１つのビット線コンタクト、たとえばビッ
ト線コンタクトＢＣ１に対しては、４つのＮＡＮＤ列、
この場合であれば列１ａ〜１ｄが接続されている。そし
て、読出時には、上記の選択ゲートＳ０，Ｓ１によって
ＮＡＮＤ列の内の１つを選択することになる。たとえ
ば、列１ｂを選択するためには、ビット線コンタクトＢ
Ｃ１に接続されたビット線Ｂ１に高電位、この場合であ
れば２〜５Ｖ程度の電位を印加し、選択ゲートＳ０を高
電位、この場合であれば選択ゲートＳ０によって形成さ
れるトランジスタのしきい値電圧（Ｖ_th）以上の電圧を
印加し、選択ゲートＳ１を低電位（接地レベル）とす
る。また、ソース線ＳＬ０〜ＳＬ２および他の選択ゲー
トは図示しないものも含めてすべて接地レベルとする。

【００２１】このとき、ビット線Ｂ１に上記の高電位が
印加されることによって、ＮＡＮＤ列１ａ〜１ｄに、ビ
ット線コンタクトＢＣ１を介して高電位が印加される。
しかし、ＮＡＮＤ列１ｃおよび１ｄに関しては、選択ゲ
ートのいずれもが低電位（接地レベル）とされているた
め、列１ｃおよび列１ｄには電流は流れない。一方、選
択ゲートＳ０には高電位が印加されているため、列１ａ
および列１ｂ内の選択ゲートＳ０により形成されるトラ
ンジスタには電流が流れる。しかし、選択ゲートＳ１は
低電位（接地レベル）とされているため、列１ｂ内の選
択ゲートＳ１によって形成されるデプレッション型トラ
ンジスタには電流は流れるが、列１ａ内の選択ゲートＳ
１によって形成されるトランジスタには電流は流れな
い。それにより、列１ｂが選択されたことになる。

【００２２】次に、上記のようにＮＡＮＤ列１ｂが選択
された後、そのＮＡＮＤ列内のトランジスタにＲＯＭデ
ータが書込まれているか否か、すなわちあるトランジス
タを選択した際にそのトランジスタにデプレッション注
入層１０５が形成されているか否かを判断する方法につ
いて説明する。たとえば、図７９において、円で囲った
トランジスタを選択し、そのトランジスタにデプレッシ
ョン注入層１０５が形成されているか否かを判断する場
合について説明する。

【００２３】上記のように、列１ｂを選択した後、この
場合であればワード線Ｗｄを低電位（接地レベル）と
し、他のワード線Ｗ０〜Ｗｃ，Ｗｅ，Ｗｆを高電位（デ
プレッション注入層１０５が形成されていないトランジ
スタのしきい値電圧（Ｖ_th）以上の電圧）とする。それ
により、列１ｂ内のワード線Ｗｄ以外のワード線をゲー
ト電極とするトランジスタは、デプレッション注入層１
０５の有無にかかわらず導通状態となる。そして、ビッ
ト線Ｂ１とソース線ＳＬ１との間に電流が流れるかどう
かは、ワード線Ｗｄをゲート電極とするトランジスタに
電流が流れるかどうかによって決定されることになる。
この場合、このトランジスタには、図７９に示すよう
に、デプレッション注入層１０５が形成されているた
め、電流は流れる。もし、このトランジスタにデプレッ
ション注入層１０５が形成されていなければ、電流は流
れないことになる。このように、ビット線Ｂ１に流れる
電流を検知することによって、選択されたトランジスタ
のチャネル領域にデプレッション注入層１０５が形成さ
れているか否かを判断することが可能となる。すなわ
ち、デプレッション注入層１０５の有無によって、デー
タの“０”，“１”を記憶することが可能となる。

【００２４】次に、上記の１６段ＮＡＮＤ型デプレッシ
ョンＲＯＭの製造方法について説明する。図８２〜図９
２は、図７８におけるＡ−Ａ線に沿って見た断面の一部
を示す断面図であり、図８０に対応するものである。ま
た、図９３〜図１０３は、図７８におけるＢ−Ｂ線に沿
って見た断面の一部を示しており、図８１に対応するも
のである。また、図８２〜図９２は、それぞれ順に図９
３〜図１０３に対応し、製造工程における同じ段階を示
す図である。以下、上記の図８２〜図１０３を用いて、
１６段ＮＡＮＤ型デプレッションＲＯＭの製造方法につ
いて説明する。

【００２５】まず、図８２および図９３を参照して、た
とえばｐ型半導体基板１００上に、素子分離酸化膜１０
３形成時のストレスを緩衝するための熱酸化膜等の応力
緩衝膜１０１を形成する。このとき、ｐ型半導体基板１
００には、必要に応じて、半導体基板中にボロン（Ｂ）
等のｐ型不純物をイオン注入法を用いて導入し、熱拡散
することによってｐウェルが形成されている。周辺回路
部分には、リン（ｐ）等のｎ型不純物をイオン注入法を
用いて導入し、熱拡散することによってｎウェルが形成
されている。そして、上記の応力緩衝膜１０１上に、Ｃ
ＶＤ法を用いて窒化膜等の耐酸化膜１０２を形成する。
次に、この耐酸化膜１０２を公知の写真製版技術および
エッチング技術を用いてパターニングする。そして、こ
のパターニングされた耐酸化膜１０２をマスクとして熱
酸化を行なうことによって、図９３に示すように、素子
分離酸化膜１０３を形成する。

【００２６】このとき、素子分離酸化膜１０３の下に
は、後の工程で素子分離酸化膜１０３上にわたって形成
されるゲート電極１０７による寄生トランジスタのしき
い値電圧（Ｖ_th）を十分高い値にまで高めるために、ボ
ロン（Ｂ）等のｐ型不純物を導入することが多い。その
後、図８３および図９４に示すように、耐酸化膜１０２
を除去し、必要であればメモリセルアレイ領域や、周辺
のｐ型チャネルおよびｎ型チャネルトランジスタのチャ
ネル領域に相当する部分に、イオン注入法等の方法によ
って、ｐ型やｎ型の不純物を導入し、各トランジスタの
しきい値電圧（Ｖ _th）を調整しておく。

【００２７】次に、図８４および図９５に示すように、
選択ゲートおよびワード線によって形成されるトランジ
スタの内、所望のトランジスタのチャネル領域に相当す
る部分を露出させるように、レジストパターン１０４を
形成する。そして、このレジストパターン１０４をマス
クとして、イオン注入法を用いてリン（Ｐ）等のｎ型不
純物を上記のチャネル領域に相当する部分に導入し、デ
プレッション注入層１０５を形成する。

【００２８】その後、図８５および図９６に示すよう
に、応力緩衝膜１０１を除去し、熱酸化法を用いて酸化
膜等からなるゲート絶縁膜１０６を形成する。そして、
ＣＶＤ法、スパッタリング法等によってゲート絶縁膜１
０６上にゲート電極材料を堆積する。そして、公知の写
真製版技術およびエッチング技術を用いて、堆積された
ゲート電極材料をパターニングすることによって、ゲー
ト電極１０７を形成する。このとき、ゲート電極材料と
しては、多結晶シリコンや多結晶シリコンを下敷にした
高融点シリサイドが一般によく用いられる。

【００２９】次に、図８６に示すように、ゲート電極１
０７をマスクとして、ｎ型チャネルトランジスタのソー
ス／ドレイン領域に相当する部分に、リン（Ｐ），砒素
（Ａｓ）等のｎ型不純物をイオン注入することによっ
て、１０¹⁷〜１０¹⁹ｃｍ^-3程度の濃度の低濃度不純物領
域１０８を形成する。この低濃度不純物領域１０８は、
ドレイン領域近傍の電界を弱めることによって、トラン
ジスタ特性の劣化を抑止するために設けられている。

【００３０】その後、図８７および図９８に示すよう
に、ＣＶＤ法を用いて、ゲート絶縁膜１０６上およびゲ
ート電極１０７上に、ＣＶＤ法を用いて、酸化膜、窒化
膜、多結晶シリコン膜等のＣＶＤ膜１０９を堆積する。
そして、図８８に示すように、異方性エッチングによっ
て平坦部のＣＶＤ膜１０９が完全に除去されるまでエッ
チングし、ゲート電極１０７の側壁に、ＣＶＤ膜１０９
を残す。それにより、スペーサ１１０が形成される。次
に、図８９に示すように、このスペーサ１１０をマスク
として、ｎチャネルトランジスタのソース／ドレイン領
域に相当する部分に、リン（Ｐ）、砒素（Ａｓ）等のｎ
型不純物をイオン注入法によって導入し、１０²⁰〜１０
²²ｃｍ^-3程度の濃度の高濃度不純物領域１１１を形成す
る。

【００３１】その後、図９０および図１０１に示すよう
に、ｐ型半導体基板１００上、スペーサ１１０上および
ゲート電極１０７上に、ＣＶＤ法を用いて、酸化膜、Ｐ
ＳＧ（ｐｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓ
ｓ）膜、ＢＰＳＧ膜またはそれらの多層膜による層間絶
縁膜１１２を形成する。そして、図９１に示すように、
この層間絶縁膜１１２の所望の箇所に、公知の写真製版
技術およびエッチング技術を用いてコンタクトホール１
１３を開口する。上記の層間絶縁膜１１２は、熱処理に
よるＰＳＧ膜、ＢＰＳＧ膜のリフローやＳＯＧ（Ｓｐｕ
ｎＯｎＧｌａｓｓ）等の塗布平坦化膜を利用して平
坦化することが一般的である。

【００３２】その後、図９２および図１０３に示すよう
に、スパッタリング法、ＣＶＤ法等を用いて、配線材料
を堆積した後、公知の写真製版技術とエッチング技術を
用いてパターニングを行ない配線層１１４を形成する。
配線材料としては、シリコン（Ｓｉ）、銅（Ｃｕ）等を
添加物として含むアルミニウム合金や、高融点金属膜、
高融点金属の硅化物、高融点金属の窒化物およびそれら
の複合膜等が用いられる。そして、この配線層１１４の
上に、ＣＶＤ法を用いて窒化膜、酸化膜等の保護膜１１
５を形成する。このとき、外部との接続端子部は開口し
ておく。これにより、図８０および図８１に示す１６段
ＮＡＮＤデプレッションＲＯＭが完成する。

【００３３】次に、図１０４を用いて、ＮＯＲ型マスク
ＲＯＭの構造について説明する。図１０１は、ＮＯＲ型
マスクＲＯＭの一例を示す平面図である。図１０４に示
すように、複数の素子分離酸化膜１３３が、間隔をあけ
て島状に形成されている。そして、平面的に見てこの素
子分離酸化膜１３３を挟むような位置に、ビット線Ｂ０
〜Ｂ２およびソース線ＳＬ１が形成されている。このビ
ット線Ｂ０〜Ｂ２およびソース線ＳＬ１にほぼ直交する
方向に、ワード線Ｗ０〜Ｗ５が形成されている。また、
ビット線Ｂ０〜Ｂ２は、複数のビット線コンタクトＢＣ
０〜ＢＣ８を介して半導体基板に形成されたトランジス
タのドレイン領域に接続されている。一方、ソース線Ｓ
Ｌ１は、複数のソース線コンタクトＳＣ０〜ＳＣ３を介
して、半導体基板に形成されたトランジスタのソース領
域と接続されている。

【００３４】そして、ビット線Ｂ０〜Ｂ２とワード線Ｗ
０〜Ｗ５が重なる位置に、ワード線Ｗ０〜Ｗ５をゲート
電極として含むトランジスタが形成される。このトラン
ジスタが記憶素子となる。この記憶素子となるトランジ
スタは、通常、そのしきい値電圧（Ｖ_th）が０．５〜２
Ｖ程度の値となるように、チャネル領域の不純物濃度が
調整されている。ＲＯＭデータを書込む際には、記憶素
子となるトランジスタの内、所望のトランジスタのチャ
ネル領域に、ｎ型チャネルトランジスタの場合にはボロ
ン（Ｂ）等のｐ型不純物を導入する。それにより、その
トランジスタのしきい値電圧（Ｖ_th）がＲＯＭデータが
書込まれていないトランジスタのしきい値電圧（Ｖ_th）
よりも高い値となるように調整する。

【００３５】次に、図１０５を用いて、ＲＯＭデータの
書込まれたトランジスタの読出動作について説明する。
図１０５は、図１０４に示すＮＯＲ型マスクＲＯＭの等
価回路図である。図１０５に示すように、斜線の施され
たトランジスタにＲＯＭデータが書込まれていると仮定
する。すなわち、斜線の施されているトランジスタのし
きい値電圧（Ｖ_th）は、斜線の施されていないトランジ
スタのしきい値電圧（Ｖ_th）よりも高くなるように調整
されている。

【００３６】ここで、図１０５において円で囲まれたト
ランジスタを選択し、そのトランジスタにＲＯＭデータ
が書込まれているか否かを判断する手法について説明す
る。まず、上記の円で囲まれたトランジスタを選択する
ためには、ビット線Ｂ１およびワード線Ｗ１に高電位を
印加する。それにより、図中円で囲まれたトランジスタ
が選択される。このとき、半導体基板およびソース線Ｓ
Ｌ１は接地電位に保持されている。また、ワード線Ｗ１
に印加される電圧の値は、ＲＯＭデータが書込まれたト
ランジスタのしきい値電圧よりも低くＲＯＭデータが書
込まれていないトランジスタのしきい値電圧よりも高く
なるように設定される。そのため、この場合であれば、
図中円で囲ったトランジスタにはＲＯＭデータが書込ま
れているため、ビット線Ｂ１とソース線ＳＬ１との間に
は電流が流れないことになる。もし、円で囲まれたトラ
ンジスタにＲＯＭデータが書込まれていなければ、ビッ
ト線Ｂ１とソース線ＳＬ１との間には電流が流れる。こ
のようにして、ビット線とソース線との間に流れる電流
を検知することによって、選択されたトランジスタのチ
ャネル領域にＲＯＭデータが書込まれているか否かが判
断されることになる。

【００３７】次に、上記のＮＯＲ型マスクＲＯＭの製造
方法について、図１０６〜図１１４を用いて説明する。
図１０６〜図１１４は、図１０４におけるＣ−Ｃ線に沿
って見た断面図である。図１０６を参照して、前記のＮ
ＡＮＤ型デプレッションＲＯＭの場合と同様にして、応
力緩衝膜１３１を形成し、素子分離酸化膜１３３を形成
する。そして、必要に応じて、トランジスタのチャネル
領域となる領域の不純物のイオン注入を行ない、チャネ
ル領域の不純物濃度を調整する。そして、所望のトラン
ジスタのチャネル領域が露出するようにレジストパター
ン１３４を形成する。そして、レジストパターン１３４
をマスクとして、ボロン（Ｂ）等のｐ型不純物をイオン
注入することによって、１０¹²〜１０¹⁴ｃｍ^-2程度の濃
度のチャネルカット注入層１３２を形成する。

【００３８】次に、図１０７を参照して、ｐ型半導体基
板１３０上に形成された応力緩衝膜１３１を除去し、ゲ
ート絶縁膜１３６を形成する。そして、前記のＮＡＮＤ
型デプレッションＲＯＭと同様の方法を用いて、ゲート
電極１３７を形成する。その後、図１０８に示すよう
に、ゲート電極１３７をマスクとして、リン（Ｐ），砒
素（Ａｓ）等のｎ型不純物をイオン注入することによっ
て、１０¹⁷〜１０¹⁹ｃｍ ^-3程度の濃度の低濃度不純物拡
散領域１３８を形成する。その後、図１０９に示すよう
に、ゲート絶縁膜１３６上およびゲート電極１３７上
に、酸化膜、窒化膜、多結晶シリコン膜からなるのＣＶ
Ｄ膜１３９を堆積する。

【００３９】そして、図１１０に示すように、異方性エ
ッチングを行なうことによって、ゲート電極１３７の側
壁にスペーサ１４０を形成する。次に、図１１１に示す
ように、このスペーサ１４０をマスクとしてｐ型半導体
基板１３０にリン（Ｐ），砒素（Ａｓ）等のｎ型不純物
をイオン注入することによって、１０²⁰〜１０²²ｃｍ ^-3
程度の濃度の高濃度不純物領域１４１を形成する。その
後、図１１２に示すように、ＣＶＤ法を用いて、酸化
膜、ＰＳＧ膜、ＢＰＳＧ膜またはそれらの多層膜による
層間絶縁膜１４２を形成する。その後、図１１３に示す
ように、この層間絶縁膜１４２の所望の箇所に公知の写
真製版技術およびエッチング技術を用いてコンタクトホ
ール１４３を形成する。次に、図１１４に示すように、
ｐ型半導体基板１３０上および層間絶縁膜１４２上に、
スパッタリング法、ＣＶＤ法等を用いて配線材料を堆積
し、公知の写真製版技術とエッチング技術等を用いてこ
の配線材料をパターニングすることによって、配線層１
４４を形成する。その後、ＣＶＤ法を用いて、配線層１
４４上に窒化膜、酸化膜等の保護膜（図示せず）を形成
することによってＮＯＲ型マスクＲＯＭが完成する。

【００４０】

【発明が解決しようとする課題】上述したように、ＮＡ
ＮＤ型マスクＲＯＭの場合もＮＯＲ型マスクＲＯＭの場
合も、ゲート絶縁膜１０６，１３６形成前に、デプレッ
ション注入層１０５，チャネルカット注入層１３２を形
成する（すなわち、ＲＯＭデータの書込を行なう）の
で、ＲＯＭ内容を決定してからマスクＲＯＭの完成まで
の工程が非常に長いものとなる。したがって、客先から
のＲＯＭデータを受取ってから出荷するまでの工期が長
くなり、ＱＴＡＴ（ＱｕｉｃｋＴｕｒｎＡｒｏｕｎ
ｄＴｉｍｅ）化が困難となる。

【００４１】そこで、上記のＱＴＡＴ化を実現するため
に提案されている手法について、ＮＡＮＤ型マスクＲＯ
Ｍの場合とＮＯＲ型マスクＲＯＭの場合にわけて以下に
説明する。

【００４２】まず、ＮＡＮＤ型マスクＲＯＭの場合につ
いて説明する。上記のＱＴＡＴ化を実現するための手法
については、特開昭５８−７０５６７に開示された発明
を挙げることができる。この特開昭５８−７０５６７に
開示された発明は、不純物領域およびゲート電極を形成
した後に、所望のトランジスタのゲート電極を露出する
ようにレジストパターンを形成し、このレジストパター
ンをマスクとして、ゲート電極を貫通させるように不純
物を注入する。それにより、所望のトランジスタのチャ
ネル領域に不純物を導入するというものである。

【００４３】上記の特開昭５８−７０５６７に開示され
た発明を、上記の従来例に適用すると、図８９に示した
高濃度不純物領域１１１の形成後に、ゲート電極１０７
を貫通するように高エネルギでｎ型不純物イオンを注入
し、デプレッション注入層１０５を形成することにな
る。これにより、高濃度不純物領域１１１形成までの工
程を、客先からのＲＯＭデータを書込む前に予め行なっ
ておくことができるので、その分前記の従来例に比べて
ＱＴＡＴ化が可能となる。

【００４４】しかし、上記の方法では、ゲート電極１０
７およびゲート絶縁膜１０６を貫通してチャネル領域に
不純物イオンが達するように注入する必要がある。すな
わち、高エネルギで不純物をイオン注入しなければなら
なくなる。特にＮＡＮＤ型マスクＲＯＭの場合には、所
望のトランジスタをデプレッション型に変える必要があ
る。このため、リン（Ｐ）や砒素（Ａｓ）といった重い
元素を注入しなければならない。それにより、ボロン
（Ｂ）等の比較的軽い元素を注入することによってＲＯ
Ｍデータの書込を行なうＮＯＲ型マスクＲＯＭに比べ
て、より一層高いエネルギが必要となる。

【００４５】たとえば、ゲート電極１０７材料として３
００ｎｍ程度の厚さの多結晶シリコン膜を用い、リン
（Ｐ）イオンをゲート電極１０７を通過し得るように注
入するには、３００〜５００ＫｅＶ程度の注入エネルギ
が必要である。また、半導体装置の高速動作を狙ってゲ
ート電極１０７を低抵抗化するために高融点金属シリサ
イドをゲート電極１０７材料として採用すると、さらに
イオンはゲート電極１０７を貫通しにくくなる。たとえ
ば、２００ｎｍ程度の厚さのタングステンンシリサイド
と２００ｎｍ程度の厚さの多結晶シリコンとの多層膜を
ゲート電極１０７材料として用い、このゲート電極１０
７を貫通するようにリン（Ｐ）イオンを注入するために
は、５００ＫｅＶ以上の高エネルギでリン（Ｐ）イオン
を注入することが必要となる。

【００４６】また、サブミクロンレベルのトランジスタ
を十分に深くデプレッション化するためには、通常１０
¹³ｃｍ^-2以上のイオン注入量が必要となる。現在、一般
に半導体装置のために用いられているイオン注入装置で
は、高い処理能力でこのような高エネルギのイオン注入
を行なうことは困難である。このため、特にＲＯＭ書込
を行なうために、５００ＫｅＶ〜ＭｅＶレベルの高エネ
ルギでイオン注入を行なうことができる高エネルギイオ
ン注入装置を用いることが必要となる。しかし、このよ
うなイオン注入装置は、当然通常のイオン注入装置に比
べて高価でありかつ装置サイズも大きいものとなってい
る。

【００４７】さらに、イオン注入の際のマスクとして用
いるレジストは、高エネルギのイオン注入の際にもマス
クとして十分機能するようにするには、ある程度の膜厚
を有することが必要となる。たとえば、５００ＫｅＶ以
上の高エネルギイオン注入を行なう場合には、レジスト
の膜厚は、２μｍ以上とすることが必要となる。しか
し、半導体装置の微細化に際し、微細なレジストパター
ンを形成するためには、レジスト膜厚を厚くすることは
不利となる。すなわち、半導体装置の微細化の観点から
考えると、レジストの膜厚を厚くすること、すなわちこ
の場合であれば高エネルギイオン注入を行なうことは不
利であると言える。

【００４８】また、高エネルギでイオン注入を行なうこ
とによって、ゲート電極１０７を貫通して所望のトラン
ジスタのチャネル領域へイオンを導入することは可能で
あるが、高エネルギでイオン注入することによって、半
導体基板内における注入イオンの横方向の広がりも大き
くなってしまう。半導体装置の微細化を進めていく際に
は、ゲート電極１０７に関して言えば、平面上での寸法
は微細化されていくが、厚さと縦方向の寸法は平面上で
の寸法に比例しては微細化されない。それは、ゲート電
極１０７の配線抵抗があまり上昇しないように、ゲート
電極１０７の断面積を確保するためである。

【００４９】そのため、微細化してもゲート電極１０７
の厚さはあまり変わらず、注入エネルギもあまり下げる
ことができなくなる。たとえば、リン（Ｐ）イオンを５
００ＫｅＶのエネルギでシリコン中に注入した場合、リ
ン（Ｐ）イオンは平均で約０．６２μｍの深さに達する
が、このときの横方向の広がりは標準偏差σで約０．２
μｍになる。３σの分布まで考慮すると、横方向の広が
りは、０．６μｍにまで達することになる。それによ
り、サブミクロンのオーダの半導体装置の場合には、隣
接する記憶素子への緩衝が無視できなくなり、微細化を
阻害する要因となると言える。

【００５０】次に、注入イオンの横方向の広がりが、隣
接する記憶素子へどのように緩衝するかを、図１１５
（Ｉ），（ＩＩ）を用いて説明する。図１１５（Ｉ）
は、上述した従来例において、高濃度不純物領域１１１
形成後に、レジストパターン１１６を形成し、所望のト
ランジスタのチャネル領域に、ゲート電極１０７を貫通
し得る程度の高エネルギイオン注入を行なうことによっ
て、デプレッション注入層１０５ａを形成している様子
を示す図である。図１１５（Ｉ）に示すように、高エネ
ルギでイオン注入を行なっているため、デプレッション
注入層１０５ａの横方向の広がりは大きくなる。そし
て、図中１０５ｂで示すように隣接するトランジスタの
チャネル領域にまで、デプレッション注入層１０５ａは
広がる場合も考えられる。それにより、隣接するトラン
ジスタの実行チャネル長ｔが短くなってしまうという問
題点が生じる。

【００５１】図１１５（ＩＩ）は、図１１５（Ｉ）に直
交する断面を示している。図１１５（ＩＩ）に示すよう
に、デプレッション注入層１０５ａの横方向の広がりが
大きいために、デプレッション注入層１０５ａの端部
が、素子分離酸化膜１０３の下部にまで広がり、フィー
ルド分離間のリーク電流が発生するという問題点も生じ
る。以上のように、高エネルギイオン注入を行なうこと
によって、隣接する記憶素子への緩衝が無視できないも
のとなると考えられる。

【００５２】次に、ＮＯＲ型マスクＲＯＭの場合につい
て説明する。ＮＯＲ型マスクＲＯＭの場合にも、前述の
ＮＡＮＤ型マスクＲＯＭの場合と同様に、ＱＴＡＴ化を
図るために、高濃度不純物領域１４１形成後に、ゲート
電極１３７を貫通するように高エネルギでｐ型不純物を
イオン注入し、チャネルカット注入層１３２を形成する
ことも可能である。この場合にも、ゲート電極１３７を
貫通するようにイオン注入しなければならないため、高
エネルギでイオン注入を行なわなければならない。しか
し、ｐ型不純物としては、軽元素であるボロン（Ｂ）が
多用されるため、ｎ型不純物としてよく用いられるリン
（Ｐ）や砒素（Ａｓ）に比べれば比較的低いエネルギで
ゲート電極１３７を貫通させることが可能となる。

【００５３】しかし、この場合でも、たとえば３００ｎ
ｍ程度の膜厚の多結晶シリコン膜をゲート電極材料とし
て使用した場合には、１５０ＫｅＶ程度の注入エネルギ
が必要となる。また、ゲート電極１３７を低抵抗化する
ために、２００ｎｍ程度の膜厚のタングステンンシリサ
イドと２００ｎｍ程度の膜厚の多結晶シリコン膜との多
層膜をゲート電極１３７材料とした場合には、２５０〜
４００ＫｅＶ程度の注入エネルギが必要となる。

【００５４】前述したように、一般的に半導体製造に用
いられるイオン注入装置は、２００ＫｅＶ以下で注入を
行なう仕様となっていることが多い。この場合、ＮＡＮ
Ｄ型マスクＲＯＭの場合に比べれば必要な注入エネルギ
は低いものの、やはり特別な仕様の装置が必要となり、
イオン注入装置の価格は高く、装置サイズは大きいもの
となる。

【００５５】また、この場合、前述のＮＡＮＤ型マスク
ＲＯＭの場合に比べて注入エネルギは低いものでよい
が、注入イオンであるボロン（Ｂ）がリン（Ｐ）等より
も軽い元素であるため、レジスト膜中における注入イオ
ンの飛程は、ＮＡＮＤ型マスクＲＯＭの場合とほぼ同様
となる。それにより、レジスト膜厚を厚くしなければな
ず、微細化には不利であるという問題点が生じる。さら
に、ゲート電極を貫通して注入する際の注入エネルギ
も、ＮＡＮＤ型マスクＲＯＭの場合よりも低いものとな
っているが、上記と同様の理由で、注入イオンの横方向
の広がりは、ＮＡＮＤ型マスクＲＯＭの場合と同程度と
なる。

【００５６】それにより、半導体装置の微細化に際し、
隣接するトランジスタへの緩衝が無視できなくなり、微
細化を阻害する要因となる。図１１６は、高濃度不純物
領域１４１形成後に、所望のトランジスタのゲート電極
１３７を露出するようにレジストパターン１４６を形成
し、ボロン（Ｂ）等のｐ型不純物を、ゲート電極１３７
を貫通するように高エネルギでイオン注入した場合にチ
ャネルカット注入層１３２ａが形成されている様子を示
す断面図である。図１１６に示すように、ボロン（Ｂ）
が高エネルギで注入されているため、注入イオンが横方
向に広がり、隣接するトランジスタのチャネル領域にま
で広がる場合が考えられる。それにより、この場合であ
れば、隣接するトランジスタのしきい値電圧（Ｖ_th）が
変化し、データの読出時に誤動作を引起こすといった問
題点が生じ得る。

【００５７】上記の問題点に鑑み、本発明の目的は、マ
スクＲＯＭ半導体装置内のトランジスタの性能を劣化さ
せることなく納期を短縮することが可能となるマスクＲ
ＯＭ半導体装置の製造方法およびマスクＲＯＭ半導体装
置を提供することにある。

【００５８】本発明の他の目的は、低エネルギでＲＯＭ
データの書込を行ない、かつ納期短縮が可能となるマス
クＲＯＭ半導体装置の製造方法およびマスクＲＯＭ半導
体装置を提供することにある。

【００５９】本発明のさらに他の目的は、微細化に対応
でき、かつ納期短縮が可能となるマスクＲＯＭ半導体装
置の製造方法およびマスクＲＯＭ半導体装置を提供する
ことにある。

【００６０】本発明のさらに他の目的は、特別な装置を
用いることなくＲＯＭデータの書込みを行なうことによ
って製造コスト低減を図るとともに、納期短縮が可能と
なるマスクＲＯＭ半導体装置の製造方法およびマスクＲ
ＯＭ半導体装置を提供することにある。

【００６１】

【００６２】

【００６３】

【００６４】

【課題を解決するための手段】下記のマスクＲＯＭ半導
体装置は、直列に接続された相対的にしきい値電圧の低
い第１のトランジスタと相対的にしきい値電圧の高い第
２のトランジスタとを含むことを前提とする。

【００６５】本発明のマスクＲＯＭ半導体装置は、主表
面を有する第１導電型の半導体基板を備え、この半導体
基板の主表面に、第１および第２のトランジスタのチャ
ネル領域を形成するように、間隔をあけて、第２導電型
の第１不純物領域、共有不純物領域および第２不純物領
域が形成されている。そして、第１および共有不純物領
域の間に位置する第１チャネル領域上には、絶縁膜を介
して第１ゲート電極が形成されており、第２および共有
不純物領域の間に位置する第２チャネル領域上には、絶
縁膜を介して、第２ゲート電極が形成されている。そし
て、第１チャネル領域に、第２導電型の第１チャネル不
純物領域が、第１不純物領域および共有不純物領域に接
するように形成されている。また、第２チャネル領域に
は、第２不純物領域に隣接し、第２トランジスタのしき
い値電圧の大きさを制御するための第１導電型の第１チ
ャネルカット不純物領域が形成されている。さらに、第
２チャネル領域には、共有不純物領域に隣接するように
第１導電型の第２チャネルカット不純物領域が形成され
ている。また、第２のチャネル領域には、第１および第
２のチャネルカット不純物領域の間に位置し、第２のト
ランジスタのしきい値電圧の大きさを制御するための第
２導電型の第２チャネル不純物領域が形成されている。

【００６６】さらに他の局面では、マスクＲＯＭ半導体
装置は、主表面を有する第１導電型の半導体基板を備
え、この半導体基板の主表面に、第１および第２のトラ
ンジスタのチャネル領域を規定するように、第２導電型
の第１低濃度不純物領域、共有低濃度不純物領域および
第２低濃度不純物領域が形成されている。そして、第１
低濃度不純物領域と共有低濃度不純物領域との間に位置
するチャネル領域上には、絶縁膜を介して第１ゲート電
極が形成されている。また、第２低濃度不純物領域と共
有低濃度不純物領域の間に位置するチャネル領域上に
は、絶縁膜を介して第２ゲート電極が形成されている。
そして、半導体基板の主表面には、第１低濃度不純物領
域の端部よりも第１ゲート電極から離れた位置に端部を
有し、第１ゲート電極から遠ざかる方向に延びる第１高
濃度不純物領域が形成されている。また、半導体基板の
主表面には、共有低濃度不純物領域の端部よりも第１お
よび第２ゲート電極から離れた位置に端部を有し、第１
および第２ゲート電極から遠ざかる方向に延びる共有高
濃度不純物領域が形成されている。さらに、半導体基板
の主表面には、第２低濃度不純物領域の端部よりも第２
ゲート電極から離れた位置に端部を有し、第２ゲート電
極から遠ざかる方向に延びる第２高濃度不純物領域が形
成されている。さらに、半導体基板の主表面には、第２
のトランジスタのしきい値電圧の大きさを制御するため
の第１導電型の第１の制御用不純物領域が、共有低濃度
不純物領域の第１ゲート電極側に位置する端部を除い
て、共有低濃度不純物領域および共有高濃度不純物領域
に重なり、第２ゲート電極下のチャネル領域にまで延び
るように形成されている。また、第２のトランジスタの
しきい値電圧の大きさを制御するための第１導電型の第
２の制御用不純物領域が、第２低濃度不純物領域および
第２高濃度不純物領域に重なり、第２ゲート電極下にお
けるチャネル領域に端部を有するように形成されてい
る。そして、第１ゲート電極の側壁には、サイドウォー
ル絶縁膜が形成されており、このサイドウォール絶縁
膜、第１ゲート電極上面、第２ゲート電極の側面および
上面を覆うように、層間絶縁膜が形成されている。

【００６７】

【００６８】

【００６９】本発明のマスクＲＯＭ半導体装置の製造方
法は、第１導電型の半導体基板の主表面上における第１
のトランジスタおよび第２のトランジスタ形成領域に、
第２導電型の不純物層を形成する。そして、第１導電型
の半導体基板の主表面に、ゲート絶縁膜を介して第１お
よび第２のトランジスタの第１および第２ゲート電極を
形成する。半導体基板の主表面に、第１および第２トラ
ンジスタのチャネル領域を規定するように、ソースおよ
びドレイン領域となる第２導電型の第１不純物領域、共
有不純物領域および第２不純物領域を形成する。そし
て、第１ゲート電極側面にサイドウォール絶縁膜を形成
する。そして、第１ゲート電極、第２ゲート電極および
サイドウォール絶縁膜をマスクとして、共有不純物領域
および第２不純物領域に、第２のトランジスタのしきい
値電圧の大きさを制御するための第１導電型の不純物を
イオン注入する。

【００７０】マスクＲＯＭ半導体装置の製造方法は、さ
らに他の局面では、第１導電型の半導体基板の主表面に
おける第１および第２のトランジスタ形成領域に、第２
導電型の不純物層を形成する。そして、第１導電型の半
導体基板の主表面に、ゲート絶縁膜を介して第１および
第２のトランジスタの第１および第２ゲート電極を形成
する。そして、半導体基板の主表面に、第１および第２
のトランジスタのソースおよびドレイン領域となる第２
導電型の第１不純物領域、共有不純物領域および第２不
純物領域を形成する。そして、第１ゲート電極を覆い、
第２ゲート電極を露出するようにレジストパターンを形
成し、このレジストパターンおよび第２ゲート電極をマ
スクとして、第２不純物領域および共有不純物領域に、
第２のトランジスタのしきい値電圧の大きさを制御する
ための第１導電型の不純物をイオン注入する。

【００７１】

【００７２】

【００７３】

【作用】本発明のマスクＲＯＭ半導体装置では、第２の
トランジスタの第２チャネル領域の両端には、第１およ
び第２チャネルカット不純物領域が形成されている。ま
た、この第２チャネル領域には、第１および第２のチャ
ネルカット不純物領域を除く部分に、第２導電型の第２
チャネル不純物領域が形成されている。一方、第１のト
ランジスタの第１チャネル領域には、第２導電型の第１
チャネル不純物領域が形成されている。それにより、第
１のトランジスタは、デプレッション状態となってい
る。これに対し、第２のトランジスタにおける第２チャ
ネル領域の両端には、第１導電型の第１および第２のチ
ャネルカット不純物領域が形成されているため、この第
２のトランジスタのしきい値電圧を、第１のトランジス
タのしきい値電圧よりも高くすることが可能となる。こ
れにより、ＲＯＭデータの書込みが行なわれることにな
る。

【００７４】この発明に基づくマスクＲＯＭ半導体装置
は、さらに他の局面では、第１および第２のトランジス
タはＬＤＤ構造を有している。そして、第１のトランジ
スタは、チャネル領域を規定するように第１低濃度不純
物領域、共有低濃度不純物領域、第１高濃度不純物領域
および共有高濃度不純物領域を有している。また、第２
のトランジスタは、チャネル領域を規定するように第２
の低濃度不純物領域、共有低濃度不純物領域、第２の高
濃度不純物領域および共有高濃度不純物領域を有してい
る。そして、共有低濃度不純物領域の第１ゲート電極側
に位置する端部を除いて共有低濃度不純物領域および共
有高濃度不純物領域に重なり、第２ゲート電極下のチャ
ネル領域にまで延びるように、第１導電型の第１の制御
用不純物領域が形成されている。また、第２低濃度不純
物領域および第２高濃度不純物領域に重なり、第２ゲー
ト電極下におけるチャネル領域に端部を有する第１導電
型の第２の制御用不純物領域が形成されている。この第
１および第２の制御用不純物領域は、第２のトランジス
タのチャネル領域にまで延びるように形成されているた
め、この第２のトランジスタのしきい値電圧を、第１の
トランジスタのしきい値電圧よりも高くすることが可能
となる。それにより、第２のトランジスタにＲＯＭデー
タを書込むことが可能となる。また、このとき、第１お
よび第２の制御用不純物領域は、ＲＯＭデータが書込ま
れるトランジスタに隣接するトランジスタのチャネル領
域にまでは延びないように形成される。これは、ＲＯＭ
データが書込まれないトランジスタのゲート電極の側
壁、この場合であれば第１ゲート電極の側壁に、サイド
ウォール絶縁膜が形成されており、このサイドウォール
絶縁膜をマスクとしてＲＯＭデータ書込みのためのイオ
ン注入が行なわれるからである。それにより、ＲＯＭデ
ータの書込みによって、ＲＯＭデータが書込まれるトラ
ンジスタに隣接するトランジスタに対して悪影響をおよ
ぼすことを効果的に防止できる。

【００７５】

【００７６】

【００７７】本発明のマスクＲＯＭ半導体装置の製造方
法では、第１および第２のトランジスタのチャネル領域
には、予め第２導電型の不純物層が形成されている。そ
して、第１および第２のトランジスタのソースおよびド
レイン領域となる第２導電型の第１不純物領域、共有不
純物領域および第２不純物領域が形成される。そして、
第１のトランジスタにおける第１ゲート電極側面にサイ
ドウォール絶縁膜を形成し、第１ゲート電極、第２ゲー
ト電極およびサイドウォール絶縁膜をマスクとして、第
２不純物領域および共有不純物領域に、第１導電型の不
純物をイオン注入する。このとき、第２ゲート電極側壁
には、サイドウォール絶縁膜が形成されていないため、
少なくとも第２のトランジスタのチャネル領域の両端
に、第１導電型の不純物領域を形成することが可能とな
る。すなわち、第１および第２チャネルカット不純物領
域が形成されることになる。それにより、第２のトラン
ジスタのしきい値電圧を、第１のトランジスタのしきい
値電圧よりも高くすることが可能となる。これにより、
マスクＲＯＭのデータの書込みが行なわれたことにな
る。また、このとき、第２の不純物領域および共有不純
物領域に、第１導電型の不純物をイオン注入するので、
比較的低エネルギーでイオン注入を行なうことが可能と
なる。それにより、注入された不純物による不純物領域
の広がりを小さく抑えることができ、マスクＲＯＭデー
タの書込みによる隣接するトランジスタへの悪影響を、
効果的に防止することも可能となる。

【００７８】この発明に基づくマスクＲＯＭ半導体装置
の製造方法は、さらに他の局面では、第１および第２の
トランジスタのチャネル領域に、第２導電型の不純物層
を形成し、第１および第２のトランジスタのソースおよ
びドレイン領域となる第２導電型の第１不純物領域、共
有不純物領域および第２不純物領域を形成する。そし
て、第１ゲート電極を覆い第２ゲート電極を露出するよ
うにレジストパターンを形成し、このレジストパターン
および第２ゲート電極をマスクとして、第２の不純物領
域および共有不純物領域に、第１導電型の不純物をイオ
ン注入する。これにより、少なくとも第２のトランジス
タのチャネル領域の両端に、第１導電型の不純物領域を
形成することが可能となる。これにより、第２のトラン
ジスタのしきい値電圧を、第１のトランジスタのしきい
値電圧よりも高くすることが可能となる。それにより、
第２のトランジスタにマスクＲＯＭのデータの書込みが
行なわれたことになる。また、第２の不純物領域および
共有不純物領域から第１導電型の不純物をイオン注入す
るので、比較的低エネルギでイオン注入することが可能
となる。それにより、前記の不純物のイオン注入による
隣接するトランジスタへの悪影響を、効果的に防止する
ことが可能となる。

【００７９】

【実施例】以下に、この発明に基づくマスクＲＯＭの実
施例について、図を用いて説明する。なお、以下に説明
する実施例の平面図は、従来例と同様であるため、便宜
上、従来例の説明で用いた平面図を引用することとす
る。また、製造方法その他マスクＲＯＭの各部の材質等
について、以後特に記載しない限り従来例と同様のもの
とする。

【００８０】まず、ＮＡＮＤ型マスクＲＯＭの一実施例
について、図１〜図２８を用いて説明する。図１は、本
実施例におけるマスクＲＯＭの断面図を示しており、図
７８に示されたマスクＲＯＭにおけるＡ−Ａ線に沿って
見た断面図に対応するものである。図１に示すように、
ｐ型半導体基板１の主表面には、所定間隔を隔ててｎ型
の低濃度不純物領域８および高濃度不純物領域１１が形
成されている。そして、これらの不純物領域によって規
定されるチャネル領域上には、ゲート絶縁膜６を介して
ゲート電極７，７ａ，７ｂ，７ｃが形成されている。そ
して、この場合であれば、ゲート電極７ａおよびゲート
電極７ｂの下のチャネル領域には、一対のｎ型のパンチ
スルー注入層６０が形成されている。このパンチスルー
注入層６０の一方端は、ゲート電極７ａおよびゲート電
極７ｂ下におけるチャネル領域で重なっている。それに
より、ゲート電極７ａおよびゲート電極７ｂを有するト
ランジスタ（以下、実施例の説明においては、「ＭＩＳ
ＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｉｌｉｃ
ｏｎＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏ
ｒ）」と称す）のしきい値電圧（Ｖ_th）を、相対的に低
く（この場合であればほぼ接地電位）することが可能と
なる。これにより、マスクＲＯＭのデータが書込まれた
ことになる。

【００８１】一方、パンチスルー注入層６０の他方端
は、図１に示すように、ＲＯＭデータが書込まれたＭＩ
ＳＦＥＴ（たとえば、ゲート電極７ａを含むＭＩＳＦＥ
Ｔ）とＲＯＭデータが書込まれていないＭＩＳＦＥＴ
（たとえば、ゲート電極７ｃを含むＭＩＳＦＥＴ）との
関係に着目すれば、データの書込まれていないＭＩＳＦ
ＥＴにおける低濃度不純物領域８の端部よりもゲート電
極７ａ側に位置する端部を有している。すなわち、ＲＯ
Ｍデータの書込まれないＭＩＳＦＥＴのチャネル領域に
は、パンチスルー注入層６０は形成されないことにな
る。それにより、ＲＯＭデータの書込みに際して、隣接
するＭＩＳＦＥＴに悪影響をおよぼさないと言える。

【００８２】また、ＲＯＭデータが書込まれないＭＩＳ
ＦＥＴのゲート電極７の側壁には、スペーサ１０が形成
されている。このスペーサ１０の存在によって、パンチ
スルー注入層６０の端部が、ＲＯＭデータが書込まれな
いＭＩＳＦＥＴのチャネル領域にまで延びるようには形
成されないことになる。さらに、このとき、図１に示す
ように、ＲＯＭデータが書込まれないＭＩＳＦＥＴのソ
ース／ドレイン領域には、パンチスルー注入層６０形成
時に形成されるｎ型不純物層６０ｂが形成されている。
このｎ型不純物層６０ｂによって、ＬＤＤ構造による電
界緩和効果が抑制され、マスクＲＯＭの高速センシング
にとって有利に作用する。このＬＤＤ構造の必要性に関
しては、後述する。

【００８３】そして、ｐ型半導体基板１、ゲート電極７
およびスペーサ１０上に層間絶縁膜１２が形成されてお
り、この層間絶縁膜１２における所定領域に、コンタク
トホール１３が形成されている。層間絶縁膜１２上には
配線層１４が形成されており、この配線層１４は、コン
タクトホール１３を介して、ｐ型半導体基板１の主表面
に形成された低濃度不純物領域８および高濃度不純物領
域１１に接続されている。そして、配線層１４上には、
保護膜１５が形成されている。

【００８４】図２は、本実施例に基づくマスクＲＯＭの
断面図を示しており、図１に示した断面に直交する断面
を示している。また、図２に示す断面は、図７８におけ
るＢ−Ｂ線に沿って見た断面に対応している。図２に示
すように、ｐ型半導体基板１の主表面には、所定間隔を
隔てて素子分離酸化膜３が形成されている。そして、素
子分離酸化膜３間におけるｐ型半導体基板１表面には、
ゲート絶縁膜６が形成されている。そして、このゲート
絶縁膜６上および素子分離酸化膜３上にはゲート電極７
が形成されており、このゲート電極７上には層間絶縁膜
１２が形成されている。そして、層間絶縁膜１２上に
は、パターニングされた配線層１４が間隔をあけて形成
されており、この配線層１４上には保護膜１５が形成さ
れている。

【００８５】ｐ型半導体基板１の主表面において、素子
分離酸化膜３によって規定されるチャネル領域の内の所
定のチャネル領域には、上記のパンチスルー注入層６０
が形成されている。この場合、このパンチスルー注入層
６０の端部は、素子分離酸化膜３下にあまり入り込まな
いように形成されている。これは、このパンチスルー注
入層６０の形成の際の不純物のイオン注入エネルギに大
きく依存するものであるが、このことについては、以下
の製造方法の説明において詳述する。それにより、フィ
ールド分離間のリーク電流の発生は、著しく抑制され
る。

【００８６】上記のパンチスルー注入層６０は、リン
（Ｐ），砒素（Ａｓ）等のｎ型不純物を、高濃度に導入
することによって形成されている。そして、この場合で
あれば、このパンチスルー注入層６０の濃度は、１０¹⁸
〜１０²¹ｃｍ^-3程度の濃度である。また、このパンチス
ルー注入層６０の一方端は、上述したように、ＲＯＭデ
ータの書込まれたＭＩＳＦＥＴのチャネル領域で重なる
ように形成されている。それにより、このＲＯＭデータ
の書込まれたＭＩＳＦＥＴのｎ型不純物領域であるソー
ス領域とｎ型不純物領域であるドレイン領域とを電気的
に接続された状態としている。これにより、ソース／ド
レイン間は導通状態となる。すなわち、このＭＩＳＦＥ
Ｔは、パンチスルー注入層６０によって、常に導通した
状態に変化させられることとなる。それにより、このパ
ンチスルー注入層６０を形成するか否かによって、その
ＭＩＳＦＥＴを導通状態とするか否かを容易に作り分け
ることが可能となる。

【００８７】ここで、図３および図４を参照して、ＲＯ
Ｍデータが書込まれたＭＩＳＦＥＴのチャネル領域およ
び不純物領域の濃度分布について説明する。図３（Ｉ）
は、ＲＯＭデータが書込まれたＭＩＳＦＥＴの拡大断面
図であり、図３（ＩＩ）は、図３（Ｉ）に示すＭＩＳＦ
ＥＴのチャネル領域および不純物領域における不純物の
濃度分布を示す図である。図４（Ｉ）は、ＲＯＭデータ
書込みのための不純物としてｐ型不純物を用いた場合を
示しており、図３（Ｉ）に対応する図である。図４（Ｉ
Ｉ）は、図４（Ｉ）に示されるＭＩＳＦＥＴのチャネル
領域および不純物領域の濃度分布を示す図である。すな
わち、図３に示されるＭＩＳＦＥＴは、デプレッション
型ＭＩＳＦＥＴであり、図４に示されるＭＩＳＦＥＴ
は、エンハンスメント型ＭＩＳＦＥＴである。

【００８８】図３（Ｉ）を参照して、１対のパンチスル
ー注入層６０は、ＭＩＳＦＥＴのチャネル領域で重なる
ように形成されている。このパンチスルー注入層６０
は、ｎ型不純物によって形成されているため、このＭＩ
ＳＦＥＴは導通状態となる。そして、たとえば、ｎ型不
純物を５×１０¹⁴ｃｍ^-2程度導入した場合に、このチャ
ネル領域におけるｎ型不純物の濃度は、図３（ＩＩ）に
示すように、１０¹⁸ｃｍ ^-3程度である。また、図４
（Ｉ）に示すように、ｐ型不純物を導入することによっ
て、ＭＩＳＦＥＴのチャネル領域で１対のｐ型不純物領
域６０ａが重なるように形成されている。この場合、こ
のＭＩＳＦＥＴのチャネル領域には、ｐ型不純物が導入
されるので、このＭＩＳＦＥＴのしきい値電圧を高める
ことが可能となる。すなわち、このｐ型不純物の導入に
よって、このＭＩＳＦＥＴをエンハンスメント型ＭＩＳ
ＦＥＴとすることが可能となる。この場合、たとえば、
ｐ型不純物を１０¹⁴ｃｍ^-2程度導入すると、このＭＩＳ
ＦＥＴのチャネル領域におけるｐ型不純物の濃度は、図
４（ＩＩ）に示すように、１０¹⁷ｃｍ^-3程度である。上
記のエンファスメント型ＭＩＳＦＥＴは、以下で説明す
るＮＯＲ型マスクＲＯＭにおいて用いられるものである
ため、詳細については、以下に述べるＮＯＲ型マスクＲ
ＯＭの説明で述べることにする。

【００８９】上記の構造を有するＮＡＮＤ型マスクＲＯ
Ｍの動作については、従来例で説明したＮＡＮＤ型マス
クＲＯＭの動作と同様である。すなわち、図７８におけ
る斜線の施されているＭＩＳＦＥＴのソース／ドレイン
領域に、上記のパンチスルー注入層６０が形成されてい
ると考えればよい。したがって、動作の説明については
省略する。なお、以下に説明する他の実施例の動作につ
いても従来例と同様である場合は、適宜その説明を省略
する。

【００９０】次に、上記のＮＡＮＤ型マスクＲＯＭの製
造方法について、図５〜図２８を用いて説明する。図５
〜図１６は、上記の実施例におけるＮＡＮＤ型マスクＲ
ＯＭの製造工程における第１〜１２工程を段階的に示す
断面図であり、図１に示す断面図の一部を示す図であ
る。また、図１７〜図２８は、各製造工程における図５
〜図１６に示す断面に直交する断面を示しており、図２
に示す断面の一部を示す図である。また、図５〜図１６
と図１７〜図２８は、それぞれ順に上記の実施例の製造
工程における同一工程を示しているため、以下の説明に
おいては、両図を参照して説明することにする。

【００９１】まず、ｐ型半導体基板中に、イオン注入法
および熱拡散法によりボロン（Ｂ）等のｐ型不純物を導
入し、ｐウェルを形成する。また、周辺回路部分には、
リン（Ｐ）等のｎ型不純物を導入することによって、ｎ
ウェルを形成しておく。そして、図５および図１７を参
照して、このｐ型半導体基板１上に、熱酸化膜等の応力
緩衝膜１ａを形成し、その上にＣＶＤ法による窒化膜等
の耐酸化膜２を形成する。そして、この耐酸化膜２を公
知の写真製版技術およびエッチング技術を用いてパター
ニングし、素子分離領域を露出させる。次に、この耐酸
化膜２をマスクとして熱酸化を行なうことによって、素
子分離領域に素子分離酸化膜３を形成する。

【００９２】次に、図６および図１８を参照して、この
耐酸化膜２を除去し、必要に応じて、メモリセルアレイ
領域や周辺回路のｐ型チャネルおよびｎ型チャネルＭＩ
ＳＦＥＴのチャネル領域に相当する部分に、イオン注入
等の方法によってｐ型やｎ型の不純物を導入し、各ＭＩ
ＳＦＥＴのしきい値電圧（Ｖ_th）を調整しておく。

【００９３】次に、図７および図１９を参照して、応力
緩衝膜１ａを除去し、熱酸化法等を用いてゲート絶縁膜
６を形成する。そして、このゲート絶縁膜６上にＣＶＤ
法、スパッタリング法等を用いてゲート電極材料を堆積
し、このゲート電極材料をパターニングすることによっ
てゲート電極７を形成する。次に、図８および図２０に
示すように、ゲート電極７をマスクとしてリン（Ｐ）、
砒素（Ａｓ）等のｎ型不純物をイオン注入することによ
って、１０¹⁷〜１０¹⁹ｃｍ^-3程度の濃度の低濃度不純物
領域８を自己整合的に形成する。

【００９４】次に、図９および図２１を参照して、ＣＶ
Ｄ法を用いてゲート絶縁膜６上およびゲート電極７上
に、酸化膜、窒化膜、多結晶シリコン膜等のＣＶＤ膜９
を形成する。そして、図１０および図２２に示すよう
に、異方性エッチングを行なうことによって、平坦部に
おけるＣＶＤ膜９を除去し、ゲート電極７の側面にＣＶ
Ｄ膜９を残すことによってスペーサ１０を形成する。

【００９５】次に、図１１および図２３を参照して、ス
ペーサ１０をマスクとして、ｎチャネルＭＩＳＦＥＴの
ソース／ドレイン領域に、リン（Ｐ）、砒素（Ａｓ）等
のｎ型不純物をイオン注入することによって、１０²⁰〜
１０²²ｃｍ^-3程度の濃度の高濃度不純物領域１１を形成
する。

【００９６】次に、図１２および図２４を参照して、Ｒ
ＯＭデータが書込むべきＭＩＳＦＥＴを露出し、ＲＯＭ
データが書込まれないＭＩＳＦＥＴを覆うようにレジス
トパターン１６を形成する。そして、このレジストパタ
ーン１６をマスクとして、ＲＯＭデータを書込むべきＭ
ＩＳＦＥＴのゲート電極７側面に形成されたスペーサ１
０をエッチング除去する。このとき、たとえば、スペー
サ１０がＣＶＤ法により形成された酸化膜よりなる場合
には、フッ酸系のエッチング液によって除去するか、あ
るいはＣＨＦ₃系のエッチングガス等によるドライエッ
チングを用いて除去する。

【００９７】次に、図１３および図２５を参照して、上
記のレジストパターン１６を除去し、ゲート電極７およ
びスペーサ１０をマスクとして、リン（Ｐ）、砒素（Ａ
ｓ）等のｎ型不純物イオンを１０¹⁴〜１０¹⁷ｃｍ^-2程度
の注入量でイオン注入する。そして、後工程で熱処理が
施されることによって、パンチスルー注入層６０が形成
される。このとき、ＲＯＭデータが書込まれないＭＩＳ
ＦＥＴのソース／ドレイン領域には、ｎ型の不純物層６
０ｂが形成されている。この不純物層６０ｂにより、前
述したようにＬＤＤ構造による電界緩和効果を抑制する
ことが可能となる。

【００９８】ＲＯＭデータが書込まれたＭＩＳＦＥＴの
ソース／ドレイン間をパンチスルーさせるためには、上
記のように、イオン注入による不純物領域の横方向の広
がりと後工程における熱処理による不純物の拡散とによ
って、ソース領域とドレイン領域のｎ型不純物領域を導
通させる必要がある。たとえば、ゲート電極７の幅が
０．７μｍのときにリン（Ｐ）イオンを２００ＫｅＶの
エネルギで注入し、後工程で９００℃，３時間相当の熱
処理が加えられたとする。この場合の拡散長Ｌは、下記
の式（１）で表わすことができる。

【００９９】

【数１】

【０１００】上記の式（１）に、９００℃でのリン
（Ｐ）の拡散計数７．８Ｅ−１６ｃｍ²／ｓを用いて計
算すると、拡散長Ｌは、約０．０６μｍとなる。このた
め、０．７μｍのソース／ドレイン間の距離を接続する
ためには、イオン注入によって形成された１対の不純物
領域の双方が、０．２９μｍの横方向の広がりをもつ必
要がある。リン（Ｐ）を２００ｋｅＶでシリコン中に注
入したときの投影飛程Ｒｐは０．２５３９μｍであり、
投影飛程のゆらぎΔＲｐは０．０７７５μｍであり、横
方向のゆらぎΔＲ_Lは０．１０１０μｍである。そし
て、注入による深さ方向分布が単純なガウス分布にした
がっているとしたとき、深さＲｐでのリン（Ｐ）濃度ｎ
（Ｒｐ）は式（２）で表わされる。また、注入マスクの
端部から距離ｘだけ入った箇所での深さＲｐのリン
（Ｐ）濃度ｎ（Ｒｐ，ｘ）は、概略式（３）で表わされ
る。

【０１０１】

【数２】

【０１０２】

【数３】

【０１０３】上記の式（２），式（３）より、マスク端
より０．２９μｍ離れた箇所で基板のｐ型不純物濃度
（１０¹⁷ｃｍ^-3程度）を超えるためには、注入量φは、
１×１０¹⁵ｃｍ^-2以上行なう必要がある。これは、通常
の中電流注入装置で実用的に処理の可能な注入エネルギ
および注入量である。

【０１０４】実験による評価では、さらに低注入量の１
〜２×１０¹⁴ｃｍ^-2程度でソース／ドレイン間に電流が
流れていた。これは、イオン注入時のチャネリング、注
入イオンによる先に注入された不純物イオンのノックオ
ン等による注入イオン分布の広がり、不純物濃度の高濃
度化による増速拡散、不純物分布のテール部の寄与等に
より、不純物領域の横方向の広がりが計算値よりも大き
くなっているためであると考えられる。

【０１０５】その後、図１４および図２６に示すよう
に、ｐ型半導体基板１上、ゲート電極７上およびスペー
サ１０上に、ＣＶＤ法を用いて、酸化膜、ＰＳＧ膜、Ｂ
ＰＳＧ膜またはそれらの多層膜による層間絶縁膜１２を
形成し、図１５および図２７に示すように、この層間絶
縁膜１２の所望の箇所に、公知の写真製版技術およびエ
ッチング技術を用いてコンタクトホール１３を形成す
る。その後、図１６および図２８に示すように、この層
間絶縁膜１２上に、ＣＶＤ法等により配線材料を堆積
し、写真製版技術およびエッチング技術を用いてパター
ニングを行なうことによって、アルミニウム合金等から
なる配線層１４を形成する。そして、この配線層１４上
に、ＣＶＤ法によって、窒化膜、酸化膜等の保護膜１５
を形成することによって、図１および図２に示すマスク
ＲＯＭが完成する。

【０１０６】このマスクＲＯＭの製造方法によれば、従
来のゲート絶縁膜１０６を形成する前にデプレッション
注入層１０５を形成する製造方法に比べて、ＱＴＡＴ化
が可能となる。それは、客先からのＲＯＭデータを書込
む前に、ゲート絶縁膜６形成以降の工程であるソース／
ドレイン領域の高濃度不純物領域１１形成までの工程を
済ませておくことができるためである。また、ゲート電
極を貫通するように高エネルギで不純物をイオン注入す
ることによって、デプレッション注入層５を形成する製
造方法に比べると、ＱＴＡＴ化の面では同程度である
が、ＲＯＭデータの書込みを、２００ＫｅＶ以下の比較
的低エネルギで行なうことが可能となる。それにより、
高価でかつ装置サイズも大きい特別の高エネルギイオン
注入装置を用いず、通常のイオン注入装置を用いること
ができるため、コスト的に見ても有利である。また、注
入エネルギが低いため、注入イオンの半導体基板中での
横方向の広がりも比較的小さいものとなる。それによ
り、ＲＯＭデータの書込みによる隣接するＭＩＳＦＥＴ
に対する悪影響を効果的に防止することが可能となる。

【０１０７】上記の実施例においては、マスクＲＯＭに
含まれるＭＩＳＦＥＴは、ＬＤＤ構造を有している。こ
のＬＤＤ構造は、トランジスタにおけるドレイン領域近
傍でのホットキャリアの発生を抑制することによって、
その部分での電界を緩和し、トランジスタの信頼性を向
上させるために設けられている。したがって、周辺回路
等の高電圧が印加されるトランジスタにはＬＤＤ構造は
必須の要素と言える。しかし、上記の実施例において
は、あえてメモリ部におけるＭＩＳＦＥＴもＬＤＤ構造
を有するようにしている。これは、周辺回路におけるＭ
ＩＳＦＥＴの製造時に同時にメモリ部のＭＩＳＦＥＴも
形成するためである。それにより、メモリ部におけるＭ
ＩＳＦＥＴのソース／ドレイン領域を、周辺回路と別に
製造する場合に比べて、製造工程数を削減することが可
能となる。

【０１０８】しかし、メモリ部においては、上記の電界
緩和効果はさほど必要ではない。というのは、データの
読出時には、一般的に、メモリ部におけるトランジスタ
には、周辺回路におけるトランジスタに印加される電圧
ほど高電位が印加されないため、メモリ部におけるトラ
ンジスタに流れるメモリセル電流は比較的小さいからで
ある。しかし、高速センシングのためには、上記のメモ
リセル電流を大きくする必要がある。そのためには、メ
モリ部におけるトランジスタに印加する電圧を上げる必
要がある。この場合には、ホットキャリア効果を考慮す
ることが必要となる。

【０１０９】上記の点に鑑み、前述の実施例において
は、ＲＯＭデータ書込みの際に、ゲート電極７およびス
ペーサ１０をマスクとしてｎ型不純物を導入しているの
で、ＲＯＭデータが書込まれないトランジスタの不純物
領域にもｎ型不純物が導入されることになる。それによ
り、ＬＤＤ構造における低濃度不純物領域の寄生抵抗に
よるメモリセル電流の減少は、著しく軽減されることに
なる。それにより、高速センシングにも対応できるマス
クＲＯＭが得られることになる。

【０１１０】なお、上記の実施例においては、レジスト
パターン１６をマスクとして、スペーサ１０を除去し、
その後レジストパターン１６を除去し、ゲート電極７お
よびスペーサ１０をマスクとしてＲＯＭデータの書込み
を行なった。しかし、図２９に示すように、上記のレジ
ストパターン１６をマスクとしてスペーサ１０を除去し
た後、引続いてこのレジストパターン１６をマスクとし
て、ＲＯＭデータ書込みのためのリン（Ｐ）、砒素（Ａ
ｓ）等のイオン注入を行なってもよい。これによれば、
上記のメモリ部におけるＭＩＳＦＥＴのメモリ電流を大
きくすることはできないが、それ以外は上記の実施例と
同様の効果がある。

【０１１１】次に、この発明に基づく他の実施例につい
て、図３０〜図３８を用いて説明する。図３０は、この
実施例におけるＮＡＮＤ型マスクＲＯＭの断面図を示し
ており、図１に示された断面に対応する断面を示す図で
ある。図３０を参照して、本実施例に基づくマスクＲＯ
Ｍは、前述の実施例と同様に、ＲＯＭデータが書込まれ
るべきＭＩＳＦＥＴのチャネル領域には、パンチスルー
注入層６０が形成されている。そして、本実施例におい
ては、ＲＯＭデータが書込まれたＭＩＳＦＥＴのゲート
電極７ａおよびゲート電極７ｂの側壁にもスペーサ１０
が形成されており、ＲＯＭデータの書込まれないＭＩＳ
ＦＥＴのソース／ドレイン領域には、不純物層６０ｂが
形成されていない。これ以外の構成は、前述の実施例と
同様であるため、構造に関する説明は省略する。このよ
うに、ＲＯＭデータが書込まれたＭＩＳＦＥＴのゲート
電極７ａおよびゲート電極７ｂの側壁にもスペーサ１０
が形成されているため、マイクロプロセッサのマイクロ
コード等に用いた場合には、平面・断面構造からは書込
データを判別することはできないため、セキュリティ効
果が得られるという利点がある。

【０１１２】本実施例の動作については、前記の実施例
と全く同様であるため、説明は省略する。次に、本実施
例におけるマスクＲＯＭの製造方法について、図３１〜
図３８を用いて説明する。図３１〜図３８は、本実施例
におけるマスクＲＯＭの製造工程の第１工程〜第８工程
を順に示す断面図であり、図３０に示される断面の一部
を示す断面図である。なお、以後説明していく各実施例
においては、説明の便宜上、上記の実施例と同様の内容
のものについては、適宜その説明を省略する。それによ
り、この場合であれば、たとえば、前述の実施例の製造
方法における第１工程〜第４工程は、本実施例において
は、第１工程に相当する。また、図３０に直交する断面
については、説明の便宜上省略することとする。

【０１１３】図３１を参照して、前述の実施例と同様の
工程を経て、ｐ型半導体基板１上にゲート絶縁膜６を介
してゲート電極７を形成する。そして、このゲート電極
７をマスクとして、リン（Ｐ）、砒素（Ａｓ）等のｎ型
不純物をイオン注入することによって、自己整合的に低
濃度不純物領域８を形成する。そして、図３２に示すよ
うに、ＲＯＭデータが書込まれるＭＩＳＦＥＴを露出す
るようにレジストパターン１７を形成し、このレジスト
パターン１７をマスクとしてこのリン（Ｐ）、砒素（Ａ
ｓ）等のｎ型不純物をイオン注入することによって、パ
ンチスルー注入層６０を形成する。この場合のパンチス
ルー注入層６０の濃度およびｎ型不純物のイオン注入量
は前述の実施例と同様のものとする。

【０１１４】次に、図３３に示すように、ゲート絶縁膜
６上およびゲート電極７上に、ＣＶＤ法を用いて、ＣＶ
Ｄ膜９を形成する。その後、図３４に示すように、異方
性エッチングを行なうことによって、ゲート電極７の側
壁にＣＶＤ膜９を残すことによって、スペーサ１０を形
成する。そして、図３５に示すように、スペーサ１０を
マスクとして高濃度不純物領域１１を形成し、図３６に
示すように、ゲート電極７上およびスペーサ１０上に層
間絶縁膜１２を形成する。そして、図３７に示すよう
に、この層間絶縁膜１２の所望の領域に、コンタクトホ
ール１３を形成し、その後、図３８に示すように、層間
絶縁膜１２上およびコンタクトホール１３に、配線層１
４を形成する。その後、この配線層１４上に保護膜（図
示せず）を形成することによって、マスクＲＯＭが完成
する。

【０１１５】上記の製造方法によれば、スペーサ１０の
形成前にパンチスルー注入層６０を形成するので、前述
の実施例に示した製造方法に比べると、ＱＴＡＴ化の効
果は小さくなると言える。しかし、ＲＯＭデータの書込
みに際して、２００ＫｅＶ以下の比較的低いエネルギの
イオン注入によってＲＯＭデータが書込める点では前述
の実施例と同様の効果が期待できる。また、前述の実施
例における製造方法に比べて、スペーサ１０を形成する
前にパンチスルー注入層６０を形成するので、スペーサ
１０除去のためのエッチング工程が省略できる。スペー
サ１０の除去をウェットエッチングによって行なう場合
には、エッチング液の浸込みなどによって、この場合の
エッチングの対象とされていない分離酸化膜等の部分が
除去される場合がある。また、スペーサ１０の除去をド
ライエッチングを用いて行なう場合には、ｐ型半導体基
板１にエッチングダメージが与えられるという可能性も
考えられる。しかし、本実施例における製造工程におい
ては、スペーサ１０の除去工程がないため、上記のよう
な問題が発生することはない。この点から見れば、前記
の実施例よりも本実施例によって製造されたマスクＲＯ
Ｍの方が信頼性においてより優れていると言える。

【０１１６】次に、この発明に基づくマスクＲＯＭのさ
らに他の実施例について、図３９〜図４９を用いて説明
する。本実施例のマスクＲＯＭは、ＮＡＮＤ型マスクＲ
ＯＭを前提としている。したがって、デプレッション型
ＭＩＳＦＥＴを形成し、その他のＭＩＳＦＥＴをエンハ
ンスメント型ＭＩＳＦＥＴとすることによって、ＲＯＭ
データが書込まれることになる。

【０１１７】この場合であれば、まず、予めすべてのＭ
ＩＳＦＥＴをデプレッション型ＭＩＳＦＥＴとしてお
き、ＲＯＭデータ書込みのためのイオン注入を行なうこ
とによって、所望のＭＩＳＦＥＴを除くＭＩＳＦＥＴ
を、エンハンスメント型のＭＩＳＦＥＴとする。それに
より、結果として、ＲＯＭデータの書込みによって、デ
プレッション型ＭＩＳＦＥＴが形成されることになる。

【０１１８】以下に、本実施例について、図３９〜図４
９を用いて具体的に説明する。図３９は、本実施例にお
けるＮＡＮＤ型マスクＲＯＭの断面図を示しており、図
１に示される断面図に対応する断面図である。図３９に
示すように、ｐ型半導体基板２０の主表面には、間隔を
隔ててｎ型の低濃度不純物領域２８および高濃度不純物
領域３１がそれぞれ形成されている。また、それぞれの
ＭＩＳＦＥＴのチャネル領域には、ｎ型不純物層３６が
形成されている。このｎ型不純物層３６の濃度は、１０
¹⁶〜１０¹⁷ｃｍ^-3程度の濃度である。そして、チャネル
領域上には、ゲート絶縁膜２６を介してゲート電極２７
が形成されている。所望のＭＩＳＦＥＴ（ＲＯＭデータ
の書込まれるＭＩＳＦＥＴ）、この場合であればゲート
電極２７ａおよびゲート電極２７ｂを含むＭＩＳＦＥＴ
を除くＭＩＳＦＥＴのチャネル領域に延びるように、不
純物導入層６１が形成されている。この不純物導入層６
１は、ボロン（Ｂ）等のｐ型不純物イオンを注入するこ
とによって、１０¹⁵〜１０ ¹⁹ｃｍ^-3の濃度に形成された
不純物層である。この不純物導入層６１によって、上記
の所望のＭＩＳＦＥＴ以外のＭＩＳＦＥＴのチャネル領
域の不純物濃度は、非一様化されている。それにより、
上記の所望のＭＩＳＦＥＴはデプレッション型ＭＩＳＦ
ＥＴとなっており、それ以外のＭＩＳＦＥＴは、エンハ
ンスメント型ＭＩＳＦＥＴとなっている。

【０１１９】また、この場合のデプレッション型ＭＩＳ
ＦＥＴのゲート電極２７ａおよびゲート電極２７ｂの側
面には、スペーサ３０が形成されている。このスペーサ
３０によって、不純物導入層６１の一方端が、上記の所
望のＭＩＳＦＥＴチャネル領域にまで延びることなく形
成されることになる。そして、ゲート電極２７上および
スペーサ３０上に層間絶縁膜３２が形成されている。こ
の層間絶縁膜３２上には、配線層３４が形成されてい
る。この配線層３４は、層間絶縁膜３２の所定位置に設
けられたコンタクトホール３３を介して、低濃度不純物
領域２８および高濃度不純物領域３１に接続されてい
る。また、この配線層３４の上には、保護膜３５が形成
されている。

【０１２０】上記のマスクＲＯＭにおいては、所望のＭ
ＩＳＦＥＴ以外のＭＩＳＦＥＴにおいては、チャネル領
域の不純物濃度分布は、非一様化されている。それによ
り、チャネル領域の中央付近でのキャリア移動度の低下
を押えることができ、ＭＩＳＦＥＴトータルとして性能
を向上させることが可能となる。

【０１２１】次に、図４０を用いて、非一様化されたチ
ャネル領域を有するＭＩＳＦＥＴの不純物領域およびチ
ャネル領域の濃度分布について、より詳しく説明する。
図４０（Ｉ）は、図３９における非一様化チャネル領域
を有するＭＩＳＦＥＴの拡大図である。図４０（ＩＩ）
は、図４０（Ｉ）に示された不純物領域の濃度分布を示
す図である。これらの図を参照して、不純物導入層６１
が形成されたＭＩＳＦＥＴのチャネル領域は、その両端
に不純物導入層６１によるｐ型の不純物層６１ａが形成
されており、このｐ型不純物層６１ａに挟まれるように
ｎ型不純物領域３６が形成されている。これにより、チ
ャネル領域の不純物濃度分布が非一様化されていること
になる。また、この場合、上記のｐ型不純物層６１ａの
濃度は、１０¹⁷〜１０¹⁹ｃｍ^-3であり、このｐ型不純物
層６１ａに挟まれるｎ型不純物層３６の濃度は、１０¹⁶
〜１０¹⁷ｃｍ^-3程度である。また、この不純物導入層６
１の端部は、エンハンスメント型とするべきＭＩＳＦＥ
Ｔ（ＲＯＭデータの書込まれないＭＩＳＦＥＴ）のチャ
ネル領域にあればよく、この１対の不純物導入層６１の
端部が、このチャネル領域内で重なるように形成されて
もよい。

【０１２２】本実施例のＮＡＮＤ型マスクＲＯＭとして
の動作は、前述の実施例と同様であるため、説明は省略
する。

【０１２３】次に、本実施例におけるマスクＲＯＭの製
造方法の第１工程〜第７工程について、図４１〜図４７
を用いて説明する。図４１〜図４７は、図３９に示され
た断面図の一部を示す断面図である。図４１を参照し
て、ｐ型半導体基板２０に、必要に応じてｐウェルおよ
び周辺回路部分にｎウェルを形成し、素子分離領域には
素子分離酸化膜（図示せず）を熱酸化を行なうことによ
って形成する。その後、素子分離酸化膜間の素子形成領
域に、応力緩衝膜２１ａ越しにｎ型不純物をイオン注入
することによって、ｎ型不純物層３６を形成する。その
後、図４２を参照して、前述の実施例と同様の工程を経
て、ゲート絶縁膜２６、ゲート電極２７、スペーサ３
０、低濃度不純物領域２８および高濃度不純物領域３１
を形成する。

【０１２４】そして、図４３に示すように、所望のＭＩ
ＳＦＥＴのスペーサ３０を除去するために、レジストパ
ターン３８を形成する。そして、このレジストパターン
３８をマスクとして、エッチングを行なうことによっ
て、所望のスペーサ３０を除去する。その後、図４４に
示すように、レジストパターン３８を除去した後、ゲー
ト電極２７およびスペーサ３０をマスクとして、ボロン
（Ｂ）等のｐ型不純物イオンを１０¹¹〜１０¹⁴ｃｍ^-2程
度注入し、不純物導入層６１を形成する。この際の注入
エネルギは、前述のｎ型不純物を導入する場合よりもさ
らに低くすることが可能である。この場合であれば、１
００〜２００ＫｅＶ程度のエネルギで十分である。それ
により、この不純物導入層６１の一方端が、スペーサ３
０を有しないＭＩＳＦＥＴのチャネル領域にまで延びる
ように形成される。

【０１２５】その後、図４５に示すように、ゲート電極
２７上およびスペーサ３０上に層間絶縁膜３２を形成
し、次に図４６に示すように、この層間絶縁膜３２の所
定位置にコンタクトホール３３を形成する。そして、図
４７に示すように、層間絶縁膜３２上およびコンタクト
ホール３３上に配線層３４を形成し、この配線層３４上
に保護膜３５（図示せず）を形成することによって、マ
スクＲＯＭが完成する。

【０１２６】上記の実施例におけるマスクＲＯＭの製造
方法によれば、従来に比べてＱＴＡＴ化が図られ、ま
た、２００ＫｅＶ以下の比較的低い注入エネルギでＲＯ
Ｍデータの書込みを行なうことができるので、前述の実
施例と同様の効果を得ることができる。さらに、周辺回
路部におけるｎチャネルＭＩＳＦＥＴのしきい値電圧
（Ｖ_th）の決定を、本実施例におけるＲＯＭデータの書
込みと同様にソース／ドレイン領域にｐ型の不純物を導
入することによって行なう場合には、この周辺回路部の
しきい値電圧（Ｖ_th）決定とＲＯＭデータの書込みとを
同時に行なうことが可能となる。それにより、全体とし
て工程数を削減することが可能となる。

【０１２７】なお、上記の実施例においては、ゲート電
極２７およびスペーサ３０をマスクとして、ｐ型不純物
のイオン注入を行なったが、このｐ型不純物をチャネル
領域に容易に導入するために、斜め回転イオン注入法を
用いることも有効である。図４８は、ゲート電極２７お
よびスペーサ３０をマスクとして斜め回転イオン注入を
行なうことによって、ｐ型不純物を導入している様子を
示す図である。この場合の注入角度は、図４８に示すよ
うに、鉛直に対してθだけ傾いているとすると、このθ
の値は、１０°〜４５°の範囲内に値であることが望ま
しい。これにより、より効果的に所望のＭＩＳＦＥＴの
チャネル領域へのｐ型不純物の注入を行なうことが可能
となる。

【０１２８】また、上記の実施例においては、ゲート電
極２７およびスペーサ３０をマスクとしてｐ型不純物の
イオン注入を行なった。しかし、図４９に示すように、
所望のＭＩＳＦＥＴにおけるスペーサ３０除去のための
マスクとなるレジストパターン３８を、スペーサ３０除
去後も残しておき、このレジストパターン３８をマスク
として、ｐ型不純物をイオン注入してもよい。さらに、
このレジストパターン３８をマスクとして、上記の斜め
回転イオン注入を行なうことによって、ｐ型不純物を注
入してもよい。この場合は、レジストパターン３８をマ
スクとしてｐ型不純物を注入するので、斜め回転イオン
注入を行なう場合には、このレジストパターン３８の陰
になる部分が生ずる可能性はあるが、上記の場合とほぼ
同様の効果を得ることができる。

【０１２９】次に、この発明に基づくマスクＲＯＭのさ
らに他の実施例について、図５０〜図５８を用いて説明
する。本実施例は、上記の実施例と同様に、ＮＡＮＤ型
マスクＲＯＭを前提としている。

【０１３０】図５０は、本実施例におけるマスクＲＯＭ
の断面図を示しており、図３９に示された断面図に対応
する断面図である。図３９および図５０を参照して、図
３９に示された実施例と本実施例との構造的な際は、不
純物導入層６１が形成されているＭＩＳＦＥＴのゲート
電極２７の側壁に、スペーサ３０が形成されているか否
かである。本実施例の場合は、不純物導入層６１が形成
されているＭＩＳＦＥＴにおけるゲート電極２７の側壁
にスペーサ３０が形成されている。それ以外の構造に関
しては、図３９に示された実施例と同様である。本実施
例において、このように、不純物導入層６１が形成され
たＭＩＳＦＥＴのゲート電極２７の側壁にも、スペーサ
３０が形成されることによって、マイクロプロセッサの
マイクロコード等に用いた場合には、平面・断面構造か
らは書込みデータを判別することができないため、セキ
ュリティ効果が得られることになる。その他の効果につ
いては、図３９に示された実施例とほぼ同様である。

【０１３１】次に、図５１〜図５８を用いて、本実施例
におけるマスクＲＯＭの製造方法について説明する。図
５１〜図５８は、本実施例におけるマスクＲＯＭの製造
工程における第１〜第８工程を示す断面図である。な
お、図５１〜図５８に示される断面図は、図５０に示さ
れる本実施例の断面の一部を示す図である。図５１を参
照して、前述の実施例と同様の工程を経て、ｐ型半導体
基板２０の主表面に、ｎ型不純物層３６を形成し、その
後ｐ型半導体基板２０上にゲート絶縁膜２６を介してゲ
ート電極２７を形成する。そして、このゲート電極２７
をマスクとして自己整合的に、ｐ型半導体基板２０の主
表面に低濃度不純物領域２８を形成する。

【０１３２】次に、図５２を参照して、ＲＯＭデータ書
込みのための写真製版処理を行ない、エンハンスメント
型ＭＩＳＦＥＴとするべきＭＩＳＦＥＴが露出するよう
にレジストパターン３９を形成する。そして、このレジ
ストパターン３９をマスクとして、ボロン（Ｂ）等のｐ
型不純物を１０¹¹〜１０¹⁴ｃｍ^-2程度の注入量で注入す
ることによって不純物導入層６１を形成する。この場合
のイオン注入エネルギは、２００ＫｅＶ以下の比較的低
いエネルギでよい。それにより、得られる効果は、前述
の実施例の場合と同様である。

【０１３３】その後、図５３に示すように、レジストパ
ターン３９を除去した後、ｐ型半導体基板２０上全面に
ＣＶＤ膜２９を形成し、図５４に示すように、異方性エ
ッチングを行なうことによってスペーサ３０を形成す
る。その後、図５５に示すように、ゲート電極２７およ
びスペーサ３０をマスクとして、イオン注入することに
よって高濃度不純物領域３１を形成し、その後、ゲート
電極２７およびスペーサ３０を覆うように層間絶縁膜３
２を形成する。そして、図５７に示すように、層間絶縁
膜３２における所定位置に、コンタクトホール３３を形
成し、図５８に示すように、層間絶縁膜３２上およびコ
ンタクトホール３３上に配線層３４を形成する。その
後、この配線層３４上に保護膜（図示せず）を形成する
ことによってマスクＲＯＭが完成する。

【０１３４】なお、この場合も、前記の実施例と同様
に、周辺回路部におけるｎ型チャネルＭＩＳＦＥＴのソ
ース／ドレイン領域にも、同時に不純物導入層６１を形
成し、そのＭＩＳＦＥＴのしきい値電圧（Ｖ_th）を決定
してもよい。

【０１３５】上記のマスクＲＯＭの製造方法によれば、
従来例に比べるとＱＴＡＴ化は図れることになる。ま
た、比較的低エネルギでＲＯＭデータの書込みが行なわ
れるため、前述の実施例と同様の効果も得られる。さら
に、スペーサ３０の除去のためのエッチング工程が省略
できるため、前述したように、ウェットエッチングを使
用した場合の分離酸化膜等への悪影響や、ドライエッチ
ングを使用した場合の半導体基板へのエッチングダメー
ジ等を効果的に防止し得ることになる。それにより、マ
スクＲＯＭの信頼性の向上を図ることが可能となる。

【０１３６】次に、この発明に基づく実施例におけるマ
スクＲＯＭのさらに他の実施例について、図５９〜図６
６を用いて説明する。本実施例におけるマスクＲＯＭ
は、ＮＯＲ型マスクＲＯＭを前提としている。図５９
は、本実施例におけるＮＯＲ型マスクＲＯＭの断面図を
示しており、従来例で示した図１０４におけるＣ−Ｃ線
に沿って見た断面に対応する断面を示す図である。図５
９を参照して、ｐ型半導体基板４０の主表面には、間隔
を隔ててｎ型の低濃度不純物領域４８および高濃度不純
物領域５１が形成されている。そして、チャネル領域上
にはゲート絶縁膜４６を介してゲート電極４７が形成さ
れている。そして、所定のゲート電極（この場合であれ
ばゲート電極４７ａ）４７の側壁には、スペーサ５０が
形成されておらず、その他のゲート電極４７の側壁に
は、スペーサ５０が形成されている。このスペーサ５０
の有無を利用して、ＲＯＭデータの書込みが行なわれ得
ることになる。ＲＯＭデータ書込みには、この場合は、
ボロン（Ｂ）等のｐ型不純物をイオン注入することによ
って、行なわれる。このとき、上記のゲート電極４７ａ
を有するＭＩＳＦＥＴは、スペーサ５０を有していない
ため、そのチャネル領域にまで延びるようにｐ型不純物
層（以下、「チャネルカット注入層」と言う）６３が形
成されることになる。また、このチャネルカット注入層
６３の端部は、ゲート電極４７の側壁にスペーサ５０が
形成されたＭＩＳＦＥＴにおいては、スペーサ５０があ
るため、そのＭＩＳＦＥＴのチャネル領域にまで延びる
ようには形成されない。（図中、ｐ型不純物層６３ｂと
して示し、チャネルカット注入層６３と区別してい
る。）これにより、スペーサ５０を有しないＭＩＳＦＥ
Ｔのしきい値電圧（Ｖ_th）を、スペーサ５０を有するＭ
ＩＳＦＥＴのしきい値電圧（Ｖ_th）よりも高くすること
が可能となる。それにより、ＲＯＭデータの書込みを行
なうことができる。通常の５Ｖ付近で動作するマスクＲ
ＯＭにおいては、ＲＯＭデータが書込まれないＭＩＳＦ
ＥＴのしきい値電圧（Ｖ_th）が０．５〜２Ｖ程度である
のに対し、ＲＯＭデータが書込まれたＭＩＳＦＥＴのし
きい値電圧（Ｖ_th）は、３〜１０Ｖ程度に高めることが
可能である。

【０１３７】また、図５９に示すように、ゲート電極４
７およびスペーサ５０を覆うように層間絶縁膜５２が形
成されており、この層間絶縁膜５２の所定位置には、コ
ンタクトホール５３が形成されている。そして、層間絶
縁膜５２の上には配線層５４が形成されており、コンタ
クトホール５３を介してｐ型半導体基板４０の主表面に
形成された低濃度不純物領域４８および高濃度不純物領
域５１に接続されている。そして、配線層５４上には保
護膜５５が形成されている。

【０１３８】次に、図６０〜図６５を用いて、本実施例
におけるマスクＲＯＭの製造方法について説明する。図
６０〜図６５は、本実施例におけるマスクＲＯＭの製造
方法を順次示す断面図であり、図５９に示す断面図の一
部を示す断面図である。

【０１３９】図６０に示すように、従来例と同様の方法
を用いて、ｐ型半導体基板４０上にゲート絶縁膜４６を
介してゲート電極４７を形成し、このゲート電極４７を
マスクとして自己整合的に、ｐ型半導体基板４１の主表
面に低濃度不純物領域４８を形成する。そして、ゲート
電極４７の側壁にスペーサ５０を形成し、ゲート電極４
７およびスペーサ５０をマスクとして高濃度不純物領域
５１を形成する。次に、図６１を参照して、所望のＭＩ
ＳＦＥＴを露出させるようにレジストパターン５６を形
成し、このレジストパターン５６をマスクとして、スペ
ーサ５０を除去する。

【０１４０】その後、図６２に示すように、レジストパ
ターン５６を除去し、ゲート電極４７およびスペーサ５
０をマスクとして、ボロン（Ｂ）等のｐ型不純物イオン
を１０¹²〜１０¹⁴ｃｍ^-2程度注入し、チャネルカット注
入層６３を形成する。本実施例の場合も、前記の実施例
と同様に、ゲート電極４７およびスペーサ５０をマスク
として、ＭＩＳＦＥＴのソース／ドレイン領域から不純
物をイオン注入することによって、ＲＯＭデータ書込み
を行なうので、この際のイオン注入エネルギは、比較的
低いものでよいと言える。この場合であれば、前述のリ
ン（Ｐ）よりも軽いボロン（Ｂ）を注入不純物として用
いるため、イオン注入エネルギは、５０〜２００ｋｅｖ
程度のものであればよいと言える。

【０１４１】次に、図６３に示すように、ゲート電極４
７およびスペーサ５０を覆うように層間絶縁膜５２を形
成し、図６４に示すように、層間絶縁膜５２の所定位置
にコンタクトホール５３を形成する。そして、図６５に
示すように、コンタクトホール５３上および層間絶縁膜
５２上に配線層５４を形成する。そして、この配線層５
４上に保護膜５５（図示せず）を形成することによっ
て、マスクＲＯＭが完成する。

【０１４２】上述のように、本実施例においては、高濃
度不純物領域５１形成後に、ＲＯＭデータを書込むこと
ができるため、従来例に比べてＱＴＡＴ化を図ることが
可能となる。また、２００ＫｅＶ以下の比較的低いエネ
ルギでＲＯＭデータの書込みが行なうことができるた
め、このことによって前記の実施例と同様の効果が得ら
れる。

【０１４３】上記の実施例においては、レジストパター
ン５６を形成した後、このレジストパターン５６をマス
クとして所望のＭＩＳＦＥＴのスペーサ５０をエッチン
グ除去し、その後レジストパターン５６を除去した。そ
して、ゲート電極４７およびスペーサ５０をマスクとし
てＲＯＭデータの書込みのためのイオン注入を行なっ
た。しかし、スペーサ５０を除去した後レジストパター
ン５６を除去せず、このレジストパターン５６をマスク
として用いて、ＲＯＭデータ書込みのためのイオン注入
を行なってもよい。図６６は、このレジストパターン５
６をマスクとしてＲＯＭデータ書込みのためのイオン注
入を行なうことによって、チャネルカット注入層６３を
形成している様子を示す図である。

【０１４４】このように、レジストパターン５６をマス
クとしてチャネルカット注入層６３を形成することによ
って、上記のスペーサ３０およびゲート電極４７をマス
クとしてＲＯＭデータを書込んだ場合に比べて、より確
実にＲＯＭデータを書込むことが可能となる。すなわ
ち、図６６に示されるように、レジストパターン５６の
開口部における側壁が、スペーサ５０よりもＲＯＭデー
タが書込まれるＭＩＳＦＥＴ側にあるため、このレジス
トパターン５６をマスクとしてイオン注入した場合に、
スペーサ５０をマスクとした場合よりも、ＲＯＭデータ
が書込まれないＭＩＳＦＥＴのチャネル領域にまで延び
るようにチャネルカット注入層６３が形成される可能性
は少ないと言える。

【０１４５】また、ＲＯＭデータ書込みのためのイオン
注入は、比較的低エネルギで行なうことが可能であるた
め、上記のレジストパターン５６の膜厚は、比較的薄く
てもよいことになる。それにより、レジスト膜厚を厚く
しなければならない場合（高エネルギイオン注入の場
合）に比べて、微細化に際して有利と言える。

【０１４６】また、ＲＯＭデータ書込みのためのイオン
注入方法として、前述の斜め回転イオン注入法を用いて
もよい。それにより、より容易に所望のＭＩＳＦＥＴの
チャネル領域に延びるようにチャネルカット注入層を形
成することが可能となる。さらに、ゲート電極４７およ
びスペーサ５０をマスクとした場合には、レジストパタ
ーン５６をマスクとしてＲＯＭデータの書込みを行なう
場合に比べて、レジストパターン５６によってイオン注
入が妨害されないために、より大きな注入角度で不純物
を注入することが可能となり、プロセス条件決定の自由
度が増すという利点がある。

【０１４７】次に、この発明に基づくマスクＲＯＭのさ
らに他の実施例について、図６７〜図７５を用いて説明
する。本実施例は、ＮＯＲ型マスクＲＯＭを前提として
いる。図６７は、本実施例におけるＮＯＲ型マスクＲＯ
Ｍの断面図を示しており、図５９に示される断面に対応
する断面を示す図である。図６７および図５９を参照し
て、図５９に示される実施例と本実施例との差異は、Ｒ
ＯＭデータが書込まれたＭＩＳＦＥＴのゲート電極４７
ａの側壁にスペーサ５０が形成されているか否かという
ことと、ＲＯＭデータが書込まれていないＭＩＳＦＥＴ
のソース／ドレイン領域にｐ型不純物層６３ｂが形成さ
れていないという２点である。それ以外は、本実施例の
構造は、図５９に示される実施例の構造と同様である。
本実施例のように、ＲＯＭデータが書込まれたＭＩＳＦ
ＥＴの側壁にも、スペーサ５０が形成されていることに
よって、前述したセキュリティ効果が得られることにな
る。

【０１４８】次に、図６８〜図７５を用いて、本実施例
におけるマスクＲＯＭの製造工程の第１〜第８工程につ
いて説明する。図６５〜図７５は、本実施例におけるマ
スクＲＯＭの断面図を製造工程に沿って順次示した図で
あり、図６７に示される断面に対応する断面を示す図で
ある。図６８を参照して、従来と同様の方法を用いて、
ｐ型半導体基板４０上にゲート絶縁膜４６を介してゲー
ト電極４７を形成し、このゲート電極４７をマスクとし
てｎ型不純物をイオン注入することによって、自己整合
的に低濃度不純物領域４８を形成する。その後、図６９
に示すように、所望のＭＩＳＦＥＴを露出させるように
レジストパターン５７を形成し、このレジストパターン
５７をマスクとしてボロン（Ｂ）等のｐ型不純物イオン
を１０¹²〜１０¹⁴ｃｍ^-2程度注入し、チャネルカット注
入層６３を形成する。このとき、レジストパターン５７
をマスクとして、所望のＭＩＳＦＥＴのソース／ドレイ
ン領域から不純物を導入することができるので、前述の
実施例と同様に比較的低エネルギ、この場合であれば５
０〜２００ＫｅＶ程度の注入エネルギでイオン注入を行
なうことが可能となる。

【０１４９】次に、図７０に示すように、ｐ型半導体基
板４０上前面にＣＶＤ膜４９を形成し、図７１に示すよ
うに、異方性エッチングを行なうことによって、ゲート
電極４７の側壁にスペーサ５０を形成する。その後、図
７２に示すように、このスペーサ５０をマスクとしてｎ
型不純物をイオン注入することによって、高濃度不純物
領域５１を形成する。そして、図７３に示すように、ゲ
ート電極４７およびスペーサ５０を覆うように層間絶縁
膜５２を形成し、図７４に示すように、層間絶縁膜５２
の所定位置にコンタクトホール５３を形成する。その
後、図７５に示すように、層間絶縁膜５２上およびコン
タクトホール５３上に配線層５４を形成し、この配線層
５４上に保護膜５５（図示せず）を形成することによっ
てマスクＲＯＭが完成する。

【０１５０】上記のマスクＲＯＭの製造方法によれば、
従来例に比べてＱＴＡＴ化を図ることが可能となる。ま
た、低エネルギイオン注入によって、ＲＯＭデータの書
込みが行なえることによるメリットは、前述の実施例と
同様である。さらに、レジストパターン５７の膜厚も薄
いものとすることができるため、微細化に際しても有利
であると言える。さらに、前述の実施例に比べて、スペ
ーサ５０のエッチング除去工程が不要であるため、ウェ
ットエッチングあるいはドライエッチングを用いること
によって生じ得る問題点は解消される。

【０１５１】以上の実施例は、すべてｎ型チャネルＭＩ
ＳＦＥＴを記憶素子とするマスクＲＯＭを前提として説
明していたが、ｐ型チャネルＭＩＳＦＥＴを記憶素子と
するマスクＲＯＭにも適用できる。この場合は、上記の
実施例中のｐ型とｎ型をすべて逆導電型に読換えればよ
いことになる。

【０１５２】

【発明の効果】この発明に基づくマスクＲＯＭ半導体装
置によれば、従来に比べて、納期を短縮することが可能
となる。たとえば、上記の従来例においては、マスクＲ
ＯＭ半導体装置の製造にかかる全工程を１００と仮定し
た場合に、ＲＯＭデータを書込んでからマスクＲＯＭ半
導体装置が完成するまでの工程は、全体の７０から８０
程度であるといえる。それに対し、本発明によれば、高
濃度不純物領域形成後にＲＯＭデータを書込めるので、
ＲＯＭデータを書込んでからマスクＲＯＭが完成するま
での工程は、全体に対して２０〜４０とすることが可能
となる。すなわち、従来の製造工程における第３工程か
ら第８工程（図８４〜図８９に対応）を予め行なった後
にＲＯＭデータ書込みを行なうことが可能となる。ま
た、本発明における他の態様においては、低濃度不純物
領域形成のちにＲＯＭデータを書込めるので、ＲＯＭデ
ータを書込んでからマスクＲＯＭ半導体装置が完成する
までの工程は、ほぼ５０程度とすることが可能となる。
すなわち、従来の製造工程における第３工程から第５工
程（図８４〜図８６に対応）を予め行なった後にＲＯＭ
データの書込みを行なうことが可能となる。それによ
り、従来に比べて明らかに納期が短縮されることにな
る。

【０１５３】また、ＲＯＭデータ書込みに際して、低エ
ネルギでイオン注入することによってＲＯＭデータの書
込みが行なえるため、注入された不純物の半導体基板内
での横方向の広がりを小さく抑えることが可能となる。
それにより、ＲＯＭデータが書込まれないトランジスタ
とＲＯＭデータが書込まれるトランジスタとが隣接する
場合において、ＲＯＭデータが書込まれないトランジス
タのチャネル領域に、ＲＯＭデータ書込みのための不純
物が注入される可能性を著しく低減することが可能とな
る。すなわち、隣接するトランジスタに悪影響をおよぼ
すことを効果的に阻止することが可能となる。それによ
り、マスクＲＯＭ半導体装置の信頼性を向上させること
が可能となる。

【０１５４】さらに、低エネルギでイオン注入すること
によって、ＲＯＭデータの書込みが行なえるため、通常
のイオン注入装置を用いることが可能となる。それによ
り、納期短縮のために、ゲート電極を貫通させるように
イオン注入することによってＲＯＭデータを書込む場合
（高エネルギイオン注入が必要な場合）に比べて、イオ
ン注入装置にかかる費用を著しく低減することが可能と
なる。また、同時に、イオン注入装置の設置スペースも
小さいものとすることができる。

【０１５５】さらに、低エネルギでＲＯＭデータを書込
むことによって、ＲＯＭデータ書込みのためのマスクと
してレジスト膜を用いた場合でも、このレジスト膜の膜
厚を薄くすることが可能となる。それにより、マスクＲ
ＯＭ半導体装置を微細化していく際に有利となる。さら
に、記憶素子となるトランジスタがＬＤＤ構造を有する
ことによって、周辺回路におけるトランジスタと同時に
製造することができるので、製造工程の削減が図れる。
それにより、製造コスト低減が可能となる。さらに、ト
ランジスタのチャネル領域の不純物濃度が非一様化され
る場合があるが、この場合には、チャネル領域の中央付
記におけるキャリア移動度の低下を低く抑えることがで
きるため、トランジスタ全体として性能は向上する。す
なわち、ＲＯＭデータ書込みと同時に、記憶素子となる
トランジスタの性能を向上させることも可能となる。

【図面の簡単な説明】

【図１】この発明に基づく実施例におけるマスクＲＯＭ
の一例を示す断面図である。

【図２】この発明に基づく実施例におけるマスクＲＯＭ
において、図１に示される断面と直交する断面を示す断
面図である。

【図３】この発明に基づく実施例におけるマスクＲＯＭ
内で記憶素子となるトランジスタの部分拡大断面図
（Ｉ）およびそのトランジスタの不純物領域の濃度分布
を示す図（ＩＩ）である。

【図４】この発明に基づく実施例におけるマスクＲＯＭ
中の記憶素子となるトランジスタの他の態様を示す部分
拡大断面図（Ｉ）およびそのトランジスタの不純物領域
の濃度分布を示す図（ＩＩ）である。

【図５】この発明に基づく実施例におけるマスクＲＯＭ
の製造工程の第１工程を示す断面図である。

【図６】この発明に基づく実施例におけるマスクＲＯＭ
の製造工程の第２工程を示す断面図である。

【図７】この発明に基づく実施例におけるマスクＲＯＭ
の製造工程の第３工程を示す断面図である。

【図８】この発明に基づく実施例におけるマスクＲＯＭ
の製造工程の第４工程を示す断面図である。

【図９】この発明に基づく実施例におけるマスクＲＯＭ
の製造工程の第５工程を示す断面図である。

【図１０】この発明に基づく実施例におけるマスクＲＯ
Ｍの製造工程の第６工程を示す断面図である。

【図１１】この発明に基づく実施例におけるマスクＲＯ
Ｍの製造工程の第７工程を示す断面図である。

【図１２】この発明に基づく実施例におけるマスクＲＯ
Ｍの製造工程の第８工程を示す断面図である。

【図１３】この発明に基づく実施例におけるマスクＲＯ
Ｍの製造工程の第９工程を示す断面図である。

【図１４】この発明に基づく実施例におけるマスクＲＯ
Ｍの製造工程の第１０工程を示す断面図である。

【図１５】この発明に基づく実施例におけるマスクＲＯ
Ｍの製造工程の第１１工程を示す断面図である。

【図１６】この発明に基づく実施例におけるマスクＲＯ
Ｍの製造工程の第１２工程を示す断面図である。

【図１７】この発明に基づく実施例におけるマスクＲＯ
Ｍの第１工程を示す断面図であり、図２に示す断面図に
対応する断面図である。

【図１８】この発明に基づく実施例におけるマスクＲＯ
Ｍの第２工程を示す断面図であり、図２に示す断面図に
対応する断面図である。

【図１９】この発明に基づく実施例におけるマスクＲＯ
Ｍの第３工程を示す断面図であり、図２に示す断面図に
対応する断面図である。

【図２０】この発明に基づく実施例におけるマスクＲＯ
Ｍの第４工程を示す断面図であり、図２に示す断面図に
対応する断面図である。

【図２１】この発明に基づく実施例におけるマスクＲＯ
Ｍの第５工程を示す断面図であり、図２に示す断面図に
対応する断面図である。

【図２２】この発明に基づく実施例におけるマスクＲＯ
Ｍの第６工程を示す断面図であり、図２に示す断面図に
対応する断面図である。

【図２３】この発明に基づく実施例におけるマスクＲＯ
Ｍの第７工程を示す断面図であり、図２に示す断面図に
対応する断面図である。

【図２４】この発明に基づく実施例におけるマスクＲＯ
Ｍの第８工程を示す断面図であり、図２に示す断面図に
対応する断面図である。

【図２５】この発明に基づく実施例におけるマスクＲＯ
Ｍの第９工程を示す断面図であり、図２に示す断面図に
対応する断面図である。

【図２６】この発明に基づく実施例におけるマスクＲＯ
Ｍの第１０工程を示す断面図であり、図２に示す断面図
に対応する断面図である。

【図２７】この発明に基づく実施例におけるマスクＲＯ
Ｍの第１１工程を示す断面図であり、図２に示す断面図
に対応する断面図である。

【図２８】この発明に基づく実施例におけるマスクＲＯ
Ｍの第１２工程を示す断面図であり、図２に示す断面図
に対応する断面図である。

【図２９】この発明に基づく実施例におけるマスクＲＯ
Ｍの製造方法の他の態様を示す断面図である。

【図３０】この発明に基づく他の実施例におけるマスク
ＲＯＭの断面を示す図である。

【図３１】この発明に基づく他の実施例におけるマスク
ＲＯＭの製造工程の第１工程を示す断面図である。

【図３２】この発明に基づく他の実施例におけるマスク
ＲＯＭの製造工程の第２工程を示す断面図である。

【図３３】この発明に基づく他の実施例におけるマスク
ＲＯＭの製造工程の第３工程を示す断面図である。

【図３４】この発明に基づく他の実施例におけるマスク
ＲＯＭの製造工程の第４工程を示す断面図である。

【図３５】この発明に基づく他の実施例におけるマスク
ＲＯＭの製造工程の第５工程を示す断面図である。

【図３６】この発明に基づく他の実施例におけるマスク
ＲＯＭの製造工程の第６工程を示す断面図である。

【図３７】この発明に基づく他の実施例におけるマスク
ＲＯＭの製造工程の第７工程を示す断面図である。

【図３８】この発明に基づく他の実施例におけるマスク
ＲＯＭの製造工程の第８工程を示す断面図である。

【図３９】この発明に基づくさらに他の実施例における
マスクＲＯＭを示す断面図である。

【図４０】図３９におけるＲＯＭデータが書込まれたト
ランジスタを部分拡大した断面図（Ｉ）およびそのトラ
ンジスタの不純物領域の濃度分布を示す図（ＩＩ）であ
る。

【図４１】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第１工程を示す断面図であ
る。

【図４２】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第２工程を示す断面図であ
る。

【図４３】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第３工程を示す断面図であ
る。

【図４４】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第４工程を示す断面図であ
る。

【図４５】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第５工程を示す断面図であ
る。

【図４６】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第６工程を示す断面図であ
る。

【図４７】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第７工程を示す断面図であ
る。

【図４８】図３９に示されるマスクＲＯＭの製造方法の
他の態様として、斜め回転イオン注入法を用いてＲＯＭ
データを書込んでいる様子を示す断面図である。

【図４９】図３９に示されるマスクＲＯＭの製造方法の
他の態様として、レジストをマスクとしてＲＯＭデータ
の書込みを行なっている様子を示す断面図である。

【図５０】この発明に基づくさらに他の実施例における
マスクＲＯＭの断面図である。

【図５１】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第１工程を示す断面図であ
る。

【図５２】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第２工程を示す断面図であ
る。

【図５３】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第３工程を示す断面図であ
る。

【図５４】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第４工程を示す断面図であ
る。

【図５５】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第５工程を示す断面図であ
る。

【図５６】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第６工程を示す断面図であ
る。

【図５７】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第７工程を示す断面図であ
る。

【図５８】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第８工程を示す断面図であ
る。

【図５９】この発明に基づくさらに他の実施例における
マスクＲＯＭの断面図である。

【図６０】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第１工程を示す断面図であ
る。

【図６１】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第２工程を示す断面図であ
る。

【図６２】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第３工程を示す断面図であ
る。

【図６３】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第４工程を示す断面図であ
る。

【図６４】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第５工程を示す断面図であ
る。

【図６５】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第６工程を示す断面図であ
る。

【図６６】図５９に示されるマスクＲＯＭの製造方法の
他の態様として、レジストをマスクとしてＲＯＭデータ
を書込んでいる様子を示す断面図である。

【図６７】この発明に基づくさらに他の実施例における
マスクＲＯＭの断面図である。

【図６８】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第１工程を示す断面図であ
る。

【図６９】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第２工程を示す断面図であ
る。

【図７０】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第３工程を示す断面図であ
る。

【図７１】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第４工程を示す断面図であ
る。

【図７２】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第５工程を示す断面図であ
る。

【図７３】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第６工程を示す断面図であ
る。

【図７４】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第７工程を示す断面図であ
る。

【図７５】この発明に基づくさらに他の実施例における
マスクＲＯＭの製造工程の第８工程を示す断面図であ
る。

【図７６】ＮＡＮＤ型マスクＲＯＭの概略構成を示す等
価回路図である。

【図７７】ＮＯＲ型マスクＲＯＭの概略構成を示す等価
回路図である。

【図７８】従来のＮＡＮＤ型マスクＲＯＭの一例を示す
平面図である。

【図７９】図７８に示されるＮＡＮＤ型マスクＲＯＭの
等価回路図である。

【図８０】図７８におけるＡ−Ａ線に沿って見た断面図
である。

【図８１】図７８におけるＢ−Ｂ線に沿って見た断面図
である。

【図８２】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第１工程を示す断面図であり、図８０に示される断面に
対応する断面を示す図である。

【図８３】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第２工程を示す断面図であり、図８０に示される断面に
対応する断面を示す図である。

【図８４】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第３工程を示す断面図であり、図８０に示される断面に
対応する断面を示す図である。

【図８５】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第４工程を示す断面図であり、図８０に示される断面に
対応する断面を示す図である。

【図８６】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第５工程を示す断面図であり、図８０に示される断面に
対応する断面を示す図である。

【図８７】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第６工程を示す断面図であり、図８０に示される断面に
対応する断面を示す図である。

【図８８】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第７工程を示す断面図であり、図８０に示される断面に
対応する断面を示す図である。

【図８９】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第８工程を示す断面図であり、図８０に示される断面に
対応する断面を示す図である。

【図９０】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第９工程を示す断面図であり、図８０に示される断面に
対応する断面を示す図である。

【図９１】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第１０工程を示す断面図であり、図８０に示される断面
に対応する断面を示す図である。

【図９２】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第１１工程を示す断面図であり、図８０に示される断面
に対応する断面を示す図である。

【図９３】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第１工程を示す断面図であり、図８１に示される断面に
対応する断面を示す図である。

【図９４】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第２工程を示す断面図であり、図８１に示される断面に
対応する断面を示す図である。

【図９５】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第３工程を示す断面図であり、図８１に示される断面に
対応する断面を示す図である。

【図９６】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第４工程を示す断面図であり、図８１に示される断面に
対応する断面を示す図である。

【図９７】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第５工程を示す断面図であり、図８１に示される断面に
対応する断面を示す図である。

【図９８】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第６工程を示す断面図であり、図８１に示される断面に
対応する断面を示す図である。

【図９９】従来のＮＡＮＤ型マスクＲＯＭの製造工程の
第７工程を示す断面図であり、図８１に示される断面に
対応する断面を示す図である。

【図１００】従来のＮＡＮＤ型マスクＲＯＭの製造工程
の第８工程を示す断面図であり、図８１に示される断面
に対応する断面を示す図である。

【図１０１】従来のＮＡＮＤ型マスクＲＯＭの製造工程
の第９工程を示す断面図であり、図８１に示される断面
に対応する断面を示す図である。

【図１０２】従来のＮＡＮＤ型マスクＲＯＭの製造工程
の第１０工程を示す断面図であり、図８１に示される断
面に対応する断面を示す図である。

【図１０３】従来のＮＡＮＤ型マスクＲＯＭの製造工程
の第１１工程を示す断面図であり、図８１に示される断
面に対応する断面を示す図である。

【図１０４】従来のＮＯＲ型マスクＲＯＭの一例を示す
平面図である。

【図１０５】図１０４に示されるＮＯＲ型マスクＲＯＭ
の等価回路図である。

【図１０６】従来のＮＯＲ型マスクＲＯＭの製造工程の
第１工程を示す断面図であり、図１０４におけるＣ−Ｃ
線に沿って見た断面を示す図である。

【図１０７】従来のＮＯＲ型マスクＲＯＭの製造工程の
第２工程を示す断面図であり、図１０４におけるＣ−Ｃ
線に沿って見た断面を示す図である。

【図１０８】従来のＮＯＲ型マスクＲＯＭの製造工程の
第３工程を示す断面図であり、図１０４におけるＣ−Ｃ
線に沿って見た断面を示す図である。

【図１０９】従来のＮＯＲ型マスクＲＯＭの製造工程の
第４工程を示す断面図であり、図１０４におけるＣ−Ｃ
線に沿って見た断面を示す図である。

【図１１０】従来のＮＯＲ型マスクＲＯＭの製造工程の
第５工程を示す断面図であり、図１０４におけるＣ−Ｃ
線に沿って見た断面を示す図である。

【図１１１】従来のＮＯＲ型マスクＲＯＭの製造工程の
第６工程を示す断面図であり、図１０４におけるＣ−Ｃ
線に沿って見た断面を示す図である。

【図１１２】従来のＮＯＲ型マスクＲＯＭの製造工程の
第７工程を示す断面図であり、図１０４におけるＣ−Ｃ
線に沿って見た断面を示す図である。

【図１１３】従来のＮＯＲ型マスクＲＯＭの製造工程の
第８工程を示す断面図であり、図１０４におけるＣ−Ｃ
線に沿って見た断面を示す図である。

【図１１４】従来のＮＯＲ型マスクＲＯＭの製造工程の
第９工程を示す断面図であり、図１０４におけるＣ−Ｃ
線に沿って見た断面を示す図である。

【図１１５】従来のＮＡＮＤ型マスクＲＯＭにおいて、
ゲート電極を貫通するように高エネルギイオン注入を行
なうことによって、ＲＯＭデータを書込んでいる様子を
示す断面図（Ｉ），（ＩＩ）である。

【図１１６】従来のＮＯＲ型マスクＲＯＭにおいて、ゲ
ート電極を貫通するように高エネルギでイオン注入を行
なうことによって、ＲＯＭデータの書込みを行なってい
る様子を示す断面図である。

【符号の説明】

１，２０，４０，１００，１３０ｐ型半導体基板２，１０２耐酸化膜３，１０３，１３３素子分離酸化膜６，２６，４６，１０６，１３６ゲート絶縁膜７，７ａ，７ｂ，７ｃ，２７，２７ａ，２７ｂ，４７，
４７ａ，１０７，１３７ゲート電極８，２８，４８，１０８，１３８低濃度不純物領域９，２９，４９，１０９，１３９ＣＶＤ膜１０，３０，５０，１１０，１４０スペーサ１１，３１，５１，１１１，１４１高濃度不純物領域１２，３２，５２，１１２，１４２層間絶縁膜１３，３３，５３，１１３，１４３コンタクトホール１４，３４，５４，１１４，１４４配線層１５，３５，５５，１１５保護膜１６，１７，３８，３９，５６，５７，１０４，１３
４，１１６，１４６レジストパターン３６ｎ型不純物層６０パンチスルー注入層６０ａｐ型不純物領域６１不純物導入層６１ａｐ型不純物層６３，１３２チャネルカット注入層１０１，１３１応力緩衝膜１０５デプレッション注入層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭57−109190（ＪＰ，Ａ) 特開平１−165162（ＪＰ，Ａ) 特開平２−209767（ＪＰ，Ａ) 特開平２−273967（ＪＰ，Ａ) 特開平４−78167（ＪＰ，Ａ) 特開昭62−250595（ＪＰ，Ａ) 特開平１−102956（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8246 H01L 27/112

Claims

(57)【特許請求の範囲】

【請求項１】直列に接続された相対的にしきい値電圧
の低い第１のトランジスタと相対的にしきい値電圧の高
い第２のトランジスタとを含むマスクＲＯＭ半導体装置
であって、主表面を有する第１導電型の半導体基板と、前記第１および第２のトランジスタのチャネル領域を形
成するように前記半導体基板の主表面に間隔をあけて形
成された第２導電型の第１不純物領域、共有不純物領域
および第２不純物領域と、前記第１および前記共有不純物領域の間に位置する第１
チャネル領域上に絶縁膜を介して形成された第１ゲート
電極と、前記第２および前記共有不純物領域の間に位置する第２
チャネル領域上に絶縁膜を介して形成された第２ゲート
電極と、前記第１チャネル領域に形成され、前記第１不純物領域
および前記共有不純物領域に接する第２導電型の第１チ
ャネル不純物領域と、前記第２チャネル領域に形成され、前記第２不純物領域
に隣接し前記第２のトランジスタのしきい値電圧の大き
さを制御するための第１導電型の第１チャネルカット不
純物領域と、前記第２チャネル領域に形成され、前記共有不純物領域
に隣接し、前記第２のトランジスタのしきい値電圧の大
きさを制御するための第１導電型の第２チャネルカット
不純物領域と、前記第２チャネル領域に形成され、前記第１および第２
チャネルカット不純物領域の間に位置し、前記第２のト
ランジスタのしきい値電圧の大きさを制御するための第
２導電型の第２チャネル不純物領域と、を備えたマスクＲＯＭ半導体装置。
【請求項２】相対的にしきい値電圧の低い第１のトラ
ンジスタと相対的にしきい値電圧の高い第２のトランジ
スタとを含むマスクＲＯＭ半導体装置であって、主表面を有する第１導電型の半導体基板と、前記第１および第２のトランジスタのチャネル領域を規
定するように前記半導体基板の主表面に形成された第２
導電型の第１低濃度不純物領域、共有低濃度不純物領域
および第２低濃度不純物領域と、前記第１低濃度不純物領域と前記共有低濃度不純物領域
の間に位置するチャネル領域上に絶縁膜を介して形成さ
れた第１ゲート電極と、前記第２低濃度不純物領域と前記共有低濃度不純物領域
の間に位置するチャネル領域上に絶縁膜を介して形成さ
れた第２ゲート電極と、前記第１低濃度不純物領域の端部よりも前記第１ゲート
電極から離れた位置に端部を有し、前記第１ゲート電極
から遠ざかる方向に延びる第１高濃度不純物領域と、前記共有低濃度不純物領域の端部よりも前記第１および
第２ゲート電極から離れた位置に端部を有し、前記第１
および第２ゲート電極から遠ざかる方向に延びる共有高
濃度不純物領域と、前記第２低濃度不純物領域の端部よりも前記第２ゲート
電極から離れた位置に端部を有し、前記第２ゲート電極
から遠ざかる方向に延びる第２高濃度不純物領域と、前記共有低濃度不純物領域の前記第１ゲート電極側に位
置する端部を除いて前記共有低濃度不純物領域および前
記共有高濃度不純物領域に重なり、前記第２ゲート電極
下のチャネル領域にまで延びるように前記半導体基板の
主表面に形成された、前記第２のトランジスタのしきい
値電圧の大きさを制御するための第１導電型の第１の制
御用不純物領域と、前記第２低濃度不純物領域および前記第２高濃度不純物
領域に重なり、前記第２ゲート電極下におけるチャネル
領域に端部を有し前記第２のトランジスタのしきい値電
圧の大きさを制御するための第１導電型の第２の制御用
不純物領域と、前記第１ゲート電極側壁に形成されたサイドウォール絶
縁膜と、前記サイドウォール絶縁膜、前記第１ゲート電極上面、
前記第２ゲート電極の側面および上面を覆うように形成
された層間絶縁膜と、を備えたマスクＲＯＭ半導体装置。
【請求項３】直列に接続された相対的にしきい値電圧
の低い第１のトランジスタと相対的にしきい値電圧の高
い第２のトランジスタとを含むマスクＲＯＭ半導体装置
の製造方法であって、第１導電型の半導体基板の主表面上であって、前記第１
のトランジスタおよび第２のトランジスタ形成領域に第
２導電型の不純物層を形成する工程と、前記第１導電型の半導体基板の主表面にゲート絶縁膜を
介して前記第１および第２のトランジスタの第１および
第２ゲート電極を形成する工程と、前記半導体基板の主表面に、前記第１および第２のトラ
ンジスタのチャネル領域を規定するようにソースおよび
ドレイン領域となる第２導電型の第１不純物領域、共有
不純物領域および第２不純物領域を形成する工程と、前記第１ゲート電極側面にサイドウォール絶縁膜を形成
する工程と、前記第１ゲート電極、前記第２ゲート電極および前記サ
イドウォール絶縁膜をマスクとして前記第２不純物領域
および前記共有不純物領域に、前記第２のトランジスタ
のしきい値電圧の大きさを制御するための第１導電型の
不純物をイオン注入する工程と、を備えたマスクＲＯＭ半導体装置の製造方法。
【請求項４】相対的にしきい値電圧の低い第１のトラ
ンジスタと相対的にしきい値電圧の高い第２のトランジ
スタとを含むマスクＲＯＭ半導体装置の製造方法であっ
て、第１導電型の半導体基板の主表面上であって、前記第１
および第２のトランジスタ形成領域に第２導電型の不純
物層を形成する工程と、前記第１導電型の半導体基板の主表面にゲート絶縁膜を
介して前記第１および第２のトランジスタの第１および
第２ゲート電極を形成する工程と、前記半導体基板の主表面に、前記第１および第２のトラ
ンジスタのソースおよびドレイン領域となる第２導電型
の第１不純物領域、共有不純物領域および第２不純物領
域を形成する工程と、前記第１ゲート電極を覆い前記第２ゲート電極を露出す
るようにレジストパターンを形成する工程と、前記レジストパターンおよび前記第２ゲート電極をマス
クとして、前記第２不純物領域および前記共有不純物領
域に、前記第２のトランジスタのしきい値電圧の大きさ
を制御するための第１導電型の不純物をイオン注入する
工程と、を備えたマスクＲＯＭ半導体装置の製造方法。