JP3669070B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ(Metal Insulator Semiconductor) 型半導体装置及びその製造方法に係わり、特にメモリのワード線等、薄いゲート絶縁膜を介して半導体基板と絶縁されたままエッチング加工されるのゲート引出配線層について、その帯電防止技術に関する。
【０００２】
【従来の技術】
ＭＯＳ(Metal Oxide Semiconductor) ＬＳＩにおいては、近年の高速化・高集積化の流れのなかで、ＭＯＳトランジスタの単位チャネル面積あたりの電流駆動能力を上げる必要があり、その手段の一つとして、ゲート酸化膜の薄膜化が進んでいる。
【０００３】
一方、微細素子形成のための製造プロセスでは、加工精度向上や低温化が必須である。このため、成膜，エッチング加工，レジスト除去などといった各工程で、プラズマを用いた各種装置（例えば、ＣＶＤ(Cemical Vapor Deposition)装置，スパッタ装置，ドライエッチング装置，アッシング装置など）が多用されている。
したがって、ゲート電極層、及びその上に層間絶縁層を介して積層されたゲート引出配線層が、その加工時に、また更に上層側の層間絶縁層の成膜やコンタクトホール形成時に、プラズマ中で帯電することとなる。
【０００４】
一般のＭＯＳ ＬＳＩにおいて、ゲート電極層やゲート引出配線層は、その成膜時に何らかのかたちで半導体基板に形成された不純物拡散領域（代表的なものでは、例えばＭＯＳトランジスタのソース／ドレイン領域）に接続されることも多い。
【０００５】
【発明が解決しようとする課題】
これに対し、従来のＭＩＳ型半導体装置において、例えばＭＯＳメモリアレイの各ワード線といった特定の配線では、半導体基板と絶縁されたまま成膜され加工される場合がある。
図５は、この従来のＭＩＳ型半導体装置の一例として、フラッシュＥＥＰＲＯＭ（Flash Electrically Erasable and Programmable ROM）のワード線のメモリアレイからの引出部を示す要部断面図である。
【０００６】
図中、符号８は半導体基板、１０はメモリアレイ用のｐウェル、１２は周辺回路用のｐウェル、１４は周辺回路用のｎウェル、１６は素子分離用の絶縁膜、１８はゲート絶縁膜、２０はフローティングゲート、２２は中間絶縁膜、２４はコントロールゲート、２６は第１層間絶縁層、２６ａ，２６ｃはコンタクト孔、ＷＬ01はワード線、３０は第２層間絶縁層、３０ａ，３０ｂはコンタクト孔、４０は周辺回路側の上部配線層、ＭＢＬ0,ＭＢＬ1 はビット線を示す。
【０００７】
図示のように、従来のフラッシュＥＥＰＯＭでは、複数のメモリトランジスタを、ポリシリコン膜等で構成された共通な一本のゲート電極層（例えば、コントロールゲート２４）で相互接続させている。したがって、そのゲート電極層の配線抵抗を下げる必要があることから、いわゆる裏打ちとして、ゲート電極層上に層間絶縁層を介して第１アルミニウム層（１ＡＬ）等で構成されたゲート引出配線層（ワード線ＷＬ01）を配線させ、これをコンタクト孔２６ａ等を介してゲート電極層に適宜接続させながら、その配線抵抗の低減が図られている。
【０００８】
この場合、ゲート引出配線層としてのワード線ＷＬ01は、その後では更に上層側の第２アルミニウム層（２ＡＬ）等で構成される上部配線層４０を介して半導体基板８に接続されるものの、このワード線ＷＬ01の加工時には、半導体基板８に対し絶縁された状態である。
したがって、ゲート絶縁膜１８が薄膜化するのに伴い、上記したゲート電極層２０，２４やゲート引出配線層（ワード線ＷＬ01）の加工時の帯電により、薄いゲート絶縁膜１８に電界が集中し、その絶縁特性が劣下し、ひどい場合では絶縁破壊を起こすといったことが大きな問題となってきた。
【０００９】
とくに、ゲート引出配線層（ワード線ＷＬ01）の加工時では、その膜厚が比較的に厚いためプラズマに曝されている時間が長く、また面積も広く、更にＲＩＥ法といったイオンを高速で配線層表面に衝突させる加工法が常用されていることから帯電量も多い。
しかも、更なるゲート酸化膜１８の薄膜化により、その絶縁耐圧が低下傾向にあり、このためゲート引出配線層の加工時における有効な帯電防止法が強く望まれていた。
【００１０】
本発明は、このような実情に鑑みてなされ、帯電量が多いゲート引出配線層の加工時において、ゲート絶縁膜が絶縁破壊されることを効果的に防止できる構造の半導体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の半導体装置では、ゲート引出配線層を、これと絶縁させる必要がない他のウェル（第２のウェル）に予め形成された放電用ｐｎ接合を介して基板と接続させ、その加工時に発生する電荷を、この放電用ｐｎ接合を介して基板側に逃がすことができる構造とした。
【００１２】
すなわち、本発明の半導体装置は、半導体基板に形成されている第１および第２のウェルと、前記第１のウェル上にゲート絶縁膜を介して形成され、前記第１のウェルに対し絶縁されているゲート電極層と、前記ゲート電極層上に層間絶縁層を介して配線され、当該層間絶縁層に形成されている第１の金属プラグを介して前記ゲート電極層に電気的に結合し、金属からなるゲート引出配線層と、を有し、前記第２のウェル内に放電用ｐｎ接合が形成され、前記放電用ｐｎ接合上の前記層間絶縁層に第２の金属プラグが形成され、前記放電用ｐｎ接合および前記第２の金属プラグを介して、前記ゲート引出配線層が前記第２のウェルに電気的に接続されていることを特徴とする。これにより、ゲート引出配線層の加工時の帯電が有効に防止され、ゲート酸化膜に電界が集中して絶縁特性が劣下し、あるいは絶縁破壊を起こすことがない。
【００１３】
放電用ｐｎ接合は、第２のウェル内の素子分離領域内に設けると、特に放電用ｐｎ接合のためのスペースが不要であり、高集積化を阻害することがない。
また、放電用ｐｎ接合の一方側の不純物拡散領域を、第２のコンタクト孔周囲の基板表面側に形成された比較的に高濃度な第１の不純物拡散領域と、第１の不純物拡散領域の周囲から基板深さ方向にかけて形成された比較的に低濃度な第２の不純物拡散領域とから構成させるとよい。このように放電用ｐｎ接合を構成すると、ゲート電極層のバイアス印加時に放電用ｐｎ接合の空乏層が余り延びず、その耐圧が低下し難いことから好ましい。
さらに高耐圧化のためには、周囲の素子分離用の絶縁膜の直下に形成されたチャネルストップ用の不純物拡散領域と放電用ｐｎ接合との間に所定間隔をおいたオフセット構造にするとよい。
【００１４】
第１のウェルが半導体記憶装置のメモリアレイ用ウェルである場合、放電用ｐｎ接合を設ける第２のウェルとしては、メモリアレイの周辺回路用ウェルが好適である。
【００１５】
本発明の半導体装置の製造方法は、半導体基板表面側に、第１のウェル及び第２のウェルを形成し、第１のウェル上に、ゲート絶縁膜を介して第１のウェルと絶縁させてゲート電極層を形成し、ゲート電極層上に層間絶縁層を成膜し、この層間絶縁層に第１のコンタクト孔を形成した後、当該第１のコンタクト孔を介して前記ゲート電極層に電気的に接続させながらゲート引出配線層を形成する半導体装置の製造方法であって、前記ゲート引出配線層の形成に先立って、前記第２のウェル表面側に放電用ｐｎ接合を形成した後、放電用ｐｎ接合上の前記層間絶縁層に第２のコンタクト孔を形成し、前記第２のコンタクト孔に金属プラグを形成し、続くゲート引出配線層の成膜の際に、金属からなる当該ゲート引出配線層を、放電用ｐｎ接合および前記金属プラグを介して第２のウェルに電気的に接続させることを特徴とする。
【００１６】
放電用ｐｎ接合が素子分離領域内に形成される場合、その好ましい形成法としては、素子分離用の絶縁膜に周囲を囲まれた半導体基板の表面側部分に、当該素子分離用の絶縁膜をマスクとして、まず、比較的に低濃度な第２の不純物拡散領域を形成し、その後、前記第２のコンタクト孔を形成した後に、当該第２のコンタクト孔を介して、第２の不純物拡散領域内の基板表面側に比較的に高濃度な第１の不純物拡散領域を形成するとよい。
この形成法によれば、放電用ｐｎ接合のためにフォトマスクを用意する必要がなく、素子分離用の絶縁膜及び第２のコンタクト孔に対し、放電用ｐｎ接合を自己整合的に形成でき、絶縁耐圧等の特性を均一化できる。
【００１７】
【発明の実施の形態】
本発明は、例えばＳＲＡＭ，ＤＲＡＭ，各種ＲＯＭ，論理ＬＳＩなど殆どのＭＯＳ型半導体装置に適用され得る。ｐＭＯＳかｎＭＯＳかを問わず、またＣＭＯＳにも適用される。
以下、本発明の半導体装置及びその製造方法を、フラッシュＥＥＰＲＯＭに適用した場合を例として、図面を参照しながら詳細に説明する。
【００１８】
図１は、ＤＩＮＯＲ(DIvided bit line NOR)型のフラッシュＥＥＰＲＯＭのメモリアレイを中心とした概略構成図である。
このフラッシュＥＥＰＲＯＭは、ビット線が主ビット線と副ビット線とに階層化され内部が選択ゲートにより分割された、いわゆるＤＩＮＯＲ型のメモリアレイ２と、ローデコーダ４と、カラムデコーダ６とを有している。
【００１９】
図１において、符号ＳＴは選択トランジスタ、ＳＧ0,ＳＧ1,…は選択ゲート線、ＷＬ00〜ＷＬ31はワード線、ＭＢＬ0,ＭＢＬ1,…は主ビット線、ＳＢＬは副ビット線、ＳＬはソース線を示す。
このメモリアレイ２では、図示のように、各メモリセルを構成するメモリトランジスタが複数個（ここでは、３２個）接続された副ビット線ＳＢＬを、それぞれ選択トランジスタＳＴを介して主ビット線ＭＢＬに並列に接続させている。また、３２個のメモリトランジスタを１ブロックとして、メモリトランジスタを１本の主ビット線ＭＢＬの左右にブッロク単位で配置させ、左右一対のメモリトランジスタごとにワード線ＷＬ00〜ＷＬ31を接続させている。
【００２０】
そして、主ビット線ＭＢＬの配線方向に、左右２ブッロクのメモリトランジスタが繰り返し配置されている。
また、同様にしてメモリトランジスタが接続された主ビット線ＭＢＬを、行方向に繰り返し配置し、メモリアレイ全体が構成されいてる。
【００２１】
一方、ローデコーダ４内では、主ビット線ＭＢＬの配線方向に接続された各ブロック間で、ワード線ＷＬ00〜ＷＬ31ごとの相互接続がなされている。
【００２２】
このように構成されたメモリアレイ２では、ワード線ＷＬ00〜ＷＬ31と選択ゲート線ＳＧ0,ＳＧ1,…との組み合わせで、ローデコーダ４により単一のワード線を選択することができる。そして、主ビット線ＭＢＬが選択されながら、特定メモリセルにデータが書き込まれ、或いは記憶データが読み出される。
【００２３】
図２は、図１のII−II線で示すワード線の配線方向に沿った概略断面図である。
図中、符号８は、単結晶シリコン等の半導体基板を示し、この半導体基板８の表面側には、メモリアレイ用のｐウェル１０と、周辺回路（ここでは、ローデコーダ４）用のｐウェル１２とが形成されている。また、周辺回路用のｐウェル１２表面側には、ｎウェル１４が形成されている。この図示例は、メモリトランジスタがｎチャネル型、周辺回路側のトランジスタがｐチャネル型である場合である。ウェル構造は、図示のものに限定されず、導電型を全て逆にしてもよいし、メモリアレイ側と周辺回路側とのトランジスタのチャネル型が同じ場合では、ｎウエル１４を省略することも可能である。
メモリアレイ用のｐウェル１０および周辺回路用のｎウェル１４表面は、素子分離用の絶縁膜（例えば、ＬＯＣＯＳ１６）が選択的に形成され、これにより半導体基板８の表面が、ＬＯＣＯＳ１６等による素子分離領域と、トランジスタ等が形成される能動領域とに区分されている。
【００２４】
メモリアレイ用のｐウェル１０において、ＬＯＣＯＳ１６が形成されていない各能動領域には、それぞれフローティングゲート構造のメモリトランジスタが多数、配置されている。
すなわち、ＬＯＣＯＳ１６に挟まれたｐウェル１０表面には、ゲート絶縁膜１８を介してフローティングゲート２０が複数個、分離形成されている。各フローティングゲート２０は、例えばポリシリコン膜と高融点金属膜とを積層させてなる第１ポリサイド層（１ＰＣ）から構成されている。
また、各フローティングゲート２０表面は、例えば酸化シリコン膜，ＯＮＯ(Oxide Nitride Oxide) 膜などから構成される中間絶縁膜２２で覆われており、その上に、各トランジスタ間を相互接続する共通な１本のコントロールゲート２４が形成されている。このコントロールゲート２４は、上記１ＰＣと同様な材質の第２ポリサイド層（２ＰＣ）から構成され、図２に示すように、メモリアレイ２内を行方向に細長く配線されている。
【００２５】
このように構成されたメモリトランジスタ上には、第１層間絶縁層２６を介して、ワード線ＷＬ01が配線されている。
このワード線ＷＬ01は、下層側のゲート電極層（フローティングゲート２０およびコントロールゲート２４）の裏打ちとして、例えば第１アルミニウム層（１ＡＬ）から構成されている。
すなわち、図１にも示すように、コントロールゲート２４に沿ってワード線ＷＬ01が配線され、両者は第１層間絶縁層２６に開口された第１のコンタクト孔２６ａを介して接続されている。このコンタクト孔２６ａは、第１アルミニウム・コンタクト（１ＡＣ）と称し、ここでは、タングステン（Ｗ）等からなる金属プラグが埋め込まれている。また、本発明では、ワード線ＷＬ01をゲート引出配線層と称している。
【００２６】
本発明では、このゲート引出配線層（ワード線ＷＬ01）が、周辺回路用のｎウェル１４と電気的に接続されている。図１において更に詳しくいうと、周辺回路用のｎウェル１４内では、能動領域以外に、ＬＯＣＯＳ１６が形成されていない部分が素子分離領域内に島状に形成されている。そして、その周囲をＬＯＣＯＳ１６に囲まれたｎウェル１４の表面側には、ｐ型の不純物拡散領域２８が設けられ、これによりｐｎ接合（本発明では、放電用ｐｎ接合という）が形成されている。また、放電用ｐｎ接合上方にワード線ＷＬ01が延設され、両者が第１層間絶縁層２６に開口された第２のコンタクト孔２６ｂを介して接続されている。第２のコンタクト孔２６ｂも、１ＡＣと同様にタングステン（Ｗ）等からなる金属プラグが埋め込まれている。
【００２７】
本発明では、放電用ｐｎ接合およびその周辺構造に種々の変形が考えられる。たとえば、図３に示すように、不純物拡散領域２８を、第２のコンタクト孔２６ｂの下端周囲に形成された第１の不純物拡散領域２８ａと、第１の不純物拡散領域２８ａ周囲から基板奥側に一回り大きく形成された第２の不純物拡散領域２８ｂとから構成させるとよい。このように放電用ｐｎ接合を構成すると、ゲート電極層（例えば、コントロールゲート２４）のバイアス印加時に放電用ｐｎ接合の空乏層が余り延びず、その耐圧を高くできるといった利点がある。
【００２８】
さらに高耐圧化のためには、図４に示すように、ＬＯＣＯＳ１６直下に導入されているチャネルストップ用の不純物拡散領域１６ａと放電用ｐｎ接合との距離を、ある程度離したオフセット構造にするとよい。
【００２９】
このように周辺回路用のｎウェル１４と電気的に接続されたワード線ＷＬ01上には、図２に示すように、第２層間絶縁層３０を介して、メモリアレイ２側に主ビット線ＭＢＬ0,ＭＢＬ1,…が、周辺回路側に上部配線層４０が各々形成されている。これら主ビット線ＭＢＬ0,ＭＢＬ1,…や上部配線層４０は、例えば第２アルミニウム層（２ＡＬ）で構成されている。
【００３０】
前記ゲート引出配線層（ワード線ＷＬ01）は、周辺回路側に設けられている上部配線層４０を介して、周辺回路用のｎウェル１４と電気的に接続されている。すなわち、ワード線ＷＬ01は、第２層間絶縁層３０のコンタクト孔３０ａ，上部配線層４０，他のコンタクト孔３０ｂ，下部配線層４２，第１層間絶縁層２６のコンタクト孔２６ｃを経て、周辺回路用のｎウェル１４に形成されたＭＯＳトランジスタ４４の一方側の不純物拡散領域４４ａ（ソース領域又はドレイン領域）に接続されている。
【００３１】
主ビット線ＭＢＬ0,ＭＢＬ1,…や上部配線層４０上は、特に図示しないが、保護膜で覆われ、この保護膜の電極パッド箇所が開口されている。
【００３２】
つぎに、本発明の半導体装置の製造方法について、上記した構成のフラッシュＥＥＰＲＯＭを例として説明する。
まず、シリコンウェーハ等の半導体基板８を準備し、その表面側で、メモリアレイ２と周辺回路（例えば、ローデコーダ４）とに、ｐウェル１０，１２を、例えばイオン注入法により形成する。また、同様な方法で、周辺回路側のｐウェル１２の表面側には、ｎウェル１４を形成する。
【００３３】
つぎに、ＬＯＣＯＳ１６の選択的な形成を常法に従って行う。ＬＯＣＯＳ１６を形成するためには、たとえば、パッド用酸化膜と窒化シリコンなどで構成される酸化阻止膜とをこの順で積層し、酸化阻止膜について所定のパターンニングを施した後、チャネルストッパ用のイオン注入，ＬＯＣＯＳ用の熱酸化を行う。これにより、ＬＯＣＯＳ１６と、その下にチャネルストップ用の不純物拡散領域１６ａとが形成される。
酸化阻止膜を除去後、熱酸化を施すと、ＬＯＣＯＳ１６に挟まれたウェル表面に、ゲート絶縁膜１８が成膜される。
【００３４】
つぎに、メモリアレイ２側にメモリトランジスタを形成する。
具体的には、第１ポリサイド層（１ＰＣ）を成膜し、これを導電化した後にエッチング加工してフローティングゲート２０を形成する。フローティングゲート２０上に、例えばＯＮＯ膜等の中間絶縁膜２２を成膜後、第２ポリサイド層（２ＰＣ）を成膜し、その導電化後に、２ＰＣおよび中間絶縁膜２２をエッチング加工してコントロールゲート２４を形成する。
このメモリトランジスタと同時に、周辺回路側のＭＯＳトランジスタ４４のゲート電極が形成される。
【００３５】
メモリトランジスタおよび周辺回路側のＭＯＳトランジスタ４４について、そのゲート電極をマスクとして、不純物拡散領域（ソース／ドレイン領域）を形成する。これにより、図２では、ＭＯＳトランジスタ４４の不純物拡散領域４４ａが形成される。なお、メモリトランジスタに関しては、特に図示していないが、不純物拡散領域が図２の手前及び奥側に形成される。
【００３６】
つぎに、全面に第１層間絶縁層２６を成膜し、これにコンタクト孔２６ａ，２６ｂ，２６ｃを開口する。
本発明では、第２のコンタクト孔２６ｂの下端に接する半導体基板８の表面側に、放電用ｐｎ接合の一方の不純物拡散領域２８を形成するが、これは、上記した不純物拡散領域（４４ａ等）と同時に、或いは第１層間絶縁層２６の成膜前にイオン注入法等で形成してもよく、また、このコンタクト孔２６ｂ開口後に、コンタクト孔２６ｂを介して熱拡散法等により形成することもできる。
【００３７】
また、図３，４のように、不純物拡散領域２８を濃度を変えて２つの不純物拡散領域２８ａ，２８ｂで構成させる場合にあっては、ＬＯＣＯＳ１６で覆われいていないｎウェル１４表面のほぼ全面に第２の不純物領域２８ｂを、例えばソース／ドレイン領域のＬＤＤ(Lightly Doped Drain) 領域と同時にイオン注入法等により形成しておき、このコンタクト孔２６ｂ開口後に、第１の不純物拡散領域２８ａを、コンタクト孔２６ｂを介して熱拡散法等により形成することもできる。
【００３８】
第１層間絶縁層２６に開口したコンタクト孔２６ａ，２６ｂ，２６ｃに、Ｗ等の金属を埋め込んで、プラグを形成する。この金属プラグを介して、下層側のコントロールゲート２４，不純物拡散領域２８，４４ａに適宜接続しながら、ゲート引出配線層（ワード線ＷＬ01）や下部配線層４２等を、通常のフォトリソグラフィ加工技術を用いて形成する。そして、第２層間絶縁層３０を成膜し、コンタクト孔３０ａ，３０ｂ等を開口し、これに金属プラグを埋め込んだ後、主ビット線ＭＢＬ0,ＭＢＬ1,…や上部配線層４０を、通常のフォトリソグラフィ加工技術を用いて形成する。その後は、所定の保護膜を成膜し、そのパッド窓開け工程等を経て、本フラッシュＥＥＰＲＯＭが完成する。
【００３９】
最後に、このフラッシュＥＥＰＲＯＭにおける、本発明の作用及び効果について説明する。
前記ゲート引出配線層（ワード線ＷＬ01）のエッチング加工においては、切り立った断面が得られ微細加工ができる等の理由から、通常、反応性ＲＩＥ（Reactive Ion Etching）等の異方性ドライエッチングが用いられる。従って、エッチング中はプラズマに常時さらされており、また、特にＲＩＥではイオンを金属膜に高速で衝突させるため、ゲート引出配線層がチャージを受け取り帯電しやすい。
本発明では、図２に示すように、上記した放電用ｐｎ接合が設けられ、それがエッチング加工時に、加工対象である第１アルミニウム層（１ＡＬ）等の金属膜と接続されているため、この放電用ｐｎ接合を介して金属膜が受け取ったチャージが基板側に放電される。
【００４０】
本発明は、上記実施形態に限定されず、種々の変形が可能である。
たとえば、上記ｐｎ接合の向き、配置場所に限定はない。すなわち、上記説明では、ＲＩＥ等のドライエッチングにおいては、通常、ゲート引出配線層（ワード線ＷＬ01）となる金属膜は正に帯電され易いことから、基板表面側にｐ型の不純物拡散領域２８を設け、正電荷が基板側に逃げやすい構成の放電用ｐｎ接合を例示した。しかし、金属膜が負に帯電されやすい場合等にあっては、放電用ｐｎ接合の向きを上記説明とは逆にしてもよい。
この場合、例えば、前記不純物拡散領域２８の導電型をｎ型とし、これをｐウェル１２の表面に形成することができる。
また、上記説明では放電用ｐｎ接合を素子分離領域内に設けることとしたが、これに限らず、例えばＭＯＳトランジスタ４４等との電気的な干渉がなければ、能動領域に放電用ｐｎ接合を形成してもよい。
【００４１】
また、コントロールゲート２４のバイアス条件との関係で、放電用ｐｎ接合の存在によりメモリトランジスタの正常動作が妨げられるような場合にあっては、逆耐圧を低めに設定した放電用ｐｎ接合を上記説明とは逆方向に設け、ｐｎ接合の逆方向から放電を行なってもよい。さらに、放電用ｐｎ接合を、互いに逆向きとなる２つのｐｎ接合から構成させても構わない。
【００４２】
【発明の効果】
以上説明してきたように、本発明に係る半導体装置及びその製造方法によれば、帯電量が多いゲート引出配線層の加工時において、ゲート絶縁膜が絶縁破壊されることを効果的に防止できる構造の半導体装置及びその製造方法を提供することができる。
これより、ゲート絶縁膜を薄膜化してＭＩＳトランジスタの駆動能力向上が図れる。従って、本発明は、ＭＩＳ型半導体装置の一層の高集積化・高速化に寄与する。
【図面の簡単な説明】
【図１】本発明の実施形態に係わるフラッシュＥＥＰＲＯＭについて、メモリアレイを中心とした構成および使用配線層を概略的に示す図である。
【図２】図１に示すII−II線に沿ったフラッシュＥＥＰＲＯＭの概略断面図である。
【図３】本発明の要部である放電用ｐｎ接合の他の構成例として、その周囲を拡大して示す要部断面図である。
【図４】図３の変形例を示す同要部断面図である。
【図５】従来のフラッシュＥＥＰＲＯＭの概略断面図である。
【符号の説明】
２…メモリアレイ、４…ローデコーダ、６…カラムデコーダ、８…半導体基板、１０…メモリアレイ用のｐウェル（第１のウェル）、１２…周辺回路用のｐウェル（第２のウェル）、１４…周辺回路用のｎウェル（第２のウェル）、１６…ＬＯＣＯＳ（素子分離用の絶縁膜）、１６ａ…チャネルストップ用の不純物拡散領域、１８…ゲート絶縁膜、２０…フローティングゲート、２２…中間絶縁膜、２４…コントロールゲート、２６…第１層間絶縁層（層間絶縁層）、２６ａ，２６ｂ，２６ｃ…第１層間絶縁層のコンタクト孔（２６ａ…第１のコンタクト孔，２６ｂ…第２のコンタクト孔）、２８…放電用ｐｎ接合の一方の不純物拡散領域、２８ａ…第１の不純物拡散領域、２８ｂ…第２の不純物拡散領域、３０…第２層間絶縁層、３０ａ，３０ｂ…第２層間絶縁層のコンタクト孔、４０…上部配線層、４２…下部配線層、４４…周辺回路用のＭＯＳトランジスタ、４４ａ…周辺回路用ＭＯＳトランジスタの一方の不純物拡散領域、１ＡＬ…第１アルミニュウム、２ＡＬ…第２アルミニュウム、１ＰＣ…第１ポリサイド、２ＰＣ…第２ポリサイド、３ＰＣ…第３ポリサイド、１ＡＣ…第１アルミニュウム・コンタクト、２ＡＣ…第２アルミニュウム・コンタクト、３ＢＣ…第３ポリサイドの不純物拡散領域へのコンタクト、ＭＢＬ0 等…主ビット線、ＳＢＬ…副ビット線、ＳＧ0 等…選択ゲート線、ＳＬ…ソース線、ＳＴ…選択トランジスタ、ＷＬ01等…ワード線。
【発明の属する技術分野】
本発明は、ＭＩＳ(Metal Insulator Semiconductor) 型半導体装置及びその製造方法に係わり、特にメモリのワード線等、薄いゲート絶縁膜を介して半導体基板と絶縁されたままエッチング加工されるのゲート引出配線層について、その帯電防止技術に関する。
【０００２】
【従来の技術】
ＭＯＳ(Metal Oxide Semiconductor) ＬＳＩにおいては、近年の高速化・高集積化の流れのなかで、ＭＯＳトランジスタの単位チャネル面積あたりの電流駆動能力を上げる必要があり、その手段の一つとして、ゲート酸化膜の薄膜化が進んでいる。
【０００３】
一方、微細素子形成のための製造プロセスでは、加工精度向上や低温化が必須である。このため、成膜，エッチング加工，レジスト除去などといった各工程で、プラズマを用いた各種装置（例えば、ＣＶＤ(Cemical Vapor Deposition)装置，スパッタ装置，ドライエッチング装置，アッシング装置など）が多用されている。
したがって、ゲート電極層、及びその上に層間絶縁層を介して積層されたゲート引出配線層が、その加工時に、また更に上層側の層間絶縁層の成膜やコンタクトホール形成時に、プラズマ中で帯電することとなる。
【０００４】
一般のＭＯＳ ＬＳＩにおいて、ゲート電極層やゲート引出配線層は、その成膜時に何らかのかたちで半導体基板に形成された不純物拡散領域（代表的なものでは、例えばＭＯＳトランジスタのソース／ドレイン領域）に接続されることも多い。
【０００５】
【発明が解決しようとする課題】
これに対し、従来のＭＩＳ型半導体装置において、例えばＭＯＳメモリアレイの各ワード線といった特定の配線では、半導体基板と絶縁されたまま成膜され加工される場合がある。
図５は、この従来のＭＩＳ型半導体装置の一例として、フラッシュＥＥＰＲＯＭ（Flash Electrically Erasable and Programmable ROM）のワード線のメモリアレイからの引出部を示す要部断面図である。
【０００６】
図中、符号８は半導体基板、１０はメモリアレイ用のｐウェル、１２は周辺回路用のｐウェル、１４は周辺回路用のｎウェル、１６は素子分離用の絶縁膜、１８はゲート絶縁膜、２０はフローティングゲート、２２は中間絶縁膜、２４はコントロールゲート、２６は第１層間絶縁層、２６ａ，２６ｃはコンタクト孔、ＷＬ01はワード線、３０は第２層間絶縁層、３０ａ，３０ｂはコンタクト孔、４０は周辺回路側の上部配線層、ＭＢＬ0,ＭＢＬ1 はビット線を示す。
【０００７】
図示のように、従来のフラッシュＥＥＰＯＭでは、複数のメモリトランジスタを、ポリシリコン膜等で構成された共通な一本のゲート電極層（例えば、コントロールゲート２４）で相互接続させている。したがって、そのゲート電極層の配線抵抗を下げる必要があることから、いわゆる裏打ちとして、ゲート電極層上に層間絶縁層を介して第１アルミニウム層（１ＡＬ）等で構成されたゲート引出配線層（ワード線ＷＬ01）を配線させ、これをコンタクト孔２６ａ等を介してゲート電極層に適宜接続させながら、その配線抵抗の低減が図られている。
【０００８】
この場合、ゲート引出配線層としてのワード線ＷＬ01は、その後では更に上層側の第２アルミニウム層（２ＡＬ）等で構成される上部配線層４０を介して半導体基板８に接続されるものの、このワード線ＷＬ01の加工時には、半導体基板８に対し絶縁された状態である。
したがって、ゲート絶縁膜１８が薄膜化するのに伴い、上記したゲート電極層２０，２４やゲート引出配線層（ワード線ＷＬ01）の加工時の帯電により、薄いゲート絶縁膜１８に電界が集中し、その絶縁特性が劣下し、ひどい場合では絶縁破壊を起こすといったことが大きな問題となってきた。
【０００９】
とくに、ゲート引出配線層（ワード線ＷＬ01）の加工時では、その膜厚が比較的に厚いためプラズマに曝されている時間が長く、また面積も広く、更にＲＩＥ法といったイオンを高速で配線層表面に衝突させる加工法が常用されていることから帯電量も多い。
しかも、更なるゲート酸化膜１８の薄膜化により、その絶縁耐圧が低下傾向にあり、このためゲート引出配線層の加工時における有効な帯電防止法が強く望まれていた。
【００１０】
本発明は、このような実情に鑑みてなされ、帯電量が多いゲート引出配線層の加工時において、ゲート絶縁膜が絶縁破壊されることを効果的に防止できる構造の半導体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の半導体装置では、ゲート引出配線層を、これと絶縁させる必要がない他のウェル（第２のウェル）に予め形成された放電用ｐｎ接合を介して基板と接続させ、その加工時に発生する電荷を、この放電用ｐｎ接合を介して基板側に逃がすことができる構造とした。
【００１２】
すなわち、本発明の半導体装置は、半導体基板に形成されている第１および第２のウェルと、前記第１のウェル上にゲート絶縁膜を介して形成され、前記第１のウェルに対し絶縁されているゲート電極層と、前記ゲート電極層上に層間絶縁層を介して配線され、当該層間絶縁層に形成されている第１の金属プラグを介して前記ゲート電極層に電気的に結合し、金属からなるゲート引出配線層と、を有し、前記第２のウェル内に放電用ｐｎ接合が形成され、前記放電用ｐｎ接合上の前記層間絶縁層に第２の金属プラグが形成され、前記放電用ｐｎ接合および前記第２の金属プラグを介して、前記ゲート引出配線層が前記第２のウェルに電気的に接続されていることを特徴とする。これにより、ゲート引出配線層の加工時の帯電が有効に防止され、ゲート酸化膜に電界が集中して絶縁特性が劣下し、あるいは絶縁破壊を起こすことがない。
【００１３】
放電用ｐｎ接合は、第２のウェル内の素子分離領域内に設けると、特に放電用ｐｎ接合のためのスペースが不要であり、高集積化を阻害することがない。
また、放電用ｐｎ接合の一方側の不純物拡散領域を、第２のコンタクト孔周囲の基板表面側に形成された比較的に高濃度な第１の不純物拡散領域と、第１の不純物拡散領域の周囲から基板深さ方向にかけて形成された比較的に低濃度な第２の不純物拡散領域とから構成させるとよい。このように放電用ｐｎ接合を構成すると、ゲート電極層のバイアス印加時に放電用ｐｎ接合の空乏層が余り延びず、その耐圧が低下し難いことから好ましい。
さらに高耐圧化のためには、周囲の素子分離用の絶縁膜の直下に形成されたチャネルストップ用の不純物拡散領域と放電用ｐｎ接合との間に所定間隔をおいたオフセット構造にするとよい。
【００１４】
第１のウェルが半導体記憶装置のメモリアレイ用ウェルである場合、放電用ｐｎ接合を設ける第２のウェルとしては、メモリアレイの周辺回路用ウェルが好適である。
【００１５】
本発明の半導体装置の製造方法は、半導体基板表面側に、第１のウェル及び第２のウェルを形成し、第１のウェル上に、ゲート絶縁膜を介して第１のウェルと絶縁させてゲート電極層を形成し、ゲート電極層上に層間絶縁層を成膜し、この層間絶縁層に第１のコンタクト孔を形成した後、当該第１のコンタクト孔を介して前記ゲート電極層に電気的に接続させながらゲート引出配線層を形成する半導体装置の製造方法であって、前記ゲート引出配線層の形成に先立って、前記第２のウェル表面側に放電用ｐｎ接合を形成した後、放電用ｐｎ接合上の前記層間絶縁層に第２のコンタクト孔を形成し、前記第２のコンタクト孔に金属プラグを形成し、続くゲート引出配線層の成膜の際に、金属からなる当該ゲート引出配線層を、放電用ｐｎ接合および前記金属プラグを介して第２のウェルに電気的に接続させることを特徴とする。
【００１６】
放電用ｐｎ接合が素子分離領域内に形成される場合、その好ましい形成法としては、素子分離用の絶縁膜に周囲を囲まれた半導体基板の表面側部分に、当該素子分離用の絶縁膜をマスクとして、まず、比較的に低濃度な第２の不純物拡散領域を形成し、その後、前記第２のコンタクト孔を形成した後に、当該第２のコンタクト孔を介して、第２の不純物拡散領域内の基板表面側に比較的に高濃度な第１の不純物拡散領域を形成するとよい。
この形成法によれば、放電用ｐｎ接合のためにフォトマスクを用意する必要がなく、素子分離用の絶縁膜及び第２のコンタクト孔に対し、放電用ｐｎ接合を自己整合的に形成でき、絶縁耐圧等の特性を均一化できる。
【００１７】
【発明の実施の形態】
本発明は、例えばＳＲＡＭ，ＤＲＡＭ，各種ＲＯＭ，論理ＬＳＩなど殆どのＭＯＳ型半導体装置に適用され得る。ｐＭＯＳかｎＭＯＳかを問わず、またＣＭＯＳにも適用される。
以下、本発明の半導体装置及びその製造方法を、フラッシュＥＥＰＲＯＭに適用した場合を例として、図面を参照しながら詳細に説明する。
【００１８】
図１は、ＤＩＮＯＲ(DIvided bit line NOR)型のフラッシュＥＥＰＲＯＭのメモリアレイを中心とした概略構成図である。
このフラッシュＥＥＰＲＯＭは、ビット線が主ビット線と副ビット線とに階層化され内部が選択ゲートにより分割された、いわゆるＤＩＮＯＲ型のメモリアレイ２と、ローデコーダ４と、カラムデコーダ６とを有している。
【００１９】
図１において、符号ＳＴは選択トランジスタ、ＳＧ0,ＳＧ1,…は選択ゲート線、ＷＬ00〜ＷＬ31はワード線、ＭＢＬ0,ＭＢＬ1,…は主ビット線、ＳＢＬは副ビット線、ＳＬはソース線を示す。
このメモリアレイ２では、図示のように、各メモリセルを構成するメモリトランジスタが複数個（ここでは、３２個）接続された副ビット線ＳＢＬを、それぞれ選択トランジスタＳＴを介して主ビット線ＭＢＬに並列に接続させている。また、３２個のメモリトランジスタを１ブロックとして、メモリトランジスタを１本の主ビット線ＭＢＬの左右にブッロク単位で配置させ、左右一対のメモリトランジスタごとにワード線ＷＬ00〜ＷＬ31を接続させている。
【００２０】
そして、主ビット線ＭＢＬの配線方向に、左右２ブッロクのメモリトランジスタが繰り返し配置されている。
また、同様にしてメモリトランジスタが接続された主ビット線ＭＢＬを、行方向に繰り返し配置し、メモリアレイ全体が構成されいてる。
【００２１】
一方、ローデコーダ４内では、主ビット線ＭＢＬの配線方向に接続された各ブロック間で、ワード線ＷＬ00〜ＷＬ31ごとの相互接続がなされている。
【００２２】
このように構成されたメモリアレイ２では、ワード線ＷＬ00〜ＷＬ31と選択ゲート線ＳＧ0,ＳＧ1,…との組み合わせで、ローデコーダ４により単一のワード線を選択することができる。そして、主ビット線ＭＢＬが選択されながら、特定メモリセルにデータが書き込まれ、或いは記憶データが読み出される。
【００２３】
図２は、図１のII−II線で示すワード線の配線方向に沿った概略断面図である。
図中、符号８は、単結晶シリコン等の半導体基板を示し、この半導体基板８の表面側には、メモリアレイ用のｐウェル１０と、周辺回路（ここでは、ローデコーダ４）用のｐウェル１２とが形成されている。また、周辺回路用のｐウェル１２表面側には、ｎウェル１４が形成されている。この図示例は、メモリトランジスタがｎチャネル型、周辺回路側のトランジスタがｐチャネル型である場合である。ウェル構造は、図示のものに限定されず、導電型を全て逆にしてもよいし、メモリアレイ側と周辺回路側とのトランジスタのチャネル型が同じ場合では、ｎウエル１４を省略することも可能である。
メモリアレイ用のｐウェル１０および周辺回路用のｎウェル１４表面は、素子分離用の絶縁膜（例えば、ＬＯＣＯＳ１６）が選択的に形成され、これにより半導体基板８の表面が、ＬＯＣＯＳ１６等による素子分離領域と、トランジスタ等が形成される能動領域とに区分されている。
【００２４】
メモリアレイ用のｐウェル１０において、ＬＯＣＯＳ１６が形成されていない各能動領域には、それぞれフローティングゲート構造のメモリトランジスタが多数、配置されている。
すなわち、ＬＯＣＯＳ１６に挟まれたｐウェル１０表面には、ゲート絶縁膜１８を介してフローティングゲート２０が複数個、分離形成されている。各フローティングゲート２０は、例えばポリシリコン膜と高融点金属膜とを積層させてなる第１ポリサイド層（１ＰＣ）から構成されている。
また、各フローティングゲート２０表面は、例えば酸化シリコン膜，ＯＮＯ(Oxide Nitride Oxide) 膜などから構成される中間絶縁膜２２で覆われており、その上に、各トランジスタ間を相互接続する共通な１本のコントロールゲート２４が形成されている。このコントロールゲート２４は、上記１ＰＣと同様な材質の第２ポリサイド層（２ＰＣ）から構成され、図２に示すように、メモリアレイ２内を行方向に細長く配線されている。
【００２５】
このように構成されたメモリトランジスタ上には、第１層間絶縁層２６を介して、ワード線ＷＬ01が配線されている。
このワード線ＷＬ01は、下層側のゲート電極層（フローティングゲート２０およびコントロールゲート２４）の裏打ちとして、例えば第１アルミニウム層（１ＡＬ）から構成されている。
すなわち、図１にも示すように、コントロールゲート２４に沿ってワード線ＷＬ01が配線され、両者は第１層間絶縁層２６に開口された第１のコンタクト孔２６ａを介して接続されている。このコンタクト孔２６ａは、第１アルミニウム・コンタクト（１ＡＣ）と称し、ここでは、タングステン（Ｗ）等からなる金属プラグが埋め込まれている。また、本発明では、ワード線ＷＬ01をゲート引出配線層と称している。
【００２６】
本発明では、このゲート引出配線層（ワード線ＷＬ01）が、周辺回路用のｎウェル１４と電気的に接続されている。図１において更に詳しくいうと、周辺回路用のｎウェル１４内では、能動領域以外に、ＬＯＣＯＳ１６が形成されていない部分が素子分離領域内に島状に形成されている。そして、その周囲をＬＯＣＯＳ１６に囲まれたｎウェル１４の表面側には、ｐ型の不純物拡散領域２８が設けられ、これによりｐｎ接合（本発明では、放電用ｐｎ接合という）が形成されている。また、放電用ｐｎ接合上方にワード線ＷＬ01が延設され、両者が第１層間絶縁層２６に開口された第２のコンタクト孔２６ｂを介して接続されている。第２のコンタクト孔２６ｂも、１ＡＣと同様にタングステン（Ｗ）等からなる金属プラグが埋め込まれている。
【００２７】
本発明では、放電用ｐｎ接合およびその周辺構造に種々の変形が考えられる。たとえば、図３に示すように、不純物拡散領域２８を、第２のコンタクト孔２６ｂの下端周囲に形成された第１の不純物拡散領域２８ａと、第１の不純物拡散領域２８ａ周囲から基板奥側に一回り大きく形成された第２の不純物拡散領域２８ｂとから構成させるとよい。このように放電用ｐｎ接合を構成すると、ゲート電極層（例えば、コントロールゲート２４）のバイアス印加時に放電用ｐｎ接合の空乏層が余り延びず、その耐圧を高くできるといった利点がある。
【００２８】
さらに高耐圧化のためには、図４に示すように、ＬＯＣＯＳ１６直下に導入されているチャネルストップ用の不純物拡散領域１６ａと放電用ｐｎ接合との距離を、ある程度離したオフセット構造にするとよい。
【００２９】
このように周辺回路用のｎウェル１４と電気的に接続されたワード線ＷＬ01上には、図２に示すように、第２層間絶縁層３０を介して、メモリアレイ２側に主ビット線ＭＢＬ0,ＭＢＬ1,…が、周辺回路側に上部配線層４０が各々形成されている。これら主ビット線ＭＢＬ0,ＭＢＬ1,…や上部配線層４０は、例えば第２アルミニウム層（２ＡＬ）で構成されている。
【００３０】
前記ゲート引出配線層（ワード線ＷＬ01）は、周辺回路側に設けられている上部配線層４０を介して、周辺回路用のｎウェル１４と電気的に接続されている。すなわち、ワード線ＷＬ01は、第２層間絶縁層３０のコンタクト孔３０ａ，上部配線層４０，他のコンタクト孔３０ｂ，下部配線層４２，第１層間絶縁層２６のコンタクト孔２６ｃを経て、周辺回路用のｎウェル１４に形成されたＭＯＳトランジスタ４４の一方側の不純物拡散領域４４ａ（ソース領域又はドレイン領域）に接続されている。
【００３１】
主ビット線ＭＢＬ0,ＭＢＬ1,…や上部配線層４０上は、特に図示しないが、保護膜で覆われ、この保護膜の電極パッド箇所が開口されている。
【００３２】
つぎに、本発明の半導体装置の製造方法について、上記した構成のフラッシュＥＥＰＲＯＭを例として説明する。
まず、シリコンウェーハ等の半導体基板８を準備し、その表面側で、メモリアレイ２と周辺回路（例えば、ローデコーダ４）とに、ｐウェル１０，１２を、例えばイオン注入法により形成する。また、同様な方法で、周辺回路側のｐウェル１２の表面側には、ｎウェル１４を形成する。
【００３３】
つぎに、ＬＯＣＯＳ１６の選択的な形成を常法に従って行う。ＬＯＣＯＳ１６を形成するためには、たとえば、パッド用酸化膜と窒化シリコンなどで構成される酸化阻止膜とをこの順で積層し、酸化阻止膜について所定のパターンニングを施した後、チャネルストッパ用のイオン注入，ＬＯＣＯＳ用の熱酸化を行う。これにより、ＬＯＣＯＳ１６と、その下にチャネルストップ用の不純物拡散領域１６ａとが形成される。
酸化阻止膜を除去後、熱酸化を施すと、ＬＯＣＯＳ１６に挟まれたウェル表面に、ゲート絶縁膜１８が成膜される。
【００３４】
つぎに、メモリアレイ２側にメモリトランジスタを形成する。
具体的には、第１ポリサイド層（１ＰＣ）を成膜し、これを導電化した後にエッチング加工してフローティングゲート２０を形成する。フローティングゲート２０上に、例えばＯＮＯ膜等の中間絶縁膜２２を成膜後、第２ポリサイド層（２ＰＣ）を成膜し、その導電化後に、２ＰＣおよび中間絶縁膜２２をエッチング加工してコントロールゲート２４を形成する。
このメモリトランジスタと同時に、周辺回路側のＭＯＳトランジスタ４４のゲート電極が形成される。
【００３５】
メモリトランジスタおよび周辺回路側のＭＯＳトランジスタ４４について、そのゲート電極をマスクとして、不純物拡散領域（ソース／ドレイン領域）を形成する。これにより、図２では、ＭＯＳトランジスタ４４の不純物拡散領域４４ａが形成される。なお、メモリトランジスタに関しては、特に図示していないが、不純物拡散領域が図２の手前及び奥側に形成される。
【００３６】
つぎに、全面に第１層間絶縁層２６を成膜し、これにコンタクト孔２６ａ，２６ｂ，２６ｃを開口する。
本発明では、第２のコンタクト孔２６ｂの下端に接する半導体基板８の表面側に、放電用ｐｎ接合の一方の不純物拡散領域２８を形成するが、これは、上記した不純物拡散領域（４４ａ等）と同時に、或いは第１層間絶縁層２６の成膜前にイオン注入法等で形成してもよく、また、このコンタクト孔２６ｂ開口後に、コンタクト孔２６ｂを介して熱拡散法等により形成することもできる。
【００３７】
また、図３，４のように、不純物拡散領域２８を濃度を変えて２つの不純物拡散領域２８ａ，２８ｂで構成させる場合にあっては、ＬＯＣＯＳ１６で覆われいていないｎウェル１４表面のほぼ全面に第２の不純物領域２８ｂを、例えばソース／ドレイン領域のＬＤＤ(Lightly Doped Drain) 領域と同時にイオン注入法等により形成しておき、このコンタクト孔２６ｂ開口後に、第１の不純物拡散領域２８ａを、コンタクト孔２６ｂを介して熱拡散法等により形成することもできる。
【００３８】
第１層間絶縁層２６に開口したコンタクト孔２６ａ，２６ｂ，２６ｃに、Ｗ等の金属を埋め込んで、プラグを形成する。この金属プラグを介して、下層側のコントロールゲート２４，不純物拡散領域２８，４４ａに適宜接続しながら、ゲート引出配線層（ワード線ＷＬ01）や下部配線層４２等を、通常のフォトリソグラフィ加工技術を用いて形成する。そして、第２層間絶縁層３０を成膜し、コンタクト孔３０ａ，３０ｂ等を開口し、これに金属プラグを埋め込んだ後、主ビット線ＭＢＬ0,ＭＢＬ1,…や上部配線層４０を、通常のフォトリソグラフィ加工技術を用いて形成する。その後は、所定の保護膜を成膜し、そのパッド窓開け工程等を経て、本フラッシュＥＥＰＲＯＭが完成する。
【００３９】
最後に、このフラッシュＥＥＰＲＯＭにおける、本発明の作用及び効果について説明する。
前記ゲート引出配線層（ワード線ＷＬ01）のエッチング加工においては、切り立った断面が得られ微細加工ができる等の理由から、通常、反応性ＲＩＥ（Reactive Ion Etching）等の異方性ドライエッチングが用いられる。従って、エッチング中はプラズマに常時さらされており、また、特にＲＩＥではイオンを金属膜に高速で衝突させるため、ゲート引出配線層がチャージを受け取り帯電しやすい。
本発明では、図２に示すように、上記した放電用ｐｎ接合が設けられ、それがエッチング加工時に、加工対象である第１アルミニウム層（１ＡＬ）等の金属膜と接続されているため、この放電用ｐｎ接合を介して金属膜が受け取ったチャージが基板側に放電される。
【００４０】
本発明は、上記実施形態に限定されず、種々の変形が可能である。
たとえば、上記ｐｎ接合の向き、配置場所に限定はない。すなわち、上記説明では、ＲＩＥ等のドライエッチングにおいては、通常、ゲート引出配線層（ワード線ＷＬ01）となる金属膜は正に帯電され易いことから、基板表面側にｐ型の不純物拡散領域２８を設け、正電荷が基板側に逃げやすい構成の放電用ｐｎ接合を例示した。しかし、金属膜が負に帯電されやすい場合等にあっては、放電用ｐｎ接合の向きを上記説明とは逆にしてもよい。
この場合、例えば、前記不純物拡散領域２８の導電型をｎ型とし、これをｐウェル１２の表面に形成することができる。
また、上記説明では放電用ｐｎ接合を素子分離領域内に設けることとしたが、これに限らず、例えばＭＯＳトランジスタ４４等との電気的な干渉がなければ、能動領域に放電用ｐｎ接合を形成してもよい。
【００４１】
また、コントロールゲート２４のバイアス条件との関係で、放電用ｐｎ接合の存在によりメモリトランジスタの正常動作が妨げられるような場合にあっては、逆耐圧を低めに設定した放電用ｐｎ接合を上記説明とは逆方向に設け、ｐｎ接合の逆方向から放電を行なってもよい。さらに、放電用ｐｎ接合を、互いに逆向きとなる２つのｐｎ接合から構成させても構わない。
【００４２】
【発明の効果】
以上説明してきたように、本発明に係る半導体装置及びその製造方法によれば、帯電量が多いゲート引出配線層の加工時において、ゲート絶縁膜が絶縁破壊されることを効果的に防止できる構造の半導体装置及びその製造方法を提供することができる。
これより、ゲート絶縁膜を薄膜化してＭＩＳトランジスタの駆動能力向上が図れる。従って、本発明は、ＭＩＳ型半導体装置の一層の高集積化・高速化に寄与する。
【図面の簡単な説明】
【図１】本発明の実施形態に係わるフラッシュＥＥＰＲＯＭについて、メモリアレイを中心とした構成および使用配線層を概略的に示す図である。
【図２】図１に示すII−II線に沿ったフラッシュＥＥＰＲＯＭの概略断面図である。
【図３】本発明の要部である放電用ｐｎ接合の他の構成例として、その周囲を拡大して示す要部断面図である。
【図４】図３の変形例を示す同要部断面図である。
【図５】従来のフラッシュＥＥＰＲＯＭの概略断面図である。
【符号の説明】
２…メモリアレイ、４…ローデコーダ、６…カラムデコーダ、８…半導体基板、１０…メモリアレイ用のｐウェル（第１のウェル）、１２…周辺回路用のｐウェル（第２のウェル）、１４…周辺回路用のｎウェル（第２のウェル）、１６…ＬＯＣＯＳ（素子分離用の絶縁膜）、１６ａ…チャネルストップ用の不純物拡散領域、１８…ゲート絶縁膜、２０…フローティングゲート、２２…中間絶縁膜、２４…コントロールゲート、２６…第１層間絶縁層（層間絶縁層）、２６ａ，２６ｂ，２６ｃ…第１層間絶縁層のコンタクト孔（２６ａ…第１のコンタクト孔，２６ｂ…第２のコンタクト孔）、２８…放電用ｐｎ接合の一方の不純物拡散領域、２８ａ…第１の不純物拡散領域、２８ｂ…第２の不純物拡散領域、３０…第２層間絶縁層、３０ａ，３０ｂ…第２層間絶縁層のコンタクト孔、４０…上部配線層、４２…下部配線層、４４…周辺回路用のＭＯＳトランジスタ、４４ａ…周辺回路用ＭＯＳトランジスタの一方の不純物拡散領域、１ＡＬ…第１アルミニュウム、２ＡＬ…第２アルミニュウム、１ＰＣ…第１ポリサイド、２ＰＣ…第２ポリサイド、３ＰＣ…第３ポリサイド、１ＡＣ…第１アルミニュウム・コンタクト、２ＡＣ…第２アルミニュウム・コンタクト、３ＢＣ…第３ポリサイドの不純物拡散領域へのコンタクト、ＭＢＬ0 等…主ビット線、ＳＢＬ…副ビット線、ＳＧ0 等…選択ゲート線、ＳＬ…ソース線、ＳＴ…選択トランジスタ、ＷＬ01等…ワード線。
Claims (9)
- 半導体基板に形成されている第１および第２のウェルと、
前記第１のウェル上にゲート絶縁膜を介して形成され、前記第１のウェルに対し絶縁されているゲート電極層と、
前記ゲート電極層上に層間絶縁層を介して配線され、当該層間絶縁層に形成されている第１の金属プラグを介して前記ゲート電極層に電気的に結合し、金属からなるゲート引出配線層と、を有し、
前記第２のウェル内に放電用ｐｎ接合が形成され、
前記放電用ｐｎ接合上の前記層間絶縁層に第２の金属プラグが形成され、
前記放電用ｐｎ接合および前記第２の金属プラグを介して、前記ゲート引出配線層が前記第２のウェルに電気的に接続されている
半導体装置。 - 前記放電用ｐｎ接合の一方の不純物拡散領域は、
前記第２のコンタクト孔周囲の基板表面側に形成された高濃度な第１の不純物拡散領域と、
第１の不純物拡散領域の周囲から基板深さ方向にかけて形成された低濃度な第２の不純物拡散領域と、から構成されている
請求項１に記載の半導体装置。 - 前記放電用ｐｎ接合は、前記第２のウェルの素子分離領域内で、周囲を素子分離用の絶縁膜に囲まれて形成されている
請求項１に記載の半導体装置。 - 前記放電用ｐｎ接合の一方の不純物拡散領域は、
前記素子分離用の絶縁膜に周囲を囲まれた半導体基板部分の表面側中央付近で、前記第２のコンタクト孔周囲に形成された高濃度な第１の不純物拡散領域と、第１の不純物拡散領域の周囲から基板深さ方向にかけて形成された低濃度な第２の不純物拡散領域と、から構成されている
請求項３に記載の半導体装置。 - 前記素子分離用の絶縁膜の直下には、チャネルストップ用の不純物拡散領域が、前記ｐｎ接合と所定間隔をおいて形成されている
請求項４に記載の半導体装置。 - 前記第１のウェルは、半導体記憶装置のメモリアレイ用ウェルであり、
前記第２のウェルは、メモリアレイの周辺回路用ウェルである
請求項１に記載の半導体装置。 - 半導体基板表面側に、第１のウェル及び第２のウェルを形成し、
第１のウェル上に、ゲート絶縁膜を介して第１のウェルと絶縁させてゲート電極層を形成し、
ゲート電極層上に層間絶縁層を成膜し、この層間絶縁層に第１のコンタクト孔を形成した後、当該第１のコンタクト孔を介して前記ゲート電極層に電気的に接続させながらゲート引出配線層を形成する半導体装置の製造方法であって、
前記ゲート引出配線層の形成に先立って、前記第２のウェル表面側に放電用ｐｎ接合を形成した後、
放電用ｐｎ接合上の前記層間絶縁層に第２のコンタクト孔を形成し、
前記第２のコンタクト孔に金属プラグを形成し、
続くゲート引出配線層の成膜の際に、金属からなる当該ゲート引出配線層を、放電用ｐｎ接合および前記金属プラグを介して第２のウェルに電気的に接続させる
半導体装置の製造方法。 - 前記ｐｎ接合の形成に際しては、
素子分離用の絶縁膜に周囲を囲まれた半導体基板部分に、当該素子分離用の絶縁膜をマスクとして、まず、低濃度な第２の不純物拡散領域を形成し、
その後、前記第２のコンタクト孔を形成した後に、当該第２のコンタクト孔を介して、第２の不純物拡散領域内の基板表面側に高濃度な第１の不純物拡散領域を形成する
請求項７に記載の半導体装置の製造方法。 - 前記第１のウェルは、半導体記憶装置のメモリアレイ用ウェルであり、
前記第２のウェルは、メモリアレイの周辺回路用ウェルである
請求項７に記載の半導体装置の製造方法。
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