JPH1079494A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート引出配線層の加工時において、帯電し
た電荷を基板側に放電しゲート酸化膜が絶縁破壊される
ことを効果的に防止する。 【解決手段】 第１のウェル１０上にゲート絶縁膜１８
を介して形成され絶縁されたゲート電極層２４と、これ
に第１のコンタクト孔２６ａを介して接続され、上層側
の他の配線層４０を介して第２のウェル１４に接続され
るゲート引出配線層ＷＬ01とを有する。第２のウェル１
４表面側には、放電用ｐｎ接合が形成され、これと第２
のコンタクト孔２６ｂとを介してゲート引出配線層ＷＬ
01が第２のウェル１４（又は１２）に電気的に接続され
ている。放電用ｐｎ接合は、省スペース化のためには素
子分離領域内に設けるとよく、また濃度を変えた２つの
不純物拡散領域２８ａ，２８ｂから構成させると高耐圧
が得られ易い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳ(Metal Ins
ulator Semiconductor) 型半導体装置及びその製造方法
に係わり、特にメモリのワード線等、薄いゲート絶縁膜
を介して半導体基板と絶縁されたままエッチング加工さ
れるのゲート引出配線層について、その帯電防止技術に
関する。

【０００２】

【従来の技術】ＭＯＳ(Metal Oxide Semiconductor) Ｌ
ＳＩにおいては、近年の高速化・高集積化の流れのなか
で、ＭＯＳトランジスタの単位チャネル面積あたりの電
流駆動能力を上げる必要があり、その手段の一つとし
て、ゲート酸化膜の薄膜化が進んでいる。

【０００３】一方、微細素子形成のための製造プロセス
では、加工精度向上や低温化が必須である。このため、
成膜，エッチング加工，レジスト除去などといった各工
程で、プラズマを用いた各種装置（例えば、ＣＶＤ(Cem
ical Vapor Deposition)装置，スパッタ装置，ドライエ
ッチング装置，アッシング装置など）が多用されてい
る。したがって、ゲート電極層、及びその上に層間絶縁
層を介して積層されたゲート引出配線層が、その加工時
に、また更に上層側の層間絶縁層の成膜やコンタクトホ
ール形成時に、プラズマ中で帯電することとなる。

【０００４】一般のＭＯＳ ＬＳＩにおいて、ゲート電
極層やゲート引出配線層は、その成膜時に何らかのかた
ちで半導体基板に形成された不純物拡散領域（代表的な
ものでは、例えばＭＯＳトランジスタのソース／ドレイ
ン領域）に接続されることも多い。

【０００５】

【発明が解決しようとする課題】これに対し、従来のＭ
ＩＳ型半導体装置において、例えばＭＯＳメモリアレイ
の各ワード線といった特定の配線では、半導体基板と絶
縁されたまま成膜され加工される場合がある。図５は、
この従来のＭＩＳ型半導体装置の一例として、フラッシ
ュＥＥＰＲＯＭ（Flash Electrically Erasable and Pr
ogrammable ROM）のワード線のメモリアレイからの引出
部を示す要部断面図である。

【０００６】図中、符号８は半導体基板、１０はメモリ
アレイ用のｐウェル、１２は周辺回路用のｐウェル、１
４は周辺回路用のｎウェル、１６は素子分離用の絶縁
膜、１８はゲート絶縁膜、２０はフローティングゲー
ト、２２は中間絶縁膜、２４はコントロールゲート、２
６は第１層間絶縁層、２６ａ，２６ｃはコンタクト孔、
ＷＬ01はワード線、３０は第２層間絶縁層、３０ａ，３
０ｂはコンタクト孔、４０は周辺回路側の上部配線層、
ＭＢＬ0,ＭＢＬ1 はビット線を示す。

【０００７】図示のように、従来のフラッシュＥＥＰＯ
Ｍでは、複数のメモリトランジスタを、ポリシリコン膜
等で構成された共通な一本のゲート電極層（例えば、フ
ローティングゲート２４）で相互接続させている。した
がって、そのゲート電極層の配線抵抗を下げる必要があ
ることから、いわゆる裏打ちとして、ゲート電極層上に
層間絶縁層を介して第１アルミニウム層（１ＡＬ）等で
構成されたゲート引出配線層（ワード線ＷＬ01）を配線
させ、これをコンタクト孔２６ａ等を介してゲート電極
層に適宜接続させながら、その配線抵抗の低減が図られ
ている。

【０００８】この場合、ゲート引出配線層としてのワー
ド線ＷＬ01は、その後では更に上層側の第２アルミニウ
ム層（２ＡＬ）等で構成される上部配線層４０を介して
半導体基板８に接続されるものの、このワード線ＷＬ01
の加工時には、半導体基板８に対し絶縁された状態であ
る。したがって、ゲート絶縁膜１８が薄膜化するのに伴
い、上記したゲート電極層２０，２４やゲート引出配線
層（ワード線ＷＬ01）の加工時の帯電により、薄いゲー
ト絶縁膜１８に電界が集中し、その絶縁特性が劣下し、
ひどい場合では絶縁破壊を起こすといったことが大きな
問題となってきた。

【０００９】とくに、ゲート引出配線層（ワード線ＷＬ
01）の加工時では、その膜厚が比較的に厚いためプラズ
マに曝されている時間が長く、また面積も広く、更にＲ
ＩＥ法といったイオンを高速で配線層表面に衝突させる
加工法が常用されていることから帯電量も多い。しか
も、更なるゲート酸化膜１８の薄膜化により、その絶縁
耐圧が低下傾向にあり、このためゲート引出配線層の加
工時における有効な帯電防止法が強く望まれていた。

【００１０】本発明は、このような実情に鑑みてなさ
れ、帯電量が多いゲート引出配線層の加工時において、
ゲート絶縁膜が絶縁破壊されることを効果的に防止でき
る構造の半導体装置及びその製造方法を提供することを
目的とする。

【００１１】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体装置では、ゲート引出配線層を、これと絶縁させる必
要がない他のウェル（第２のウェル）に予め形成された
放電用ｐｎ接合を介して基板と接続させ、その加工時に
発生する電荷を、この放電用ｐｎ接合を介して基板側に
逃がすことができる構造とした。

【００１２】すなわち、本発明の半導体装置は、半導体
基板表面側に形成された第１のウェル上にゲート絶縁膜
を介して形成され、第１のウェルに対し絶縁されたゲー
ト電極層と、ゲート電極層上に層間絶縁層を介して配線
され、当該層間絶縁層に形成された第１のコンタクト孔
を介して下層側のゲート電極層に電気的に接続され、上
層側の他の配線層を介して第２のウェルに電気的に接続
されたゲート引出配線層と、を有する半導体装置であっ
て、前記第２のウェル表面側には、放電用ｐｎ接合が形
成され、放電用ｐｎ接合上の前記層間絶縁層には、第２
のコンタクト孔が形成され、当該放電用ｐｎ接合および
第２のコンタクト孔を介して、前記ゲート引出配線層が
第２のウェルに電気的に接続されていることを特徴とす
る。これにより、ゲート引出配線層の加工時の帯電が有
効に防止され、ゲート酸化膜に電界が集中して絶縁特性
が劣下したり、絶縁破壊を起こすことがない。

【００１３】放電用ｐｎ接合は、第２のウェル内の素子
分離領域内に設けると、特に放電用ｐｎ接合のためのス
ペースが不要であり、高集積化を阻害することがない。
また、放電用ｐｎ接合の一方側の不純物拡散領域を、第
２のコンタクト孔周囲の基板表面側に形成された比較的
に高濃度な第１の不純物拡散領域と、第１の不純物拡散
領域の周囲から基板深さ方向にかけて形成された比較的
に低濃度な第２の不純物拡散領域とから構成させるとよ
い。このように放電用ｐｎ接合を構成すると、ゲート電
極層のバイアス印加時に放電用ｐｎ接合の空乏層が余り
延びず、その耐圧が低下し難いことから好ましい。さら
に高耐圧化のためには、周囲の素子分離用の絶縁膜の直
下に形成されたチャネルストップ用の不純物拡散領域と
放電用ｐｎ接合との間に所定間隔をおいたオフセット構
造にするとよい。

【００１４】第１のウェルが半導体記憶装置のメモリア
レイ用ウェルである場合、放電用ｐｎ接合を設ける第２
のウェルとしては、メモリアレイの周辺回路用ウェルが
好適である。

【００１５】本発明の半導体装置の製造方法は、半導体
基板表面側に、第１のウェル及び第２のウェルを形成
し、第１のウェル上に、ゲート絶縁膜を介して第１のウ
ェルと絶縁させてゲート電極層を形成し、ゲート電極層
上に層間絶縁層を成膜し、この層間絶縁層に第１のコン
タクト孔を形成した後、当該第１のコンタクト孔を介し
て下層側のゲート電極層に電気的に接続させながらゲー
ト引出配線層を形成し、その後、ゲート引出配線層を、
上層側の他の配線層を介して前記第２のウェルに電気的
に接続させる半導体装置の製造方法であって、前記ゲー
ト引出配線層の形成に先立って、前記第２のウェル表面
側に放電用ｐｎ接合を形成した後、放電用ｐｎ接合上の
前記層間絶縁層に第２のコンタクト孔を形成し、続くゲ
ート引出配線層の成膜の際に、当該ゲート引出配線層
を、放電用ｐｎ接合および第２のコンタクト孔を介して
第２のウェルに電気的に接続させることを特徴とする。

【００１６】放電用ｐｎ接合が素子分離領域内に形成さ
れる場合、その好ましい形成法としては、素子分離用の
絶縁膜に周囲を囲まれた半導体基板の表面側部分に、当
該素子分離用の絶縁膜をマスクとして、まず、比較的に
低濃度な第２の不純物拡散領域を形成し、その後、前記
第２のコンタクト孔を形成した後に、当該第２のコンタ
クト孔を介して、第２の不純物拡散領域内の基板表面側
に比較的に高濃度な第１の不純物拡散領域を形成すると
よい。この形成法によれば、放電用ｐｎ接合のためにフ
ォトマスクを用意する必要がなく、素子分離用の絶縁膜
及び第２のコンタクト孔に対し、放電用ｐｎ接合を自己
整合的に形成でき、絶縁耐圧等の特性を均一化できる。

【００１７】

【発明の実施の形態】本発明は、例えばＳＲＡＭ，ＤＲ
ＡＭ，各種ＲＯＭ，論理ＬＳＩなど殆どのＭＯＳ型半導
体装置に適用され得る。ｐＭＯＳかｎＭＯＳかを問わ
ず、またＣＭＯＳにも適用される。以下、本発明の半導
体装置及びその製造方法を、フラッシュＥＥＰＲＯＭに
適用した場合を例として、図面を参照しながら詳細に説
明する。

【００１８】図１は、ＤＩＮＯＲ(DIvided bit line NO
R)型のフラッシュＥＥＰＲＯＭのメモリアレイを中心と
した概略構成図である。このフラッシュＥＥＰＲＯＭ
は、ビット線が主ビット線と副ビット線とに階層化され
内部が選択ゲートにより分割された、いわゆるＤＩＮＯ
Ｒ型のメモリアレイ２と、ローデコーダ４と、カラムデ
コーダ６とを有している。

【００１９】図１において、符号ＳＴは選択トランジス
タ、ＳＧ0,ＳＧ1,…は選択ゲート線、ＷＬ00〜ＷＬ31は
ワード線、ＭＢＬ0,ＭＢＬ1,…は主ビット線、ＳＢＬは
副ビット線、ＳＬはソース線を示す。このメモリアレイ
２では、図示のように、各メモリセルを構成するメモリ
トランジスタが複数個（ここでは、３２個）接続された
副ビット線ＳＢＬを、それぞれ選択トランジスタＳＴを
介して主ビット線ＭＢＬに並列に接続させている。ま
た、３２個のメモリトランジスタを１ブロックとして、
メモリトランジスタを１本の主ビット線ＭＢＬの左右に
ブッロク単位で配置させ、左右一対のメモリトランジス
タごとにワード線ＷＬ00〜ＷＬ31を接続させている。

【００２０】そして、主ビット線ＭＢＬの配線方向に、
左右２ブッロクのメモリトランジスタが繰り返し配置さ
れている。また、同様にしてメモリトランジスタが接続
された主ビット線ＭＢＬを、行方向に繰り返し配置し、
メモリアレイ全体が構成されいてる。

【００２１】一方、ローデコーダ４内では、主ビット線
ＭＢＬの配線方向に接続された各ブロック間で、ワード
線ＷＬ00〜ＷＬ31ごとの相互接続がなされている。

【００２２】このように構成されたメモリアレイ２で
は、ワード線ＷＬ00〜ＷＬ31と選択ゲート線ＳＧ0,ＳＧ
1,…との組み合わせで、ローデコーダ４により単一のワ
ード線を選択することができる。そして、主ビット線Ｍ
ＢＬが選択されながら、特定メモリセルにデータが書き
込まれ、或いは記憶データが読み出される。

【００２３】図２は、図１のII−II線で示すワード線の
配線方向に沿った概略断面図である。図中、符号８は、
単結晶シリコン等の半導体基板を示し、この半導体基板
８の表面側には、メモリアレイ用のｐウェル１０と、周
辺回路（ここでは、ローデコーダ４）用のｐウェル１２
とが形成されている。また、周辺回路用のｐウェル１２
表面側には、ｎウェル１４が形成されている。この図示
例は、メモリトランジスタがｎチャネル型、周辺回路側
のトランジスタがｐチャネル型である場合である。ウェ
ル構造は、図示のものに限定されず、導電型を全て逆に
してもよいし、メモリアレイ側と周辺回路側とのトラン
ジスタのチャネル型が同じ場合では、ｎウエル１４を省
略することも可能である。メモリアレイ用のｐウェル１
０および周辺回路用のｎウェル１４表面は、素子分離用
の絶縁膜（例えば、ＬＯＣＯＳ１６）が選択的に形成さ
れ、これにより半導体基板８の表面が、ＬＯＣＯＳ１６
等による素子分離領域と、トランジスタ等が形成される
能動領域とに区分されている。

【００２４】メモリアレイ用のｐウェル１０において、
ＬＯＣＯＳ１６が形成されていない各能動領域には、そ
れぞれフローティングゲート構造のメモリトランジスタ
が多数、配置されている。すなわち、ＬＯＣＯＳ１６に
挟まれたｐウェル１０表面には、ゲート絶縁膜１８を介
してフローティングゲート２０が複数個、分離形成され
ている。各フローティングゲート２０は、例えばポリシ
リコン膜と高融点金属膜とを積層させてなる第１ポリサ
イド層（１ＰＣ）から構成されている。また、各フロー
ティングゲート２０表面は、例えば酸化シリコン膜，Ｏ
ＮＯ(Oxide Nitride Oxide) 膜などから構成される中間
絶縁膜２２で覆われており、その上に、各トランジスタ
間を相互接続する共通な１本のコントロールゲート２４
が形成されている。このコントロールゲート２４は、上
記１ＰＣと同様な材質の第２ポリサイド層（２ＰＣ）か
ら構成され、図２に示すように、メモリアレイ２内を行
方向に細長く配線されている。

【００２５】このように構成されたメモリトランジスタ
上には、第１層間絶縁層２６を介して、ワード線ＷＬ01
が配線されている。このワード線ＷＬ01は、下層側のゲ
ート電極層（フローティングゲート２０およびコントロ
ールゲート２４）の裏打ちとして、例えば第１アルミニ
ウム層（１ＡＬ）から構成されている。すなわち、図１
にも示すように、コントロールゲート２４に沿ってワー
ド線ＷＬ01が配線され、両者は第１層間絶縁層２６に開
口された第１のコンタクト孔２６ａを介して接続されて
いる。このコンタクト孔２６ａは、第１アルミニウム・
コンタクト（１ＡＣ）と称し、ここでは、タングステン
（Ｗ）等からなる金属プラグが埋め込まれている。ま
た、本発明では、ワード線ＷＬ01をゲート引出配線層と
称している。

【００２６】本発明では、このゲート引出配線層（ワー
ド線ＷＬ01）が、周辺回路用のｎウェル１４と電気的に
接続されている。図１において更に詳しくいうと、周辺
回路用のｎウェル１４内では、能動領域以外に、ＬＯＣ
ＯＳ１６が形成されていない部分が素子分離領域内に島
状に形成されている。そして、その周囲をＬＯＣＯＳ１
６に囲まれたｎウェル１４の表面側には、ｐ型の不純物
拡散領域２８が設けられ、これによりｐｎ接合（本発明
では、放電用ｐｎ接合という）が形成されいる。また、
放電用ｐｎ接合上方にワード線ＷＬ01が延設され、両者
が第１層間絶縁層２６に開口された第２のコンタクト孔
２６ｂを介して接続されている。第２のコンタクト孔２
６ｂも、１ＡＣと同様にタングステン（Ｗ）等からなる
金属プラグが埋め込まれている。

【００２７】本発明では、放電用ｐｎ接合およびその周
辺構造に種々の変形が考えられる。たとえば、図３に示
すように、不純物拡散領域２８を、第２のコンタクト孔
２６ｂの下端周囲に形成された第１の不純物拡散領域２
８ａと、第１の不純物拡散領域２８ａ周囲から基板奥側
に一回り大きく形成された第２の不純物拡散領域２８ｂ
とから構成させるとよい。このように放電用ｐｎ接合を
構成すると、ゲート電極層（例えば、コントロールゲー
ト２４）のバイアス印加時に放電用ｐｎ接合の空乏層が
余り延びず、その耐圧を高くできるといった利点があ
る。

【００２８】さらに高耐圧化のためには、図４に示すよ
うに、ＬＯＣＯＳ１６直下に導入されているチャネルス
トップ用の不純物拡散領域１６ａと放電用ｐｎ接合との
距離を、ある程度離したオフセット構造にするとよい。

【００２９】このように周辺回路用のｎウェル１４と電
気的に接続されたワード線ＷＬ01上には、図２に示すよ
うに、第２層間絶縁層３０を介して、メモリアレイ２側
に主ビット線ＭＢＬ0,ＭＢＬ1,…が、周辺回路側に上部
配線層４０が各々形成されている。これら主ビット線Ｍ
ＢＬ0,ＭＢＬ1,…や上部配線層４０は、例えば第２アル
ミニウム層（２ＡＬ）で構成されている。

【００３０】前記ゲート引出配線層（ワード線ＷＬ01）
は、周辺回路側に設けられている上部配線層４０を介し
て、周辺回路用のｎウェル１４と電気的に接続されてい
る。すなわち、ワード線ＷＬ01は、第２層間絶縁層３０
のコンタクト孔３０ａ，上部配線層４０，他のコンタク
ト孔３０ｂ，下部配線層４２，第１層間絶縁層２６のコ
ンタクト孔２６ｃを経て、周辺回路用のｎウェル１４に
形成されたＭＯＳトランジスタ４４の一方側の不純物拡
散領域４４ａ（ソース領域又はドレイン領域）に接続さ
れている。

【００３１】主ビット線ＭＢＬ0,ＭＢＬ1,…や上部配線
層４０上は、特に図示しないが、保護膜で覆われ、この
保護膜の電極パッド箇所が開口されている。

【００３２】つぎに、本発明の半導体装置の製造方法に
ついて、上記した構成のフラッシュＥＥＰＲＯＭを例と
して説明する。まず、シリコンウェーハ等の半導体基板
８を準備し、その表面側で、メモリアレイ２と周辺回路
（例えば、ローデコーダ４）とに、ｐウェル１０，１２
を、例えばイオン注入法により形成する。また、同様な
方法で、周辺回路側のｐウェル１２の表面側には、ｎウ
ェル１４を形成する。

【００３３】つぎに、ＬＯＣＯＳ１６の選択的な形成を
常法に従って行う。ＬＯＣＯＳ１６を形成するために
は、たとえば、パッド用酸化膜と窒化シリコンなどで構
成される酸化阻止膜とをこの順で積層し、酸化阻止膜に
ついて所定のパターンニングを施した後、チャネルスト
ッパ用のイオン注入，ＬＯＣＯＳ用の熱酸化を行う。こ
れにより、ＬＯＣＯＳ１６と、その下にチャネルストッ
プ用の不純物拡散領域１６ａとが形成される。酸化阻止
膜を除去後、熱酸化を施すと、ＬＯＣＯＳ１６に挟まれ
たウェル表面に、ゲート絶縁膜１８が成膜される。

【００３４】つぎに、メモリアレイ２側にメモリトラン
ジスタを形成する。具体的には、第１ポリサイド層（１
ＰＣ）を成膜し、これを導電化した後にエッチング加工
してフローティングゲート２０を形成する。フローティ
ングゲート２０上に、例えばＯＮＯ膜等の中間絶縁膜２
２を成膜後、第２ポリサイド層（２ＰＣ）を成膜し、そ
の導電化後に、２ＰＣおよび中間絶縁膜２２をエッチン
グ加工してコントロールゲート２４を形成する。このメ
モリトランジスタと同時に、周辺回路側のＭＯＳトラン
ジスタ４４のゲート電極が形成される。

【００３５】メモリトランジスタおよび周辺回路側のＭ
ＯＳトランジスタ４４について、そのゲート電極をマス
クとして、不純物拡散領域（ソース／ドレイン領域）を
形成する。これにより、図２では、ＭＯＳトランジスタ
４４の不純物拡散領域４４ａが形成される。なお、メモ
リトランジスタに関しては、特に図示していないが、不
純物拡散領域が図２の手前及び奥側に形成される。

【００３６】つぎに、全面に第１層間絶縁層２６を成膜
し、これにコンタクト孔２６ａ，２６ｂ，２６ｃを開口
する。本発明では、第２のコンタクト孔２６ｂの下端に
接する半導体基板８の表面側に、放電用ｐｎ接合の一方
の不純物拡散領域２８を形成するが、これは、上記した
不純物拡散領域（４４ａ等）と同時に、或いは第１層間
絶縁層２６の成膜前にイオン注入法等で形成してもよ
く、また、このコンタクト孔２６ｂ開口後に、コンタク
ト孔２６ｂを介して熱拡散法等により形成することもで
きる。

【００３７】また、図３，４のように、不純物拡散領域
２８を濃度を変えて２つの不純物拡散領域２８ａ，２８
ｂで構成させる場合にあっては、ＬＯＣＯＳ１６で覆わ
れいていないｎウェル１４表面のほぼ全面に第２の不純
物領域２８ｂを、例えばソース／ドレイン領域のＬＤＤ
(Lightly Doped Drain) 領域と同時にイオン注入法等に
より形成しておき、このコンタクト孔２６ｂ開口後に、
第１の不純物拡散領域２８ａを、コンタクト孔２６ｂを
介して熱拡散法等により形成することもできる。

【００３８】第１層間絶縁層２６に開口したコンタクト
孔２６ａ，２６ｂ，２６ｃに、Ｗ等の金属を埋め込ん
で、プラグを形成する。この金属プラグを介して、下層
側のフローティングゲート２４，不純物拡散領域２８，
４４ａに適宜接続しながら、ゲート引出配線層（ワード
線ＷＬ01）や下部配線層４２等を、通常のフォトリソグ
ラフィ加工技術を用いて形成する。そして、第２層間絶
縁層３０を成膜し、コンタクト孔３０ａ，３０ｂ等を開
口し、これに金属プラグを埋め込んだ後、主ビット線Ｍ
ＢＬ0,ＭＢＬ1,…や上部配線層４０を、通常のフォトリ
ソグラフィ加工技術を用いて形成する。その後は、所定
の保護膜を成膜し、そのパッド窓開け工程等を経て、本
フラッシュＥＥＰＲＯＭが完成する。

【００３９】最後に、このフラッシュＥＥＰＲＯＭにお
ける、本発明の作用及び効果について説明する。前記ゲ
ート引出配線層（ワード線ＷＬ01）のエッチング加工に
おいては、切り立った断面が得られ微細加工ができる等
の理由から、通常、反応性ＲＩＥ（Reactive Ion Etchi
ng）等の異方性ドライエッチングが用いられる。従っ
て、エッチング中はプラズマに常時さらされており、ま
た、特にＲＩＥではイオンを金属膜に高速で衝突させる
ため、ゲート引出配線層がチャージを受け取り帯電しや
すい。本発明では、図２に示すように、上記した放電用
ｐｎ接合が設けられ、それがエッチング加工時に、加工
対象である第１アルミニウム層（１ＡＬ）等の金属膜と
接続されているため、この放電用ｐｎ接合を介して金属
膜が受け取ったチャージが基板側に放電される。

【００４０】本発明は、上記実施形態に限定されず、種
々の変形が可能である。たとえば、上記ｐｎ接合の向
き、配置場所に限定はない。すなわち、上記説明では、
ＲＩＥ等のドライエッチングにおいては、通常、ゲート
引出配線層（ワード線ＷＬ01）となる金属膜は正に帯電
され易いことから、基板表面側にｐ型の不純物拡散領域
２８を設け、正電荷が基板側に逃げやすい構成の放電用
ｐｎ接合を例示した。しかし、金属膜が負に帯電されや
すい場合等にあっては、放電用ｐｎ接合の向きを上記説
明とは逆にしてもよい。この場合、例えば、前記不純物
拡散領域２８の導電型をｎ型とし、これをｐウェル１２
の表面に形成することができる。また、上記説明では放
電用ｐｎ接合を素子分離領域内に設けることとしたが、
これに限らず、例えばＭＯＳトランジスタ４４等との電
気的な干渉がなければ、能動領域に放電用ｐｎ接合を形
成してもよい。

【００４１】また、フローティングゲート２４のバイア
ス条件との関係で、放電用ｐｎ接合の存在によりメモリ
トランジスタの正常動作が妨げられるような場合にあっ
ては、逆耐圧を低めに設定した放電用ｐｎ接合を上記説
明とは逆方向に設け、ｐｎ接合の逆方向から放電を行な
ってもよい。さらに、放電用ｐｎ接合を、互いに逆向き
となる２つのｐｎ接合から構成させても構わない。

【００４２】

【発明の効果】以上説明してきたように、本発明に係る
半導体装置及びその製造方法によれば、帯電量が多いゲ
ート引出配線層の加工時において、ゲート絶縁膜が絶縁
破壊されることを効果的に防止できる構造の半導体装置
及びその製造方法を提供することができる。これより、
ゲート絶縁膜を薄膜化してＭＩＳトランジスタの駆動能
力向上が図れる。従って、本発明は、ＭＩＳ型半導体装
置の一層の高集積化・高速化に寄与する。

【図面の簡単な説明】

【図１】本発明の実施形態に係わるフラッシュＥＥＰＲ
ＯＭについて、メモリアレイを中心とした構成および使
用配線層を概略的に示す図である。

【図２】図１に示すII−II線に沿ったフラッシュＥＥＰ
ＲＯＭの概略断面図である。

【図３】本発明の要部である放電用ｐｎ接合の他の構成
例として、その周囲を拡大して示す要部断面図である。

【図４】図３の変形例を示す同要部断面図である。

【図５】従来のフラッシュＥＥＰＲＯＭの概略断面図で
ある。

【符号の説明】

２…メモリアレイ、４…ローデコーダ、６…カラムデコ
ーダ、８…半導体基板、１０…メモリアレイ用のｐウェ
ル（第１のウェル）、１２…周辺回路用のｐウェル（第
２のウェル）、１４…周辺回路用のｎウェル（第２のウ
ェル）、１６…ＬＯＣＯＳ（素子分離用の絶縁膜）、１
６ａ…チャネルストップ用の不純物拡散領域、１８…ゲ
ート絶縁膜、２０…フローティングゲート、２２…中間
絶縁膜、２４…コントロールゲート、２６…第１層間絶
縁層（層間絶縁層）、２６ａ，２６ｂ，２６ｃ…第１層
間絶縁層のコンタクト孔（２６ａ…第１のコンタクト
孔，２６ｂ…第２のコンタクト孔）、２８…放電用ｐｎ
接合の一方の不純物拡散領域、２８ａ…第１の不純物拡
散領域、２８ｂ…第２の不純物拡散領域、３０…第２層
間絶縁層、３０ａ，３０ｂ…第２層間絶縁層のコンタク
ト孔、４０…上部配線層、４２…下部配線層、４４…周
辺回路用のＭＯＳトランジスタ、４４ａ…周辺回路用Ｍ
ＯＳトランジスタの一方の不純物拡散領域、１ＡＬ…第
１アルミニュウム、２ＡＬ…第２アルミニュウム、１Ｐ
Ｃ…第１ポリサイド、２ＰＣ…第２ポリサイド、３ＰＣ
…第３ポリサイド、１ＡＣ…第１アルミニュウム・コン
タクト、２ＡＣ…第２アルミニュウム・コンタクト、３
ＢＣ…第３ポリサイドの不純物拡散領域へのコンタク
ト、ＭＢＬ0 等…主ビット線、ＳＢＬ…副ビット線、Ｓ
Ｇ0等…選択ゲート線、ＳＬ…ソース線、ＳＴ…選択ト
ランジスタ、ＷＬ01等…ワード線。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板表面側に形成された第１のウ
   ェル上にゲート絶縁膜を介して形成され、第１のウェル
   に対し絶縁されたゲート電極層と、 ゲート電極層上に層間絶縁層を介して配線され、当該層
   間絶縁層に形成された第１のコンタクト孔を介して下層
   側のゲート電極層に電気的に接続され、上層側の他の配
   線層を介して第２のウェルに電気的に接続されたゲート
   引出配線層と、を有する半導体装置であって、 前記第２のウェル表面側には、放電用ｐｎ接合が形成さ
   れ、 放電用ｐｎ接合上の前記層間絶縁層には、第２のコンタ
   クト孔が形成され、 当該放電用ｐｎ接合および第２のコンタクト孔を介し
   て、前記ゲート引出配線層が第２のウェルに電気的に接
   続されている半導体装置。
2. 【請求項２】 前記放電用ｐｎ接合の一方の不純物拡散
   領域は、 前記第２のコンタクト孔周囲の基板表面側に形成された
   高濃度な第１の不純物拡散領域と、 第１の不純物拡散領域の周囲から基板深さ方向にかけて
   形成された低濃度な第２の不純物拡散領域と、から構成
   されている請求項１に記載の半導体装置。
3. 【請求項３】 前記放電用ｐｎ接合は、前記第２のウェ
   ルの素子分離領域内で、周囲を素子分離用の絶縁膜に囲
   まれて形成されている請求項１に記載の半導体装置。
4. 【請求項４】 前記放電用ｐｎ接合の一方の不純物拡散
   領域は、 前記素子分離用の絶縁膜に周囲を囲まれた半導体基板部
   分の表面側中央付近で、前記第２のコンタクト孔周囲に
   形成された高濃度な第１の不純物拡散領域と、 第１の不純物拡散領域の周囲から基板深さ方向にかけて
   形成された低濃度な第２の不純物拡散領域と、から構成
   されている請求項３に記載の半導体装置。
5. 【請求項５】 前記素子分離用の絶縁膜の直下には、チ
   ャネルストップ用の不純物拡散領域が、前記ｐｎ接合と
   所定間隔をおいて形成されている請求項４に記載の半導
   体装置。
6. 【請求項６】 前記第１のウェルは、半導体記憶装置の
   メモリアレイ用ウェルであり、 前記第２のウェルは、メモリアレイの周辺回路用ウェル
   である請求項１に記載の半導体装置。
7. 【請求項７】 半導体基板表面側に、第１のウェル及び
   第２のウェルを形成し、 第１のウェル上に、ゲート絶縁膜を介して第１のウェル
   と絶縁させてゲート電極層を形成し、 ゲート電極層上に層間絶縁層を成膜し、この層間絶縁層
   に第１のコンタクト孔を形成した後、当該第１のコンタ
   クト孔を介して下層側のゲート電極層に電気的に接続さ
   せながらゲート引出配線層を形成し、 その後、ゲート引出配線層を、上層側の他の配線層を介
   して前記第２のウェルに電気的に接続させる半導体装置
   の製造方法であって、 前記ゲート引出配線層の形成に先立って、前記第２のウ
   ェル表面側に放電用ｐｎ接合を形成した後、 放電用ｐｎ接合上の前記層間絶縁層に第２のコンタクト
   孔を形成し、 続くゲート引出配線層の成膜の際に、当該ゲート引出配
   線層を、放電用ｐｎ接合および第２のコンタクト孔を介
   して第２のウェルに電気的に接続させる半導体装置の製
   造方法。
8. 【請求項８】 前記ｐｎ接合の形成に際しては、 素子分離用の絶縁膜に周囲を囲まれた半導体基板部分
   に、当該素子分離用の絶縁膜をマスクとして、まず、低
   濃度な第２の不純物拡散領域を形成し、 その後、前記第２のコンタクト孔を形成した後に、当該
   第２のコンタクト孔を介して、第２の不純物拡散領域内
   の基板表面側に高濃度な第１の不純物拡散領域を形成す
   る請求項７に記載の半導体装置の製造方法。
9. 【請求項９】 前記第１のウェルは、半導体記憶装置の
   メモリアレイ用ウェルであり、 前記第２のウェルは、メモリアレイの周辺回路用ウェル
   である請求項７に記載の半導体装置の製造方法。