JPH0456354A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0456354A JPH0456354A JP2167624A JP16762490A JPH0456354A JP H0456354 A JPH0456354 A JP H0456354A JP 2167624 A JP2167624 A JP 2167624A JP 16762490 A JP16762490 A JP 16762490A JP H0456354 A JPH0456354 A JP H0456354A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えばＮチャンネル縦積ＡＮＤ型読出し専用半
導体記憶装置の製造方法に関するものである。
に詳しく言えばＮチャンネル縦積ＡＮＤ型読出し専用半
導体記憶装置の製造方法に関するものである。
（ロ）従来の技術
第２図乃至第４図は従来例に係る説明図である。
第２図はＮチャンネル縦積ＡＮＤ型読出し専用半導体記
憶装置（ＮｃｈＡＮＤ型ＲＯＭ）型槽０Ｍであり、破線
円で囲んだ部分はマトリクストランジスタ（ディプレッ
ショントランジスタ、エンハンスメントトランジスタ）
を示している。
憶装置（ＮｃｈＡＮＤ型ＲＯＭ）型槽０Ｍであり、破線
円で囲んだ部分はマトリクストランジスタ（ディプレッ
ショントランジスタ、エンハンスメントトランジスタ）
を示している。
第３図は従来例により製造されたディプレッショントラ
ンジスタ（ＩＡ）及びエンハンスメントトランジスタ（
ＩＢ）を示している０図において、（１）はＰ型Ｓｉ基
板、（２）は選択酸化（ゲート酸化）きれたＳｉｎ、膜
、（Ｓ）はソース、（Ｇ）はゲート、（Ｄ）はドレイン
である。
ンジスタ（ＩＡ）及びエンハンスメントトランジスタ（
ＩＢ）を示している０図において、（１）はＰ型Ｓｉ基
板、（２）は選択酸化（ゲート酸化）きれたＳｉｎ、膜
、（Ｓ）はソース、（Ｇ）はゲート、（Ｄ）はドレイン
である。
第４図はディプレッショントランジスタ（ＩＡ）のＲＯ
Ｍコーディングをする場合の工程図である。
Ｍコーディングをする場合の工程図である。
図において、（３）はレジスト膜、（４）はエンハンス
メントトランジスタ（ＩＢ）のためのＢ３イオンを注入
して形成されるＰ−チャンネル拡散層、（５）はゲート
用のポリＳｉ膜、（６）はディプレッショントランジス
タ（ＩＡ）のＲＯＭコーディングのためのボＪＳｉ膜（
５）、ソース（Ｓ）及びドレイン（Ｄ）の形成領域にイ
オンインプラ法により注入する不純物であり、リン（Ｐ
＋）である。
メントトランジスタ（ＩＢ）のためのＢ３イオンを注入
して形成されるＰ−チャンネル拡散層、（５）はゲート
用のポリＳｉ膜、（６）はディプレッショントランジス
タ（ＩＡ）のＲＯＭコーディングのためのボＪＳｉ膜（
５）、ソース（Ｓ）及びドレイン（Ｄ）の形成領域にイ
オンインプラ法により注入する不純物であり、リン（Ｐ
＋）である。
なお斯る先行技術としては、特開昭６０−９１５７号公
報（ｌ０ＬＬ ２７／１０）等がある。
報（ｌ０ＬＬ ２７／１０）等がある。
（ハ）発明が解決しようとする課題
ところで従来例によれば、ディプレッショントランジス
タ（ＩＡ）のＲＯＭコーディングのためのイオン注入は
、第４図に示すようにポリＳｉ膜（５）を通過きせてＰ
型Ｓｉ基板り１）にリンイオンを注入しなければならな
い。
タ（ＩＡ）のＲＯＭコーディングのためのイオン注入は
、第４図に示すようにポリＳｉ膜（５）を通過きせてＰ
型Ｓｉ基板り１）にリンイオンを注入しなければならな
い。
このため、リンイオンをポリＳｉ膜（５）に通過させる
ために３００ＫｅＶ〜４００ ＫｅＶ程度の加速電圧が
必要であり、この加速電圧は通常のイオン注入装置では
得られないという問題点がある。
ために３００ＫｅＶ〜４００ ＫｅＶ程度の加速電圧が
必要であり、この加速電圧は通常のイオン注入装置では
得られないという問題点がある。
本発明はかかる従来例の問題点に鑑みてなされたもので
あり、通常５０ＫｅＶ〜１５０ ＫｅＶ程度のイオン注
入装置を用いてＲＯＭコーディングすることを可能とす
る半導体装置の製造方法の提供を目的とする。
あり、通常５０ＫｅＶ〜１５０ ＫｅＶ程度のイオン注
入装置を用いてＲＯＭコーディングすることを可能とす
る半導体装置の製造方法の提供を目的とする。
（ニ）課題を解決するための手段
本発明の半導体装置の製造方法は、その一実施例を第１
図Ａ乃至第１図Ｅに示すように、Ｐ型Ｓｉ基板（１１）
上の第１のトランジスタを形成する領域（１１Ａ）と第
２のトランジスタを形成する領域（ＩＩＢ）にゲート酸
化膜（１２）を形成する工程と、 全面にヒ素イオンを注入し、ソース（Ｓ）・ドレイン（
Ｄ）を形成する工程と、 前記第１のトランジスタを形成する領域（ＩＩＡ）と第
２のトランジスタを形成する領域（１１Ｂ）に前記ゲー
ト酸化膜（１２）を介して選択的にポリＳｉ膜（１４Ａ
）（１４Ｂ）を形成する工程と、 前記基板（１１）上の全面にレジスト膜（１５）を形成
し、第１のトランジスタを形成する領域（ＩＩＡ）に開
口部を設け、ポリＳｉ膜（１４Ａ＞を露出させる工程と
、 前記工程で露出したポリＳｉ膜（１４Ａ＞をその膜厚の
途中までエツチングする工程と、 前記開口部を介してリンイオンをイオン注入法により前
記ポリＳｉ膜（１４Ａ）を通過させて前記基板（１１）
に打ち込み、Ｎ型のチャンネル不純物拡散層（１６）を
形成する工程と、 前記レジスト膜（１５）を除去する工程を有することに
より、上記の目的を達成する。
図Ａ乃至第１図Ｅに示すように、Ｐ型Ｓｉ基板（１１）
上の第１のトランジスタを形成する領域（１１Ａ）と第
２のトランジスタを形成する領域（ＩＩＢ）にゲート酸
化膜（１２）を形成する工程と、 全面にヒ素イオンを注入し、ソース（Ｓ）・ドレイン（
Ｄ）を形成する工程と、 前記第１のトランジスタを形成する領域（ＩＩＡ）と第
２のトランジスタを形成する領域（１１Ｂ）に前記ゲー
ト酸化膜（１２）を介して選択的にポリＳｉ膜（１４Ａ
）（１４Ｂ）を形成する工程と、 前記基板（１１）上の全面にレジスト膜（１５）を形成
し、第１のトランジスタを形成する領域（ＩＩＡ）に開
口部を設け、ポリＳｉ膜（１４Ａ＞を露出させる工程と
、 前記工程で露出したポリＳｉ膜（１４Ａ＞をその膜厚の
途中までエツチングする工程と、 前記開口部を介してリンイオンをイオン注入法により前
記ポリＳｉ膜（１４Ａ）を通過させて前記基板（１１）
に打ち込み、Ｎ型のチャンネル不純物拡散層（１６）を
形成する工程と、 前記レジスト膜（１５）を除去する工程を有することに
より、上記の目的を達成する。
（＊）作用
本発明によれば、第１のトランジスタ（ディプレッショ
ントランジスタ） （ＩＩＡ）のＲＯＭコーディングの
ために第１の不純物（リンイオン）をポリＳｉ膜（１４
Ａ）を通過させて基板（１１）に打ち込む前に、前記ポ
リＳｉ膜（１４Ａ）をその膜厚の途中までエツチングす
る工程を具備している。
ントランジスタ） （ＩＩＡ）のＲＯＭコーディングの
ために第１の不純物（リンイオン）をポリＳｉ膜（１４
Ａ）を通過させて基板（１１）に打ち込む前に、前記ポ
リＳｉ膜（１４Ａ）をその膜厚の途中までエツチングす
る工程を具備している。
これにより、ＲＯＭ０Ｍツーデイのために従来のような
３００ ＫｅＶ〜４００ ＫｅＶという高エネルギーの
イオン注入装置を不要とすることが可能となる。
３００ ＫｅＶ〜４００ ＫｅＶという高エネルギーの
イオン注入装置を不要とすることが可能となる。
（へ）実施例
次に図を参照しながら本発明の実施例について説明する
。第１図Ａ乃至第１図Ｆは本発明の実施例に係る半導体
装置の製造方法を説明する断面図である。
。第１図Ａ乃至第１図Ｆは本発明の実施例に係る半導体
装置の製造方法を説明する断面図である。
まず第１図Ａに示す如く、Ｐ型Ｓｉ基板（１１）上のデ
ィプレッショントランジスタを形成する領域〈１ＬＡ）
とエンハンスメントトランジスタを形成する領域（ＩＩ
Ｂ）に熱酸化によって３００人程０のゲート酸化膜（１
２）を形成し、その後Ｂ冒オンを加速エネルギー７０Ｋ
ｅＶ、注入量Ｉ Ｘ １０ ’ ”１ｏｎｓ／ ｃｍ
”の条件でイオン注入してＰ−チャンネル拡散層（１３
）を形成する。
ィプレッショントランジスタを形成する領域〈１ＬＡ）
とエンハンスメントトランジスタを形成する領域（ＩＩ
Ｂ）に熱酸化によって３００人程０のゲート酸化膜（１
２）を形成し、その後Ｂ冒オンを加速エネルギー７０Ｋ
ｅＶ、注入量Ｉ Ｘ １０ ’ ”１ｏｎｓ／ ｃｍ
”の条件でイオン注入してＰ−チャンネル拡散層（１３
）を形成する。
次に第１図Ｂに示す如く、前記デイブレ・ンショントラ
ンジスタを形成する領域（ＩＩＡ）とエンハンスメント
トランジスタを形成する領域（１１Ｂ）に前記ゲート酸
化膜（１２）を介して４０００人程度０ボＪＳｉをＬＰ
ＣＶＤ法等により堆積し、リンをドーピングして低抵抗
化した後にパターニングして、ゲート電極となるポリＳ
ｉ膜（１４Ａ）（１４Ｂ）を形成する。
ンジスタを形成する領域（ＩＩＡ）とエンハンスメント
トランジスタを形成する領域（１１Ｂ）に前記ゲート酸
化膜（１２）を介して４０００人程度０ボＪＳｉをＬＰ
ＣＶＤ法等により堆積し、リンをドーピングして低抵抗
化した後にパターニングして、ゲート電極となるポリＳ
ｉ膜（１４Ａ）（１４Ｂ）を形成する。
次に第１図Ｃに示す如く、前記レジスト膜（１５）を除
去し、全面にＡｓ官オンをイオン注入法を以って加速エ
ネルギー８０ＫｅＶ、注入量５Ｘ１０”１ｏｎｓ／ｃｍ
”の条件下で基板り１１）に打ち込み、ソース（Ｓ）・
ドレイン（Ｄ）を形成する。
去し、全面にＡｓ官オンをイオン注入法を以って加速エ
ネルギー８０ＫｅＶ、注入量５Ｘ１０”１ｏｎｓ／ｃｍ
”の条件下で基板り１１）に打ち込み、ソース（Ｓ）・
ドレイン（Ｄ）を形成する。
次に第１図りに示す如く、前記基板（１１）上の全面に
１．０μｍ程度のレジスト膜（１５）を形成し、ＲＯＭ
コーディング用のフォトマスクを用いてフォトリソ工程
を行ない、ディプレッショントランジスタを形成する領
域（ＩＩＡ）に開口部を設け、ポリＳｉ膜（１４Ａ）を
露出させる。続いて前記工程で露出したポリＳｉ膜（１
４Ａ）を１５００人程度エフチングし、２５００人程度
０膜厚を残す。
１．０μｍ程度のレジスト膜（１５）を形成し、ＲＯＭ
コーディング用のフォトマスクを用いてフォトリソ工程
を行ない、ディプレッショントランジスタを形成する領
域（ＩＩＡ）に開口部を設け、ポリＳｉ膜（１４Ａ）を
露出させる。続いて前記工程で露出したポリＳｉ膜（１
４Ａ）を１５００人程度エフチングし、２５００人程度
０膜厚を残す。
ここでゲート酸化膜（１２）がエツチングされるのを防
ぐために、ＳｉＯ＊に対するポリＳｉのエツチング速度
比の高い条件でエツチングする。またこのエツチングは
異方性エツチング（例えばＲＩＥ法）でもよいし、等方
性エツチング（ガスを用いるドライエツチングまたはエ
ツチング液を用いるウェットエツチング）でもよい。
ぐために、ＳｉＯ＊に対するポリＳｉのエツチング速度
比の高い条件でエツチングする。またこのエツチングは
異方性エツチング（例えばＲＩＥ法）でもよいし、等方
性エツチング（ガスを用いるドライエツチングまたはエ
ツチング液を用いるウェットエツチング）でもよい。
等方性エツチングを用いた場合には、異方性エツチング
と比べてエツチング量の制御性は劣るが、ポリＳｉ膜（
１４Ａ）の横方向にもエツチングが進むためゲート長が
小さくなり、ディプレッショントランジスタ（ＩＩＡ）
のｇｍを向上できるという利点がある。
と比べてエツチング量の制御性は劣るが、ポリＳｉ膜（
１４Ａ）の横方向にもエツチングが進むためゲート長が
小さくなり、ディプレッショントランジスタ（ＩＩＡ）
のｇｍを向上できるという利点がある。
続いて第１図Ｅに示す如く、前記開口部を介してＰ１イ
オンをイオン注入法を以って加速エネルギー８０ＫｅＶ
、注入量４ Ｘ １０ ”１ｏｎｓ／ｃｍ”ノ条件下で
前記ポリＳｉ膜（１４Ａ＞を通過させて基板（１１）に
打ち込み、ディプレッショントランジスタ（ＩＩＡ）の
Ｎ型のチャンネル不純物拡散層（１６）を形成する。
オンをイオン注入法を以って加速エネルギー８０ＫｅＶ
、注入量４ Ｘ １０ ”１ｏｎｓ／ｃｍ”ノ条件下で
前記ポリＳｉ膜（１４Ａ＞を通過させて基板（１１）に
打ち込み、ディプレッショントランジスタ（ＩＩＡ）の
Ｎ型のチャンネル不純物拡散層（１６）を形成する。
その後第１図Ｆに示す如く、レジスト膜（１５）を除去
する。
する。
このようにして、ディプレッショントランジスタ（ＩＩ
Ａ）のＲＯＭコーディングのためにＰ＋イオンをポリＳ
ｉ膜（１４Ａ）を通過させて基板（１１）に打ち込む前
に、前記ポリＳｉ膜（１４Ａ）を２５００人程度０膜厚
までエツチングしているので、その加速エネルギーは通
常のイオン注入装置で得られる８０ＫｅＶ程度で足りる
。
Ａ）のＲＯＭコーディングのためにＰ＋イオンをポリＳ
ｉ膜（１４Ａ）を通過させて基板（１１）に打ち込む前
に、前記ポリＳｉ膜（１４Ａ）を２５００人程度０膜厚
までエツチングしているので、その加速エネルギーは通
常のイオン注入装置で得られる８０ＫｅＶ程度で足りる
。
このため、従来のような高加速エネルギーのイオン注入
装置を不要とすることが可能となる。
装置を不要とすることが可能となる。
（ト）発明の詳細
な説明したように本発明によれば、デイプレッショント
ランジスタのＲＯＭコーディングを通常のイオン注入装
置（加速エネルギー５０ＫｅＶ〜１５０ ＫｅＶ程度）
により形成することができるので、これにより半導体装
置の製造コストを低減すること、処理工程の迅速化を図
ることが可能となる。
ランジスタのＲＯＭコーディングを通常のイオン注入装
置（加速エネルギー５０ＫｅＶ〜１５０ ＫｅＶ程度）
により形成することができるので、これにより半導体装
置の製造コストを低減すること、処理工程の迅速化を図
ることが可能となる。
第１図Ａ乃至第１図Ｆは本発明の半導体装置の製造方法
を説明する断面図、第２図乃至第４図は従来例に係る説
明図である。
を説明する断面図、第２図乃至第４図は従来例に係る説
明図である。
Claims (2)
- （１）一導電型の半導体基板上の第１のトランジスタを
形成する領域と第２のトランジスタを形成する領域にゲ
ート酸化膜を形成する工程と、前記第１のトランジスタ
を形成する領域と第２のトランジスタを形成する領域に
前記ゲート酸化膜を介して選択的に多結晶半導体膜を形
成する工程と、 全面に第１の不純物を注入し、ソース・ドレインを形成
する工程と、 前記基板上の全面にレジスト膜を形成し、第１のトラン
ジスタを形成する領域に開口部を設け、多結晶半導体膜
を露出させる工程と、 前記工程で露出した多結晶半導体膜をその膜厚の途中ま
でエッチングする工程と、 前記開口部を介して逆導電型の第２の不純物をイオン注
入法により前記多結晶半導体膜を通過させて前記基板に
打ち込み、逆導電型のチャンネル不純物拡散層を形成す
る工程と、 前記レジスト膜を除去する工程とを有することを特徴と
する半導体装置の製造方法。 - （２）前記第１のトランジスタがディプレッショントラ
ンジスタ、前記第２のトランジスタがエンハンスメント
トランジスタであり、 前記第１、第２の不純物がヒ素イオン、リンイオンであ
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167624A JPH0456354A (ja) | 1990-06-26 | 1990-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167624A JPH0456354A (ja) | 1990-06-26 | 1990-06-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456354A true JPH0456354A (ja) | 1992-02-24 |
Family
ID=15853242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167624A Pending JPH0456354A (ja) | 1990-06-26 | 1990-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456354A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4311705A1 (de) * | 1992-04-13 | 1993-10-14 | Mitsubishi Electric Corp | Masken-ROM-Halbleitervorrichtung und Herstellungsverfahren dafür |
| US6348719B1 (en) * | 1993-04-29 | 2002-02-19 | Texas Instruments Incorporated | Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154259A (ja) * | 1982-03-10 | 1983-09-13 | Nippon Denso Co Ltd | 半導体ｒｏｍの製造方法 |
| JPH01278773A (ja) * | 1988-05-02 | 1989-11-09 | Nec Corp | 半導体集積回路の製造方法 |
-
1990
- 1990-06-26 JP JP2167624A patent/JPH0456354A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154259A (ja) * | 1982-03-10 | 1983-09-13 | Nippon Denso Co Ltd | 半導体ｒｏｍの製造方法 |
| JPH01278773A (ja) * | 1988-05-02 | 1989-11-09 | Nec Corp | 半導体集積回路の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4311705A1 (de) * | 1992-04-13 | 1993-10-14 | Mitsubishi Electric Corp | Masken-ROM-Halbleitervorrichtung und Herstellungsverfahren dafür |
| DE4311705C2 (de) * | 1992-04-13 | 2001-04-19 | Mitsubishi Electric Corp | Masken-ROM-Halbleitervorrichtungen mit Fremdatombereichen zur Steuerung einer Transistor-Schwellspannung und Verfahren zu deren Herstellung |
| US6348719B1 (en) * | 1993-04-29 | 2002-02-19 | Texas Instruments Incorporated | Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip |
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