JPH07106588A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07106588A JPH07106588A JP24771893A JP24771893A JPH07106588A JP H07106588 A JPH07106588 A JP H07106588A JP 24771893 A JP24771893 A JP 24771893A JP 24771893 A JP24771893 A JP 24771893A JP H07106588 A JPH07106588 A JP H07106588A
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- electrode
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Abstract
(57)【要約】
【目的】 ＴＦＴ（薄膜トランジスタ）のオン電流を増
加させるために、チャネル領域中でオン電流の流れる方
向とチャネル領域を構成するポリシリコンの長軸方向を
一致させ、グレインバンダリがポテンシャルバリアとな
ることを防止する。 【構成】 ドレイン電極１とソース電極９の間に形成さ
れ、その長軸方向がドレイン電極１よりソース電極９へ
流れる電流の方向と一致するように形成された柱状の結
晶構造を有するチャネル領域４と、チャネル領域４の周
面に形成されたゲート電極６とを備えている。
加させるために、チャネル領域中でオン電流の流れる方
向とチャネル領域を構成するポリシリコンの長軸方向を
一致させ、グレインバンダリがポテンシャルバリアとな
ることを防止する。 【構成】 ドレイン電極１とソース電極９の間に形成さ
れ、その長軸方向がドレイン電極１よりソース電極９へ
流れる電流の方向と一致するように形成された柱状の結
晶構造を有するチャネル領域４と、チャネル領域４の周
面に形成されたゲート電極６とを備えている。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関するものであり、特にチャネル素子に柱
状の結晶構造を有する素子を用いることで、チャネル領
域の電流パス方向のポテンシャルバリアを減少させるこ
とのできる半導体装置およびその製造方法に関するもの
である。
の製造方法に関するものであり、特にチャネル素子に柱
状の結晶構造を有する素子を用いることで、チャネル領
域の電流パス方向のポテンシャルバリアを減少させるこ
とのできる半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】図１２は従来の半導体装置、特にＴＦＴ
（薄膜トランジスタ）を示す断面図である。Ｐ型のＴＦ
Ｔの場合は、先ずノンドーブのポリシリコンを酸化膜上
に形成した後に、ポリシリコンにイオン注入を行うこと
でＰ+のソースとドレイン、Ｎ-チャネルの各領域を形成
する。図において、１はドレインの注入領域（ドレイン
電極）、４はチャネル領域、５はゲート誘電体膜、６は
ゲート電極、９はソースの注入領域（ソース電極）、１
０はポリシリコン中のグレインバウンダリである。尚、
グレインバウンダリ１０はチャネル領域４において電流
の流れに対して垂直に形成される。
（薄膜トランジスタ）を示す断面図である。Ｐ型のＴＦ
Ｔの場合は、先ずノンドーブのポリシリコンを酸化膜上
に形成した後に、ポリシリコンにイオン注入を行うこと
でＰ+のソースとドレイン、Ｎ-チャネルの各領域を形成
する。図において、１はドレインの注入領域（ドレイン
電極）、４はチャネル領域、５はゲート誘電体膜、６は
ゲート電極、９はソースの注入領域（ソース電極）、１
０はポリシリコン中のグレインバウンダリである。尚、
グレインバウンダリ１０はチャネル領域４において電流
の流れに対して垂直に形成される。
【０００３】次に、Ｐ型のＴＦＴの動作について説明す
る。ソース電極９の電位を基準としてドレイン電極１に
負の電圧を印加した状態で、ゲート電極６に電圧を印加
する。この時、ゲート電極６の印加電圧が０Ｖの場合、
チャネル領域４には僅かなリーク電流（オフ電流）が流
れるのみでＴＦＴはオフ状態となる。また、ゲート電極
６に負の電圧をある一定値以上（＝しきい値電圧）印加
すると、ポリシリコン表面に基板内のキャリアである電
子と反対のキャリアである正孔が集積されてチャネル領
域４が反転し、チャネル領域４中を白い矢印方向にオン
電流であるドレイン電流（正孔）が流れる。
る。ソース電極９の電位を基準としてドレイン電極１に
負の電圧を印加した状態で、ゲート電極６に電圧を印加
する。この時、ゲート電極６の印加電圧が０Ｖの場合、
チャネル領域４には僅かなリーク電流（オフ電流）が流
れるのみでＴＦＴはオフ状態となる。また、ゲート電極
６に負の電圧をある一定値以上（＝しきい値電圧）印加
すると、ポリシリコン表面に基板内のキャリアである電
子と反対のキャリアである正孔が集積されてチャネル領
域４が反転し、チャネル領域４中を白い矢印方向にオン
電流であるドレイン電流（正孔）が流れる。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように、チャネル領域に電流の流れに垂直にグレイ
ンバウンダリ１０が形成されるため、チャネルが反転し
てドレイン電流がドレイン電極９よりソース電極１に流
れる際、グレインバウンダリ１０によってドレイン電流
を成す正孔が捕捉され、それがポテンンシャルバリアと
なってオン電流であるドレイン電流が減少するなどの問
題点があった。
上のように、チャネル領域に電流の流れに垂直にグレイ
ンバウンダリ１０が形成されるため、チャネルが反転し
てドレイン電流がドレイン電極９よりソース電極１に流
れる際、グレインバウンダリ１０によってドレイン電流
を成す正孔が捕捉され、それがポテンンシャルバリアと
なってオン電流であるドレイン電流が減少するなどの問
題点があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、グレインバンダリによるポテン
シャルバリアの発生を抑え、チャネルが非反転時に流れ
るオフ電流を増加させることなく、チャネル反転時のオ
ン電流を増加させることのできる半導体装置およびその
製造方法を得ることを目的とする。
ためになされたもので、グレインバンダリによるポテン
シャルバリアの発生を抑え、チャネルが非反転時に流れ
るオフ電流を増加させることなく、チャネル反転時のオ
ン電流を増加させることのできる半導体装置およびその
製造方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】請求項１の発明に係る半
導体装置は、ドレイン電極とソース電極の間に形成さ
れ、その長軸方向が前記ドレイン電極より前記ソース電
極へ流れる電流の方向と一致するように形成された柱状
の結晶構造を有するチャネル領域と、 前記チャネル領
域の周面に形成されたゲート電極とを備えたものであ
る。
導体装置は、ドレイン電極とソース電極の間に形成さ
れ、その長軸方向が前記ドレイン電極より前記ソース電
極へ流れる電流の方向と一致するように形成された柱状
の結晶構造を有するチャネル領域と、 前記チャネル領
域の周面に形成されたゲート電極とを備えたものであ
る。
【０００７】請求項２の発明に係る半導体装置は、ドレ
イン電極とソース電極の間に形成され、その長軸方向が
前記ドレイン電極より前記ソース電極へ流れる電流の方
向と一致するように形成された柱状の結晶構造を有する
チャネル領域と、 前記チャネル領域の周面に形成され
たゲート電極とを備え、更に前記ドレイン電極と前記チ
ャネル領域間或は前記チャネル領域と前記ソース電極間
の少なくとも一方に酸化膜を設けたものである。
イン電極とソース電極の間に形成され、その長軸方向が
前記ドレイン電極より前記ソース電極へ流れる電流の方
向と一致するように形成された柱状の結晶構造を有する
チャネル領域と、 前記チャネル領域の周面に形成され
たゲート電極とを備え、更に前記ドレイン電極と前記チ
ャネル領域間或は前記チャネル領域と前記ソース電極間
の少なくとも一方に酸化膜を設けたものである。
【０００８】請求項３の発明に係る半導体装置の製造方
法は、ドレイン電極の上面に柱状の結晶構造を有するチ
ャネル領域をこのチャネル領域の長さ分形成する工程
と、前記チャネル領域を柱状に成型する工程と、この成
型された柱状チャネル領域の全面にゲート電極を形成す
る工程と、前記形成されたゲート電極の一部をエッチン
グして前記チャネル領域の上端面を露呈させ、その露呈
部分にソース電極を形成する工程とを含むものである。
法は、ドレイン電極の上面に柱状の結晶構造を有するチ
ャネル領域をこのチャネル領域の長さ分形成する工程
と、前記チャネル領域を柱状に成型する工程と、この成
型された柱状チャネル領域の全面にゲート電極を形成す
る工程と、前記形成されたゲート電極の一部をエッチン
グして前記チャネル領域の上端面を露呈させ、その露呈
部分にソース電極を形成する工程とを含むものである。
【０００９】請求項４の発明に係る半導体装置の製造方
法は、ドレイン電極の上面に柱状の結晶構造を有するチ
ャネル領域をこのチャネル領域の長さ分形成する工程
と、前記チャネル領域を柱状に成型する工程と、この成
型された柱状チャネル領域の全面にゲート電極を形成す
る工程と、前記形成されたゲート電極の一部をエッチン
グして前記チャネル領域の上端面を露呈させ、その露呈
部分にソース電極を形成する工程に加え、前記ドレイン
電極の上面に前記チャネル領域を形成する前に前記ドレ
イン電極の上面に酸化膜を形成する工程或はチャネル領
域の上面にソース電極を形成する前に前記チャネル領域
の上面に酸化膜を形成する工程の少なくとも一方の工程
を含むものである。
法は、ドレイン電極の上面に柱状の結晶構造を有するチ
ャネル領域をこのチャネル領域の長さ分形成する工程
と、前記チャネル領域を柱状に成型する工程と、この成
型された柱状チャネル領域の全面にゲート電極を形成す
る工程と、前記形成されたゲート電極の一部をエッチン
グして前記チャネル領域の上端面を露呈させ、その露呈
部分にソース電極を形成する工程に加え、前記ドレイン
電極の上面に前記チャネル領域を形成する前に前記ドレ
イン電極の上面に酸化膜を形成する工程或はチャネル領
域の上面にソース電極を形成する前に前記チャネル領域
の上面に酸化膜を形成する工程の少なくとも一方の工程
を含むものである。
【００１０】
【作用】請求項１の発明における半導体装置は、グレイ
ンバンダリンが電流パス方向を横切らないように、チャ
ネル領域を構成するグレインの長軸方向とチャネル領域
流れる電流の方向とが平行になるように形成されてい
る。
ンバンダリンが電流パス方向を横切らないように、チャ
ネル領域を構成するグレインの長軸方向とチャネル領域
流れる電流の方向とが平行になるように形成されてい
る。
【００１１】請求項２の発明における半導体装置は、ド
レイン電極とチャネル領域間或はチャネル領域とソース
電極間の少なくとも一方の間に酸化膜を有するすること
で、チャネル領域への不純物の拡散を抑えることができ
る。堆積層の厚み制御だけでチャネル領域を短チャネル
から長チャネルまで制御性良く形成される。
レイン電極とチャネル領域間或はチャネル領域とソース
電極間の少なくとも一方の間に酸化膜を有するすること
で、チャネル領域への不純物の拡散を抑えることができ
る。堆積層の厚み制御だけでチャネル領域を短チャネル
から長チャネルまで制御性良く形成される。
【００１２】請求項３の発明における半導体装置の製造
方法は、ドレイン電極の上面に柱状の結晶構造を有する
チャネル領域をチャネル長分形成した後にこのチャネル
領域を柱状に成型し、この成型された柱状チャネル素子
の全面にゲート電極を形成するこでチャネル素子によっ
てゲート電極長を制御することができる。
方法は、ドレイン電極の上面に柱状の結晶構造を有する
チャネル領域をチャネル長分形成した後にこのチャネル
領域を柱状に成型し、この成型された柱状チャネル素子
の全面にゲート電極を形成するこでチャネル素子によっ
てゲート電極長を制御することができる。
【００１３】請求項４の発明における半導体装置の製造
方法は、ドレイン電極の上面に柱状の結晶構造を有する
チャネル領域をチャネル長分形成した後にこのチャネル
領域を柱状に成型し、この成型された柱状チャネル素子
の全面にゲート電極を形成する際に、ドレイン電極の上
面にチャネル領域を形成する前にドレイン電極の上面に
酸化膜を形成、或はチャネル領域の上面にソース電極を
形成する前にチャネル領域の上面に酸化膜を形成するよ
うにした。
方法は、ドレイン電極の上面に柱状の結晶構造を有する
チャネル領域をチャネル長分形成した後にこのチャネル
領域を柱状に成型し、この成型された柱状チャネル素子
の全面にゲート電極を形成する際に、ドレイン電極の上
面にチャネル領域を形成する前にドレイン電極の上面に
酸化膜を形成、或はチャネル領域の上面にソース電極を
形成する前にチャネル領域の上面に酸化膜を形成するよ
うにした。
【００１４】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１は例えばＰ型のＴＦＴを構成する
半導体装置の構成を示す断面図である。図において、１
はＰ型ポリシリコンから形成されるドレイン電極、２は
ドレイン電極１上に積層された厚さ１００〜２００Åの
絶縁膜、３はドレイン電極１の上面の絶縁膜２をエッチ
ングして形成した厚さ１０〜２０Åのトンネル酸化膜、
４はトンネル酸化膜３形成後に、絶縁膜２上にチャネル
長分ポリシリコンを堆積して構成したチャネル領域であ
る。
ついて説明する。図１は例えばＰ型のＴＦＴを構成する
半導体装置の構成を示す断面図である。図において、１
はＰ型ポリシリコンから形成されるドレイン電極、２は
ドレイン電極１上に積層された厚さ１００〜２００Åの
絶縁膜、３はドレイン電極１の上面の絶縁膜２をエッチ
ングして形成した厚さ１０〜２０Åのトンネル酸化膜、
４はトンネル酸化膜３形成後に、絶縁膜２上にチャネル
長分ポリシリコンを堆積して構成したチャネル領域であ
る。
【００１５】５はＣＤＶでチャネル領域４の周面と絶縁
膜２上に形成したゲート誘電体膜、６は同じくＣＶＤで
ゲート誘電体膜５の周面にポリシリコンで形成したゲー
ト電極、７はＣＶＤによりゲート電極６の全面に形成さ
れた厚さ２００Å以上の絶縁膜、８はチャネル領域４の
上面の絶縁膜７をエッチングして形成した厚さ１０〜２
０Åのトンネル酸化膜、９はトンネル酸化膜８形成後
に、ＣＶＤで絶縁膜７に形成したポリシリコンから成る
ソース電極である。尚、チャネル領域４におけるグレイ
ンバンダリン１０は白矢印で示される電流パス方向と平
行している。
膜２上に形成したゲート誘電体膜、６は同じくＣＶＤで
ゲート誘電体膜５の周面にポリシリコンで形成したゲー
ト電極、７はＣＶＤによりゲート電極６の全面に形成さ
れた厚さ２００Å以上の絶縁膜、８はチャネル領域４の
上面の絶縁膜７をエッチングして形成した厚さ１０〜２
０Åのトンネル酸化膜、９はトンネル酸化膜８形成後
に、ＣＶＤで絶縁膜７に形成したポリシリコンから成る
ソース電極である。尚、チャネル領域４におけるグレイ
ンバンダリン１０は白矢印で示される電流パス方向と平
行している。
【００１６】次に本実施例の動作について説明する。先
ず、ソース電極９の電位を基準としてドレイン電極１に
負の電圧を印加する。この状態でゲート電極６のゲート
電圧を０Ｖより徐々に一定の負電圧値に変化させて行
く。この時、ゲート電圧がしきい値電圧を越えたところ
でチャネル領域４が反転してオン電流であるドレイン電
流が白矢印方向に流れ始める。
ず、ソース電極９の電位を基準としてドレイン電極１に
負の電圧を印加する。この状態でゲート電極６のゲート
電圧を０Ｖより徐々に一定の負電圧値に変化させて行
く。この時、ゲート電圧がしきい値電圧を越えたところ
でチャネル領域４が反転してオン電流であるドレイン電
流が白矢印方向に流れ始める。
【００１７】ポリシリコンＴＦＴの場合、オン電流を制
限している最大の要因はポリシリコンに形成されるグレ
インバンダリンで捕捉される正電荷によって形成される
ポテンシャルバリアである。従来はオン電流がポテンシ
ャルバリアを横切るためにはドレイン電極１とソース電
極９に大きな電界が要求された。
限している最大の要因はポリシリコンに形成されるグレ
インバンダリンで捕捉される正電荷によって形成される
ポテンシャルバリアである。従来はオン電流がポテンシ
ャルバリアを横切るためにはドレイン電極１とソース電
極９に大きな電界が要求された。
【００１８】しかし、本実施例に係るポリシリコンＴＦ
Ｔでなる半導体装置は、ポリシリコンが柱状の結晶構造
を有する点を利用して柱状の長軸方向にチャネル領域４
を形成する。従って、チャネル領域４中の電流パスとグ
レインバウンダリ１０とは平行になるため電流を横切る
グレインバウンダリ１０は殆ど存在しない。従って、ポ
テンシャルバリアも形成されずオン電流が飛躍的に大き
くなる。
Ｔでなる半導体装置は、ポリシリコンが柱状の結晶構造
を有する点を利用して柱状の長軸方向にチャネル領域４
を形成する。従って、チャネル領域４中の電流パスとグ
レインバウンダリ１０とは平行になるため電流を横切る
グレインバウンダリ１０は殆ど存在しない。従って、ポ
テンシャルバリアも形成されずオン電流が飛躍的に大き
くなる。
【００１９】また、ソース電極９とチャネル領域４、ド
レイン電極１とチャネル領域４のそれぞれの間に１０〜
２０Åの極薄のトンネル酸化膜８，８を設けることで不
純物イオン（Ｂ，Ａｓ，Ｐ）の拡散を抑える一方、電荷
は通す構造となることで、チャネル用のポリシリコンの
膜厚制御のみで短チャネルから長チャネルまでのＴＦＴ
が制御性良く形成される。更に、ソース電極９とドレイ
ン電極１をチャネル領域４と別レイヤで高い不純物濃度
で形成できるため、これらをセル内或は隣接セルとのロ
ーカル配線として使用することが可能である。
レイン電極１とチャネル領域４のそれぞれの間に１０〜
２０Åの極薄のトンネル酸化膜８，８を設けることで不
純物イオン（Ｂ，Ａｓ，Ｐ）の拡散を抑える一方、電荷
は通す構造となることで、チャネル用のポリシリコンの
膜厚制御のみで短チャネルから長チャネルまでのＴＦＴ
が制御性良く形成される。更に、ソース電極９とドレイ
ン電極１をチャネル領域４と別レイヤで高い不純物濃度
で形成できるため、これらをセル内或は隣接セルとのロ
ーカル配線として使用することが可能である。
【００２０】実施例２．次に、本実施例によるＰ型ＴＦ
Ｔの製造方法を図２ないし図７に従って説明する。先
ず、図２に示すように図示しない絶縁膜上にドレイン電
極１となるポリシリコン（Ｐ+）を形成してパターニン
グする。ポリシリコンをＰ+とする方法はボロンドープ
トポリシリコン、或はノンドープトポリシリコンを形成
後にボロンＢ（又はＢＦ或はＢＦ2）をそれぞれのポリ
シリコンに注入して形成する。そして、その上に絶縁膜
２を形成する。
Ｔの製造方法を図２ないし図７に従って説明する。先
ず、図２に示すように図示しない絶縁膜上にドレイン電
極１となるポリシリコン（Ｐ+）を形成してパターニン
グする。ポリシリコンをＰ+とする方法はボロンドープ
トポリシリコン、或はノンドープトポリシリコンを形成
後にボロンＢ（又はＢＦ或はＢＦ2）をそれぞれのポリ
シリコンに注入して形成する。そして、その上に絶縁膜
２を形成する。
【００２１】この絶縁膜２はドレイン電極１上にチャネ
ル用のポリシリコンを堆積して、このポリシリコンをエ
ッチングする際にドレイン電極１に対するストッパ層と
なる。絶縁膜２はポリシリコンエッチングとの選択比が
高い材料である例えば酸化膜で〜２００Å位で形成す
る。酸化膜２を形成した後に、ドレイン電極１の上面に
対してトンネル酸化膜３を形成する部分を避けてレジス
ト１１を塗布する。
ル用のポリシリコンを堆積して、このポリシリコンをエ
ッチングする際にドレイン電極１に対するストッパ層と
なる。絶縁膜２はポリシリコンエッチングとの選択比が
高い材料である例えば酸化膜で〜２００Å位で形成す
る。酸化膜２を形成した後に、ドレイン電極１の上面に
対してトンネル酸化膜３を形成する部分を避けてレジス
ト１１を塗布する。
【００２２】次に。図３のようにレジスト１１を塗布し
た後に基板上面を露光すると、酸化膜２はレジスト部分
を抜かしてエッチングされる。エッチング後にレジスト
を流してエッチングされたドレイン電極１の表面に１０
〜２０Åの薄さの酸化膜を形成し、これをトンネル酸化
膜３とする。
た後に基板上面を露光すると、酸化膜２はレジスト部分
を抜かしてエッチングされる。エッチング後にレジスト
を流してエッチングされたドレイン電極１の表面に１０
〜２０Åの薄さの酸化膜を形成し、これをトンネル酸化
膜３とする。
【００２３】トンネル酸化膜３が形成された後、チャネ
ル長分のチャネル領域４用のＮ-のポリシリコンがトン
ネル酸化膜３を含む絶縁膜２に堆積される。堆積された
ポリシリコンの上面にはチャネル領域４の断面積を決め
るためのレジスト１２が円形或は楕円形状に塗布され
る。次に、ポリシリコン（チャネル領域４）を上面より
露光すると、ポリシリコンはレジスト部分を残してエッ
チングされ所定断面形状のチャネル領域４が形成され
る。
ル長分のチャネル領域４用のＮ-のポリシリコンがトン
ネル酸化膜３を含む絶縁膜２に堆積される。堆積された
ポリシリコンの上面にはチャネル領域４の断面積を決め
るためのレジスト１２が円形或は楕円形状に塗布され
る。次に、ポリシリコン（チャネル領域４）を上面より
露光すると、ポリシリコンはレジスト部分を残してエッ
チングされ所定断面形状のチャネル領域４が形成され
る。
【００２４】長さがチャネル長で所定断面積のチャネル
領域４（図５を参照）が形成されると、チャネル領域４
の全面にＣＶＤによりゲート誘電体膜５を形成した後
に、同じくＣＶＤでゲート誘電体膜５の全面にゲート電
極６となるポリシリコンを形成する。その後、この形成
したポリシリコンを全面エッチバックし、更にチャネル
領域４上部のゲート誘電体膜５を全面エッチングして図
６に示すようにチャネル領域４の周囲にサイドウォール
状にゲート電極６を形成する。
領域４（図５を参照）が形成されると、チャネル領域４
の全面にＣＶＤによりゲート誘電体膜５を形成した後
に、同じくＣＶＤでゲート誘電体膜５の全面にゲート電
極６となるポリシリコンを形成する。その後、この形成
したポリシリコンを全面エッチバックし、更にチャネル
領域４上部のゲート誘電体膜５を全面エッチングして図
６に示すようにチャネル領域４の周囲にサイドウォール
状にゲート電極６を形成する。
【００２５】ゲート電極６が形成されたならば、ゲート
電極６の周囲及びチャネル領域４の上面にＣＶＤで絶縁
膜７を２００〜１０００Å程度形成する（図６を参
照）。このように、絶縁膜７が形成されたならば、後に
形成するソース電極９とチャネル領域４のコンタクタを
成すトンネル酸化膜（後述する）をチャネル領域４の上
面に形成するために、トンネル酸化膜形成部分を避けて
絶縁膜７の全面にレジスト１３を塗布する。
電極６の周囲及びチャネル領域４の上面にＣＶＤで絶縁
膜７を２００〜１０００Å程度形成する（図６を参
照）。このように、絶縁膜７が形成されたならば、後に
形成するソース電極９とチャネル領域４のコンタクタを
成すトンネル酸化膜（後述する）をチャネル領域４の上
面に形成するために、トンネル酸化膜形成部分を避けて
絶縁膜７の全面にレジスト１３を塗布する。
【００２６】そして、チャネル領域４の上面方向から露
光すると、図７に示すように絶縁膜７はレジスト１３が
塗布された部分を抜かしてエッチングされる。エッチン
グされた部分に酸化膜を形成するとチャネル領域４の上
面にトンネル酸化膜８が形成されることになる。その後
に、トンネル酸化膜８部分を含む、絶縁膜７全面にＣＶ
Ｄでソース電極９となるＰ+のポリシリコンを形成す
る。
光すると、図７に示すように絶縁膜７はレジスト１３が
塗布された部分を抜かしてエッチングされる。エッチン
グされた部分に酸化膜を形成するとチャネル領域４の上
面にトンネル酸化膜８が形成されることになる。その後
に、トンネル酸化膜８部分を含む、絶縁膜７全面にＣＶ
Ｄでソース電極９となるＰ+のポリシリコンを形成す
る。
【００２７】ポリシリコンが形成されたならば、絶縁膜
７周囲の余分なポリシリコンを除去しソース電極９を図
１に示すように成型するためにレジスト１４をチャネル
領域４上面のポリシリコンに塗布する。この結果、ポリ
シリコンを露光すると、ポリシリコンはレジスト１４部
分を抜かしてエッチングされ、ソース電極９が所定形状
に成型されて図１に示すようなＰ型ＴＦＴが形成され
る。
７周囲の余分なポリシリコンを除去しソース電極９を図
１に示すように成型するためにレジスト１４をチャネル
領域４上面のポリシリコンに塗布する。この結果、ポリ
シリコンを露光すると、ポリシリコンはレジスト１４部
分を抜かしてエッチングされ、ソース電極９が所定形状
に成型されて図１に示すようなＰ型ＴＦＴが形成され
る。
【００２８】実施例３．上記、実施例２ではソース電極
９をチャネル領域４のポリシリコンとは異なる層で設け
たが、図８に示すようにゲート電極６をチャネル領域４
のポリシリコン層より下方までエッチングし、チャンル
４のポリシリコンと同レイヤにイオン注入によりソース
電極９層を設けても良い。この時、ポリシリコンを２度
積層し各層間にトンネル酸化膜８を形成することで、短
チャネル化を防止することがきる。
９をチャネル領域４のポリシリコンとは異なる層で設け
たが、図８に示すようにゲート電極６をチャネル領域４
のポリシリコン層より下方までエッチングし、チャンル
４のポリシリコンと同レイヤにイオン注入によりソース
電極９層を設けても良い。この時、ポリシリコンを２度
積層し各層間にトンネル酸化膜８を形成することで、短
チャネル化を防止することがきる。
【００２９】或は図１０のように、チャネル領域４を形
成するポリシリコンに適度の深さでイオン注入を行い、
トンネル酸化膜を無くしてソース電極９を形成してもよ
い。この場合、ソース抵抗の低下によりオン電流が更に
増加する。
成するポリシリコンに適度の深さでイオン注入を行い、
トンネル酸化膜を無くしてソース電極９を形成してもよ
い。この場合、ソース抵抗の低下によりオン電流が更に
増加する。
【００３０】実施例４．上記、実施例２ではソース電極
９とチャネル領域４を形成するポリシリコン層の間にト
ンネル酸化膜を形成していたが、ポリシリコンをチャネ
ル長分堆積した後、チャネル上面にイオン注入を行なっ
てイオン注入層１５を設けることで、ソース電極９とチ
ャネル領域４にトンネル酸化膜を形成せずともソース抵
抗を低下させることができる。
９とチャネル領域４を形成するポリシリコン層の間にト
ンネル酸化膜を形成していたが、ポリシリコンをチャネ
ル長分堆積した後、チャネル上面にイオン注入を行なっ
てイオン注入層１５を設けることで、ソース電極９とチ
ャネル領域４にトンネル酸化膜を形成せずともソース抵
抗を低下させることができる。
【００３１】また、上記、実施例２ではドレイン電極１
の上面にトンネル酸化膜を設けていたが、絶縁膜２を介
してドレイン電極１にポリシリコンを堆積する際に２度
ポリシリコンを堆積し、上層のポリシリコン４と下層の
ポリシリコン１６の間にトンネル酸化膜３を設けること
で、Ｎ-層を設けても良い。この場合ドレイン近傍の電
界が融和されてオフ電流を低下できる効果がある。
の上面にトンネル酸化膜を設けていたが、絶縁膜２を介
してドレイン電極１にポリシリコンを堆積する際に２度
ポリシリコンを堆積し、上層のポリシリコン４と下層の
ポリシリコン１６の間にトンネル酸化膜３を設けること
で、Ｎ-層を設けても良い。この場合ドレイン近傍の電
界が融和されてオフ電流を低下できる効果がある。
【００３２】実施例５．上記、各実施例ではポリシリコ
ンをＡｓＤｅｐｏのまま用いているが、チャネルにポリ
シリコンを用いる場合、ポリシリコンにＳｉをイオン注
入して一旦アモルファス化した後、或はポリシリコンで
なくアモリファスシリコンをドレイン電極に堆積した後
に、熱処理を行うことでグレインを大口径化してグレイ
ンバウンダリを削減することで、オン電流を高い状態で
安定化させることのできる効果がある。
ンをＡｓＤｅｐｏのまま用いているが、チャネルにポリ
シリコンを用いる場合、ポリシリコンにＳｉをイオン注
入して一旦アモルファス化した後、或はポリシリコンで
なくアモリファスシリコンをドレイン電極に堆積した後
に、熱処理を行うことでグレインを大口径化してグレイ
ンバウンダリを削減することで、オン電流を高い状態で
安定化させることのできる効果がある。
【００３３】
【発明の効果】請求項１の発明によれば、ドレイン電極
とソース電極の間に形成され、その長軸方向が前記ドレ
イン電極より前記ソース電極へ流れる電流の方向と一致
するように形成された柱状の結晶構造を有するチャネル
領域と、 前記チャネル領域の周面に形成されたゲート
電極とを備えたので、チャネル領域を構成するグレイン
の長軸方向とチャネル領域流れる電流の方向とが平行に
なるように形成されるため、グレインバンダリンが電流
パス方向を横切ることがなく高いオン電流／オフ電流比
を実現できる効果がある。
とソース電極の間に形成され、その長軸方向が前記ドレ
イン電極より前記ソース電極へ流れる電流の方向と一致
するように形成された柱状の結晶構造を有するチャネル
領域と、 前記チャネル領域の周面に形成されたゲート
電極とを備えたので、チャネル領域を構成するグレイン
の長軸方向とチャネル領域流れる電流の方向とが平行に
なるように形成されるため、グレインバンダリンが電流
パス方向を横切ることがなく高いオン電流／オフ電流比
を実現できる効果がある。
【００３４】請求項２の発明によれば、ドレイン電極と
ソース電極の間に形成され、その長軸方向が前記ドレイ
ン電極より前記ソース電極へ流れる電流の方向と一致す
るように形成された柱状の結晶構造を有するチャネル領
域と、 前記チャネル領域の周面に形成されたゲート電
極とを備え、更に前記ドレイン電極と前記チャネル領域
間或は前記チャネル領域と前記ソース電極間の少なくと
も一方に酸化膜を設けたので、チャネル領域への不純物
の拡散を押さえる一方、電界を通す構成とし、更にチャ
ネル素子の堆積層の厚み制御だけでチャネル領域を短チ
ャネルから長チャネルまで制御性良く形成できるという
効果がある。
ソース電極の間に形成され、その長軸方向が前記ドレイ
ン電極より前記ソース電極へ流れる電流の方向と一致す
るように形成された柱状の結晶構造を有するチャネル領
域と、 前記チャネル領域の周面に形成されたゲート電
極とを備え、更に前記ドレイン電極と前記チャネル領域
間或は前記チャネル領域と前記ソース電極間の少なくと
も一方に酸化膜を設けたので、チャネル領域への不純物
の拡散を押さえる一方、電界を通す構成とし、更にチャ
ネル素子の堆積層の厚み制御だけでチャネル領域を短チ
ャネルから長チャネルまで制御性良く形成できるという
効果がある。
【００３５】請求項３の発明によれば、ドレイン電極の
上面に柱状の結晶構造を有するチャネル領域をこのチャ
ネル領域の長さ分形成する工程と、前記チャネル領域を
柱状に成型する工程と、この成型された柱状チャネル領
域の全面にゲート電極を形成する工程と、前記形成され
たゲート電極の一部をエッチングして前記チャネル領域
の上端面を露呈させ、その露呈部分にソース電極を形成
する工程とを含ことで、チャネル素子によってゲート電
極長を制御性良く形成できるという効果がある。
上面に柱状の結晶構造を有するチャネル領域をこのチャ
ネル領域の長さ分形成する工程と、前記チャネル領域を
柱状に成型する工程と、この成型された柱状チャネル領
域の全面にゲート電極を形成する工程と、前記形成され
たゲート電極の一部をエッチングして前記チャネル領域
の上端面を露呈させ、その露呈部分にソース電極を形成
する工程とを含ことで、チャネル素子によってゲート電
極長を制御性良く形成できるという効果がある。
【００３６】請求項４の発明によれば、ドレイン電極の
上面に柱状の結晶構造を有するチャネル領域をこのチャ
ネル領域の長さ分形成する工程と、前記チャネル領域を
柱状に成型する工程と、この成型された柱状チャネル領
域の全面にゲート電極を形成する工程と、前記形成され
たゲート電極の一部をエッチングして前記チャネル領域
の上端面を露呈させ、その露呈部分にソース電極を形成
する工程に加え、前記ドレイン電極の上面に前記チャネ
ル領域を形成する前に前記ドレイン電極の上面に酸化膜
を形成する工程或はチャネル領域の上面にソース電極を
形成する前に前記チャネル領域の上面に酸化膜を形成す
る工程の少なくとも一方の工程を含ことで、チャネル素
子によってゲート電極長を制御性良く形成できるという
効果がある。
上面に柱状の結晶構造を有するチャネル領域をこのチャ
ネル領域の長さ分形成する工程と、前記チャネル領域を
柱状に成型する工程と、この成型された柱状チャネル領
域の全面にゲート電極を形成する工程と、前記形成され
たゲート電極の一部をエッチングして前記チャネル領域
の上端面を露呈させ、その露呈部分にソース電極を形成
する工程に加え、前記ドレイン電極の上面に前記チャネ
ル領域を形成する前に前記ドレイン電極の上面に酸化膜
を形成する工程或はチャネル領域の上面にソース電極を
形成する前に前記チャネル領域の上面に酸化膜を形成す
る工程の少なくとも一方の工程を含ことで、チャネル素
子によってゲート電極長を制御性良く形成できるという
効果がある。
【図１】この発明の実施例１による半導体装置の構成を
示す断面図である。
示す断面図である。
【図２】この発明の実施例による半導体装置の製造方法
におけるドレイン電極製造工程を示す断面図である。
におけるドレイン電極製造工程を示す断面図である。
【図３】本実施例による半導体装置の製造方法における
トンネル酸化膜製造工程を示す断面図である。
トンネル酸化膜製造工程を示す断面図である。
【図４】本実施例による半導体装置の製造方法における
チャネル領域製造工程を示す断面図である。
チャネル領域製造工程を示す断面図である。
【図５】本実施例による半導体装置の製造方法における
ゲート電極製造工程を示す断面図である。
ゲート電極製造工程を示す断面図である。
【図６】本実施例による半導体装置の製造方法における
絶縁膜製造工程を示す断面図である。
絶縁膜製造工程を示す断面図である。
【図７】本実施例による半導体装置の製造方法における
ソース電極製造工程を示す断面図である。
ソース電極製造工程を示す断面図である。
【図８】この発明の実施例３による半導体装置の構成を
示す断面図である。
示す断面図である。
【図９】この発明の実施例４による半導体装置の構成を
示す断面図である。
示す断面図である。
【図１０】この発明の実施例５による半導体装置の構成
を示す断面図である。
を示す断面図である。
【図１１】この発明の実施例６による半導体装置の構成
を示す断面図である。
を示す断面図である。
【図１２】半導体装置の構成を示す断面図である。
１ ドレイン電極 ２，７ 絶縁膜 ３，８ トンネル酸化膜 ４ チャネル領域 ６ ゲート電極 ９ ソース電極 １０ グレインバンダリン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ ３１１ Ｓ
Claims (4)
- 【請求項１】 ドレイン電極とソース電極の間に形成さ
れ、その長軸方向が前記ドレイン電極より前記ソース電
極へ流れる電流の方向と一致するように形成された柱状
の結晶構造を有するチャネル領域と、 前記チャネル領域の周面に形成されたゲート電極とを備
えたことを特徴とする半導体装置。 - 【請求項２】 前記ドレイン電極と前記チャネル領域間
或は前記チャネル領域と前記ソース電極間の少なくとも
一方に酸化膜を設けたことを特徴とする請求項１項記載
の半導体装置。 - 【請求項３】 ドレイン電極の上面に柱状の結晶構造を
有するチャネル領域をこのチャネル領域の長さ分形成す
る工程と、 前記チャネル領域を柱状に成型する工程と、 この成型された柱状チャネル領域の全面にゲート電極を
形成する工程と、 前記形成されたゲート電極の一部をエッチングして前記
チャネル領域の上端面を露呈させ、その露呈部分にソー
ス電極を形成する工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項４】 前記ドレイン電極の上面に前記チャネル
領域を形成する前に前記ドレイン電極の上面に酸化膜を
形成する工程、或はチャネル領域の上面にソース電極を
形成する前に前記チャネル領域の上面に酸化膜を形成す
る工程の少なくとも一方の工程を含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24771893A JPH07106588A (ja) | 1993-10-04 | 1993-10-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24771893A JPH07106588A (ja) | 1993-10-04 | 1993-10-04 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106588A true JPH07106588A (ja) | 1995-04-21 |
Family
ID=17167644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24771893A Pending JPH07106588A (ja) | 1993-10-04 | 1993-10-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106588A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11284191A (ja) * | 1998-03-30 | 1999-10-15 | Seiko Epson Corp | 縦型薄膜トランジスタおよびその製造方法 |
| JPH11284192A (ja) * | 1998-03-30 | 1999-10-15 | Seiko Epson Corp | 縦型薄膜トランジスタおよびその製造方法 |
| KR100331845B1 (ko) * | 1998-01-10 | 2002-05-10 | 박종섭 | 박막트랜지스터제조방법 |
| KR20020056348A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 박막 트랜지스터 제조 방법 |
| JP2003303901A (ja) * | 2002-04-08 | 2003-10-24 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2009117860A (ja) * | 2009-01-26 | 2009-05-28 | Elpida Memory Inc | 半導体集積回路装置の製造方法 |
-
1993
- 1993-10-04 JP JP24771893A patent/JPH07106588A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331845B1 (ko) * | 1998-01-10 | 2002-05-10 | 박종섭 | 박막트랜지스터제조방법 |
| JPH11284191A (ja) * | 1998-03-30 | 1999-10-15 | Seiko Epson Corp | 縦型薄膜トランジスタおよびその製造方法 |
| JPH11284192A (ja) * | 1998-03-30 | 1999-10-15 | Seiko Epson Corp | 縦型薄膜トランジスタおよびその製造方法 |
| KR20020056348A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 박막 트랜지스터 제조 방법 |
| JP2003303901A (ja) * | 2002-04-08 | 2003-10-24 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2009117860A (ja) * | 2009-01-26 | 2009-05-28 | Elpida Memory Inc | 半導体集積回路装置の製造方法 |
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