JPS59175160A - 絶縁ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト型電界効果トランジスタの製造方法Info
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- JPS59175160A JPS59175160A JP4821983A JP4821983A JPS59175160A JP S59175160 A JPS59175160 A JP S59175160A JP 4821983 A JP4821983 A JP 4821983A JP 4821983 A JP4821983 A JP 4821983A JP S59175160 A JPS59175160 A JP S59175160A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 230000005669 field effect Effects 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 abstract description 15
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 15
- 239000002184 metal Substances 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタの製造方法
に関するものである。
に関するものである。
近年、集積回路の高集積化の要請に伴いそＯ構成要素の
一つである絶縁ゲート型電界効果トランジスタ（ＩＧＦ
ＥＴ）の寸法の微細化が進展している。
一つである絶縁ゲート型電界効果トランジスタ（ＩＧＦ
ＥＴ）の寸法の微細化が進展している。
ｌ０ＦＢ’ｒの微細化に於る問題点の一つは、ソース及
びドレイン領域の直列抵抗の影響であシ、素子が微細に
なシ、チャネル抵抗が減少してくると、ソース、ドレイ
ンの直列抵抗の影響が無視できなくなシ所期の特性を得
ることが困難になってきた。
びドレイン領域の直列抵抗の影響であシ、素子が微細に
なシ、チャネル抵抗が減少してくると、ソース、ドレイ
ンの直列抵抗の影響が無視できなくなシ所期の特性を得
ることが困難になってきた。
これを解決する手段として、ソース、ドレイン拡散層上
に金属シリサイド層を形成し、抵抗を下げる方法が提案
されている。しかしながら、従来の製造工程に上記方法
を適用した場合、ゲート電極とソース及びドレイン電極
間の短終が頻発し、集積回路の歩留りが低下するという
欠点があった。
に金属シリサイド層を形成し、抵抗を下げる方法が提案
されている。しかしながら、従来の製造工程に上記方法
を適用した場合、ゲート電極とソース及びドレイン電極
間の短終が頻発し、集積回路の歩留りが低下するという
欠点があった。
この原因は、ソース、ドレイン領域上の酸化膜を除去す
る際にゲート電極側面の酸化膜が部分的に侵食されるた
めである。
る際にゲート電極側面の酸化膜が部分的に侵食されるた
めである。
本発明は上記欠点を除去し、ゲート電極とソース、ドレ
イン電極との短終の起らない方法を提供するものである
。
イン電極との短終の起らない方法を提供するものである
。
本発明の特徴は一導電型シリコン基板表面に該シリコン
基板の導電型とは反対の逆導電型不純物を含んだ導電性
被膜を被着する工程と、エツチングにより前記導電性被
膜に開口を形成しシリコン基板を露出する工程と、全面
に絶縁膜を形成する工程と、前記開口部分を含んだ前記
絶縁膜上に導電性被膜を選択的に形成しゲート電極とな
す絶縁ゲート型電界効果トランジスタの製造方法にある
。
基板の導電型とは反対の逆導電型不純物を含んだ導電性
被膜を被着する工程と、エツチングにより前記導電性被
膜に開口を形成しシリコン基板を露出する工程と、全面
に絶縁膜を形成する工程と、前記開口部分を含んだ前記
絶縁膜上に導電性被膜を選択的に形成しゲート電極とな
す絶縁ゲート型電界効果トランジスタの製造方法にある
。
本発明では、ソースおよびドレイン領域上に形成された
シリサイドの表面に酸化膜を成長した後にゲート電極を
形成する為にゲート電極とソース、ドレイン電極の絶縁
は完全に行われ、歩留シの向上が可能となる。
シリサイドの表面に酸化膜を成長した後にゲート電極を
形成する為にゲート電極とソース、ドレイン電極の絶縁
は完全に行われ、歩留シの向上が可能となる。
次に図面を用いて本発明の内容を詳細に説明する。
第１図に於て、シリコン基板１上には、通常の製造方法
により、厚いフィールド酸化膜２が形成されている。ま
た、活性素子領域上の酸化膜はエツチングによシ除去さ
れ、シリコン面が露出している。次に全面に、基板とは
反対導電型の不純物をドープした金属シリサイド３を全
面に被着する。
により、厚いフィールド酸化膜２が形成されている。ま
た、活性素子領域上の酸化膜はエツチングによシ除去さ
れ、シリコン面が露出している。次に全面に、基板とは
反対導電型の不純物をドープした金属シリサイド３を全
面に被着する。
金属シリサイド３０代シに、不純物をドープした多結晶
シリコンと金属シリサイドの二層膜を用いても良い。次
に、エツチングにより、チャネル領域に相当する部分の
シリサイドを除去して、第２図に示した構造を得る。次
に、第３図に示す様に、酸化を行いシリサイド表面、並
びにチャネル領域に酸化膜４を形成する。同時にシリサ
イドからは不純物がシリコン基板中に拡散され、ソース
、ドレイン拡散層５が形成される。
シリコンと金属シリサイドの二層膜を用いても良い。次
に、エツチングにより、チャネル領域に相当する部分の
シリサイドを除去して、第２図に示した構造を得る。次
に、第３図に示す様に、酸化を行いシリサイド表面、並
びにチャネル領域に酸化膜４を形成する。同時にシリサ
イドからは不純物がシリコン基板中に拡散され、ソース
、ドレイン拡散層５が形成される。
次に、第４図に示した様に、金属又は多結晶シリコンを
被着した後、通常のフォトレジスト工程を経てゲート電
極６を形成する。次に第５図に示した様に絶縁膜７を被
着しコンタクト開口を形成し、ソース、ドレイン領域へ
の電極８を形成して素子を完成する。
被着した後、通常のフォトレジスト工程を経てゲート電
極６を形成する。次に第５図に示した様に絶縁膜７を被
着しコンタクト開口を形成し、ソース、ドレイン領域へ
の電極８を形成して素子を完成する。
本発明によれば、ソース、ドレインの直列抵抗の極めて
少い■ＧＦＥＴを歩留シ良く製造できる。
少い■ＧＦＥＴを歩留シ良く製造できる。
また、本発明では、シリサイドが常にソース、ドレイン
拡散層内部に存在するだめ、アロイスパイク現象を完全
に防止できる。
拡散層内部に存在するだめ、アロイスパイク現象を完全
に防止できる。
第１図から第５図までは本発明の詳細な説明するための
断面図である。 尚、図に於て、１・・・・・・シリコン基板、２・・・
・・・フィールド絶縁膜、３・・・・・・シリサイド、
４・・・・・・酸化膜、５・・・・・・不純物拡散層、
６・・・・・・ゲート電極、７・・・・・・絶縁膜、８
・・・・・・金属電極である。 ５−
断面図である。 尚、図に於て、１・・・・・・シリコン基板、２・・・
・・・フィールド絶縁膜、３・・・・・・シリサイド、
４・・・・・・酸化膜、５・・・・・・不純物拡散層、
６・・・・・・ゲート電極、７・・・・・・絶縁膜、８
・・・・・・金属電極である。 ５−
Claims (1)
- 一導電型シリコン基板表面に該シリコン基板の導電型と
は反対の逆導電型不純物を含んだ導電性被膜を被着する
工程と、エツチングによシ前記導電性被膜に開口を形成
しシリコン基板全露出する工程と、全面に絶縁膜を形成
する工程と、前記開口部分を含んだ前記絶縁膜上に導電
性被膜を選択的に形成しゲート電極となすことを特徴と
した絶縁ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4821983A JPS59175160A (ja) | 1983-03-23 | 1983-03-23 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4821983A JPS59175160A (ja) | 1983-03-23 | 1983-03-23 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175160A true JPS59175160A (ja) | 1984-10-03 |
Family
ID=12797297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4821983A Pending JPS59175160A (ja) | 1983-03-23 | 1983-03-23 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175160A (ja) |
-
1983
- 1983-03-23 JP JP4821983A patent/JPS59175160A/ja active Pending
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