KR100197532B1 - 에스램 박막 트랜지스터 제조 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자 제조 방법
2. 발명이 해결하려고 하는 기술적 과제
평판형태의 채널을 가진 종래의 에스램(SRAM) 박막 트랜지스터는 on/off 전류가 모두 큰 값을 가지므로 스탠드 바이 전류의 소모도 크다는 문제점과 박막 트랜지스터의 얇은 평판 모양의 채널의 두께를 조절하기 어렵다는 문제점을 해결하고자 함.
3. 발명의 해결방법의 요지
종래의 풀업 소자로 사용되는 박막 트랜지스터의 평판 모양의 채널을 사각형의 질화막 둘레에 띠 모양으로 형성함으로써 채널의 폭을 줄여 off 전류를 1pA이하의 작은 값으로 유지시켜 on/off 전류비를 향상시킨 에스램(SRAM) 박막 트랜지스터를 제조하고자 함.
4. 발명의 중요한 용도
에스램(SRAM) 박막 트랜지스터를 제조하는데 이용됨.
Description
제1도는 종래의 에스램(SRAM) 박막 트랜지스터의 단면도.
제2a도 내지 제2e도는 본 발명의 에스램(SRAM) 박막 트랜지스터 제조 방법에 따른 공정도.
제3도는 본 발명의 에스램(SRAM) 박막 트랜지스터 제조 방법에 따라 형성된 반도체 소자의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2, 8 : 게이트 산화막
3 : 게이트 전극용 폴리실리콘 4 : 제1TEOS막
5 : 질화막 6 : 제2TEOS막
7 : 소스/드레인용 폴리실리콘
9 : 게이트 전극
본 발명은 일반적으로 반도체 소자 제조 방법에 관한 것으로서 특히 풀업 소자(pull-up element)를 박막 트랜지스터(Thin Film Transistor)로 사용하는 에스램(SRAM) 박막 트랜지스터를 제조하는 방법에 관한 것이다.
에스램(SRAM) 소자가 고집적화됨에 따라 스탠드 바이(STAND-BY)전력의 소비를 줄이고 on/off 전류비를 높이기 위하여 풀업 소자로 부하저항(load resistor) 대신에 박막 트랜지스터를 사용한다. 그런데 종래의 에스램(SRAM) 박막 트랜지스터는 셀 영역내의 점유 면적은 줄였지만 제1도에 도시된 바와 같이 채널(channel)을 평판모양으로 형성하였기에 몇가지 문제점을 가지고 있었다. 즉, 평판형태의 채널을 가진 박막 트랜지스터는 여전히 on/oof 전류가 모두 큰 값을 가지므로 스탠드 바이 전류의 소모도 크다는 문제점과 박막 트랜지스터의 얇은 평판 모양의 채널의 두께를 조절하기 어렵다는 문제점을 가지고 있었다.
따라서 전술한 바와 같은 문제점을 해결하기 위해 안출된 본 발명은 기존의 풀업 박막 트랜지스터의 평판 모양의 채널을 사각형으로 형성된 질화막을 따라 띠 모양으로 형성함으로써 채널의 폭을 줄여 off 전류를 1pA이하의 작은 값으로 유지시켜 on/off 전류비를 향상시킨 에스램(sram) 박막 트랜지스터를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 에스램(SRAM) 박막 트랜지스터 제조 방법은, 반도체 기판 상에 벌크형 트랜지스터가 형성된 구조 상에 제1 테트라-에틸-오스-실리게이트막과 질화막 및 제2 테트라-에틸-오소-실리케이트막을 상기 벌크형 트랜지스터의 게이트 전극과 같은 크기로 형성하는 단계와, 상기 질화막의 일부를 습식식각하고 어닐링을 실시하는 단계와, 소스/드레인용 폴리실리콘을 증착하고 소스/드레인 영역 형성을 위한 이온주입을 블랭킷으로 실시하는 단계와, 소스/드레인이 형성될 영역만 덮인 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 소스/드레인용 폴리실리콘을 식각한 후, 잔류 포토레지스트를 제거하는 단계와, 게이트 산화막을 형성하고 게이트 전극을 형성한 후 어닐링을 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이제 본 발명의 에스램(SRAM) 박막 트랜지스터를 제조하는 방법의 한 실시예에 대하여 첨부도면을 참조하여 상세하게 살펴보게 된다. 제2a도에 도시된 바와 같이 박막 트랜지스터의 하부에 형성될 벌크(bulk) 트랜지스터를 형성하기 위해, P-웰이 형성된 반도체 기판(1) 상에 게이트 산화막(2)을 형성하고 N+형의 불순물로 도핑된 게이트 전극용 폴리실리콘(3)와 제 1 TEOS막(4)과 질화막(5) 및 제2TEOS막(6)을 차례로 형성한다. 그리고 게이트 전극을 형성하기 위한 제1포토레지스트 패턴을 형성한 후, 상기 제1포토레지스트 패턴을 식각 배리어로 이용하여 상기 제2TEOS막(6)과 상기 질화막(5)과 제1TEOS막(4) 및 상기 게이트 전극용 폴리실리콘(3)을 식각한 후, 잔류 포토레지스트를 제거한다. 다음으로 제2b도에 도시된 바와 같이 소스/드레인 영역 형성을 위한 N+형의 이온주입을 실시하여 풀다운(pull down) 소자로 이용되는 벌크 트랜지스터를 완성한다. 그리고 난 후 상기 질화막(5)의 일부를 습식식각하여 상기 질화막(5)의 둘레에 띠모양으로 박막 트랜지스터의 채널이 형성될 영역을 확보하고 어닐링을 실시한다. 다음으로 제 2c도에 도시된 바와 같이 약 1500Å 두께의 소스/드레인용 폴리실리콘(7)을 증착하고 소스/드레인 영역 형성을 위한 P+ 형의 블랭킷 이온주입을 실시한다. 그러면 소스/드레인 영역은 이온이 주입되고 상기 질화막 둘레에 띠모양으로 형성된 채널영역에는 이온이 주입되지 않는다. 다음으로 제2d도에 도시된 바와 같이 소스/드레인이 형성될 영역만 덮인 제2포토레지스트 패턴을 형성하고 상기 제2포토레지스트 패턴을 식각 배리어로 이용하여 상기 소스/드레인용 폴리 실리콘(7)을 식각한 후, 잔류 포토레지스트를 제거한다. 다음으로 제2e-(a)도에 도시된 바와 같이 게이트 산화막(8) 형성하고 상기 소스전극의 일부가 오버랩(overlap)되고 드레인 오프셋(drain offset)을 형성하는 게이트 전극(9)을 형성하고 어닐링을 실시하면 된다. 전술한 바와 같이 형성된 에스램(SRAM) 소자의 평면도는 제3도에 도시된 바와 같고 제3도의 A-A' 단면도는 제2e-(a)이고 상기 제2e-(a)도의 단면과 수직한 방향인 B-B' 단면도는 제2e-(b)도이다. 전술한 바와 같이 박막 트랜지스터의 채널이 상기 질화막의 둘레를 따라 띠모양으로 형성되므로 채널의 영역의 크기는 상기 질화막의 두께 및 습식식각되는 정도로 조절이 가능하다. 띠 모양의 채널의 깊이에 따른 on/off 전류비의 변화를 잠시 살펴보면 250Å의 얇은 채널을 가진 박막 트랜지스터가 750Å의 두꺼운 채널을 가진 박막 트랜지스터보다 더 큰 on/off 전류비를 갖는다.
반도체 소자 제조시, 전술한 바와 같은 본 발명에 따라 종래 박막 트랜지스터를 제조시엔 소스/드레인 영역을 형성하기 위한 이온주입 공정시 채널영역을 덮는 마스크를 이용하였으나 본 발명은 TEOS막과 질화막의 식각선택비(etching selectivity)의 차이를 이용하여 미리 원형의 띠모양의 채널영역을 확보함으로써 소스/드레인 영역 형성을 위한 이온주입을 블랭킷(blanket)으로 실시할 수 있어 공정을 간단히 하는 효과가 있다. 그리고 띠모양의 채널을 형성함으로써, 채널의 폭을 좁혀 off 전류를 1pA 이하로 감소시켜 on/off 전류비를 높일 수 있어 좁은 영역에서도 수율이 향상된 에스램(SRAM)을 제조할 수 있다.
Claims (3)
- 에스램(SRAM) 박막 트랜지스터를 제조하는 방법에 있어서, 반도체 기판 상에 빌크형 트랜지스터가 형성된 구조상에 제1 테트라-에틸-오소-실리게이트막과 질화막 및 제2 테트라-에틸-오소-실리케이트막을 상기 벌크형 트랜지스터의 게이트 전극과 같은 크기로 형성하는 단계와, 상기 질화막의 일부를 습식식각하고 어닐링을 실시하는 단계와, 소스/드레인용 폴리실리콘을 증착하고 소스/드레인 영역 형성을 위한 이온주입을 블랭킷으로 실시하는 단계와, 소스/드레인이 형성될 영역만 덮인 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 소스/드레인용 폴리실리콘을 식각한 후, 잔류 포토레지스트를 제거하는 단계와, 게이트 산화막을 형성하고 게이트 전극을 형성한 후 어닐링을 실시하는 단계를 포함하여 이루어진 에스램(SRAM) 박막 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 소스/드레인용 폴리실리콘을 증착하는 두께는 약 1500Å인 것을 특징으로 하는 에스램(SRAM) 박막 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 게이트 전극 형성시 소스 오버랩 영역과 드레인 오프셋 영역을 형성하는 것을 특징으로 하는 에스램(SRAM) 박막 트랜지스터 제조 방법.
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