JP2949404B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Description
の負荷抵抗、又はLCDの素子として用いられる薄膜ト
ランジスタ及びその製造方法に関し、特に高集積素子に
適する傾斜したドレイン領域を有するTFT及びその製
造方法に関する。
用として使用され、又LCDの駆動素子として使用され
る。一般にTFTは、オフ電流はできる限り低く、オン
電流は高く流れさせオン/オフ電流比を増加させること
により、良好な特性が得られる。
般的なTFTより低く調節されるが、オン電流も又低く
調節され、オン/オフ電流比を増加させることは出来な
かった。オン電流を増加させてオン/オフ電流比を増加
させるためのTFTとして、LDD構造を有するオフセ
ット(LDO,Lighily Doped Offs
et)TFTが提案された。
DO TFTの製造工程図を示すものである。まず、図
1に示すように、基板11上に酸化膜からなる絶縁層1
2を形成し、前記絶縁層12上にポリシリコン膜または
非晶質シリコン膜を蒸着して第1半導体層13を形成す
る。
めの第1半導体層13にシリコン(Si)イオンをイオ
ン注入する。シリコンイオンのイオン注入でポリシリコ
ン膜からなる第1半導体層13は、非晶質シリコン膜に
変わる。非晶質シリコン膜からなる第1半導体層13を
600℃±50℃の温度で5時間以上アニーリングした
りレーザアニーリングしたりして、またポリシリコン膜
にする。
に第1半導体層13に不純物をイオン注入する。第1半
導体層13上にHTO(High Temperatu
reOxide)14を蒸着して、その上にポリシリコ
ン膜15を蒸着する。フォトレジスト膜16を利用した
フォトエッチング工程により、前記ポリシリコン膜15
及びHTO膜14をパターニングしてゲート絶縁膜とゲ
ート電極を形成する。
膜を除去した後、またフォトレジスト膜17を全面に塗
布する。前記フォトレジスト膜17をフォトエッチング
して、ゲート電極13の一側の第1半導体層13を露出
させる。フォトレジスト膜17をマスクとして、露出さ
れた第1半導体層13にP型不純物18をイオン注入し
て、第1半導体層13内に低濃度のドレイン領域19を
形成する。
19を形成するために使用されたフォトレジスト膜17
を除去した後、またフォトレジスト膜20を全面に塗布
する。前記フォトレジスト膜20をフォトエッチングし
て低濃度のドレイン領域19を形成されたゲート電極1
5の一側の第1半導体層13を露出させるとともにゲー
ト電極15の他の側の第1半導体層13を露出させる。
不純物21を露出された第1半導体層13にイオン注入
してゲート電極15とオーバーラップするように第1半
導体層13内に高濃度のソース領域22を形成すると同
時にゲート電極15とオーバーラップせず、前記低濃度
のドレイン領域19と隣接するように高濃度のドレイン
領域23を形成する。
膜20を除去した後、基板全面にわたってフォトレジス
ト膜24をまた塗布する。このフォトレジスト膜24を
利用したフォトエッチング工程により前記高濃度ソース
及びドレイン領域22,23の両エッジ部分を除去する
ことにより、LDD構造からなるオフセット(LDO)
TFTを完成する。
TFTの製造工程図を示すものである。図2aのよう
に、基板31上に酸化膜からなる絶縁膜32を蒸着し、
その上にポリシリコン膜を蒸着した後、フォトマスクを
利用したフォトエッチング工程を施してゲート電極33
を形成する。基板全面にわたって、高温酸化膜(HT
O,High Temperature Oxide)
を蒸着してゲート絶縁膜34を形成し、ゲート絶縁膜3
4上にポリシリコン膜または非晶質シリコン膜を蒸着し
て半導体層35を形成する。
にシリコンイオンをイオン注入する。この時、半導体層
35へのイオン注入により、ポリシリコン膜からなる半
導体層35は、非晶質シリコン膜に変わる。非晶質シリ
コン膜に変換された半導体層35を一定の温度(600
±50℃)で5時間以上アニーリングさせたり、レーザ
アニーリングさせたりして、またポリシリコン膜にす
る。
するために半導体層35に不純物イオン36をイオン注
入する。この時、ゲート絶縁膜34と半導体層35はゲ
ートの形成部位においてゲート電極33の厚さと同一な
段差を有する。
スト膜37を半導体層35上に塗布し、フォトエッチン
グしてゲート電極33の一側のフォトレジスト膜37を
除去して半導体層35を露出させる。このフォトレジス
ト膜37をマスクとしてP型不純物38をイオン注入し
て低濃度のドレイン領域39を形成する。
ト膜37を全部除去した後、またフォトレジスト膜40
を塗布する。高濃度ソース領域とドレイン領域を形成す
るためのフォトエッチング工程を行う。すなわち、フォ
トレジスト膜40をフォトエッチングしてゲート電極3
3の一側の半導体層35と低濃度のドレイン領域39が
形成されたゲート電極33の他の側の半導体層35の一
部を露出させる。フォトレジスト膜40をマスクとして
P型不純物41をイオン注入して高濃度のソース領域4
2とドレイン領域43を形成する。
除去した後、またフォトレジスト膜44を塗布する。こ
のフォトレジスト膜44を用いたフォトエッチング工程
を行ってソース領域42とドレイン領域43が形成され
た半導体層35をパターニングしてLDDオフセットT
FTを完成する。
下部ゲートを有するLDO薄膜トランジスタ(Ligh
tly doped Offset Bottom G
atc Thin Film Transisito
r)は、オフ電流を出来る限り低く調節してオン/オフ
電流比を増加させ、素子の電気的な特性を改善するため
のものである。しかし、SRAMや液晶表示版(LC
D)素子の高集積化による小型化により、TFTのゲー
トの上部のゲートラインの幅が狭くなった。
流が増加する現象が起こる反面、オン電流の電流量の変
化はないので、結局オン/オフ電流比が減少する結果を
もたらす問題点がある。なお、LDD下部ゲートを有す
るオフセットTFTは、図2bに示すように、LDDを
形成するための低濃度不純物(P‐)のイオン注入用の
マスキング作業の時、マスクのオーバーラップのマージ
ンが狭いため、工程上、難しさがある。
を解決するためのものであり、傾斜したドレイン領域を
形成してオン/オフ電流比を増加させる薄膜トランジス
タ及びその製造方法を提供することにその目的がある。
と、半導体層の中央部に形成されたゲート電極と、ゲー
ト電極の一側の半導体層上に形成された側壁スペーサ
と、ゲート電極の両側の半導体層内に形成された二つの
高濃度不純物領域とを含み、ゲート電極の一方の側の側
壁スペーサによって一方の高濃度不純物領域のみを傾斜
接合領域としたことを特徴とする薄膜トランジスタを提
供する。
極を形成するステップと、基板全面にわたってゲート絶
縁膜と半導体層を順次形成するステップと、ゲート電極
の一側の半導体層上にのみ側壁スペーサを形成するステ
ップと、半導体層に不純物イオンをイオン注入して二つ
の高濃度不純物領域をゲートの両側の半導体層内に形成
するステップとを含むTFTの製造方法を提供する。
1絶縁膜と、第1絶縁膜上に形成された半導体層と、半
導体層の中央部に形成されたゲート絶縁膜と、ゲート絶
縁膜上に形成されたゲート電極と、ゲート電極を覆うよ
うに半導体層上に形成された第2絶縁膜と、ゲート電極
の一側の第2絶縁膜上に形成された側壁スペーサと、ゲ
ート電極の両側の半導体層内に形成され、この中からゲ
ート電極の一側の半導体層内に形成された高濃度不純物
領域は側壁スペーサの下部において傾斜した接合構造を
含むTFTを提供する。
テップと、半導体層の中央部にゲート絶縁膜とゲート電
極を順次形成するステップと、ゲート電極の一側の半導
体層上に側壁スペーサを形成するステップと、半導体層
に不純物イオンを注入して高濃度の不純物領域をゲート
両側の半導体層内に形成するステップとを含むTFTの
製造方法を提供する。
トを有するTFTの断面図を示すものである。図3を参
照すると、本発明の上部ゲートを有するTFTは、基板
51と、基板51上に形成された第1絶縁膜52と、両
側のエッジを除いた絶縁膜52上に形成された半導体層
53と、半導体層53の中央部に形成されたゲート絶縁
膜54と、ゲート絶縁膜54上に形成されたゲート電極
55と、ゲート電極55を覆うように半導体層53上に
形成された第2絶縁膜56と、ゲート電極55の一側の
第2絶縁膜56上に形成された側壁スペーサ57と、傾
斜型の接合を有し、かつ前記側壁スペーサ57とオーバ
ーラップしてゲート電極55の一側の半導体層53内に
形成されたドレイン用の高濃度不純物領域62と、前記
ゲート電極55とオーバーラップしてゲート電極55の
他の側の半導体層53内に形成されたソース用の高濃度
不純物領域61とを含む。
図である。まず、図4aを参照すると、基板51上に酸
化膜からなる絶縁膜52を形成し、絶縁膜52上にドー
プされないポリシリコン膜、或いはドープされない非晶
質シリコン膜を塗布して半導体層53を形成し、半導体
層53上に酸化膜とポリシリコン膜を塗布してパターニ
ングして、半導体層53の中央部にゲート絶縁膜54と
ゲート電極55を形成する。ゲート電極55の形成後基
板全面に1000Å以下の厚さを有する薄い窒化膜56
を蒸着する。
HTO(High Temperature Oxid
e),HLO(High Temperature L
owPressure Oxide),LTO(Low
TemperatureOxide)やBPSG(B
orophospho‐Silicate Glas
s)などの絶縁膜を蒸着した後、エッチバック工程を行
って前記ゲート電極55の両側の面に側壁スペーサ5
7,58を形成する。
基板全面にわたって塗布した後、フォトエッチング工程
を行って前記側壁スペーサ57,58の中から一つの側
壁スペーサ58を露出させ、フォトレジスト膜59をマ
スクとして露出された側壁スペーサ58を除去してゲー
ト電極55の一側にのみ側壁スペーサ57を残す。
ゲート電極55をマスクとして利用してP型不純物60
をイオン注入して高濃度のソース領域61及びドレイン
領域62を形成する。この時、ドレイン領域62は、イ
オン注入の時のゲート電極55の一側にのみ形成された
側壁スペーサ57のマスキング作用によりソース領域6
2とは異なって緩やかに傾斜した接合構造を有するよう
になる。ドレイン領域62の傾斜した接合構造は、LD
D構造と同じ効果がある。
いたフォトエッチング工程により、前記ソース61及び
ドレイン62を所定のパターンにパターニングすること
により、ドレイン領域が傾斜した形態で形成された上部
ゲートを有するTFTが製造される。
ートを有するオフセットTFTの断面図を示すものであ
る。図5を参照すると、本発明の下部ゲートを有するT
FTは基板71と、基板71上に形成された絶縁膜72
と、絶縁膜72の中央部に形成されたゲート電極73
と、ゲート電極73の露出された表面を覆うように絶縁
膜72上に形成されたゲート絶縁膜74と、一側のエッ
ジを除いたゲート絶縁膜74上に形成された半導体層7
5と、ゲート電極73の一側の半導体層75に形成され
た側壁スペーサ77と、傾斜した接合構造を有し、ゲー
ト電極73の一側の半導体層75内に前記側壁スペーサ
77とオーバーラップして形成されたドレイン用の高濃
度不純物領域83と、ゲート電極73の他の側の半導体
層82内に形成されたソース用の高濃度不純物領域82
とを含む。
下部ゲートを有するオフセット薄膜トランジスタの製造
工程図を示すものである。まず、図6aのように、基板
71上に酸化膜からなる絶縁膜72を蒸着し、その上に
ポリシリコンを蒸着した後、フォトエッチングして前記
絶縁膜72の中央部に一定の厚さを有するゲート電極7
3を形成する。前記ゲート電極73の露出された面を覆
うように絶縁膜72上にゲート絶縁膜74を形成し、ド
ープされないポリシリコン膜、或いはドープされない非
晶質シリコン膜を蒸着して半導体層75を形成する。半
導体層75とゲート絶縁膜74は、ゲート電極73が形
成された部分に於いてゲート電極73の厚さだけの段差
を有する。
イオンを半導体層75に注入する。シリコンイオンのイ
オン注入によりポリシリコン膜からなる半導体層75
は、非晶質シリコン膜と変わる。次いで、一定の温度
(600±500℃)で5時間以上アニーリングした
り、レーザアニーリングして非晶質シリコン膜に変換さ
れた半導体層75をまたポリシリコン膜にする。
するための不純物イオンを半導体層75にイオン注入す
る。そして、側壁スペーサ用の絶縁膜76としてBPS
G膜を半導体層75上に蒸着して、フロイング作業を施
す。この時、BPSG膜の代わりにSOGをコーテイン
グしてもかまわない。
クして半導体層75の両側の段差を形成部の側壁に側壁
スペーサ77,78を形成する。側壁スペーサ用の絶縁
膜76は、フロイング物質(flowing mate
rial)としてSOGまたはBPSGを使用する。
トレジスト膜79を塗布し、ゲート電極73の一側に形
成された側壁スペーサ78のみが露出されるようにフォ
トレジスト膜79をフォトエッチングし、フォトレジス
ト膜79をマスクとして露出されたスペーサ78を除去
する。
後、フォトレジスト膜79を除去する。基板表面にわた
って、またフォトレジスト膜80を塗布し、フォトエッ
チングしてゲート電極73の上部及び側壁スペーサ77
の一部上にのみフォトレジスト膜80を残す。このフォ
トレジスト膜80をマスクとしてP型不純物81をイオ
ン注入して、高濃度のソース領域82及びドレイン領域
83を形成する。この時、ゲート電極の一側上に残って
いる側壁スペーサ77は、イオン注入の時、マスクとし
て、この側壁スペーサ77の下部の高濃度ドレイン領域
83は傾斜した接合構造を有し、この傾斜した接合構造
はLDD構造と同一の効果がある。
利用したフォトエッチング工程を行って、半導体層75
をパターニングすることにより、傾斜した接合構造のド
レイン領域を有するTFTを製造する。
を有するTFTと従来のLDO TFTの特性を示すグ
ラフである。図7を参照すると、W/L=0.6×1.
2μmであり、低濃度のドレイン領域を形成するための
イオン注入条件が5×1012ions/cm3 ,BF2 +,25
kev であり、高濃度のソース/ドレイン領域を形成する
ためのイオン注入条件が3×1014 ions/cm3 ,BF2
+,25kev であるTFTの場合、従来のLDO TFT
においては、オフ電流が515fAであり、オン電流が
103nAで、オン/オフ電流比は2×105 である。
一方、第1実施例のTFTにおいては、オフ電流が78
fAであり、オン電流が102nAで、オン/オフ電流
比は1.5×106である。
ると、従来のLDO TFTにおいて、オフ電極が51
8fA(偏差1σ=1.8%)であり、オン電流は10
1nA(偏差1σ=1.2%)で、オン/オフ電流比は
1.9×105 である。第1実施例のTFTにおいて
は、オフ電流が71fA(1σ=1.7%)であり、オ
ン電流は100nA(1σ=1.5%)で、オン/オフ
電流比は1.4×106 である。
ートを有するTFTと従来のLDOTFTの特性を示す
グラフである。上記の条件下において、本発明のTFT
は、オフ電流が68fAであり、オン電流が103nA
でオン/オフ電流比は2×105 である。また、175
ポイントのデータの平均値を求めると、本発明のTFT
は、オフ電流が71fA(1σ=1.7%)であり、オ
ン電流は100nA(1σ=1.5%)で、オン/オフ
電流比は1.4×106 である。図7及び図8に於い
て、マーク“O”はオン電流のポイントを示し、マーク
“X”はオフ電流のポイントを示す。
従来のLDO TFTとほとんど同じオン電流値が得ら
れるに対して、オフ電流は従来と相当な開きがあること
が分かる。したがって、図7及び図8上に於いて、オン
電流のポイントは本発明の従来のTFTが差なしで同様
に示しており、オフ電流のポイントは大きい開きをもっ
て示してある。つまり、本発明の実施例によるTFT
は、従来のLDO TFTよりはオフ電流を減少させ
て、オン電流はそのまま高く保持させることにより、増
加したオン/オフ電流比が得られる。
ット薄膜トランジスタは側壁スペーサをイオン注入用の
マスクとして利用して傾斜した接合構造のドレイン領域
を形成することにより、従来のLDD構造と同一な効果
が得られる。従って、従来のオフセットTFTよりはオ
フ電流を減少する効果があり、オン電流に於いてはオフ
セットLDD薄膜トランジスタと同じレベルで高く調節
することにより、オン/オフ電流比を7−14倍に増加
させ、素子の電気的な特性をとびきり改善することが出
来、従来のオーバーレイマージン(overlayma
rgin)問題が生じるLDDの形成工程が不必要なの
で工程を単純化する効果が得られる。
TFTの製造工程図である。
TFTの製造工程図である。
オフセットTFTの断面図である。
るオフセットTFTの断面図である。
る。
る。
半導体層、54,74…ゲート絶縁膜、55,73…ゲ
ート電極、56…窒化膜、57,58,77,78…側
壁スペーサ、59,63,79,80,84…フォトレ
ジスト膜。
Claims (3)
- 【請求項1】 基板と、 基板上に形成された半導体層と、 半導体層の中央部に形成されたゲート電極と、 ゲート電極の一方の側の半導体層上に形成された上端部
から下端部へ向かうにつれて順次厚さが厚くなるように
傾斜した面を有する側壁スペーサと、 半導体層のゲート電極の両側に形成された二つの高濃度
不純物領域と、 を含み、前記二つの高濃度不純物領域の一方のみが、前
記傾斜した面を有する側壁スペーサの下部においてその
傾斜した面に対応して緩やかな傾斜となった傾斜型の接
合構造を有することを特徴とする薄膜トランジスタ。 - 【請求項2】 基板と、 基板上に形成された第1絶縁膜と、 第1絶縁膜上に形成された半導体層と、 半導体層の中央部に形成されたゲート絶縁膜と、 ゲート絶縁膜上に形成されたゲート電極と、 ゲート電極を覆うように半導体層上に形成された第2絶
縁膜と、 ゲート電極の一方の側の第2絶縁膜上に形成された上端
部から下端部へ向かうにつれて順次厚さが厚くなるよう
に傾斜した面を有する側壁スペーサと、 ゲート電極の両側の半導体層内に形成され、この中のゲ
ート電極の一方の側の半導体層内に形成された高濃度不
純物領域は、前記傾斜した面を有する側壁スペーサの下
部においてその傾斜した面に対応して緩やかな傾斜とな
った傾斜型の接合構造を有することを特徴とする薄膜ト
ランジスタ。 - 【請求項3】 基板上に絶縁膜と半導体層とを形成させ
るステップと、 絶縁膜と半導体層を形成させた基板にゲート絶縁膜を半
導体層との間に介在させてゲート電極を形成するステッ
プと、 ゲート電極を形成させた基板全面に薄い絶縁膜を 形成す
るステップと、 ゲート電極の一方の側面にのみ上端部から下端部へ向か
うにつれて順次厚さが厚くなるように傾斜した面を有す
る側壁スペーサを形成するステップと、 半導体層に不純物イオンをイオン注入して二つの高濃度
不純物領域をゲート両側の半導体層内に形成するステッ
プと、 を含むことを特徴とする薄膜トランジスタの製造方法。
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