KR100324927B1 - 저도핑드레인구조의박막트랜지스터제조방법 - Google Patents
저도핑드레인구조의박막트랜지스터제조방법 Download PDFInfo
- Publication number
- KR100324927B1 KR100324927B1 KR1019950006366A KR19950006366A KR100324927B1 KR 100324927 B1 KR100324927 B1 KR 100324927B1 KR 1019950006366 A KR1019950006366 A KR 1019950006366A KR 19950006366 A KR19950006366 A KR 19950006366A KR 100324927 B1 KR100324927 B1 KR 100324927B1
- Authority
- KR
- South Korea
- Prior art keywords
- drain
- photoresist pattern
- gate
- photoresist
- thin film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 15
- 239000010409 thin film Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 229920005591 polysilicon Polymers 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000010408 film Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 abstract description 5
- 125000006850 spacer group Chemical group 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract description 3
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000012535 impurity Substances 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
고집적 반도체 소자 제조 방법
2. 발명이 해결하려고 하는 기술적 과제
드레인 오프셋 박막 트랜지스터는 저도핑 드레인 구조의 박막 트랜지스터와 비교하여 트랜지스터의 스위칭 동작 면에서 크게 뒤지며, 또한 전력 소비가 많고, 속도가 떨어지고, 이를 개선하기위한 저도핑 드레인 구조의 박막 트랜지스터의 경우에도 공정이 복잡하여 공정상의 결함이 발생하게 되어 소자 불량의 원인이 되는 문제점이 발생할 수 있다는 것을 해결하고자 함.
3. 발명의 해결방법의 요지
게이트 전극 형성을 위한 마스크를 제외한 저도핑 드레인 이온주입 마스크를 한번만 사용하는 간단한 공정으로 측벽 스페이서의 형성없이 저도핑 드레인 구조의 박막 트랜지스터를 제조하고자 함.
4, 발명의 중요한 용도
고집적 반도체 소자, 특히 저도핑 드레인 구조의 박막 트랜지스터 제조에 이용됨.
Description
본 발명은 고집적 반도체 소자 제조 방법에 관한 것으로서, 특히 저도핑 드레인 구조의 박막 트렌지스터(Thin Film Transistor)제조 방법에 관한 것이다.
반도체 소자, 특히 SRAM에서 고부하 저항(High Load Rasistor)으로서 사용되는 박막 트랜지스터의 제조시, 드레인 영역에 게이트 영역과의 오프셋(Offset)을 주는 방식의 드레인 오프셋(Drain Offset) 박막 트랜지스터가 주로 사용되고 있으나, 저도핑 드레인(LDD : Lightly-doped Drain) 구조의 박막 트랜지스터와 비교하여 트랜지스터의 온/오프 특성(ON/OFF Ratio) 면에서 크게 뒤지고, 또한 전력 소비가 많고, 속도가 떨어진다는 문제점이 발생한다. 이를 개선하기위한 저도핑 드레인 구조의 박막 트랜지스터의 경우에도 스페이서 산화막에 의한 측벽 스페이서를 이용하므로써 공정이 복잡해지고, 이로인한 공정상의 결함이 발생하게 되어 소자 불량의 원인이 되는 문제점이 발생한다.
따라서, 이러한 문제점을 해결하기 위하여 안출된 본 발명은, 게이트 전극 형성을 위한 마스크를 제외한 저도핑 드레인 이온주입마스크를 한번 사용하는 간단한 공정으로 측벽 스페이서의 형성없이 저도핑 드레인 구조의 박막 트랜지스터를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 저도핑 드레인 구조의 박막 트랜지스터 제조방법은, 반도체 기판상에 산화막을 형성하고, 그 위에 소오스/드레인용 폴리실리콘을 증착한 다음, 전체 구조 상부에 포토레지스트를 도포하는 단계와, 채널 영역이 형성될 부분은 가려지고 잔여 부분은 오픈되도록 포토레지스트 패턴을 행성한 후 저도핑 드레인 이온 주입을 실시하는 단계와, 잔류 포토레지스트틀 제거한 후 게이트 산화막과 게이트용 폴리실리콘을 차례로 증착하고 도핑을 실시하는 단계와, 전체 구조 상부에 포토레지스트를 도포한 후, 채널 영역을 기준으로 양쪽의 소오스/트레인 영역 쪽으로 각각, 소정의 폭 만큼 채널 영역의 길이 보다 더 넓은 폭으로 게이트 전극을 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 게이트용 폴리실리콘을 식각하여 게이트 전극을 형성한 후, 소오스/드레인 이온 주입을 실시하는 단계및, 잔류 포토레지스트를 제거하고어닐링 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
이제 본 발명의 한 실시예에 대하여 첨부 도면을 참조하여 보다 상세하게 설명하게 된다. 오버 게이트(Over Gate) 구조의 박막트랜지스터를 제조하는 경우, 먼저 제 1A도에 도시한 바와같이 반도체 기판(1)상에 산화막(2)을 형성하고, 그 위에 소오스/드레인용 폴리실리콘(3)을 증착한 다음, 전체 구조 상부에 포토레지스트(4)를 도포한다. 다음에 채널 영역이 형성될 부분에는 포토레지스트가 잔류하고 잔여 부분은 오픈되도록 채널 영역의 길이(A)에 대응하는 포토레지스트 패턴(4)을 형성하고, p-형의 저도핑 드레인 이온 주입을 실시한다. 다음에 제 1B도에 도시한 바와 같이, 잔류 포토레지스트(4)를 제거한 후 게이트 산화막(5)과 게이트용 폴리실리콘(6)을 차례로 증착하고 n+형의 이온으로 도핑을 실시한 다음, 전체 구조 상부에 포토레지스트를 도포한다. 다음에는 채널 영역을 기준으로 양쪽의 소오스/드레인 영역 쪽으로 각각, 소정의 폭 만큼, 즉 통상의 저도핑 드레인 영역의 길이(C) 만큼 채널 영역의 길이(A) 보다 더 넓은 폭(B)으로 게이트 전극을 형성하기 위한 포토레지스트 패턴(7)을 형성한다. 즉, B-A=2C가 되도록 한다. 다음에는 제 1C도에 도시한 바와같이 상기 포토레지스트(7) 패턴을 식각 배리어로 이용하여 상기 게이트용 폴리실리콘(6)을 식각하므로써 게이트 전극(6')을 형성한 다음, p+형의 소오스/드레인 이온 주입을 실시하게 되면, 상기 소정의 폭(C)에 해당하는 부분에는 이온이 주입되지 않기 때문에 저도핑 상태를 유지하게 되어 저도핑 드레인 영역이 형성되고, 나머지 오픈된 부분에는 이온이 주입 되어 소오스/드레인 영역을 형성하게 된다. 다음에 제 1D도에 도시한 바와같이,
잔류 포토레지스트(7)를 제거하고 어닐링 공정을 실시하게 되면 저도핑 드레인 구조의 박막 트랜지스터가 형성된다. 전술한 공정을 진행함에 있어서, 채널 영역의 길이(A)와 게이트 전극의 길이(B) 조절에 유의해야 하며, 이에따른 저도핑 드레인 영역의 오정렬(Misalign)도 유의하면서 공정을 진행하여야 한다.
전술한 바와같은 본 발명을 이용하므로써, 측벽 스페이서의 형성이 필요없는 간단한 공정으로 양호한 온/오프 특성(ON/OFF Ratio)을 가진 저도핑 드레인 구조의 박막 트랜지스터를 제조할 수 있다는 장점이 있다.
제 1A도 내지 제 1D도는 본 발명의 저도핑 드레인 구조의 박막 트랜지스터 제조 방법에 따른 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 산화막
3 : 소오스/드레인용 폴리실리콘
4, 7 : 포토레지스트 5 : 게이트 산화막
6 : 게이트용 폴리실리콘 6' : 게이트 전극
Claims (1)
- 저도핑 드레인 구조의 박막 트랜지스터를 제조하는 방법에 있어서,반도체 기판상에 산화막을 형성하고, 그 위에 소오스/드레인용 폴리실리콘을 증착한 다음, 전체 구조 상부에 포토레지스트를 도포하는 단계와,채널 영역이 형성될 부분은 가려지고 잔여 부분은 오픈되도록 포토레지스트 패턴을 형성한 후 저도핑 드레인 이온 주입을 실시하는 단계와,잔류 포토레지스트를 제거한 후 게이트 산화막과 게이트용 폴리실리콘을 차례로 증착하고 도핑을 실시하는 단계와,전체 구조 상부에 포토레지스트를 도포한 후, 채널 영역을 기준으로 양쪽의 소오스/드레인 영역 쪽으로 각각, 소정의 폭 만큼 채널 영역의 길이 보다 더 넓은 폭으로 게이트 전극을 형성하기 위한 포토레지스트 패턴을 형성하는 단계와,상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 게이트용 폴리실리콘을 식각하여 게이트 전극을 형성한 후, 소오스/드레인 이온 주입을 실시하는 단계 및,잔류 포토레지스트를 제거하고 어닐링 공정을 실시하는 단계를 포함해서 이루어진 저도핑 드레인 구조의 박막 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950006366A KR100324927B1 (ko) | 1995-03-24 | 1995-03-24 | 저도핑드레인구조의박막트랜지스터제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950006366A KR100324927B1 (ko) | 1995-03-24 | 1995-03-24 | 저도핑드레인구조의박막트랜지스터제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960035906A KR960035906A (ko) | 1996-10-28 |
| KR100324927B1 true KR100324927B1 (ko) | 2002-07-27 |
Family
ID=37478128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950006366A KR100324927B1 (ko) | 1995-03-24 | 1995-03-24 | 저도핑드레인구조의박막트랜지스터제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100324927B1 (ko) |
-
1995
- 1995-03-24 KR KR1019950006366A patent/KR100324927B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960035906A (ko) | 1996-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5024959A (en) | CMOS process using doped glass layer | |
| US7572690B2 (en) | Method of fabricating CMOS thin film transistor (TFT) and CMOS TFT fabricated using the same | |
| KR0166850B1 (ko) | 트랜지스터 제조방법 | |
| US7888198B1 (en) | Method of fabricating a MOS transistor with double sidewall spacers in a peripheral region and single sidewall spacers in a cell region | |
| KR100324927B1 (ko) | 저도핑드레인구조의박막트랜지스터제조방법 | |
| KR100311498B1 (ko) | 반도체 소자의 이중 게이트 형성방법 | |
| KR0144545B1 (ko) | 저도핑 드레인구조의 박막 트랜지스터 및 그 제조방법 | |
| KR100362191B1 (ko) | 반도체소자의박막트랜지스터및그제조방법 | |
| KR100236046B1 (ko) | 반도체 소자의 제조방법 | |
| KR100649817B1 (ko) | 반도체소자의 제조방법 | |
| KR19990050035A (ko) | 트랜지스터의 형성 방법 | |
| KR0156120B1 (ko) | 박막트랜지스터 제조방법 | |
| KR100328689B1 (ko) | 고집적박막트랜지스터제조방법 | |
| KR950008259B1 (ko) | 반도체 소자의 엘디디(ldd) 제조 방법 | |
| KR100186327B1 (ko) | 모스페트(mosfet)의 제조방법 | |
| KR100444771B1 (ko) | 반도체장치의 제조방법 | |
| KR100197532B1 (ko) | 에스램 박막 트랜지스터 제조 방법 | |
| KR100356784B1 (ko) | 미세선폭의상보형트랜지스터(cmosfet)제조방법 | |
| KR100304975B1 (ko) | 반도체소자제조방법 | |
| KR0172429B1 (ko) | 저전압 및 고전압용 모오스 트랜지스터의 제조공정 | |
| KR100268928B1 (ko) | 반도체소자제조방법 | |
| KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR0179294B1 (ko) | 반도체 장치의 제조방법 | |
| KR0166888B1 (ko) | 박막트랜지스터 제조방법 | |
| KR100325444B1 (ko) | 저도핑드레인구조의모스트랜지스터제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100126 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |