KR0186090B1 - 박막트랜지스터 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 239000010409 thin film Substances 0.000 title abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 125000006850 spacer group Chemical group 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 25
- 230000000694 effects Effects 0.000 abstract description 3
- 230000005684 electric field Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
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Abstract
본 발명은 박막트랜지스터(TFT) 제조방법에 관한 것으로, 절연기판 위에 하부 게이트와, 상기 하부 게이트 위에 절연막과, 상기 절연막 위에 상부 게이트를 형성하는 공정과, 상기 절연막을 상기 하부 게이트 및 상부 게이트의 나비보다 작게 되도록 식각하는 공정과, 상기 하부 게이트와 절연막 및 상부 게이트 표면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 표면 및 기판 상에 반도체층을 형성하는 공정과, 경사이온주입을 실시하여 불순물 영역을 형성하는 공정을 포함하여 소자 제조를 완료함으로써, 1) 오프셋 길이를 제어(control)하는 것이 가능하게 되어 TFT의 특성 변화를 감소시킬 수 있으며, 2) 마스크 공정이 요구되지 않아 공정단순화를 기할 수 있고, 3) 수직 채널을 사용하여 TFT에 의해 셀 사이즈가 증가하는 것을 방지할 수 있으며, 4) 상부 채널과 하부 채널을 따로 제어하는 것이 가능하여 드레인 전계가 채널에 미치는 영향을 감소시킬 수 있게 되어 TFT에 특성을 개선 시킬 수 있고, 5) 더블 게이트 구조에 의해 채널 모듈레이션 효과(온/오프 비 증가)를 증대시킬 수 있어 TFT의 특성을 향상시킬 수 있는 고신뢰성의 박막트랜지스터를 구현할 수 있게 된다.
Description
제1도(a) 내지 제1도(c)는 종래 기술에 따른 박막트랜지스터 제조방법을 도시한 공정수순도.
제2도(a) 내지 제2도(f)는 본 발명의 제1 실시예에 따른 박막트랜지스터 제조방법을 도시한 공정수순도.
제3도(a) 내지 제3도(g)는 본 발명의 제2 실시예에 따른 박막트랜지스터 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
100 : 절연기판 102 : 하부 게이트
104 : ILD(inter-layer dielectric) 104' : 절연막
104'' : 측벽 스페이서 106 : 상부 게이트
108 : 게이트 절연막 110 : 반도체충
112 : 소오스 114 : 드레인
116 : 상부 채널 118 : 하부 채널
120 : 오프셋 122 : LDO(lightly doped offset)
본 발명은 박막트랜지스터(thin film transistor : 이하, TFT라 한다) 제조방법에 관한 것으로, 특히 면적축소 및 재현성 증대 등을 통해 TFT 특성을 향상시킬 수 있도록 한 더블 게이트(double gate) 구조의 TFT 제조방법에 관한 것이다.
종래 일반적으로 사용되어 오던 TTF는 제1도(a) 내지 제1도(c)에 도시된 공정수순도에서 알 수 있듯이 먼저, 제1도(a)에 도시된 형태로 절연기판(10) 위에 폴리실리콘으로 이루어진 하부(bottom) 게이트(12)를 형성하고, 상기 하부 게이트(12) 및 절연기판(10) 상에 게이트 절연막(14)을 증착한 후, 상기 게이트 절연막(14) 위에 채널(channel)로 이용되는 반도체층(16)인 바디(body) 폴리 실리콘을 증착한 뒤, 블랭킷(blanket)으로 Vt 이온주입을 실시한다.
그후, 제1도(b)에 도시된 바와 같이 상기 반도체층(16) 위에 오프셋(offset) 마스크(18)를 형성한 뒤 상기 마스크를 이용하여 이온주입 공정을 실시하여 상기 반도체층(16)에 LDO(lightly doped offset)(20)를 형성하고, 상기 오프셋 마스크(18)를 제거한다.
여기서, 상기 LDO(20)는 TFT에서 오프 전류(off ourrent)를 줄이기 위하여 드레인쪽에 도핑 영역을 형성한 것으로, 긍극적으로는 채널과 드레인 사이의 누설전류를 줄이기 위해 형성시킨 것이다.
이어서, 소오스/드레인 형성용 마스크 패턴(22)을 상기 반도체층(16)상에 형성하고, 소오스/드레인 이온주입을 실시하여 제1도(c)에 도시된 바와 같이 상기 LDO(20) 및 채널(16')과 인접하도록 반도체층(16)에 소오스/드레인 영역(24),(26)을 형성함으로써 TFT 제조를 완료한다.
그러나, 상기 공정을 이용하여 제조된 TFT는 공정 진행시 기 언급된 바와 같이 오프셋 마스크 공정이 수반되는 관계로 인하여 공정 스텝(step) 수가 증가할 뿐 아니라 LDO 영역의 길이가 사진식각공정의 얼라인 정밀도(align accuracy)에 따라 변화되어 TFT 특성이 저하되는 단점을 가지게 되고, 또한 더블 게이트(double gate)에 비해 TFT 채널 모듈레이션(modulation) 특성이 나쁘다는 단점을 가지게 된다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 창안된 것으로, 셀프-얼라인(self-aligned) 된 오프 셋과 수직 채널을 갖는 더블 게이트 구조의 TFT를 형성함으로써 면적축소와 재현성 증대 및 TFT 특성을 향상을 기할 수 있도록 한 TFT 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 제조방법은 기판 위에 하부 게이트와, 상기 하부 게이트 위에 절연막과, 상기 절연막 위에 상부 게이트를 형성하는 공정과, 상기 절연막을 상기 하부 게이트 및 상부 게이트의 나비보다 작게 되도록 식각하는 공정과, 상기 하부 게이트와 절연막 및 상부 게이트 표면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 표면 및 기판상에 반도체층을 형성하는 공정과: 경사이온주입을 실시하여 불순물 영역을 형성하는 공정을 포함하여 형성되는 것을 특징으로 한다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 TFT 제조방법은 기판 위에 하부 게이트와, 상기 하부 게이트 위에 절연막과, 상기 절연막 위에 상부 게이트를 형성하는 공정과, 상기 하부 게이트와 절연막 및 상부 게이트 양 측면에 측벽 스페이서를 형성하는 공정과, 일측의 측벽 스페이서를 제거하고, 상기 절연막을 상기 하부 게이트 및 상부 게이트의 나비보다 작게 되도록 식각하는 공정과, 상기 상부 게이트와 절연막 및 하부 게이트 표면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막과 측벽 스페이서 및 기판 표면에 반도체층을 형성하는 공정 및 소오스/드레인 이온주입을 실시하는 공정을 포함하여 형성되는 것을 특징으로 한다.
상기 공정 결과, TFT 특성을 향상시킬 수 있을 뿐 아니라 공정단순화를 이룰 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 하부 게이트와 상부 게이트 사이의 절연막을 상기 하부 게이트 및 상부 게이트의 나비보다 작게 되도록 식각하여 TFT의 채널을 형성함으로써, TFT 특성이 개선된 셀프 얼라인된 수직 채널을 잦는 TFT를 제조하는데 주안점을 둔 것으로, 이를 제2도 및 제3도에 도시된 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 제1실시예로서 제2(a)도 내지 제2(f)도에 도시된 공정수순도를 설명한다. 우선, 제2도(a)에 도시된 바와 같이 절연기판(100) 위에 제1 폴리실리콘을 증착한 뒤 이를 식각하여 하부 게이트(102)를 형성하고, 제2도(b)에 도시된 바와 같이 상기 하부 게이트(102) 및 절연기판(100) 전면에 절연막인 ILD(inter-layer dielectric)(104)를 증착한다.
그후, 제2도(c)에 도시된 바와 같이 상기 ILD(104) 상에 제2 폴리실리콘을 증착하고, 이를 선택 식각하여 상부 게이트(106)를 형성한 뒤, 상기 ILD(104)를 에치백하여 제2도(d)에 도시된 형태의 패턴을 형성한다.
다음, 제2도(e)에 도시된 바와 같이 상기 ILD(104)를 습식 또는 건식식각하여 상기 상부 게이트(106)와 하부 게이트(102) 사이에 상기 상부 게이트와 하부 게이트의 나비 보다 작은 폭을 가지는 ILD(104)를 형성하고, 제2도(f)에 도시된 바와 같이 상기 상부 게이트(106)와 ILD(104) 및 하부 게이트(102) 표면에 게이트 절연막(108)을 증착한 후, 상기 게이트 절연막(108) 및 절연기판(100) 표면에 반도체층(110)을 증착한 뒤 이를 패터닝(patterning)한다.
이어서, 상기 패턴 상에 블랭킷으로 Vt 이온주입(a)을 실시하여 상부 게이트(106)와 하부 게이트(102) 사이의 언더컷(undercut)된 영역을 불순물 확산(dopant diffusion)으로 도핑시키고, 소오스/드레인을 형성하기 위하여 고에너지(high energy)로 경사이온주입(b)을 실시하여 상기 반도체층(110)에 소오스/드레인 영역(112),(114)을 형성함으로써 본 공정을 완료한다.
그 결과, 경사이온주입으로 인해 불순물이 도핑되지 않은 반도체층 측에는 하부 게이트(102)와 상부 게이트(106) 사이의 언더컷 된 ILD에 의해 셀프-얼라인된 수직 채널로서, 상부 채널(116)과 하부 채널(118)이 형성되고, 상기 상부 채널(116)과 하부 채널(118) 사이에는 셀프-얼라인된 오프셋(120)이 형성되며, 상기 드레인(114) 쪽에는 이와 인접되도록 LDO(122)가 형성되어 그에 인접한 하부 채널(118)을 이용하여 드레인 전계에 의한 누설전류 성분을 감소시켜 준다.
이때, 상기 오프셋(120)의 길이는 ILD(104)의 두께에 따라 변화되므로 이를 이용하여 오프셋 길이를 제어할 수 있게 된다.
다음으로, 제2 실시예로서 제3도(a) 내지 제3도(g)에 도시된 공정수순도를 설명한다.
상기 실시예에서 제3도(a) 내지 제3도(c)에 도시된 공정은 제1 실시예의 제2도(a) 내지 제2도(c)에 도시된 공정과 동일한 방법에 의해 제조되므로 여기서는 설명을 생략하고, 그 이후의 공정부터 살펴본다.
우선, 제3도(d)에 도시된 바와 같이 하부 게이트(102)와 상부 게이트(106) 사이의 ILD(104)를 상기 하부 게이트 및 상부 게이트와 동일한 나비를 가지도록 식각처리하고, 상기 패턴이 형성된 절연기판(100) 전면에 절연막인 산화막(104')을 증착한 후, 이를 에치백하여 제3도(e)에 도시된 바와 같이 상기 패턴 측면에 측벽 스페이서(104'')를 형성한다.
그후, 제3도(f)에 도시된 바와 같이 상기 측벽 스페이서(104'')의 한쪽을 제거하고, 측벽 스페이서가 제거된 쪽의 ILD(104)를 습식 또는 건식식각하여 측벽 스페이서가 제거된 쪽의 ILD 일측이 상기 상부 게이트 및 하부 게이트 보다 작은 나비를 가지도록 형성한다.
그 다음, 제3도(g)에 도시된 바와 같이 상기 상부 게이트(106)와 ILD(104) 및 하부 게이트(102) 표면에 게이트 절연막(108)을 형성하고, 상기 게이트 절연막(108)과 측벽 스페이서(104'')를 포함한 절연기판(100) 위에 반도체층(110)을 증착한 후 경사없이(no tilted) 소오스/드레인 이온주입공정을 실시하여 상기 반도체층(110)에 소오스/드레인 영역(112),(114)을 형성함으로써 본 공정을 완료한다.
그 결과, 기 언급된 바와 같이 불순물이 도핑되지 않은 반도체층 측에는 하부 게이트(102)와 상부 게이트(106) 사이의 언더컷된 ILD에 의해 셀프-얼라인된 수직 채널로서, 상부 채널(116)과 하부 채널(118)이 형성되고, 상기 상부 채널(116)과 하부 채널(118) 사이에는 셀프-얼라인된 오프셋(120)이 형성되는 더블 게이트 구조의 TFT가 형성된다.
상술한 바와 같이 본 발명에 의하면, 1) 셀프-얼라인되는 오프셋 길이를 제어(control)하는 것이 가능하게 되어 TFT의 특성 변화를 감소시킬 수 있으며, 2) 마스크 공정이 요구되지 않아 공정단순화를 기할 수 있고, 3) 수직 채널을 사용하여 TFT에 의해 셀 사이즈가 증가하는 것을 방지할 수 있으며, 4) 상부 채널과 하부 채널을 따로 제어하는 것이 가능하여 드레인 전계가 채널에 미치는 영향을 감소시킬 수 있게 되어 TFT 특성을 개선시킬 수 있을 뿐 아니라, 5) 더블 게이트 구조에 의해 채널 모듈레이션 효과(온/오프 비 증가)를 증대시킬 수 있어 TFT의 특성을 향상시킬 수 있는 고신뢰성의 TFT를 구현할 수 있게 된다.
Claims (7)
- 기판 위에 하부 게이트와 상기 하부 게이트 위에 절연막과, 상기 절연막 위에 상부 게이트를 형성하는 공정과, 상기 절연막을 상기 하부 게이트 및 상부 게이트의 나비보다 작게 되도록 식각하는 공정과, 상기 하부 게이트와 절연막 및 상부 게이트 표면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 표면 및 기판 상에 반도체층을 형성하는 공정과, 경사이온주입을 실시하여 불순물 영역을 형성하는 공정을 포함하여 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 절연막은 유전체로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 절연막은 습식 또는 건식식각법으로 식각되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 기판 위에 하부 게이트와, 상기 하부 게이트 위에 절연막과, 상기 절연막 위에 상부 게이트를 형성하는 공정과, 상기 하부 게이트와 절연막 및 상부 게이트 양 측면에 측벽 스페이서를 형성하는 공정과, 일측의 측벽 스페이서를 제거하고, 상기 절연막을 상기 하부 게이트 및 상부 게이트의 나비보다 작게 되도록 식각하는 공정과, 상기 상부 게이트와 절연막 및 하부 게이트 표면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막과 측벽 스페이서 및 기판 표면에 반도체층을 형성하는 공정 및 소오스/드레인 이온주입을 실시하는 공정을 포함하여 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항에 있어서, 상기 측벽 스페이서는 산화막으로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항 또는 제5항에 있어서, 상기 측벽 스페이서는 하부 게이트와 절연막 및 상부 게이트를 포함한 절연기판 상에 산화막을 증착하고, 이를 에치백하여 형성하는 것을 특징으로 하는 박막트래니지스터 제조방법.
- 제4항에 있어서, 상기 절연막은 습식 또는 건식식각법으로 식각되는 것을 특징으로 하는 박막트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950034267A KR0186090B1 (ko) | 1995-10-06 | 1995-10-06 | 박막트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950034267A KR0186090B1 (ko) | 1995-10-06 | 1995-10-06 | 박막트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970023894A KR970023894A (ko) | 1997-05-30 |
| KR0186090B1 true KR0186090B1 (ko) | 1999-03-20 |
Family
ID=19429418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950034267A KR0186090B1 (ko) | 1995-10-06 | 1995-10-06 | 박막트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0186090B1 (ko) |
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|---|---|---|---|---|
| KR100489588B1 (ko) * | 1997-12-29 | 2005-09-15 | 주식회사 하이닉스반도체 | 탑게이트형박막트랜지스터의제조방법 |
| US9818766B2 (en) | 2013-05-31 | 2017-11-14 | Samsung Display Co., Ltd. | Thin film transistor and organic light emitting diode display including the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
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| US9818766B2 (en) | 2013-05-31 | 2017-11-14 | Samsung Display Co., Ltd. | Thin film transistor and organic light emitting diode display including the same |
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| KR970023894A (ko) | 1997-05-30 |
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