KR100611212B1 - 오프셋영역을 갖는 박막 트랜지스터의 제조방법 - Google Patents
오프셋영역을 갖는 박막 트랜지스터의 제조방법 Download PDFInfo
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Abstract
본 발명은 공정을 단순화하고 오프상태에서의 누설전류를 방지할 수 있는 오프셋구조를 갖는 박막 트랜지스터의 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터의 제조방법은 절연기판상에 폴리실리콘막을 형성하는 단계와; 폴리실리콘막을 포함한 기판상에 게이트 절연막 및 게이트 전극물질을 순차적으로 형성하는 단계와; 상기 게이트전물질 및 게이트 절연막을 식각하여 게이트를 형성하는 단계와; 상기 게이트전극을 포함한 기판상에 랩핑층을 형성하는 단계와; 소정의 도전형을 갖는 고농도 불순물을 이온주입하여 폴리실리콘막에 상기 랩핑층의 가로 방향 두께와 동일한 폭을 갖는 오프셋영역 및 고농도의 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 종래의 양극산화를 이용한 오프셋영역을 갖는 박막 트랜지스터의 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 오프셋영역을 갖는 박막 트랜지스터의 제조공정도,
<도면의 주요부분에 대한 부호의 설명>
21 : 절연기판 22 : 버퍼층
23 : 폴리실리콘막 24 : 게이트 절연막
25 : 게이트 전극물질 26 : 게이트
27 : 랩핑층 29 : 오프셋영역
28 : 고농도 소오스/드레인 영역
본 발명은 오프셋영역을 갖는 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 추가마스크공정없이 오프셋영역을 형성하여 공정을 단순화하고, 누설전류 를 감소시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.
통상적으로 능동표시소자를 제작함에 있어서, 스위칭소자로서 사용되는 폴리실리콘 박막 트랜지스터의 오프상태에서의 누설전류를 방지하는 것이 가장 근본적인 문제이다. 폴리실리콘 박막 트랜지스터에 있어서 오프상태에서의 누설전류는 액티브영 액정표시소자의 스위칭소자로서의 신뢰성 및 표시특성의 저하를 초래한다.
이러한 누설전류를 방지하기 위한 수단으로서 LDD(Lightly Doped Drain) 구조 또는 오프셋(off-set)구조가 이용되고 있다. 종래의 오프셋구조 또는 LDD 구조의 박막 트랜지스터를 형성하는 방법으로는, 박막 트랜지스터의 게이트전극을 양극산화하여 형성하거나, 추가의 마스크공정을 이용하여 형성하는 방법이 있다.
도 1을 참조하여 양극산화를 이용한 종래의 오프셋구조를 갖는 박막 트랜지스터의 제조방법을 설명하면 다음과 같다.
먼저, 절연기판(11)상에 버퍼층으로서 절연막(12)을 형성하고, 그위에 폴리실리콘막(13)을 형성한다. 사진식각공정을 수행하여 상기 폴리실리콘막(13)을 패터닝한 다음 게이트 절연막(14)을 형성한다.
게이트 절연막(14)상에 게이트 전극물질, 예를 들면 양극산화가 가능한 금속물질을 형성한 다음 사진식각공정을 수행하여 게이트전극(15)을 형성한다.
이어서, 게이트 전극(15)을 양극산화하여 양극산화막(16)을 형성한 다음, 상기 양극산화막(16)을 마스크로 하여 소정의 도전형을 갖는 고농도, 예를 들면 P형 또는 N형 고농도 불순물을 폴리실리콘막(13)으로 이온주입하여 고농도 소오스/드레인 영역(17)을 형성한다.
이로써 양극산화막(16)하부의 폴리실리콘막(13)에 오프셋영역(18)이 형성된 박막 트랜지스터를 제조한다.
그러나, 상기한 오프셋구조를 갖는 박막 트랜지스터의 제조방법은 오프셋구조를 형성하기 위하여 새로운 설비의 투자 및 마스크수의 증가가 불가피하므로, 전체적인 비용을 증가시킴과 동시에 공정이 복잡해지는 문제점이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 추가의 마스크공정없이 랩핑층을 이용하여 오프셋영역을 형성하여 공정을 단순화할 수 있는 박막 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 오프셋영역을 갖는 박막 트랜지스터의 제조방법은 절연기판상에 폴리실리콘막을 형성하는 단계와; 폴리실리콘막을 포함한 기판상에 게이트 절연막 및 게이트 전극물질을 순차적으로 형성하는 단계와; 상기 게이트전물질 및 게이트 절연막을 식각하여 게이트를 형성하는 단계와; 상기 게이트전극을 포함한 기판상에 랩핑층을 형성하는 단계와; 소정의 도전형을 갖는 고농도 불순물을 이온주입하여 폴리실리콘막에 상기 랩핑층의 가로 방향 두께와 동일한 폭을 갖는 오프셋영역 및 고농도의 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 랩핑층은 산화막 또는 질화막과 같은 비금속물질로 이루어지고, 그의 두께는 500Å를 갖는 것이 바람직하며, 상기 랩핑층의 두께에 따라 오프셋영역의 폭이 결정되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 오프셋영역을 갖는 박막 트랜지스터의 제조공정도를 도시한 것이다.
도 2a 및 도 2b와 같이 절연기판(21)상에 버퍼층(22)으로 산화막을 형성하고, 그위에 폴리실리콘막(23)을 형성한다. 이어서, 도 2c와 같이 폴리실리콘막(23)을 포함한 버퍼층(22)상에 게이트 절연막(24) 및 게이트 금속물질(25)을 순차 증착한다.
도 2d에 도시된 바와같이 통상의 사진식각공정을 통해 게이트전극물질(25) 및 게이트 절연막(24)을 식각하여 게이트 전극(26)을 형성한다.
이어서, 도 2e에 도시된 바와같이 게이트 전극(26)을 포함한 버퍼층(22)상에 랩핑(wrapping layer) (27)를 형성한다. 상기 랩핑층(27)으로는 산화막 또는 질화막과 같은 비금속물질이 사용된다.
일반적으로 산화막을 PECVD(plasma enhanced chemical vapor deposition)법을 이용하여 증착하는 경우에는 산화막의 스텝커버리지(=스평방향증착율/수직방향 증착율)가 우수하여 0.8이상의 스텝커버리지를 얻는다. 따라서, 랩핑층(27)을 2000Å의 두께로 증착하면, 게이트전극(26)의 측벽에 1600Å 이상이 증착되게 된다.
그 다음, 도 2f와 같이 소정의 도전형, 예를 들면 N형 또는 P형의 고농도 불순물을 이온주입하면 상기 랩핑층에 의해 자기정렬방식으로 오프셋영역(29)을 형성함과 동시에 고농도 소오스/드레인 영역(28)을 형성하므로써, 오프셋영역을 구비한 박막 트랜지스터가 제조된다. 따라서, 랩핑층에 의해 자기정렬방식으로 오프셋영역을 용이하게 형성할 수 있으므로 오프셋영역을 형성하기 위한 추가의 마스크공정이 요구되지 않을 뿐만 아니라, 랩핑층의 두께를 조절함으로써 오프셋영역의 크기, 즉 오프셋영역(29)의 폭(a)를 용이하게 조절할 수 있다.
이때, 랩핑층(27)을 너무 두껍게 형성하는 경우에는 소오스/드레인 영역을 위한 불순물의 이온주입이 용이하지 않으므로, 그의 두께는 500Å이 바람직하다. 이를 위하여 본 발명의 실시예서는 게이트 전극물질(25)을 식각하여 게이트 전극(26)을 형성할 때 게이트 절연막(24)도 함께 식각하여 버퍼층(22)을 노출시켜 준다.
한편, 랩핑층을 두껍게 형성하는 경우에는 랩핑층을 에치백하여 게이트 전극의 측벽에 스페이서를 형성한 다음 이온주입하여 고농도의 소오스/드레인 영역과 오프셋영역을 형성할 수 있으므로, 추가의 마스크공정없이 요구되지 않는다.
이상, 설명한 바와 같이 본 발명의 박막 트랜지스터의 제조방법에 따르면, 랩핑층을 이용하여 자기정렬방식으로 오프셋영역을 형성하여 줌으로써 추가적인 마스크공정 또는 새로운 장비가 필요하지 않으므로 공정단순화 및 비용상승을 방지할 수 있는 효과가 있다. 또한, 상기 랩핑층의 두께에 따라 오프셋영역의 크기를 용이하게 조절할 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 절연기판상에 폴리실리콘막을 형성하는 단계와;폴리실리콘막을 포함한 기판상에 게이트 절연막 및 게이트 전극물질을 순차적으로 형성하는 단계와;상기 게이트전물질 및 게이트 절연막을 식각하여 게이트를 형성하는 단계와;상기 게이트전극을 포함한 기판상에 랩핑층을 형성하여 패턴하는 단계와;소정의 도전형을 갖는 고농도 불순물을 이온주입하여 폴리실리콘막에 상기 랩핑층의 가로 방향 두께와 동일한 폭을 갖는 오프셋영역 및 고농도의 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 랩핑층은 비금속물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제2항에 있어서, 상기 랩핑층으로 산화막 또는 질화막중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 랩핑층의 두께에 따라 오프셋영역의 폭이 결정되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 랩핑층은 500Å 이상, 2,000 Å 이하의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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