JPH08274336A - 多結晶半導体薄膜トランジスタ及びその製造方法 - Google Patents
多結晶半導体薄膜トランジスタ及びその製造方法Info
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- JPH08274336A JPH08274336A JP7072675A JP7267595A JPH08274336A JP H08274336 A JPH08274336 A JP H08274336A JP 7072675 A JP7072675 A JP 7072675A JP 7267595 A JP7267595 A JP 7267595A JP H08274336 A JPH08274336 A JP H08274336A
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Abstract
(57)【要約】 (修正有)
【目的】電流ドライブ能力が高く素子サイズが小さくい
LDD構造を持った薄膜半導体電解効果トランジスタを
工程数をあまり増やすこと無く供給する。 【構成】多結晶シリコンよりなる半導体層3をチャネル
領域よりなるコプラーナ型MIS型薄膜トランジスタに
おいて、ゲート電極42がゲート酸化膜2に接触部近傍
の面積が反対側より大きい張りだし構造を有し、対面す
る多結晶シリコン層3にソース・ドレインと同じ伝導型
決定不純物がソースドレインより薄く添加されている。
LDD構造を持った薄膜半導体電解効果トランジスタを
工程数をあまり増やすこと無く供給する。 【構成】多結晶シリコンよりなる半導体層3をチャネル
領域よりなるコプラーナ型MIS型薄膜トランジスタに
おいて、ゲート電極42がゲート酸化膜2に接触部近傍
の面積が反対側より大きい張りだし構造を有し、対面す
る多結晶シリコン層3にソース・ドレインと同じ伝導型
決定不純物がソースドレインより薄く添加されている。
Description
【0001】
【産業上の利用分野】本発明は多結晶半導体薄膜トラン
ジスタに関する。
ジスタに関する。
【0002】
【従来の技術】薄膜トランジスタ(TFT)は大面積か
つ種々の材質の基板に形成できるため多方面の応用が期
待されている。今日もっとも大きな応用分野としては液
晶表示素子におけるスイッチング素子として応用されて
いる。現在、実用化されているTFTは非晶質シリコン
を用いたものであるが、非晶質シリコンは移動度が低く
このため大電流をスイッチングする為には素子サイズが
大きくなる、高速のスイッチングができないなどの問題
点がある。これを解決する手段として、多結晶シリコン
をチャネルに用いてTFTを作製する試みがなされてい
る。しかし、多結晶シリコンを用いたTFTはドレイン
端近傍での電界集中によるリーク電流が発生しやすくこ
のため画素スイッチング用に使用するには、ドレインの
一部に低濃度の不純物層を形成したLDD構造を用い
て、電界集中を避けてリーク電流を減らさなければなら
ない。
つ種々の材質の基板に形成できるため多方面の応用が期
待されている。今日もっとも大きな応用分野としては液
晶表示素子におけるスイッチング素子として応用されて
いる。現在、実用化されているTFTは非晶質シリコン
を用いたものであるが、非晶質シリコンは移動度が低く
このため大電流をスイッチングする為には素子サイズが
大きくなる、高速のスイッチングができないなどの問題
点がある。これを解決する手段として、多結晶シリコン
をチャネルに用いてTFTを作製する試みがなされてい
る。しかし、多結晶シリコンを用いたTFTはドレイン
端近傍での電界集中によるリーク電流が発生しやすくこ
のため画素スイッチング用に使用するには、ドレインの
一部に低濃度の不純物層を形成したLDD構造を用い
て、電界集中を避けてリーク電流を減らさなければなら
ない。
【0003】従来のこのLDD構造を製造工程順に示し
たのが図5である。まず初めに、ガラス基板1上に多結
晶シリコン膜を形成し、これを島状に加工し、この上に
版下シリコンのゲート絶縁膜43を形成する。この後、
MoTaのゲート電極45を、PEP(レジストの所定
部分を感光させた後、不要部を除去してレジストのマス
クを形成し、このレジストマスク上からエッチングして
レジスト下の層を加工する)工程により、パターン形成
する。しかる後、このゲート電極45をマスクにしてイ
オン注入を行い低濃度領域461 、471 を形成する
(図5(a))。
たのが図5である。まず初めに、ガラス基板1上に多結
晶シリコン膜を形成し、これを島状に加工し、この上に
版下シリコンのゲート絶縁膜43を形成する。この後、
MoTaのゲート電極45を、PEP(レジストの所定
部分を感光させた後、不要部を除去してレジストのマス
クを形成し、このレジストマスク上からエッチングして
レジスト下の層を加工する)工程により、パターン形成
する。しかる後、このゲート電極45をマスクにしてイ
オン注入を行い低濃度領域461 、471 を形成する
(図5(a))。
【0004】その後2回目のPEPを行って、ゲートよ
り大きめのパターンを酸化シリコン膜40で形成する。
その後、このパターンをマスクにして、Pのイオン注入
を行ってソース・ドレイン領域となる高濃度領域48、
49を形成すると共にLDD領域462 、472 も形成
する(図5(b))。
り大きめのパターンを酸化シリコン膜40で形成する。
その後、このパターンをマスクにして、Pのイオン注入
を行ってソース・ドレイン領域となる高濃度領域48、
49を形成すると共にLDD領域462 、472 も形成
する(図5(b))。
【0005】最後に、全面に形成した表面保護膜の高濃
度領域48、49上に開口部を設け、この開口部にAl
のソース・ドレイン電極を形成して薄膜トランジスタが
完成する(図5(c))。
度領域48、49上に開口部を設け、この開口部にAl
のソース・ドレイン電極を形成して薄膜トランジスタが
完成する(図5(c))。
【0006】この方法ではLDD領域462 、472 の
形成できる最小寸法は2回のマスク合わせの精度によっ
て決まる。現状では合わせ精度ではLDD領域の幅は2
μm以下にすることは難しく、また、ガラス基板上に作
製するときはプロセス途中での基板の収縮を考えると、
LDD領域の幅は4μm程度にしかすることはできな
い。従って、LDD領域462 、472 が、大きくな
り、抵抗成分として無視できない。このため十分な電流
ドライブ能力を得ることができなかった。またLDD領
域462 、472 を小さくする事ができない以上素子サ
イズを小さくすることも困難であった。
形成できる最小寸法は2回のマスク合わせの精度によっ
て決まる。現状では合わせ精度ではLDD領域の幅は2
μm以下にすることは難しく、また、ガラス基板上に作
製するときはプロセス途中での基板の収縮を考えると、
LDD領域の幅は4μm程度にしかすることはできな
い。従って、LDD領域462 、472 が、大きくな
り、抵抗成分として無視できない。このため十分な電流
ドライブ能力を得ることができなかった。またLDD領
域462 、472 を小さくする事ができない以上素子サ
イズを小さくすることも困難であった。
【0007】
【発明が解決しようとする課題】以上説明した様に従来
の多結晶シリコンを用いたLDD構造TFTではLDD
領域の幅を最適なものにすることは不可能であった。こ
のため、従来の素子はサイズが大きく、また電流のドラ
イブ能力の不足したものであった。
の多結晶シリコンを用いたLDD構造TFTではLDD
領域の幅を最適なものにすることは不可能であった。こ
のため、従来の素子はサイズが大きく、また電流のドラ
イブ能力の不足したものであった。
【0008】本発明は上記問題点に鑑みなされたもの
で、電極構造を変えることにより、ドライブ能力の向上
と素子サイズの小形化を図った多結晶半導体薄膜トラン
ジスタの提供を目的とする。
で、電極構造を変えることにより、ドライブ能力の向上
と素子サイズの小形化を図った多結晶半導体薄膜トラン
ジスタの提供を目的とする。
【0009】
【課題を解決するための手段】請求項1に係る発明は、
表面が絶縁性の基板と、この基板上に形成されチャネル
領域が内部に形成される多結晶半導体層と、この多結晶
半導体層上に形成されるゲート絶縁膜と、このゲート絶
縁膜上に形成されるゲート電極と、前記多結晶半導体層
の両側に接して或いは内部に形成されるソース・ドレイ
ン領域とを備えた多結晶半導体薄膜トランジスタにおい
て、前記ゲート電極が前記ゲート酸化膜に近い側に形成
された第1のゲート金属層と、この第1のゲート金属層
上に形成され前記第1のゲート金属層に比べてゲート長
方向が短い第2のゲート金属層から成ることを特徴とす
る多結晶半導体薄膜トランジスタを提供するものであ
る。
表面が絶縁性の基板と、この基板上に形成されチャネル
領域が内部に形成される多結晶半導体層と、この多結晶
半導体層上に形成されるゲート絶縁膜と、このゲート絶
縁膜上に形成されるゲート電極と、前記多結晶半導体層
の両側に接して或いは内部に形成されるソース・ドレイ
ン領域とを備えた多結晶半導体薄膜トランジスタにおい
て、前記ゲート電極が前記ゲート酸化膜に近い側に形成
された第1のゲート金属層と、この第1のゲート金属層
上に形成され前記第1のゲート金属層に比べてゲート長
方向が短い第2のゲート金属層から成ることを特徴とす
る多結晶半導体薄膜トランジスタを提供するものであ
る。
【0010】請求項2に係る発明は、表面が絶縁性の基
板と、この基板上に形成されチャネル領域が内部に形成
される多結晶半導体層と、この多結晶半導体層上に形成
されるゲート絶縁膜と、このゲート絶縁膜上に形成され
るゲート電極と、前記多結晶半導体層の内部或いは両側
に接して形成されるソース・ドレイン領域とを備えた多
結晶半導体薄膜トランジスタにおいて、前記ゲート電極
が前記ゲート酸化膜に近い側で裾が広がった形状であり
この裾が前記基板表面との成す角度が20度以下である
ことを特徴とする多結晶半導体薄膜トランジスタを提供
するものである。
板と、この基板上に形成されチャネル領域が内部に形成
される多結晶半導体層と、この多結晶半導体層上に形成
されるゲート絶縁膜と、このゲート絶縁膜上に形成され
るゲート電極と、前記多結晶半導体層の内部或いは両側
に接して形成されるソース・ドレイン領域とを備えた多
結晶半導体薄膜トランジスタにおいて、前記ゲート電極
が前記ゲート酸化膜に近い側で裾が広がった形状であり
この裾が前記基板表面との成す角度が20度以下である
ことを特徴とする多結晶半導体薄膜トランジスタを提供
するものである。
【0011】請求項3に係る発明は、表面が絶縁性の基
板上に多結晶半導体層を形成する工程と、この多結晶半
導体層上にゲート絶縁膜を形成する工程と、このゲート
絶縁膜上に前記ゲート酸化膜に近い側に第1のゲート金
属層を形成する工程と、この第1のゲート金属層上に形
成され前記第1のゲート金属層に比べてゲート長方向が
短い第2のゲート金属層を形成する工程と、前記第1及
び第2のゲート金属層上から不純物注入を行なって前記
多結晶半導体層にソース・ドレイン領域を形成する工程
とを具備することを特徴とする多結晶半導体薄膜トラン
ジスタの製造方法を提供するものである。
板上に多結晶半導体層を形成する工程と、この多結晶半
導体層上にゲート絶縁膜を形成する工程と、このゲート
絶縁膜上に前記ゲート酸化膜に近い側に第1のゲート金
属層を形成する工程と、この第1のゲート金属層上に形
成され前記第1のゲート金属層に比べてゲート長方向が
短い第2のゲート金属層を形成する工程と、前記第1及
び第2のゲート金属層上から不純物注入を行なって前記
多結晶半導体層にソース・ドレイン領域を形成する工程
とを具備することを特徴とする多結晶半導体薄膜トラン
ジスタの製造方法を提供するものである。
【0012】ここで前記ゲート電極は2層以上の伝導体
より形成され、前記ゲート絶縁膜から近い順に低抵抗で
あることが素子速度向上の点から望ましい。また、多結
晶半導体は多結晶シリコンであることが、素子特性の信
頼性の面から良い。
より形成され、前記ゲート絶縁膜から近い順に低抵抗で
あることが素子速度向上の点から望ましい。また、多結
晶半導体は多結晶シリコンであることが、素子特性の信
頼性の面から良い。
【0013】また、ゲート電極の裾は、基板表面との成
す角度が20度以下であることがリーク電流低減の点か
ら望ましく、またゲート電極の裾或いは第1のゲート金
属層の第2のゲート金属層からのゲート長方向での出っ
張りは、0.2μm以上であることが低リーク電流の点
から望ましい。
す角度が20度以下であることがリーク電流低減の点か
ら望ましく、またゲート電極の裾或いは第1のゲート金
属層の第2のゲート金属層からのゲート長方向での出っ
張りは、0.2μm以上であることが低リーク電流の点
から望ましい。
【0014】さらに、多結晶半導体層は、前記ゲート電
極下の不純物が多結晶半導体薄膜トランジスタのソース
・ドレイン領域と同じ伝導型決定不純物であり、かつソ
ース・ドレイン領域の不純物濃度と比べて1桁以上少な
い濃度であることが良好な特性のLDD構造を得る点か
ら望ましい。
極下の不純物が多結晶半導体薄膜トランジスタのソース
・ドレイン領域と同じ伝導型決定不純物であり、かつソ
ース・ドレイン領域の不純物濃度と比べて1桁以上少な
い濃度であることが良好な特性のLDD構造を得る点か
ら望ましい。
【0015】
【作用】上記構成により、第1のゲート金属層の第2の
ゲート金属層からのゲート長方向での出っ張り或いはゲ
ート電極の裾の下に低不純物濃度でゲート長方向の長さ
が従来構造に比べて短い低不純物濃度層が形成される。
従って、この低不純物濃度層が短いために低抵抗のLD
D構造が正確に形成されることになり、ドライブ能力の
向上と素子サイズの小形化を図った多結晶半導体薄膜ト
ランジスタを提供することができる。
ゲート金属層からのゲート長方向での出っ張り或いはゲ
ート電極の裾の下に低不純物濃度でゲート長方向の長さ
が従来構造に比べて短い低不純物濃度層が形成される。
従って、この低不純物濃度層が短いために低抵抗のLD
D構造が正確に形成されることになり、ドライブ能力の
向上と素子サイズの小形化を図った多結晶半導体薄膜ト
ランジスタを提供することができる。
【0016】
【実施例】本発明の詳細を実施例を用いて説明する。 (実施例1)本発明の実施例1を図1、図2に示した製
造工程順の断面図によって説明する。
造工程順の断面図によって説明する。
【0017】先ず、石英基板1を用い、この基板1上に
CVD法で非晶質Si層を形成する。その後、600℃
でアニールを20時間行い、50nm厚の多結晶Si層
2を形成する。ここでは図示しないが、この多結晶Si
層2を他の多結晶Si層から石英基板1上で電気的に分
離するために島状に加工した後、常圧CVD法でSiO
2 層3を70nm形成する。その後、ゲート電極材料と
してタングステン層41 を20nm、モリブデン層51
を100nm形成する。その後ゲート電極として残すべ
きところにレジスト61 を被着しておく(図1
(a))。
CVD法で非晶質Si層を形成する。その後、600℃
でアニールを20時間行い、50nm厚の多結晶Si層
2を形成する。ここでは図示しないが、この多結晶Si
層2を他の多結晶Si層から石英基板1上で電気的に分
離するために島状に加工した後、常圧CVD法でSiO
2 層3を70nm形成する。その後、ゲート電極材料と
してタングステン層41 を20nm、モリブデン層51
を100nm形成する。その後ゲート電極として残すべ
きところにレジスト61 を被着しておく(図1
(a))。
【0018】その後、酸素とフッ化物のガスを用いたR
IE法でゲート電極材料をエッチングして、タングステ
ン層42 、モリブデン層52 を形成する。このとき、酸
素の比率をまず低くして、まずレジスト61 と同じ幅に
近い条件でエッチングする(図1(b))。
IE法でゲート電極材料をエッチングして、タングステ
ン層42 、モリブデン層52 を形成する。このとき、酸
素の比率をまず低くして、まずレジスト61 と同じ幅に
近い条件でエッチングする(図1(b))。
【0019】その後、酸素濃度を上げてレジスト61 も
エッチングされる様な条件でエッチングを続けるとレジ
スト幅が後退し、さらに、レジスト62 直下の金属53
もエッチングされる様になる。ゲート電極は、これで完
成としてもよいが、さらにエッチングを続けて明確に裾
が広がった形状にすることもできる(図1(c))。
エッチングされる様な条件でエッチングを続けるとレジ
スト幅が後退し、さらに、レジスト62 直下の金属53
もエッチングされる様になる。ゲート電極は、これで完
成としてもよいが、さらにエッチングを続けて明確に裾
が広がった形状にすることもできる(図1(c))。
【0020】つまり、ガスを切り替えて、下層の金属が
エッチングされない条件でさらに上層の金属をエッチン
グする。その後レジストを除去することでゲートが上層
の金属54 が下層の金属42 より狭い構造を有してい
る。この様にして、第1のゲート金属としてのタングス
テン層42 、及びこのタングステン層42 に対してゲー
ト長方向で短い第2のゲート金属層としてのモリブデン
層54 が形成されることとなる。この場合はゲート電極
を2段の階段状と称することもできる(図1(d))。
エッチングされない条件でさらに上層の金属をエッチン
グする。その後レジストを除去することでゲートが上層
の金属54 が下層の金属42 より狭い構造を有してい
る。この様にして、第1のゲート金属としてのタングス
テン層42 、及びこのタングステン層42 に対してゲー
ト長方向で短い第2のゲート金属層としてのモリブデン
層54 が形成されることとなる。この場合はゲート電極
を2段の階段状と称することもできる(図1(d))。
【0021】その後、マス分離をしないイオン注入装置
(イオンドーピング装置)でPイオンを100keVで
3×1013/cm2 の条件でイオン注入を行って低不純
物濃度層61 、71 を形成する(図2(a))。
(イオンドーピング装置)でPイオンを100keVで
3×1013/cm2 の条件でイオン注入を行って低不純
物濃度層61 、71 を形成する(図2(a))。
【0022】その後50keVで3×1015/cm2 イ
オン注入を行って、高不純物濃度のソース・ドレイン領
域8、9を形成すると共に低不純物濃度層62 、72 の
(図2(b))。
オン注入を行って、高不純物濃度のソース・ドレイン領
域8、9を形成すると共に低不純物濃度層62 、72 の
(図2(b))。
【0023】その後層間絶縁用のSiO2 膜14を被着
し、コンタクトホールを形成した後、Al電極10、1
1を被着形成してソース・ドレイン電極10、11を形
成する。
し、コンタクトホールを形成した後、Al電極10、1
1を被着形成してソース・ドレイン電極10、11を形
成する。
【0024】この後、図示しないが、全面にパッシベー
ション膜などを形成して薄膜電解効果トランジスタを完
成させる。図3は上記実施例の薄膜電解効果トランジス
タのゲート電圧とドレイン電流の関係(実線で示した)
を調べたもので、比較のために図5に示した従来型のL
DD構造の薄膜電解効果トランジスタのゲート電圧とド
レイン電流の関係(破線で示した)を示したものであ
る。この図から明らかなように、本実施例のTFTは従
来のTFTと比べてON電流を向上させる事ができる。
ション膜などを形成して薄膜電解効果トランジスタを完
成させる。図3は上記実施例の薄膜電解効果トランジス
タのゲート電圧とドレイン電流の関係(実線で示した)
を調べたもので、比較のために図5に示した従来型のL
DD構造の薄膜電解効果トランジスタのゲート電圧とド
レイン電流の関係(破線で示した)を示したものであ
る。この図から明らかなように、本実施例のTFTは従
来のTFTと比べてON電流を向上させる事ができる。
【0025】このように、本発明を使用することによ
り、電流ドライブ能力の高い薄膜電解効果トランジスタ
を作製することができるようになった。また、ゲート電
極に自己整合して低不純物濃度層が形成されるためPE
P工程によるマスクずれがなくなり、薄膜電解効果トラ
ンジスタの特性を安定させることができ、歩留まりが高
くなった。また、絶縁基板上に画素電極、画素電極のス
イッチング用TFT、駆動回路などを集積形成して得ら
れる液晶表示装置の駆動回路様のTFTに応用する場
合、従来法では駆動回路と画素スイッチでは薄膜電解効
果トランジスタの構成が変わり非常に複雑になったが、
本方法では同じ構造にすることができ、回路設計上非常
に楽になった。また、画素スイッチング様のMIS型電
解効果トランジスタの電流ドライブ能力が高くなり、ト
ランジスタの絶縁性基板上に占める占有面積を小さくす
ることができる。これは例えば従来型の薄膜電解効果ト
ランジスタの占有面積が10×10μm/口であったの
を、本実施例のトランジスタでは7×10μm/口にす
ることができ、素子サイズの小形化を図ることができる
と共に、またリーク電流が少なくなることで補助容量を
低減することができ、開口率を高くすることが可能とな
った。 (実施例2)図4は本発明の実施例2を示す薄膜電解効
果トランジスタの断面図である。本方法では金属層から
ゲート電極をエッチング形成する際、エッチング条件を
選ぶことにより、一度で本発明のゲート電極形状を作製
できる様にしたものである。この実施例1でもそうであ
るが、この実施例2の場合、ゲート電極35の側面は傾
斜形状の裾36を持ちゲート電極35の断面は全体とし
てL型に近い形状となり、ゲート電極の裾のゲート電極
頂部からの出っ張りはゲート長方向で0.2μmより大
きいことが良く、また、裾の広がり角度は基板表面から
に対して20度以下であることが望ましいことが分かっ
た。これは以下の理由による。つまり通常エッチングを
行っても、ゲート側面は傾斜する。しかし、傾斜角は立
っており、基板1に対し、45度以上の形状を示してい
る。しかし、このような形状では、イオンの加速電圧を
変えてもLDD領域はほとんど形成されず、従って、M
ISの逆方向リークも減らなかった。発明者等の実験で
は張り出し部の長さが0.5μm、0.3μmの場合、
基板との角度5度で作製したとき最もMISトランジス
タは特性の良いものができた。電気的特性が改善される
までLDD領域が形成されるためには、ゲート電極の裾
36が基板表面に対して5度程度の角度がついているこ
とが望ましい。我々の実験では20度まで、角度を大き
くしても特性の改善が見られた。よって角度20度以下
で張り出し部分の長さが0.3μmである場合、1回の
PEP行程でLDD構造が作製できることがわかった。
基板との角度が0度で、張り出し部分が0.5μmの時
が実施例1とまったく同様の効果を得た。
り、電流ドライブ能力の高い薄膜電解効果トランジスタ
を作製することができるようになった。また、ゲート電
極に自己整合して低不純物濃度層が形成されるためPE
P工程によるマスクずれがなくなり、薄膜電解効果トラ
ンジスタの特性を安定させることができ、歩留まりが高
くなった。また、絶縁基板上に画素電極、画素電極のス
イッチング用TFT、駆動回路などを集積形成して得ら
れる液晶表示装置の駆動回路様のTFTに応用する場
合、従来法では駆動回路と画素スイッチでは薄膜電解効
果トランジスタの構成が変わり非常に複雑になったが、
本方法では同じ構造にすることができ、回路設計上非常
に楽になった。また、画素スイッチング様のMIS型電
解効果トランジスタの電流ドライブ能力が高くなり、ト
ランジスタの絶縁性基板上に占める占有面積を小さくす
ることができる。これは例えば従来型の薄膜電解効果ト
ランジスタの占有面積が10×10μm/口であったの
を、本実施例のトランジスタでは7×10μm/口にす
ることができ、素子サイズの小形化を図ることができる
と共に、またリーク電流が少なくなることで補助容量を
低減することができ、開口率を高くすることが可能とな
った。 (実施例2)図4は本発明の実施例2を示す薄膜電解効
果トランジスタの断面図である。本方法では金属層から
ゲート電極をエッチング形成する際、エッチング条件を
選ぶことにより、一度で本発明のゲート電極形状を作製
できる様にしたものである。この実施例1でもそうであ
るが、この実施例2の場合、ゲート電極35の側面は傾
斜形状の裾36を持ちゲート電極35の断面は全体とし
てL型に近い形状となり、ゲート電極の裾のゲート電極
頂部からの出っ張りはゲート長方向で0.2μmより大
きいことが良く、また、裾の広がり角度は基板表面から
に対して20度以下であることが望ましいことが分かっ
た。これは以下の理由による。つまり通常エッチングを
行っても、ゲート側面は傾斜する。しかし、傾斜角は立
っており、基板1に対し、45度以上の形状を示してい
る。しかし、このような形状では、イオンの加速電圧を
変えてもLDD領域はほとんど形成されず、従って、M
ISの逆方向リークも減らなかった。発明者等の実験で
は張り出し部の長さが0.5μm、0.3μmの場合、
基板との角度5度で作製したとき最もMISトランジス
タは特性の良いものができた。電気的特性が改善される
までLDD領域が形成されるためには、ゲート電極の裾
36が基板表面に対して5度程度の角度がついているこ
とが望ましい。我々の実験では20度まで、角度を大き
くしても特性の改善が見られた。よって角度20度以下
で張り出し部分の長さが0.3μmである場合、1回の
PEP行程でLDD構造が作製できることがわかった。
基板との角度が0度で、張り出し部分が0.5μmの時
が実施例1とまったく同様の効果を得た。
【0026】本発明は、上記実施例に限定されるもので
はなく、その趣旨を種々変形して実施することができ
る。本発明の上述した実施例において、ゲート電極のう
ち、ゲート絶縁膜に近い部分の伝導層を多結晶シリコン
とし、ゲート絶縁膜から遠い部分をタングステン、モリ
ブデン、クロム、チタン、白金、バナジウム、ニッケ
ル、アルミニウム、銅、金、銀、パラジウム、ニオブ、
タンタルなどの金属としたものである。この場合、チャ
ネルと、酸化膜に接しているゲート電極が同じ材料であ
り、物質の仕事関数差によるMISトランジスタの閾値
が変化するのを防ぐことができる。
はなく、その趣旨を種々変形して実施することができ
る。本発明の上述した実施例において、ゲート電極のう
ち、ゲート絶縁膜に近い部分の伝導層を多結晶シリコン
とし、ゲート絶縁膜から遠い部分をタングステン、モリ
ブデン、クロム、チタン、白金、バナジウム、ニッケ
ル、アルミニウム、銅、金、銀、パラジウム、ニオブ、
タンタルなどの金属としたものである。この場合、チャ
ネルと、酸化膜に接しているゲート電極が同じ材料であ
り、物質の仕事関数差によるMISトランジスタの閾値
が変化するのを防ぐことができる。
【0027】また、上述した実施例のゲート電極にタン
グステン、モリブデン、クロム、チタン、白金、バナジ
ウム、ニッケル、アルミニウム、銅、金、銀、パラジウ
ム、ニオブ、タンタルなどの金属の相互の金属間の合金
または金属間化合物、またはこれらの金属または合金に
ベリリウム、マグネシウム、カルシウム、亜鉛、カドミ
ウム、水銀その他の元素を微量に添加したものを組み合
わせて使用することができる。この様な合金や微量の不
純物を含んだ金属は組成比で容易にエッチング速度を変
更することができ本発明の様な形状を作製できるので好
ましい。
グステン、モリブデン、クロム、チタン、白金、バナジ
ウム、ニッケル、アルミニウム、銅、金、銀、パラジウ
ム、ニオブ、タンタルなどの金属の相互の金属間の合金
または金属間化合物、またはこれらの金属または合金に
ベリリウム、マグネシウム、カルシウム、亜鉛、カドミ
ウム、水銀その他の元素を微量に添加したものを組み合
わせて使用することができる。この様な合金や微量の不
純物を含んだ金属は組成比で容易にエッチング速度を変
更することができ本発明の様な形状を作製できるので好
ましい。
【0028】多結晶半導体層はシリコンに限定されるも
のではなく、他のIV族半導体、化合物半導体例えば、
SiGe、SiC等であっても良い。また上記実施例で
はチャネルには不純物添加を行わなかったが、チャネル
へのドーピングを行ってP型或いはN型の電解効果トラ
ンジスタにしても本発明の主旨を逸脱するものではな
い。
のではなく、他のIV族半導体、化合物半導体例えば、
SiGe、SiC等であっても良い。また上記実施例で
はチャネルには不純物添加を行わなかったが、チャネル
へのドーピングを行ってP型或いはN型の電解効果トラ
ンジスタにしても本発明の主旨を逸脱するものではな
い。
【0029】また、表面が絶縁性の基板は、ガラス基板
に限るものではなく、SOI基板などの表面が絶縁性で
ある基板なら良い。その他種々変形して使用することが
できる。
に限るものではなく、SOI基板などの表面が絶縁性で
ある基板なら良い。その他種々変形して使用することが
できる。
【0030】
【発明の効果】本発明を用いることにより、ドライブ能
力の向上と素子サイズの小形化を図った多結晶半導体薄
膜トランジスタを提供することができる。
力の向上と素子サイズの小形化を図った多結晶半導体薄
膜トランジスタを提供することができる。
【図1】本発明の実施例1に係わるMIS型TFTトラ
ンジスタの断面図
ンジスタの断面図
【図2】本発明の実施例1に係わるMIS型TFTトラ
ンジスタの断面図
ンジスタの断面図
【図3】本発明の実施例1に係わるMIS型TFTトラ
ンジスタを説明する図
ンジスタを説明する図
【図4】本発明の実施例2に係わるMIS型TFTトラ
ンジスタの断面図
ンジスタの断面図
【図5】従来法のLDD構造を有するMIS型TFTト
ランジスタの断面図
ランジスタの断面図
【符号の説明】 1 絶縁性基板 2 ゲート絶縁膜 3 無添加多結晶シリコン層 4 第1のゲート金属層 5 第2のゲート金属層 6,7低濃度不純物添加した多結晶シリコン層 8,9高濃度不純物添加した多結晶シリコン層 10 ソース電極 11 ドレイン電極 14 絶縁膜 16 レジスト層
Claims (3)
- 【請求項1】表面が絶縁性の基板と、この基板上に形成
されチャネル領域が内部に形成される多結晶半導体層
と、この多結晶半導体層上に形成されるゲート絶縁膜
と、このゲート絶縁膜上に形成されるゲート電極と、前
記多結晶半導体層の両側に接して或いは内部に形成され
るソース・ドレイン領域とを備えた多結晶半導体薄膜ト
ランジスタにおいて、前記ゲート電極が前記ゲート酸化
膜に近い側に形成された第1のゲート金属層と、この第
1のゲート金属層上に形成され前記第1のゲート金属層
に比べてゲート長方向が短い第2のゲート金属層から成
ることを特徴とする多結晶半導体薄膜トランジスタ。 - 【請求項2】表面が絶縁性の基板と、この基板上に形成
されチャネル領域が内部に形成される多結晶半導体層
と、この多結晶半導体層上に形成されるゲート絶縁膜
と、このゲート絶縁膜上に形成されるゲート電極と、前
記多結晶半導体層の内部或いは両側に接して形成される
ソース・ドレイン領域とを備えた多結晶半導体薄膜トラ
ンジスタにおいて、前記ゲート電極が前記ゲート酸化膜
に近い側で裾が広がった形状でありこの裾が前記基板表
面との成す角度が20度以下であることを特徴とする多
結晶半導体薄膜トランジスタ。 - 【請求項3】表面が絶縁性の基板上に多結晶半導体層を
形成する工程と、この多結晶半導体層上にゲート絶縁膜
を形成する工程と、このゲート絶縁膜上に前記ゲート酸
化膜に近い側に第1のゲート金属層を形成する工程と、
この第1のゲート金属層上に形成され前記第1のゲート
金属層に比べてゲート長方向が短い第2のゲート金属層
を形成する工程と、前記第1及び第2のゲート金属層上
から不純物注入を行なって前記多結晶半導体層にソース
・ドレイン領域を形成する工程とを具備することを特徴
とする多結晶半導体薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7072675A JPH08274336A (ja) | 1995-03-30 | 1995-03-30 | 多結晶半導体薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7072675A JPH08274336A (ja) | 1995-03-30 | 1995-03-30 | 多結晶半導体薄膜トランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08274336A true JPH08274336A (ja) | 1996-10-18 |
Family
ID=13496187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7072675A Pending JPH08274336A (ja) | 1995-03-30 | 1995-03-30 | 多結晶半導体薄膜トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08274336A (ja) |
Cited By (57)
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