JPH04240733A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH04240733A JPH04240733A JP760591A JP760591A JPH04240733A JP H04240733 A JPH04240733 A JP H04240733A JP 760591 A JP760591 A JP 760591A JP 760591 A JP760591 A JP 760591A JP H04240733 A JPH04240733 A JP H04240733A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- silicon layer
- film transistor
- gate insulating
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 49
- 239000010408 film Substances 0.000 claims abstract description 49
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 49
- 239000010703 silicon Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000005516 engineering process Methods 0.000 claims abstract description 7
- 238000005224 laser annealing Methods 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 239000007790 solid phase Substances 0.000 claims description 3
- 239000000370 acceptor Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims 1
- 239000001257 hydrogen Substances 0.000 claims 1
- 238000009751 slip forming Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 55
- 230000007547 defect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000001953 recrystallisation Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁基板上に形成され
、液晶表示装置やイメージスキャナーなどへの応用が有
効な、薄膜トランジスタの製造方法に関する。
、液晶表示装置やイメージスキャナーなどへの応用が有
効な、薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来の、絶縁基板上に形成された薄膜ト
ランジスタの製造方法の、一般的な例を図３に示す。ま
ず、透明絶縁基板３０１上に、ソース・ドレイン領域と
して高濃度不純物を添加した半導体薄膜層３０２を形成
し、パターニングし図３（ａ）とする。この後、能動領
域としての半導体層３０３を積層・パターニングし、つ
いでゲート絶縁膜３０４を積層して図３（ｂ）になる。 その後、ゲート電極３０５を積層・パターニングし、層
間絶縁膜３０６を積層し、コンタクトホール３０７を開
口した後、ソース電極端子３０８、ドレイン電極端子３
０９を形成して図３（ｃ）の様な薄膜トランジスタが完
成する。
ランジスタの製造方法の、一般的な例を図３に示す。ま
ず、透明絶縁基板３０１上に、ソース・ドレイン領域と
して高濃度不純物を添加した半導体薄膜層３０２を形成
し、パターニングし図３（ａ）とする。この後、能動領
域としての半導体層３０３を積層・パターニングし、つ
いでゲート絶縁膜３０４を積層して図３（ｂ）になる。 その後、ゲート電極３０５を積層・パターニングし、層
間絶縁膜３０６を積層し、コンタクトホール３０７を開
口した後、ソース電極端子３０８、ドレイン電極端子３
０９を形成して図３（ｃ）の様な薄膜トランジスタが完
成する。
【０００３】前記従来の技術では、ソース・ドレイン領
域を、不純物を含んだ半導体薄膜により形成したが、こ
の方法によると、ゲート電極と、ソース及びドレイン領
域との重なりが、寄生容量となり、薄膜トランジスタの
高速化に不利である。また、ソース及びドレイン領域と
、能動領域である半導体層とのコンタクトにおいて、接
合欠陥が存在するため、オフ電流を下げられない。そこ
で、考えられたのが、ソース及びドレイン領域の形成を
、イオン打ち込み法などにより自己整合的に形成する方
法である。この方法により形成された薄膜トランジスタ
の構造を図４に示す。４０１は絶縁基板、４０２はイオ
ン打ち込み法などにより自己整合的に形成されたソース
・ドレイン領域、４０３は能動領域、４０４はゲート絶
縁膜、４０５はゲート電極、４０６は層間絶縁膜、４０
７はコンタクトホール、４０８はソース電極、４０９は
ドレイン電極をそれぞれ表している。
域を、不純物を含んだ半導体薄膜により形成したが、こ
の方法によると、ゲート電極と、ソース及びドレイン領
域との重なりが、寄生容量となり、薄膜トランジスタの
高速化に不利である。また、ソース及びドレイン領域と
、能動領域である半導体層とのコンタクトにおいて、接
合欠陥が存在するため、オフ電流を下げられない。そこ
で、考えられたのが、ソース及びドレイン領域の形成を
、イオン打ち込み法などにより自己整合的に形成する方
法である。この方法により形成された薄膜トランジスタ
の構造を図４に示す。４０１は絶縁基板、４０２はイオ
ン打ち込み法などにより自己整合的に形成されたソース
・ドレイン領域、４０３は能動領域、４０４はゲート絶
縁膜、４０５はゲート電極、４０６は層間絶縁膜、４０
７はコンタクトホール、４０８はソース電極、４０９は
ドレイン電極をそれぞれ表している。
【０００４】この図４に示されたように、ソース及びド
レイン領域を、自己整合的に形成する事に依って、ソー
ス及びドレイン領域と、ゲート電極との重なり部分は、
不純物の拡散領域だけとなり、薄膜トランジスタの高速
化も可能となる。また前述のような接合欠陥もなくなり
、オフ電流を抑える事ができる。
レイン領域を、自己整合的に形成する事に依って、ソー
ス及びドレイン領域と、ゲート電極との重なり部分は、
不純物の拡散領域だけとなり、薄膜トランジスタの高速
化も可能となる。また前述のような接合欠陥もなくなり
、オフ電流を抑える事ができる。
【０００５】近年、この様にして得られた薄膜トランジ
スタの用途として、液晶装置への応用などが考えられて
来ている。そのため、絶縁基板としては安価で大面積化
が可能な硝子基板の使用が望まれている。しかしながら
硝子基板は耐熱性に欠けており、ゲート絶縁膜の形成法
に気相成長法を用いざるをえない。従って前記従来の技
術に述べたようなコプラナー型の薄膜トランジスタにお
いては、能動領域である半導体層と、ゲート絶縁膜との
界面において組成のずれが大きく、しかも能動領域表面
に不純物などの付着物が存在しているため、清浄な界面
を形成する事が困難であり、良好な電気的特性を得る事
が難しかった。
スタの用途として、液晶装置への応用などが考えられて
来ている。そのため、絶縁基板としては安価で大面積化
が可能な硝子基板の使用が望まれている。しかしながら
硝子基板は耐熱性に欠けており、ゲート絶縁膜の形成法
に気相成長法を用いざるをえない。従って前記従来の技
術に述べたようなコプラナー型の薄膜トランジスタにお
いては、能動領域である半導体層と、ゲート絶縁膜との
界面において組成のずれが大きく、しかも能動領域表面
に不純物などの付着物が存在しているため、清浄な界面
を形成する事が困難であり、良好な電気的特性を得る事
が難しかった。
【０００６】一方、能動領域の易動度を高める手段とし
て能動領域を再結晶化する方法が提案されている。しか
し、前述の従来の技術により形成された、清浄な界面を
持たない薄膜トランジスタにおいては、能動領域表面に
付着した不純物が、再結晶化の際に能動領域内部に進入
し欠陥となるため、再結晶化の効果も小さかった。
て能動領域を再結晶化する方法が提案されている。しか
し、前述の従来の技術により形成された、清浄な界面を
持たない薄膜トランジスタにおいては、能動領域表面に
付着した不純物が、再結晶化の際に能動領域内部に進入
し欠陥となるため、再結晶化の効果も小さかった。
【０００７】本発明は、このような能動領域形成後にゲ
ート絶縁膜を形成する工程を含む、薄膜トランジスタの
製造方法の問題点を解決するもので、その目的とすると
ころは、清浄な界面を形成し、良好な電気的特性を得る
とともに、ソース及びドレイン領域の形成を、自己整合
的に行い、さらに能動領域であるシリコン層を再結晶化
することによって、高速化・高性能化・低消費電力化が
可能で、信頼性の高い薄膜トランジスタの製造方法を提
供するところにある。
ート絶縁膜を形成する工程を含む、薄膜トランジスタの
製造方法の問題点を解決するもので、その目的とすると
ころは、清浄な界面を形成し、良好な電気的特性を得る
とともに、ソース及びドレイン領域の形成を、自己整合
的に行い、さらに能動領域であるシリコン層を再結晶化
することによって、高速化・高性能化・低消費電力化が
可能で、信頼性の高い薄膜トランジスタの製造方法を提
供するところにある。
【０００８】
【課題を解決するための手段】本発明は、絶縁基板上に
、ドナーあるいはアクセプターとなる不純物を含んだ半
導体よりなる、ソース及びドレイン領域を形成する工程
と、能動領域としてのシリコン層を形成する工程と、ゲ
ート絶縁膜を形成する工程と、ゲート電極を形成する工
程とを含む、薄膜トランジスタの製造方法において、能
動領域としてのシリコン層と、それに接するゲート絶縁
膜層を、真空を破らずに同一チャンバー内で形成した後
、ソース及びドレイン領域を自己整合的に形成し、さら
に能動領域としてのシリコン層を再結晶化することを特
徴とする。
、ドナーあるいはアクセプターとなる不純物を含んだ半
導体よりなる、ソース及びドレイン領域を形成する工程
と、能動領域としてのシリコン層を形成する工程と、ゲ
ート絶縁膜を形成する工程と、ゲート電極を形成する工
程とを含む、薄膜トランジスタの製造方法において、能
動領域としてのシリコン層と、それに接するゲート絶縁
膜層を、真空を破らずに同一チャンバー内で形成した後
、ソース及びドレイン領域を自己整合的に形成し、さら
に能動領域としてのシリコン層を再結晶化することを特
徴とする。
【０００９】
【実施例】図１は、薄膜トランジスタの製造方法におけ
る、本発明の１つの実施例を製造工程順に示した図であ
る。まず、図１（ａ）に示すように絶縁基板１０１上に
、シリコン層１０２を、ＥＣＲ−プラズマ技術によって
形成し、真空を破らずに同一チャンバー内で、連続して
第１のゲート絶縁膜層１０３を形成する。その後、レー
ザーアニール処理を行う事によって、能動領域となるシ
リコン層の再結晶化を行う。その後第１のゲート絶縁膜
１０３及びシリコン層１０２を同時にパターニングし、
続いて第２のゲート絶縁膜１０４を全面に形成する。前
記第２のゲート絶縁膜１０４には、二酸化珪素膜や窒化
珪素膜などが、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマ
ＣＶＤ法、ＥＣＲプラズマＣＶＤ法、光ＣＶＤ法、また
はこれらの組合わせにより、形成され、使用される。つ
いでゲート電極となる導体薄膜層をスパッタ法などによ
り形成した後、ゲート電極１０５となる部分を除きエッ
チングして、第１図（ｂ）を得る。ゲート電極には、Ａ
ｌ・Ｃｒ等の金属や、多結晶シリコン等の導体薄膜が使
用される。ついで、図１（ｃ）に示されるように、イオ
ンインプランテーション法や、イオンドーピング法など
の、イオン打ち込み法により、不純物１０６を打ち込む
事によって、ソース及びドレイン領域１０７を形成する
。次に、層間絶縁膜層１０８を積層、ついで、ソース・
ドレイン電極を形成する部分の第１のゲート絶縁膜１０
３、第２のゲート絶縁膜１０４及び層間絶縁膜１０８を
除去し、コンタクトホール１０９とし、その部分にソー
ス電極１１０、ドレイン電極１１１を形成し、第１図（
ｄ）となる。上記層間絶縁膜１０８には、前記第２のゲ
ート絶縁膜１０４の形成において、用いられた方法と同
様な方法で形成される絶縁膜の他に、ポリイミド等が使
用されることもある。
る、本発明の１つの実施例を製造工程順に示した図であ
る。まず、図１（ａ）に示すように絶縁基板１０１上に
、シリコン層１０２を、ＥＣＲ−プラズマ技術によって
形成し、真空を破らずに同一チャンバー内で、連続して
第１のゲート絶縁膜層１０３を形成する。その後、レー
ザーアニール処理を行う事によって、能動領域となるシ
リコン層の再結晶化を行う。その後第１のゲート絶縁膜
１０３及びシリコン層１０２を同時にパターニングし、
続いて第２のゲート絶縁膜１０４を全面に形成する。前
記第２のゲート絶縁膜１０４には、二酸化珪素膜や窒化
珪素膜などが、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマ
ＣＶＤ法、ＥＣＲプラズマＣＶＤ法、光ＣＶＤ法、また
はこれらの組合わせにより、形成され、使用される。つ
いでゲート電極となる導体薄膜層をスパッタ法などによ
り形成した後、ゲート電極１０５となる部分を除きエッ
チングして、第１図（ｂ）を得る。ゲート電極には、Ａ
ｌ・Ｃｒ等の金属や、多結晶シリコン等の導体薄膜が使
用される。ついで、図１（ｃ）に示されるように、イオ
ンインプランテーション法や、イオンドーピング法など
の、イオン打ち込み法により、不純物１０６を打ち込む
事によって、ソース及びドレイン領域１０７を形成する
。次に、層間絶縁膜層１０８を積層、ついで、ソース・
ドレイン電極を形成する部分の第１のゲート絶縁膜１０
３、第２のゲート絶縁膜１０４及び層間絶縁膜１０８を
除去し、コンタクトホール１０９とし、その部分にソー
ス電極１１０、ドレイン電極１１１を形成し、第１図（
ｄ）となる。上記層間絶縁膜１０８には、前記第２のゲ
ート絶縁膜１０４の形成において、用いられた方法と同
様な方法で形成される絶縁膜の他に、ポリイミド等が使
用されることもある。
【００１０】本実施例において、能動領域であるシリコ
ン層とゲート絶縁膜層とをＥＣＲ−プラズマ技術により
連続成膜した際の、形成ガス流量の時間変化を図２（ａ
）に示す。この方法を用いると、能動領域であるシリコ
ン層とゲート絶縁膜層との界面は大気にさらされる事が
ないため、自然酸化膜や表面への不純物の付着などがな
い清浄な界面となり、良好な電気的特性が得られる。さ
らに別な方法として、図２（ｂ）に示されるように、形
成ガス流量を変化させる事も可能である。この方法を用
いると、先の方法で得られる利点に加えて、能動領域で
あるシリコン層とゲート絶縁膜層との、物質の不連続性
を解消する事ができる。その結果、接合欠陥が小さくな
るため、能動領域であるシリコン層の端面でトラップさ
れる電荷を少なくする事ができる。一方、図２（ｃ）の
ようにガス流量を変化させても、シリコン端面における
電荷のトラップを少なくする事ができる。この方法によ
れば、シリコン層を形成した後、水素ガスを流し続ける
事によって、電荷のトラップの原因であるシリコン端面
のダングリングボンド（不対電子対）を埋める事ができ
る。その結果やはり良好な電気的特性が得られる。それ
に加えて、ＥＣＲ−プラズマ技術によりシリコン層及び
ゲート絶縁膜層を形成する際には、その形成圧力が、ミ
リメートル程度の高真空になっているため、大気中の不
純物が成膜された薄膜中に混入する恐れもなく、それに
よるトラップのない、理想的な薄膜が形成できる。
ン層とゲート絶縁膜層とをＥＣＲ−プラズマ技術により
連続成膜した際の、形成ガス流量の時間変化を図２（ａ
）に示す。この方法を用いると、能動領域であるシリコ
ン層とゲート絶縁膜層との界面は大気にさらされる事が
ないため、自然酸化膜や表面への不純物の付着などがな
い清浄な界面となり、良好な電気的特性が得られる。さ
らに別な方法として、図２（ｂ）に示されるように、形
成ガス流量を変化させる事も可能である。この方法を用
いると、先の方法で得られる利点に加えて、能動領域で
あるシリコン層とゲート絶縁膜層との、物質の不連続性
を解消する事ができる。その結果、接合欠陥が小さくな
るため、能動領域であるシリコン層の端面でトラップさ
れる電荷を少なくする事ができる。一方、図２（ｃ）の
ようにガス流量を変化させても、シリコン端面における
電荷のトラップを少なくする事ができる。この方法によ
れば、シリコン層を形成した後、水素ガスを流し続ける
事によって、電荷のトラップの原因であるシリコン端面
のダングリングボンド（不対電子対）を埋める事ができ
る。その結果やはり良好な電気的特性が得られる。それ
に加えて、ＥＣＲ−プラズマ技術によりシリコン層及び
ゲート絶縁膜層を形成する際には、その形成圧力が、ミ
リメートル程度の高真空になっているため、大気中の不
純物が成膜された薄膜中に混入する恐れもなく、それに
よるトラップのない、理想的な薄膜が形成できる。
【００１１】さらにこのようにして得られたシリコン層
を再結晶化すると、シリコン層の易動度が上がる。先に
述べたように、シリコン層とゲート絶縁膜層との界面に
は不純物の付着がなく清浄であるため、シリコン層を再
結晶化した場合には、界面の不純物により薄膜中にトラ
ップが形成される事もなく、再結晶化の効果を最大限に
引き出す事ができる。本実施例においては、能動領域で
あるシリコン層の再結晶化の為のレーザーアニール処理
を、前記第１のゲート絶縁膜形成後に行ったが、これは
前記第１のゲート絶縁膜を形成した後であれば、いつ行
っても良い。一方、能動領域であるシリコン層の再結晶
化に、固相成長法を用いた場合にも同様の事が言える。
を再結晶化すると、シリコン層の易動度が上がる。先に
述べたように、シリコン層とゲート絶縁膜層との界面に
は不純物の付着がなく清浄であるため、シリコン層を再
結晶化した場合には、界面の不純物により薄膜中にトラ
ップが形成される事もなく、再結晶化の効果を最大限に
引き出す事ができる。本実施例においては、能動領域で
あるシリコン層の再結晶化の為のレーザーアニール処理
を、前記第１のゲート絶縁膜形成後に行ったが、これは
前記第１のゲート絶縁膜を形成した後であれば、いつ行
っても良い。一方、能動領域であるシリコン層の再結晶
化に、固相成長法を用いた場合にも同様の事が言える。
【００１２】また、本実施例においては、ソース・ドレ
イン領域の形成を自己整合的に形成したが、不純物を添
加した半導体薄膜層を用いた場合も、清浄な界面を形成
できる事は言うまでもない。
イン領域の形成を自己整合的に形成したが、不純物を添
加した半導体薄膜層を用いた場合も、清浄な界面を形成
できる事は言うまでもない。
【００１３】
【発明の効果】以上簡単に説明したように、本発明の薄
膜トランジスタの製造方法によれば、以下の数多くの効
果が得られる。 １．能動領域を形成した後、ゲート絶縁膜を形成するコ
プラナー型薄膜トランジスタにおいては、能動領域であ
るシリコン層とゲート絶縁膜層とを真空中で連続成膜す
るため、シリコン層表面への不純物等の付着がなく、ま
た自然酸化膜も存在しないため、清浄な界面を形成でき
る。 ２．上記の１で述べた、ゲート絶縁膜と能動領域である
シリコン層との連続成膜を、ＥＣＲ−プラズマ技術を用
いて行うことにより、大気中の不純物などの薄膜中への
混入が防げる。従って、不純物による薄膜中の欠陥及び
トラップを減らす事ができる。 ３．能動領域であるシリコン層と、それと接するゲート
絶縁膜層との連続成膜の際に、境界面を物質的に連続に
する事によって、薄膜層端面での組成のズレを少なくす
る事ができ、従って良好な電気的特性が得られた。 ４．能動領域であるシリコン層と、それと接するゲート
絶縁膜層との連続成膜の際に、シリコン層形成後に、水
素ガスを単独で流す事によって、シリコン層端面でのト
ラップ準位を埋める事ができ、従って良好な電気的特性
が得られた。 ５．ソース及びドレイン領域の形成を、自己整合的に行
うため、ゲート電極とソース及びドレイン領域との寄生
容量を減らす事ができ、また能動領域とソース及びドレ
イン領域との接合欠陥もなくす事ができた。 ６．清浄な界面を持つ、能動領域であるシリコン層を再
結晶化させる事によって、シリコン内部に欠陥を生じる
事なく、シリコン層の易動度を上げる事によって特性の
向上ができた。 ７．能動領域であるシリコン層の再結晶化を、固相成長
法で行う事によって、シリコン層の高移動度化ができる
と共に、ゲート絶縁膜中の欠陥をも同時に回復させる事
ができる。 ８．能動領域であるシリコン層の再結晶化を、レーザー
アニール法で行う事によって、ガラス基板には熱衝撃を
与えることなく、シリコン層の高移動度化ができる。
膜トランジスタの製造方法によれば、以下の数多くの効
果が得られる。 １．能動領域を形成した後、ゲート絶縁膜を形成するコ
プラナー型薄膜トランジスタにおいては、能動領域であ
るシリコン層とゲート絶縁膜層とを真空中で連続成膜す
るため、シリコン層表面への不純物等の付着がなく、ま
た自然酸化膜も存在しないため、清浄な界面を形成でき
る。 ２．上記の１で述べた、ゲート絶縁膜と能動領域である
シリコン層との連続成膜を、ＥＣＲ−プラズマ技術を用
いて行うことにより、大気中の不純物などの薄膜中への
混入が防げる。従って、不純物による薄膜中の欠陥及び
トラップを減らす事ができる。 ３．能動領域であるシリコン層と、それと接するゲート
絶縁膜層との連続成膜の際に、境界面を物質的に連続に
する事によって、薄膜層端面での組成のズレを少なくす
る事ができ、従って良好な電気的特性が得られた。 ４．能動領域であるシリコン層と、それと接するゲート
絶縁膜層との連続成膜の際に、シリコン層形成後に、水
素ガスを単独で流す事によって、シリコン層端面でのト
ラップ準位を埋める事ができ、従って良好な電気的特性
が得られた。 ５．ソース及びドレイン領域の形成を、自己整合的に行
うため、ゲート電極とソース及びドレイン領域との寄生
容量を減らす事ができ、また能動領域とソース及びドレ
イン領域との接合欠陥もなくす事ができた。 ６．清浄な界面を持つ、能動領域であるシリコン層を再
結晶化させる事によって、シリコン内部に欠陥を生じる
事なく、シリコン層の易動度を上げる事によって特性の
向上ができた。 ７．能動領域であるシリコン層の再結晶化を、固相成長
法で行う事によって、シリコン層の高移動度化ができる
と共に、ゲート絶縁膜中の欠陥をも同時に回復させる事
ができる。 ８．能動領域であるシリコン層の再結晶化を、レーザー
アニール法で行う事によって、ガラス基板には熱衝撃を
与えることなく、シリコン層の高移動度化ができる。
【００１４】以上の数多くの効果によって、高速化・高
性能化・低消費電力化が可能で、信頼性の高い、薄膜ト
ランジスタを構成できる。
性能化・低消費電力化が可能で、信頼性の高い、薄膜ト
ランジスタを構成できる。
【図１】（ａ）〜（ｄ）本発明の、実施例に示した薄膜
トランジスタの、製造工程ごとの断面図。
トランジスタの、製造工程ごとの断面図。
【図２】（ａ）〜（ｃ）本発明の、実施例において、シ
リコン層とゲート絶縁膜層との連続成膜の際のガス流量
の時間変化を表す図。
リコン層とゲート絶縁膜層との連続成膜の際のガス流量
の時間変化を表す図。
【図３】（ａ）〜（ｃ）従来のコプラナー型薄膜トラン
ジスタの、製造工程ごとの断面図。
ジスタの、製造工程ごとの断面図。
【図４】従来のコプラナー型で、ソース・ドレイン領域
を自己整合的に形成した薄膜トランジスタの素子断面図
。
を自己整合的に形成した薄膜トランジスタの素子断面図
。
１０１、３０１、４０１ 絶縁基板
１０７、３０２、４０２ ソース・ドレイン領域１０
２、３０３、４０３ 能動領域となる半導体層１０３
、１０４、３０４、４０４ ゲート絶縁膜１０５、３
０５、４０５ ゲート電極１０６ 不純物
２、３０３、４０３ 能動領域となる半導体層１０３
、１０４、３０４、４０４ ゲート絶縁膜１０５、３
０５、４０５ ゲート電極１０６ 不純物
Claims (8)
- 【請求項１】絶縁基板上に、ドナーあるいはアクセプタ
ーとなる不純物を含んだ半導体よりなる、ソース及びド
レイン領域を形成する工程と、能動領域としてのシリコ
ン層を形成する工程と、ゲート絶縁膜を形成する工程と
、ゲート電極を形成する工程とを含む、薄膜トランジス
タの製造方法において、能動領域としてのシリコン層を
形成した後、真空を破らずに同一チャンバー内でゲート
絶縁膜としての絶縁薄膜層を形成することを特徴とする
、薄膜トランジスタの製造方法。 - 【請求項２】請求項１におけるシリコン層及びそれと接
する、ゲート絶縁膜層の形成を、ＥＣＲ−プラズマ技術
により、真空を破らずに同一チャンバー内で行ったこと
を特徴とする、薄膜トランジスタの製造方法。 - 【請求項３】請求項１または請求項２の、ＥＣＲ−プラ
ズマ技術により形成された、半導体薄膜層とゲート絶縁
膜層との境界部分が、物質的に連続であるように形成し
たことを特徴とする、薄膜トランジスタの製造方法。 - 【請求項４】請求項１または請求項２において、シリコ
ン層を形成した後、同一チャンバー内において水素雰囲
気にさらし、その後連続して成膜したことを特徴とする
、薄膜トランジスタの製造方法。 - 【請求項５】請求項１のソース及びドレイン領域の形成
を、自己整合的に行ったことを特徴とする、薄膜トラン
ジスタの製造方法。 - 【請求項６】請求項１の能動領域としてのシリコン層を
、再結晶化した事を特徴とする、薄膜トランジスタの製
造方法。 - 【請求項７】請求項１または請求項５のシリコン層の再
結晶化に、固相成長法を用いたことを特徴とする、薄膜
トランジスタの製造方法。 - 【請求項８】請求項１または請求項５のシリコン層の再
結晶化に、レーザーアニール法を用いた事を特徴とする
、薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007605A JP3057770B2 (ja) | 1991-01-25 | 1991-01-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007605A JP3057770B2 (ja) | 1991-01-25 | 1991-01-25 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04240733A true JPH04240733A (ja) | 1992-08-28 |
| JP3057770B2 JP3057770B2 (ja) | 2000-07-04 |
Family
ID=11670437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3007605A Expired - Fee Related JP3057770B2 (ja) | 1991-01-25 | 1991-01-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057770B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329229B1 (en) | 1993-11-05 | 2001-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for processing semiconductor device, apparatus for processing a semiconductor and apparatus for processing semiconductor device |
| KR100343307B1 (ko) * | 1996-06-20 | 2002-08-22 | 가부시끼가이샤 도시바 | 박막 트랜지스터의 제조방법 |
| JP2004064060A (ja) * | 2002-06-06 | 2004-02-26 | Nec Corp | 薄膜トランジスタ及び積層膜パターンの形成方法 |
| WO2007032128A1 (ja) * | 2005-09-16 | 2007-03-22 | Sharp Kabushiki Kaisha | 薄膜トランジスタ |
| US7573110B1 (en) | 1995-11-30 | 2009-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor devices |
| US7781837B2 (en) | 2002-06-06 | 2010-08-24 | Nec Corporation | Stacked film including a semiconductor film having a taper angle, and thin film transistor including the stacked film |
-
1991
- 1991-01-25 JP JP3007605A patent/JP3057770B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329229B1 (en) | 1993-11-05 | 2001-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for processing semiconductor device, apparatus for processing a semiconductor and apparatus for processing semiconductor device |
| US7573110B1 (en) | 1995-11-30 | 2009-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor devices |
| KR100343307B1 (ko) * | 1996-06-20 | 2002-08-22 | 가부시끼가이샤 도시바 | 박막 트랜지스터의 제조방법 |
| JP2004064060A (ja) * | 2002-06-06 | 2004-02-26 | Nec Corp | 薄膜トランジスタ及び積層膜パターンの形成方法 |
| US7781837B2 (en) | 2002-06-06 | 2010-08-24 | Nec Corporation | Stacked film including a semiconductor film having a taper angle, and thin film transistor including the stacked film |
| WO2007032128A1 (ja) * | 2005-09-16 | 2007-03-22 | Sharp Kabushiki Kaisha | 薄膜トランジスタ |
| JPWO2007032128A1 (ja) * | 2005-09-16 | 2009-03-19 | シャープ株式会社 | 薄膜トランジスタ |
| US7859055B2 (en) | 2005-09-16 | 2010-12-28 | Sharp Kabushiki Kaisha | Thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3057770B2 (ja) | 2000-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6188104B1 (en) | Trench DMOS device having an amorphous silicon and polysilicon gate | |
| JPH08274336A (ja) | 多結晶半導体薄膜トランジスタ及びその製造方法 | |
| KR20040021758A (ko) | 다결정 실리콘 박막트랜지스터 제조방법 | |
| KR0175390B1 (ko) | 다결정 규소 박막 트랜지스터 및 그 제조 방법 | |
| JP3587867B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH04240733A (ja) | 薄膜トランジスタの製造方法 | |
| JP3420301B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3371121B2 (ja) | 半導体製造方法 | |
| JPS6227744B2 (ja) | ||
| JP2864658B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH11274505A (ja) | 薄膜トランジスタ構造およびその製造方法 | |
| JPH0432267A (ja) | 薄膜トランジスタ | |
| JPH0888363A (ja) | 半導体装置及びその製造方法 | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| KR100370451B1 (ko) | 단순공정에의한비정질실리콘박막트랜지스터와액정표시소자(lcd)제조방법 | |
| JPH07263704A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| JPH04240734A (ja) | 薄膜トランジスタの製造方法 | |
| JPH04328872A (ja) | 多結晶薄膜トランジスタの製造方法及び多結晶薄膜トランジスタ | |
| JP3208604B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH02163972A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0575125A (ja) | 薄膜トランジスタ | |
| JP2837473B2 (ja) | シリコン薄膜トランジスタ | |
| JPH04299571A (ja) | 薄膜トランジスタ | |
| JP2635086B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080421 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100421 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |