JP2002175028A - 半導体装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 信頼性および動作性能の高い半導体装置を作
製工程を増加させることなく実現することを目的とす
る。 【解決手段】 ゲート電極を積層構造とし、それぞれの
回路においてゲート絶縁膜を介してゲート電極と重なる
低濃度不純物領域を有するＴＦＴ（駆動回路におけるｎ
チャネル型ＴＦＴ）とゲート電極と重ならない低濃度不
純物領域を有するＴＦＴ（画素部におけるＴＦＴ）とを
作りわけることにより、信頼性の高い半導体装置を実現
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板上に形成され
た結晶質半導体膜を用いた薄膜トランジスタ（Thin Fil
m Transistor :TFT）で構成された回路を有する半導体
装置（特に、液晶表示装置）およびその作製方法に関す
る。また、特に本発明により作製される半導体装置は画
素部と、その周辺に駆動回路とを同一基板上に設けたア
クティブマトリクス型液晶表示装置に代表される液晶表
示装置、またその表示装置を表示部に用いた電気器具に
関する。

【０００２】

【従来の技術】現在、絶縁表面上に設けられた結晶質半
導体膜（代表的には、ポリシリコン膜）を半導体素子と
して、ＴＦＴが各集積回路に用いられており、特に表示
装置のスイッチング素子として用いられている。更に、
非晶質半導体膜よりも移動度の高い結晶質半導体膜を活
性層（チャネル形成領域、ソース領域およびドレイン領
域を含めた半導体層）に用いたＴＦＴは、駆動能力が高
く、駆動回路の素子としても用いられている。そのた
め、例えば、アクティブマトリクス型液晶表示装置で
は、画像表示を行う画像回路や、画像回路を制御するた
めの駆動回路が一枚の基板上に形成されている。

【０００３】例えば、アクティブマトリクス型液晶表示
装置には、機能ブロック毎に画像表示を行う画素回路
や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レ
ベルシフタ回路、バッファ回路、サンプリング回路など
の集積回路が一枚の基板上に形成される。このような液
晶表示装置は、薄型、小型、軽量、低消費電力等の優れ
た特徴を有しており、例えば、パーソナルコンピュータ
の表示部に用いて省スペース化をしたり、携帯用情報機
器の表示部に用い、いつでもどこでも最新の情報が得る
ことができたり、と様々な場面で使用されるようになっ
てきた。

【０００４】液晶表示装置の中で、スイッチ素子として
機能する画素部に形成されたＴＦＴ（画素ＴＦＴともい
う）と保持容量を有する画素部は、液晶に電圧を印加し
て駆動させている。液晶は交流で駆動させる必要があ
り、フレーム反転駆動と呼ばれる方式が多く採用されて
いる。要求されるＴＦＴの特性はオフ電流（Ｉoff：Ｔ
ＦＴがオフ動作時に流れるドレイン電流値）が十分低い
というものである。しかし、ポリシリコン膜を用いたＴ
ＦＴは、オフ電流が高くなりやすいという問題があっ
た。そこで、この問題を解決するための手段として低濃
度不純物領域（LDD：Lightly Doped Drain）を設けるＬ
ＤＤ構造（チャネル形成領域と高濃度に不純物元素が添
加されたソース領域またはドレイン領域との間に低濃度
の不純物領域を設けた構造）が知られている。

【０００５】逆に、バッファ回路は、高い駆動電圧が印
加されるため、高電圧がかかっても壊れない程度にまで
耐圧を高める必要があり、さらに電流駆動能力を高める
ためにオン電流値（Ｉon：ＴＦＴがオン動作時に流れる
ドレイン電流値）を十分確保する必要がある。ホットキ
ャリアによるオン電流値の劣化を防ぐのに有効である構
造として、ゲート電極が（ゲート絶縁膜を介して）ＬＤ
Ｄ領域の一部分に重なるように形成されたＧＯＬＤ構造
（Gate-drain Over lapped LDD）が知られている。

【０００６】

【発明が解決しようとする課題】要求される性能を満た
す半導体装置を得るためには、それぞれの回路において
ＴＦＴを作りわける必要がある。しかし、ＬＤＤ構造Ｔ
ＦＴやＧＯＬＤ構造ＴＦＴを作製しようとすると、マス
ク枚数を増やさなければならなかった。使用するマスク
枚数の増加は、製造工程数の増加、複雑化、歩留まりの
低下を招いてしまっていた。そこで、本発明は、アクテ
ィブマトリクス型液晶表示装置に代表される半導体装置
において、画素部のＴＦＴのオフ電流を下げ、駆動回路
のＴＦＴの信頼性の向上（ホットキャリアによる劣化が
少ない）をマスク数を増やさずに実現することを目的と
する。

【０００７】また、液晶表示装置は、光の有効利用率が
低いため、視認性をあげるために、フロントライトやバ
ックライトを用いて表示を行う場合も多い。液晶表示装
置自体は消費電力が低いにもかかわらず、フロントライ
トやバックライトを用いるために、表示部での消費電力
が上がってしまうという問題もあった。そこで、作製工
程を増やさずに、視認性のよい表示装置を実現すること
を目的とする。

【０００８】

【課題を解決するための手段】本発明は、画素部に形成
されたＴＦＴと、該画素部周辺に形成された駆動回路に
ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを同一基板
上に備えた半導体装置であって、前記ｎチャネル型ＴＦ
Ｔの第２の濃度の不純物領域は、一部がゲート電極と重
なり、前記ｐチャネル型ＴＦＴおよび前記画素部に形成
されたＴＦＴの第２の濃度の不純物領域は、ゲート電極
と重ならないことを特徴とする半導体装置である。

【０００９】また、本発明は、画素部に形成されたＴＦ
Ｔと、該画素部周辺に形成された駆動回路にｎチャネル
型ＴＦＴ及びｐチャネル型ＴＦＴを同一基板上に備えた
半導体装置であって、前記ｎチャネル型ＴＦＴのゲート
電極は、ゲート絶縁膜上に接した第１の導電膜と、前記
第１の導電膜上に接した第２の導電膜からなり、且つ、
前記第１の導電膜のチャネル長方向の長さは、前記第２
の導電膜のチャネル長方向の長さより長く、第２の濃度
の不純物領域は、一部が前記第１の導電膜と重なり、前
記ｐチャネル型ＴＦＴおよび前記画素部に形成されたＴ
ＦＴのゲート電極は、前記ゲート絶縁膜上に接した前記
第１の導電膜と前記第１の導電膜上に接した前記第２の
導電膜からなり、且つ、前記第１の導電膜のチャネル長
方向の長さは、前記第２の導電膜のチャネル長方向の長
さと同じであって、第２の濃度の不純物領域は、ゲート
電極と重ならないことを特徴とする半導体装置である。

【００１０】また、本発明は、ｎチャネル型ＴＦＴ、第
１のｐチャネル型ＴＦＴおよび第２のｐチャネル型ＴＦ
Ｔを有する駆動回路を含む半導体装置において、前記ｎ
チャネル型ＴＦＴは、チャネル形成領域、ソース領域、
ドレイン領域および第２の濃度の不純物領域を含む半導
体層、該半導体層上のゲート絶縁膜および該ゲート絶縁
膜上のゲート電極を有し、該ゲート電極は、前記ゲート
絶縁膜上に接した第１の導電膜と、前記第１の導電膜上
に接した第２の導電膜からなり、前記第２の濃度の不純
物領域は、前記ゲート絶縁膜を介して前記第１の導電膜
と重なっており、 前記第１のｐチャネル型ＴＦＴは、
チャネル形成領域、ソース領域、ドレイン領域および第
５の濃度の不純物領域を含む半導体層、該半導体層上の
ゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有
し、前記チャネル形成領域と前記ゲート電極とはチャネ
ル長方向の長さが概略一致しており、前記第２のｐチャ
ネル型ＴＦＴは、チャネル形成領域、ソース領域、ドレ
イン領域および第５の濃度の不純物領域を含む半導体
層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜
上のゲート電極を有し、該ゲート電極は、前記ゲート絶
縁膜上に接した第１の導電膜と、前記第１の導電膜上に
接した第２の導電膜からなり、前記第５の濃度の不純物
領域は、前記ゲート絶縁膜を介して前記第１の導電膜と
重なっていることを特徴とする半導体装置である。

【００１１】また、本発明は、ｎチャネル型ＴＦＴ、第
１のｐチャネル型ＴＦＴおよび第２のｐチャネル型ＴＦ
Ｔを有する駆動回路を含む半導体装置において、前記ｎ
チャネル型ＴＦＴは、チャネル形成領域、ソース領域、
ドレイン領域および第２の濃度の不純物領域を含む半導
体層、該半導体層上のゲート絶縁膜および該ゲート絶縁
膜上のゲート電極を有し、前記ゲート電極は、前記ゲー
ト絶縁膜上に接した第１の導電膜と、前記第１の導電膜
上に接した第２の導電膜からなり、前記第２の濃度の不
純物領域は、前記ゲート絶縁膜を介して前記第１の導電
膜と重なっており、前記第１のｐチャネル型ＴＦＴは、
チャネル形成領域、ソース領域、ドレイン領域、第５の
濃度の不純物領域およびオフセット領域を含む半導体層
を有し、前記第２のｐチャネル型ＴＦＴは、チャネル形
成領域、ソース領域、ドレイン領域および第５の濃度の
不純物領域を含む半導体層、該半導体層上のゲート絶縁
膜および該ゲート絶縁膜上のゲート電極を有し、該ゲー
ト電極は、前記ゲート絶縁膜上に接した第１の導電膜
と、前記第１の導電膜上に接した第２の導電膜からな
り、前記第５の濃度の不純物領域は、ゲート絶縁膜を介
して前記第１の導電膜と重なっていることを特徴とする
半導体装置である。

【００１２】また、本発明は、ｎチャネル型ＴＦＴ、第
１のｐチャネル型ＴＦＴおよび第２のｐチャネル型ＴＦ
Ｔを有する駆動回路ならびにＴＦＴおよび保持容量を有
する画素部を含む半導体装置において、前記ｎチャネル
型ＴＦＴは、チャネル形成領域、ソース領域、ドレイン
領域および第２の濃度の不純物領域を含む半導体層、該
半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲ
ート電極を有し、該ゲート電極は、前記ゲート絶縁膜上
に接した第１の導電膜と、前記第１の導電膜上に接した
第２の導電膜からなり、前記第２の濃度の不純物領域
は、ゲート絶縁膜を介して前記第１の導電膜と重なって
おり、前記第１のｐチャネル型ＴＦＴは、チャネル形成
領域、ソース領域、ドレイン領域、第５の濃度の不純物
領域およびオフセット領域を含む半導体層、該半導体層
上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極
を有し、前記第２のｐチャネル型ＴＦＴは、チャネル形
成領域、ソース領域、ドレイン領域および第５の濃度の
不純物領域を含む半導体層、該半導体層上のゲート絶縁
膜および該ゲート絶縁膜上のゲート電極を有し、該ゲー
ト電極は、前記ゲート絶縁膜上に接した第１の導電膜
と、前記第１の導電膜上に接した第２の導電膜からな
り、前記第５の濃度の不純物領域は、ゲート絶縁膜を介
して前記第１の導電膜と重なっており、前記画素部に形
成されたＴＦＴは、チャネル形成領域、ソース領域、ド
レイン領域、第２の濃度の不純物領域およびオフセット
領域を含む半導体層を有していることを特徴とする半導
体装置である。

【００１３】また、本発明は、ｎチャネル型ＴＦＴ、第
１のｐチャネル型ＴＦＴおよび第２のｐチャネル型ＴＦ
Ｔを有する駆動回路を含む半導体装置において、前記ｎ
チャネル型ＴＦＴは、チャネル形成領域、ソース領域、
ドレイン領域および第２の濃度の不純物領域を含む半導
体層、該半導体層上のゲート絶縁膜および該ゲート絶縁
膜上にゲート電極を有し、該ゲート電極は、前記ゲート
絶縁膜上に接した第１の導電膜と、前記第１の導電膜上
に接した第２の導電膜からなり、前記第２の濃度の不純
物領域は、ゲート絶縁膜を介して前記第１の導電膜と重
なる領域（Ｌ_ov領域）と重ならない領域（Ｌ_off領域）
を有しており、前記第１のｐチャネル型ＴＦＴおよび前
記第２のｐチャネル型ＴＦＴは、チャネル形成領域、ソ
ース領域、ドレイン領域および第５の濃度の不純物領域
を含む半導体層を有していることを特徴とする半導体装
置である。

【００１４】上記発明において、前記ｎチャネル型ＴＦ
Ｔ、前記ｐチャネル型ＴＦＴまたは前記画素ＴＦＴのゲ
ート電極は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選
ばれた元素、前記元素を主成分とする合金材料もしくは
化合物材料からなることを特徴とする半導体装置であ
る。

【００１５】上記発明において、画素部には、複数の凸
部が形成されており、前記画素部に形成されたＴＦＴと
電気的に接続されている画素電極は、凹凸であり、前記
画素電極の凹凸の曲率半径は、０．１〜０．４μｍであ
り、前記画素電極の凹凸の高さは、０．３〜３μｍであ
ることを特徴とする半導体装置である。

【００１６】

【発明の実施の形態】（実施形態１）本発明の実施の形
態について、以下に図１及び図２を用いて説明する。

【００１７】基板１０上に酸化シリコン膜、窒化シリコ
ン膜または酸化窒化シリコン膜等の絶縁膜から成る下地
絶縁膜１１を形成する。本実施形態では下地絶縁膜１１
として２層構造１１ａ、１１ｂを用いるが、前記絶縁膜
の単層膜または２層以上積層させた構造を用いても良
い。

【００１８】次いで、下地絶縁膜１１上に非晶質半導体
膜を３０〜６０ｎｍの厚さで形成する。非晶質半導体膜
の材料に限定はないが、好ましくは、シリコンまたはシ
リコンゲルマニウム（Ｓｉ_xＧｅ_1-x；０＜ｘ＜１、代表
的には、ｘ＝０．００１〜０．０５）合金などで形成す
ると良い。次いで、前記非晶質半導体膜に公知の結晶化
処理（レーザー結晶化法、熱結晶化法、またはニッケル
などの触媒を用いた熱結晶化法等）を行って得られた結
晶質半導体膜を所望の形状にパターニングし、半導体層
１２〜１４を形成する。

【００１９】また、半導体層１２〜１４を形成した後、
ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御するた
めにｐ型を付与する不純物元素を添加してもよい。半導
体に対してｐ型を付与する不純物元素には、ボロン
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など
周期表の１３族に属する元素が知られている。

【００２０】次いで、島状半導体層１２〜１４を覆うゲ
ート絶縁膜１５を形成する。ゲート絶縁膜１５は、プラ
ズマＣＶＤ法やスパッタ法で形成し、その厚さを４０〜
１５０ｎｍとしてシリコンを含む絶縁膜で形成する。勿
論、このゲート絶縁膜は、シリコンを含む絶縁膜を単層
或いは積層構造として用いることができる。

【００２１】次いで、ゲート絶縁膜１５上に膜厚２０〜
１００ｎｍの第１の導電膜（ＴａＮ）１６ａと、膜厚１
００〜４００ｎｍの第２の導電膜（Ｗ）１６ｂとを積層
形成する。導電膜１６は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａ
ｌ、Ｃｕから選ばれた元素、または前記元素を主成分と
する合金材料もしくは化合物材料で形成してもよい。ま
た、リン等の不純物元素をドーピングした多結晶シリコ
ン膜に代表される半導体膜を用いてもよい。

【００２２】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク１７〜１９を形成し、電極及び配線
を形成するため、ＩＣＰ（Inductively Coupled Plasm
a：誘導結合型プラズマ）エッチング法等を用いて第１
のエッチング処理を行う。まず、第１のエッチング条件
によりＷ膜２０ｂ〜２２ｂをエッチングして第１の導電
膜を端部にテーパーを有する形状とし、続けて第２のエ
ッチング条件によりＷ膜とＴａＮ膜２０ａ〜２２ａを同
時にエッチングし、第１の形状の導電層２０〜２２を形
成する。２６はゲート絶縁膜で、第１の形状の導電層２
０〜２２に覆われていない領域も同時にエッチングされ
て薄くなっている。

【００２３】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を添加する。ドーピング処理はイオン
ドープ法、もしくはイオン注入法で行えば良い。この場
合、第１の形状の導電層２０〜２２がｎ型を付与する不
純物元素に対するマスクとなり、自己整合的に第１の濃
度の不純物領域２３〜２５が形成される。

【００２４】次に、レジストからなるマスクを除去せず
に図１（Ｃ）に示すように第２のエッチング処理を行
う。このエッチング条件により異方性エッチングし、第
２の形状の第２の導電膜２７ｂ〜２９ｂを形成する。こ
こで、第１の導電層やゲート絶縁膜もわずかにエッチン
グされて、第２の形状の第１の導電膜２７ａ〜２９ａが
形成され、第２の形状の導電層２７〜２９（第１の導電
膜２７ａ〜２９ａ、第２の導電膜２７ｂ〜２９ｂ）とゲ
ート絶縁膜３９が形成される。

【００２５】次いで、レジストからなるマスクを除去せ
ずに第２のドーピング処理を行う。この場合、第１のド
ーピング処理よりもドーズ量を下げて高い加速電圧の条
件としてｎ型を付与する不純物元素をドーピングし、図
１（Ｂ）で形成された第１の濃度の不純物領域より内側
の半導体層に新たな第２の濃度の不純物領域３３〜３
５、３６〜３８を形成する。ドーピングは、第２の形状
の導電層２７〜２９を不純物元素に対するマスクとして
用い、第２の形状の第１の導電膜２７ａ〜２９ａの下部
における半導体層にも不純物元素が添加されるようにド
ーピングする。

【００２６】こうして、第２の形状の第１の導電膜２７
ａ〜２９ａと重なる第３の濃度の不純物領域３６〜３８
と、第１の濃度の不純物領域３０〜３２と第３の濃度の
不純物領域との間の第２の濃度の不純物領域３３〜３５
とを形成する。

【００２７】次いで、レジストからなるマスクを除去し
た後、新たにレジストからなるマスク４０を駆動回路部
のｎチャネル型ＴＦＴを覆うように形成して、図２
（Ａ）に示すように、第３のエッチング処理を行う。こ
れによりｐチャネル型ＴＦＴ及び画素部のＴＦＴの第１
の導電層をエッチングして第３の形状の導電層４１、４
２を形成する。ここで、マスク４０に覆われていないゲ
ート絶縁膜４３は、わずかにエッチングされ薄くなって
いる。

【００２８】このゲート絶縁膜の膜厚差によるばらつき
をなくすために、レジストからなるマスクを除去した
後、図２（Ｂ）に示すように、ゲート絶縁膜のエッチン
グを行う。導電層がマスクとなってエッチングされない
領域が残り、ゲート絶縁層４４〜４６が形成される。

【００２９】次いで、新たにレジストからなるマスク４
７、４８を形成して図２（Ｂ）に示すように、第３のド
ーピング処理を行う。この第３のドーピング処理によ
り、ｐチャネル型ＴＦＴの活性層となる半導体層にｐ型
を付与する不純物元素を添加して、第３の形状の導電層
４１を不純物元素に対するマスクとして用い、自己整合
的に第４の濃度の不純物領域４９〜５１を形成する。

【００３０】このようにして、図２（Ｃ）に示すような
ＴＦＴを作製することができる。駆動回路７３のｎチャ
ネル型ＴＦＴ７１は、ゲート電極を形成する第２の形状
の導電層２７と重なる第３の濃度の不純物領域３６（本
明細書中ではＧＯＬＤ領域と呼ぶ）、ゲート電極の外側
に形成される第２の濃度の不純物領域３３（本明細書中
ではＬＤＤ領域ともいう）とソース領域またはドレイン
領域として機能する第１の濃度の不純物領域３０を有し
ている。また、画素部の画素ＴＦＴ７４には、ゲート電
極の外側に形成される第３の濃度の不純物領域３８と第
２の濃度の不純物領域３５（本明細書中では共にＬＤＤ
領域と呼ぶ）とソース領域またはドレイン領域として機
能する第１の濃度の不純物領域３２を有している。

【００３１】（実施形態２）本実施形態では、画素部に
ＴＦＴを作製する工程と同一の工程で凸部を形成し、凹
凸を有する画素電極を形成する方法について説明する。

【００３２】ガラス基板、石英基板、シリコン基板、金
属基板、ステンレス基板の表面に絶縁膜を形成したも
の、または本実施例の処理温度に耐えうる耐熱性を有し
たプラスチック基板のうちのいずれかの基板上に、下地
絶縁膜を形成しその上に半導体層を形成する。

【００３３】凸部は、フォトマスクを用いて作製すると
再現性の高いものが得られるため、画素ＴＦＴ１２０３
の作製工程にしたがって作製すればよい。画素ＴＦＴ１
２０３の作製と同様に積層される半導体層、ゲート絶縁
膜および導電膜を積層して凸部を形成している例を図３
〜図５で示している。

【００３４】凸部の作製方法は特に限定されることな
く、上記の膜の単層、またはいずれかの組み合わせの積
層を用いることもできる。例えば、半導体層および絶縁
膜の積層からなる凸部や導電膜の単層からなる凸部を形
成することもできる。すなわち、半導体装置作製のため
の工程数を増加させることなく、複数の凸部を形成する
ことができる。

【００３５】こうして形成された凸部および同一工程で
形成された画素ＴＦＴ、駆動回路に含まれるＴＦＴを覆
うように層間絶縁膜を形成する。絶縁膜の材料によって
画素電極の凹凸の曲率を調節することは可能であり、こ
の画素電極の凹凸の曲率半径は、０．１〜０．４μm
（好ましくは０．２〜２μm）である。また、有機樹脂
膜からなる絶縁膜を形成する場合は、粘度が１０〜１０
００ｃｐ（好ましくは４０〜２００ｃｐ）の有機樹脂膜
（例えば、ポリイミド、アクリル樹脂といった材料）を
用い、十分に凹凸領域の影響をうけて表面に凹凸があら
われる有機樹脂材料を用いる。

【００３６】凹凸を有する層間絶縁膜が形成されたら、
その上に画素電極を形成する。画素電極の表面も絶縁膜
の凹凸の影響を受け表面が凹凸化する。この凹凸の高さ
は０．３〜３μmである。この画素電極の表面に形成さ
れた凹凸によって、図６に示すように入射光が反射され
る際に効果的に光を散乱させることができる。

【００３７】本発明の実施形態では、画素ＴＦＴが作製
される工程に準じて半導体層、ゲート絶縁膜、第１の導
電膜および第２の導電膜を積層した凸部を示している
が、特に限定されることはなく、いずれかの層、膜の単
層または、組み合わせの積層を用いればよい。工程数を
増やさずに、必要な高さを有する凸部を形成することが
できる。なお、相互に近接する凸部はそれぞれ０．１μ
m以上、好ましくは１μm隔離されている。

【００３８】特に限定されることはないが、凸部の大き
さはランダムである方がより反射光を散乱させるために
は望ましい。また、凸部の形状および配置は不規則であ
っても規則的であってもよい。さらに、凸部は、画素部
の表示領域となる画素電極の下方にあたる領域であれば
特に限定されることはない。上面から観察したときの凸
部の大きさは、１００〜４００μm²の範囲内、好ましく
は２５〜１００μm²であるとよい。

【００３９】以上のようにして、作製工程を増やすこと
なく、凹凸形状の画素電極を作製することができる。

【００４０】

【実施例】（実施例１）本発明の実施例を図７〜図１１
により説明する。ここでは、同一基板上に画素部と、画
素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型Ｔ
ＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法に
ついて詳細に説明する。

【００４１】基板１００は、ガラス基板、石英基板、セ
ラミック基板などを用いることができる。また、シリコ
ン基板、金属基板またはステンレス基板の表面に絶縁膜
を形成したものを用いても良い。また、本実施例の処理
温度に耐えうる耐熱性を有するプラスチック基板を用い
てもよい。

【００４２】次いで、図７（Ａ）に示すように、基板１
００上に酸化シリコン膜、窒化シリコン膜または酸化窒
化シリコン膜等の絶縁膜から成る下地絶縁膜１０１を形
成する。本実施例では下地絶縁膜１０１として２層構造
を用いるが、前記絶縁膜の単層膜または２層以上積層さ
せた構造を用いても良い。下地絶縁膜１０１の一層目１
０１ａとしては、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガ
スとして成膜される酸化窒化シリコン膜１０１ａを５０
〜１００ｎｍ形成する。次いで、下地絶縁膜１０１のニ
層目１０１ｂとしては、ＳｉＨ₄、及びＮ₂Ｏを反応ガス
として成膜される酸化窒化シリコン膜１０１ｂを１００
〜１５０ｎｍの厚さに積層形成する。

【００４３】次いで、下地絶縁膜１０１上に非晶質半導
体膜を形成する。非晶質半導体膜は、３０〜６０ｎｍの
厚さで形成する。非晶質半導体膜の材料に限定はない
が、好ましくはシリコンまたはシリコンゲルマニウム
（Ｓｉ_xＧｅ_1-x；０＜ｘ＜１、代表的には、ｘ＝０．０
０１〜０．０５）合金などで形成すると良い。本実施例
では、プラズマＣＶＤ法により、ＳｉＨ₄ガスを用い
て、非晶質シリコン膜を形成する。

【００４４】また、下地絶縁膜と非晶質半導体膜とは同
じ成膜方法で形成可能であるため、下地絶縁膜１０１と
非晶質半導体膜を連続形成することも可能である。

【００４５】次いで、非晶質半導体膜に公知の結晶化処
理（レーザー結晶化法、熱結晶化法、またはニッケルな
どの触媒を用いた熱結晶化法等）を行って得られた結晶
質半導体膜を所望の形状にパターニングする。本実施例
では、ニッケルを含有する溶液を非晶質シリコン膜上に
保持させた後、脱水素化（５００℃、１時間）続けて熱
結晶化（５５０℃、４時間）を行い、更に結晶化を改善
するためのレーザーアニール処理を行って、結晶質シリ
コン膜を形成する。そして、この結晶質シリコン膜にフ
ォトリソグラフィ法を用いたパターニング処理を行い、
半導体層１０２〜１０６を形成する。

【００４６】また、半導体層１０２〜１０６を形成した
後、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御す
るためにｐ型を付与する不純物元素を添加してもよい。
半導体に対してｐ型を付与する不純物元素には、ボロン
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など
周期律第１３族元素が知られている。本実施例では、ボ
ロン（Ｂ）を添加する。

【００４７】また、レーザー結晶化法で結晶質半導体膜
を作成する場合には、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザー
を用いることができる。これらのレーザーを用いる場合
には、レーザー発振器から放出されたレーザー光を光学
系で線状に集光し半導体膜に照射する方法を用いると良
い。結晶化の条件は、実施者が適宜選択すればよい。

【００４８】次いで、島状半導体層１０２〜１０６を覆
うゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７
は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さ
を４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成
する。勿論、このゲート絶縁膜は、シリコンを含む絶縁
膜を単層或いは積層構造として用いることができる。

【００４９】酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳ（TetraethylOrtho Silicate）と
Ｏ₂を混合し、反応圧力４０Ｐａ、基板温度３００〜４
００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．
５〜０．８Ｗ／ｃｍ²で放電させて形成することができ
る。このようにして作製される酸化シリコン膜は、形成
後４００〜５００℃の熱アニールによりゲート絶縁膜と
して良好な特性を得ることができる。

【００５０】次いで、ゲート絶縁膜１０７上に膜厚２０
〜１００ｎｍの第１の導電膜（ＴａＮ）１０８と、膜厚
１００〜４００ｎｍの第２の導電膜（Ｗ）１０９とを積
層形成する。ゲート電極を形成する導電膜は、Ｔａ、
Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または
前記元素を主成分とする合金材料もしくは化合物材料で
形成してもよい。また、リン等の不純物元素をドーピン
グした多結晶シリコン膜に代表される半導体膜を用いて
もよい。また、第１の導電膜をタンタル（Ｔａ）膜で形
成し、第２の導電膜をＷ膜とする組み合わせ、第１の導
電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電
膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タン
タル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とす
る組み合わせとしてもよい。

【００５１】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク１１０〜１１５を形成し、電極及び
配線を形成するための第１のエッチング処理を行う。本
実施例ではＩＣＰ（Inductively Coupled Plasma：誘導
結合型プラズマ）エッチング法を用い、エッチング用ガ
スにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量
比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力
でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入してプラズマを生成してエッチングを行
う。基板側（試料ステージ）にも１５０ＷのＲＦ（１
３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイ
アス電圧を印加する。この第１のエッチング条件により
Ｗ膜をエッチングして端部にテーパーを有する第１の形
状の第１の導電膜を形成する。

【００５２】この後、レジストからなるマスク１１０〜
１１５を除去せずに第２のエッチング条件に変え、エッ
チング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス
流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力で
コイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）
電力を投入してプラズマを生成して約３０秒程度のエッ
チングを行う。基板側（試料ステージ）にも２０ＷのＲ
Ｆ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自
己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した第
２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度に
エッチングされる。なお、ゲート絶縁膜上に残渣を残す
ことなくエッチングするためには、１０〜２０％程度の
割合でエッチング時間を増加させると良い。

【００５３】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により端部がテー
パー形状の第１の形状の導電層が形成される。このテー
パー部の角度は１５〜４５°となる。こうして、第１の
エッチング処理により第１の形状の導電層１１７〜１２
２（第１の導電層１１７ａ〜１２２ａと第２の導電層１
１７ｂ〜１２２ｂ）を形成する。１１６はゲート絶縁膜
であり、第１の形状の導電層１１７〜１２２で覆われな
い領域は２０〜５０ｎｍ程度エッチングされ薄くなった
領域が形成される。

【００５４】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を添加する（図７（Ｂ））。ドーピン
グ処理はイオンドープ法、もしくはイオン注入法で行え
ば良い。イオンドープ法の条件はドーズ量を１．５×１
０¹⁵／cm²とし、加速電圧を６０〜１００ｋｅＶとして
行う。ｎ型を付与する不純物元素として周期表の１５族
に属する元素、典型的にはリン（Ｐ）または砒素（Ａ
ｓ）を用いる。この場合、導電層１１７〜１２１がｎ型
を付与する不純物元素に対するマスクとなり、自己整合
的に第１の濃度の不純物領域１２３〜１２７が形成され
る。第１の濃度の不純物領域１２３〜１２７には１×１
０²⁰〜１×１０²¹／cm³の濃度範囲でｎ型を付与する不
純物元素を添加する。

【００５５】次に、レジストからなるマスクを除去せず
に図７（Ｃ）に示すように第２のエッチング処理を行
う。エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、
それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）
とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ
（１３．５６ＭＨｚ）電力を投入してプラズマを生成し
てエッチングを行う。基板側（試料ステージ）には２０
ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエ
ッチング処理に比べ低い自己バイアス電圧を印加する。
この第３のエッチング条件によりＷ膜をエッチングす
る。こうして、上記第３のエッチング条件によりＷ膜を
異方性エッチングして第２の形状の導電層１２９〜１３
４を形成する。

【００５６】Ｗ膜やＴａＮ膜に対するＣＦ₄とＣｌ₂の混
合ガスによるエッチング反応は、生成されるラジカルま
たはイオン種と反応生成物の蒸気圧から推測することが
できる。ＷとＴａＮのフッ化物と塩化物の蒸気圧を比較
すると、Ｗのフッ化物であるＷＦ₆が極端に高く、その
他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従
って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａＮ膜共
にエッチングされる。しかし、この混合ガスに適量のＯ
₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、
ＦラジカルまたはＦイオンが多量に発生する。その結
果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増
大する。一方、ＴａＮはＦが増大しても相対的にエッチ
ング速度の増加は少ない。また、ＴａＮはＷに比較して
酸化されやすいので、Ｏ₂を添加することでＴａＮの表
面が多少酸化される。ＴａＮの酸化物はフッ素や塩素と
反応しないため、さらにＴａＮ膜のエッチング速度は低
下する。従って、Ｗ膜とＴａＮ膜とのエッチング速度に
差を作ることが可能となりＷ膜のエッチング速度をＴａ
Ｎ膜よりも大きくすることが可能となる。

【００５７】次いで、レジストからなるマスクを除去せ
ずに図８（Ａ）に示すように第２のドーピング処理を行
う。この場合、第１のドーピング処理よりもドーズ量を
下げて高い加速電圧の条件としてｎ型を付与する不純物
元素をドーピングする。例えば、加速電圧を７０〜１２
０ｋｅＶ、本実施例では９０ｋｅＶの加速電圧とし、
１．５×１０¹⁴atoms/cm²のドーズ量で行い、図８
（Ｂ）で形成された第１の濃度の不純物領域より内側の
半導体層に新たな不純物領域を形成する。ドーピング
は、第２の形状の導電層１２９〜１３３を不純物元素に
対するマスクとして用い、第２の形状の第１の導電層１
２９ａ〜１３３ａの下部における半導体層にも不純物元
素が添加されるようにドーピングする。

【００５８】こうして、第２の形状の第１の導電層１２
９ａ〜１３３ａと重なる第３の濃度の不純物領域１４０
〜１４４と、第１の濃度の不純物領域１４５〜１４９と
第３の濃度の不純物領域との間の第２の濃度の不純物領
域１３５〜１３９とを形成する。

【００５９】次いで、レジストからなるマスクを除去し
た後、新たにレジストからなるマスク１５０、１５１を
形成して、図８（Ｂ）に示すように、第３のエッチング
処理を行う。エッチング用ガスにＳＦ₆とＣｌ₂とを用
い、それぞれのガス流量比を５０／１０（ｓｃｃｍ）と
し、１．３Ｐａの圧力でコイル型の電極に５００ＷのＲ
Ｆ（１３．５６ＭＨｚ）電力を投入してプラズマを生成
して約３０秒のエッチングを行う。基板側（試料ステー
ジ）には１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入
し、実質的に負の自己バイアス電圧を印加する。こうし
て、前記第３のエッチング条件により後のｐチャネル型
ＴＦＴ及び後の画素部のＴＦＴのＴａＮ膜をエッチング
して第３の形状の導電層１５２〜１５５を形成する。

【００６０】なお、本明細書において、例えば後のｐチ
ャネル型ＴＦＴとは、作製工程中のＴＦＴであって完成
後にｐチャネル型ＴＦＴとして機能するＴＦＴのことを
指す。いずれのＴＦＴにも適応する。

【００６１】そして、レジストからなるマスクを除去し
た後、図８（Ｃ）に示すように、ゲート絶縁膜のエッチ
ングを行う。エッチング用ガスとしてＣＨＦ₃を用い、
ガス流量を３５ｓｃｃｍ、８００ＷのＲＦ電力を投入し
てプラズマを生成してエッチングを行った。ここでは、
第２の形状の導電層１２９、１３１と第３の形状の導電
層１５２〜１５５がマスクの役割をし、ＴＦＴ毎にゲー
ト絶縁膜は切断される（１５７〜１６２）。

【００６２】次いで、新たにレジストからなるマスク１
６４〜１６６を形成して図９（Ａ）に示すように、第３
のドーピング処理を行う。この第３のドーピング処理に
より、ｐチャネル型ＴＦＴの活性層となる半導体層に前
記一導電型とは逆の導電型を付与する不純物元素が添加
された第４の濃度の不純物領域１６７〜１７２を形成す
る。第３の形状の導電層１５２、１５４を不純物元素に
対するマスクとして用い、ｐ型を付与する不純物元素を
添加して自己整合的に第４の濃度の不純物領域を形成す
る。本実施例では、第４の濃度の不純物領域１６７〜１
７２はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形
成する。この第３のドーピング処理の際には、ｎチャネ
ル型ＴＦＴを形成する半導体層はレジストからなるマス
ク１６４〜１６６で覆われている。第１のドーピング処
理及び第２のドーピング処理によって、第４の濃度の不
純物領域１６７〜１７２にはそれぞれ異なる濃度でリン
が添加されているが、そのいずれの領域においてもｐ型
を付与する不純物元素の濃度の方が高くなるようにドー
ピング処理することにより、ｐチャネル型ＴＦＴのソー
ス領域およびドレイン領域として機能するために何ら問
題は生じない。

【００６３】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。本実施例において、全ての不純
物領域が、導電層をマスクとして自己整合的に形成され
た。半導体層と重なる第３の形状の導電層１２９、１３
０、１５２及び１５３がゲート電極として機能する。ま
た、１５５はソース配線、１５４は保持容量の一方の電
極となる容量配線として機能する。

【００６４】次いで、レジストからなるマスク１６４〜
１６６を除去し、全面を覆う第１層間絶縁膜１７３を形
成する。この第１層間絶縁膜１７３としては、プラズマ
ＣＶＤ法またはスパッタ法を用い、厚さを１００〜２０
０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施
例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化
窒化シリコン膜を形成した。勿論、第１層間絶縁膜１７
３は酸化窒化シリコン膜に限定されるものでなく、他の
シリコンを含む絶縁膜を単層または積層構造として用い
ても良い。

【００６５】次いで、図９（Ｂ）に示すように、それぞ
れの半導体層に添加された不純物元素を活性化処理する
工程を行う。この活性化工程はファーネスアニール炉を
用いる熱アニール法で行う。熱アニール法としては、酸
素濃度が１００ｐｐｍ以下、好ましくは０．１ｐｐｍ以
下の窒素雰囲気中で４００〜７００℃、代表的には５０
０〜５５０℃で行えばよい。なお、熱アニール法の他
に、レーザーアニール法、またはラピッドサーマルアニ
ール法（ＲＴＡ法）を適用することができる。

【００６６】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが、高
濃度にリンを含む領域１４５〜１４９、１６７、１７０
にゲッタリングされ、主にチャネル形成領域となる半導
体層中のニッケル濃度が低減される。このようにして作
製したチャネル形成領域を有するＴＦＴはオフ電流値が
下がり、結晶性が良いことから高い電界効果移動度が得
られ、良好な特性を達成することができる。

【００６７】次いで、第１の層間絶縁膜１７３上に有機
絶縁物材料から成る第２の層間絶縁膜１７４を形成す
る。次いで、ソース配線１５５に達するコンタクトホー
ルと各不純物領域１４５、１４７、１４８ａ、１６７、
１７０に達するコンタクトホールを形成するためのパタ
ーニングを行う。

【００６８】そして、駆動回路１４０６において、第１
の濃度の不純物領域または第４の濃度の不純物領域とそ
れぞれ電気的に接続する配線１７５〜１８０を形成す
る。なお、これらの配線は、膜厚５０〜２５０ｎｍのＴ
ｉ膜と、膜厚３００〜５００ｎｍの合金膜（ＡｌとＴｉ
との合金膜）との積層膜をパターニングして形成する。

【００６９】また、画素部１４０７においては、画素電
極１８３、ゲート線１８２、接続電極１８１を形成する
（図９（Ｃ））。この接続電極１８１によりソース線１
５５は、画素ＴＦＴ１４０４と電気的な接続が形成され
る。また、ゲート線１８２は、第３の形状の導電層（画
素ＴＦＴのゲート電極）１５３と電気的な接続が形成さ
れる。また、画素電極１８３は、画素ＴＦＴのドレイン
領域と電気的な接続が形成され、さらに保持容量を形成
する一方の電極として機能する半導体層と電気的な接続
が形成される。また、画素電極１８３としては、Ａｌま
たはＡｇを主成分とする膜、またはそれらの積層膜等、
反射性の優れた材料を用いることが望ましい。

【００７０】以上の様にして、ｎチャネル型ＴＦＴ１４
０１、ｐチャネル型ＴＦＴ１４０２、ｎチャネル型ＴＦ
Ｔ１４０３を有する駆動回路１４０６と、画素ＴＦＴ１
４０４、保持容量１４０５とを有する画素部１４０７を
同一基板上に形成することができる。本明細書中ではこ
のような基板を便宜上アクティブマトリクス基板と呼
ぶ。

【００７１】駆動回路１４０６のｎチャネル型ＴＦＴ１
４０１はチャネル形成領域１８４、ゲート電極を形成す
る第３の形状の導電層１２９と重なる第３の濃度の不純
物領域１４０（ＧＯＬＤ領域）、ゲート電極の外側に形
成される第２の濃度の不純物領域１３５（ＬＤＤ領域）
とソース領域またはドレイン領域として機能する第１の
濃度の不純物領域１４５を有している。ｐチャネル型Ｔ
ＦＴ１４０２にはチャネル形成領域１８５、ゲート電極
の外側に形成される第４の濃度の不純物領域１６８、１
６９、ソース領域またはドレイン領域として機能する第
４の濃度の不純物領域１６７を有している。ｎチャネル
型ＴＦＴ１４０３にはチャネル形成領域１８６、ゲート
電極を形成する第３の形状の導電層１３１と重なる第３
の濃度の不純物領域１４２（ＧＯＬＤ領域）、ゲート電
極の外側に形成される第２の濃度の不純物領域１３７
（ＬＤＤ領域）とソース領域またはドレイン領域として
機能する第１の濃度の不純物領域１４７を有している。

【００７２】画素部の画素ＴＦＴ１４０４にはチャネル
形成領域１８７、ゲート電極の外側に形成される第３の
濃度の不純物領域１４３と第２の濃度の不純物領域１３
８（共にＬＤＤ領域）とソース領域またはドレイン領域
として機能する第１の濃度の不純物領域１４８ａを有し
ている。また、保持容量１４０５の一方の電極として機
能する半導体層１７０〜１７２には第４の濃度の不純物
領域と同じ濃度で、それぞれｐ型を付与する不純物元素
が添加されている。保持容量１４０５は、絶縁膜（ゲー
ト絶縁膜と同一膜）を誘電体として、容量配線１５４
と、半導体層１７０〜１７２とで形成している。

【００７３】本実施例では、画素部及び駆動回路が要求
する回路仕様に応じて各回路を形成するＴＦＴの構造を
最適化し、半導体装置の動作性能及び信頼性を向上させ
ることができる。具体的には、ｎチャネル型ＴＦＴは回
路仕様に応じてＬＤＤ構造或いはＧＯＬＤ構造を使い分
けることによって、同一基板上に高速動作またはホット
キャリア対策を重視したＴＦＴ構造と、低オフ電流動作
を重視したＴＦＴ構造とを実現できる。

【００７４】例えば、アクティブマトリクス型液晶表示
装置の場合、ｎチャネル型ＴＦＴ１４０１、１４０３は
高速動作を重視するシフトレジスタ、分周波回路、信号
分割回路、レベルシフタ、バッファなどの駆動回路に適
している。すなわち、ＧＯＬＤ領域を形成することで、
ホットキャリア対策を重視した構造となっている。

【００７５】また、画素ＴＦＴ１４０４は、ｎチャネル
型ＴＦＴであり、低オフ電流動作を重視した構造になっ
ている。そのため、画素部の他にサンプリング回路にも
適している。すなわち、オフ電流値を増加させる要因と
なりうるＧＯＬＤ領域を配置せず、ＬＤＤ領域とオフセ
ット領域を配置することで低オフ電流動作を実現してい
る。また、第１の濃度の不純物領域１４８ｂはオフ電流
値を低減する上で非常に有効であることが確認されてい
る。

【００７６】本実施例で作製するアクティブマトリクス
基板の画素部の上面図を図１０に示す。なお、図７〜図
９に対応する部分には同じ符号を用いている。図１０中
の鎖線Ａ−Ａ’は図９中の鎖線Ａ―Ａ’で切断した断面
図に対応している。また、図１０中の鎖線Ｂ−Ｂ’は図
９中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。

【００７７】このように、本実施例の画素構造を有する
アクティブマトリクス基板は、一部が画素ＴＦＴのゲー
ト電極１５３とゲート線１８２とを異なる層に形成し、
ゲート線１８２で半導体層を遮光することを特徴として
いる。

【００７８】また、本実施例の画素構造は、ブラックマ
トリクスを用いることなく、画素電極間の隙間が遮光さ
れるように、画素電極の端部をソース配線と重なるよう
に配置形成する。

【００７９】また、本実施例の画素電極の表面を公知の
方法、例えばサンドブラスト法やエッチング法等により
凹凸化させて、鏡面反射を防ぎ、反射光を散乱させるこ
とによって白色度を増加させることが望ましい。

【００８０】上述の画素構造とすることにより大きな面
積を有する画素電極を配置でき、開口率を向上させるこ
とができる。

【００８１】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を６枚（半導体層パターンマスク、第１配線パターンマ
スク（画素ＴＦＴのゲート電極１５３、容量配線１５
４、ソース線１５５を含む）、ｐチャネル型ＴＦＴ及び
画素部ＴＦＴの導電層形成のパターンマスク、ｐチャネ
ル型ＴＦＴのソース領域及びドレイン領域形成のパター
ンマスク、コンタクトホール形成のパターンマスク、第
２配線パターンマスク（画素電極１８３、接続電極１８
１、ゲート線１８２を含む））とすることができる。そ
の結果、工程を短縮し、製造コストの低減及び歩留まり
の向上に寄与することができる。

【００８２】図１１には透過型の液晶表示装置に適した
アクティブマトリクス基板の断面図を示す。第２の層間
膜形成までは、上記の反射型のものと同じである。第２
の層間膜上に透明導電膜を形成する。そして、透明導電
膜層１９１を形成するためにパターニングを行う。透明
導電膜としては酸化インジウムと酸化スズとの化合物や
酸化インジウムと酸化亜鉛との化合物を用いることがで
きる。

【００８３】そして、駆動回路１４０６において第１の
濃度の不純物領域又は第４の濃度の不純物領域とそれぞ
れで電気的に接続する配線１７５〜１８０を形成する。
なお、これらの配線は、膜厚５０〜２５０ｎｍのＴｉ膜
と、膜厚３００〜５００ｎｍの合金（ＡｌとＴｉとの合
金膜）との積層膜をパターニングして形成する。また、
画素部１４０７においては、画素電極１９１、ゲート線
１８２、接続電極１９２、１９３を形成する。接続電極
１９２、１９３は、画素電極１９１に重なるように形成
する。このように、マスク枚数を１枚増やして透過型の
液晶表示装置に適したアクティブマトリクス基板を作製
することができる。

【００８４】また、本実施例により得られたＴＦＴの特
性は、良好な値を示した。そのうち、画素ＴＦＴのＴＦ
Ｔ特性（Ｖ−Ｉ特性）を図３７に示す。なお、ゲートリ
ークも図中に示したが、十分に抑えられている。特に本
発明の画素ＴＦＴ構造は、オフ電流を抑える構造であ
り、移動度も優れた値を示している。オフ電流とは、Ｔ
ＦＴがオフ状態にある時、流れるドレイン電流である。

【００８５】また、図３７はサンプル１〜８のＶ−Ｉ特
性グラフを示したものであるが、そのうち、サンプル３
のＴＦＴ特性を図３８に示す。

【００８６】本発明の構造とすることによって、Ｖ−Ｉ
特性グラフにおける立ち上がり点での電圧値を示すしき
い値（Ｖｔｈ）は、０．２６３Ｖとなっており、非常に
小さく良好な値を示している。この差が小さければ小さ
いほど短チャネル効果が抑えられていると言える。ま
た、キャリアの移動しやすさを示すパラメータである移
動度（μ_FE）は、１１９．２（ｃｍ²／Ｖｓ）と優れた
ものとなっている。また、Ｉ―Ｖカーブの立ち上がり部
分における最大傾きの逆数を示すＳ値（サブスレッシュ
ルド係数）は、０．１９６（Ｖ／decade）となった。ま
た、ＶＤ＝５Ｖの時のオフ電流（Ｉ_OFF2）は、０．３９
ｐＡであり、オン電流（Ｉ_ON2）は、７０μＡを示して
いる。オン電流とは、ＴＦＴがオン状態にある時、流れ
るドレイン電流である。なお、Shift-1は、Ｉ―Ｖカー
ブの立ち上がりの電圧値を示している。以上に示すよう
に、本発明を用いることにより、良好な特性を有する半
導体装置を実現することができる。

【００８７】（実施例２）図３９は本発明を用いて作製
されるインバーター回路のｐチャネル型ＴＦＴ２１００
とｎチャネル型ＴＦＴ２２００を示している。これらの
ＴＦＴは下地絶縁膜２００２が形成された基板２００１
上に形成されている。

【００８８】ｐチャネル型ＴＦＴ２１００は、半導体層
２００３、ゲート絶縁膜２０２１、第１の導電層２００
５aと第２の導電層２００５ｂから成るゲート電極を有
している。半導体層２００３にはチャネル形成領域２０
１２、ソース領域２０１３、ドレイン領域２０１４、及
び該ドレイン領域とチャネル形成領域との間のＬＤＤ領
域２０１５が形成されている。

【００８９】ゲート電極は、ソース領域側において第１
の導電膜２００５aと第２の導電膜２００５ｂが接する
端部は概略一致しているが、ドレイン領域側では第１の
導電層２００５aの端部が外側に形成されている。この
ような構造は図８（Ｂ）の第３のエッチング処理におい
て形成するレジストによるマスクをゲート電極の片側の
みを覆うように形成することで実現することができる。

【００９０】ｐチャネル型ＴＦＴでは、その後、ｐ型の
不純物元素がイオンドーピング法などで添加され、半導
体層２００３に不純物領域が形成される。ＬＤＤ領域２
０１５は第１の導電層２００５aをマスクとして形成す
ることが可能である。これは、イオンドーピング法にお
いて、加速電圧の制御により１回のドーピング処理でソ
ース領域及びドレイン領域と、ＬＤＤ領域の両方を形成
することも可能であるが、加速電圧を最適化して、２回
のドーピング処理で形成しても良い。

【００９１】一方、ｎチャネル型ＴＦＴ２２００には、
半導体層２００４、ゲート絶縁膜２０２２、第１の導電
膜２００６aと第２の導電膜２００６ｂから成るゲート
電極を有している。半導体層２００４にはチャネル形成
領域２０１６、ソース領域２０１７、ドレイン領域２０
１８、及びＬＤＤ領域２０１９、２０２０が形成されて
いる。

【００９２】ｎチャネル型ＴＦＴ２２００のゲート電極
も同様に、ソース領域側において第１の導電膜２００６
aと第２の導電膜２００６ｂが接する端部は概略一致
し、ドレイン領域側では第１の導電膜２００６aの端部
が外側に形成されている。ソース領域側のＬＤＤ領域２
０１９はゲート電極とオーバーラップしないＬＤＤであ
り、ドレイン側のＬＤＤ領域２０２０はゲート電極とオ
ーバーラップしている。

【００９３】このように、ｐチャネル型ＴＦＴとｎチャ
ネル型ＴＦＴにおいてゲート電極とオーバーラップする
ＬＤＤをドレイン側に形成することにより、ドレイン近
傍の電界強度を緩和して、ホットキャリア効果によるＴ
ＦＴの劣化を防ぐことができる。特に、チャネル長がサ
ブミクロンサイズになるとその効果はｐチャネル型ＴＦ
Ｔにも要求されてくる。

【００９４】しかし、ゲート電極とオーバーラップする
LDD領域はゲート電極にかかる寄生容量を増大させるの
で、電界を緩和する必要にないソース側に設ける必要は
必ずしもない。

【００９５】本発明によれば、図３９に示すように、Ｌ
ＤＤ領域をドレイン側にのみ形成することが可能であ
る。また、これらソース領域及びドレイン領域、ＬＤＤ
領域は全て自己整合的に形成することが可能であるの
で、デザインルールの微細化にも容易に対応することが
できる。

【００９６】本実施例で示すＴＦＴの構成は、インバー
ター回路のようにドレイン領域の位置が予め決定されて
いるＴＦＴに対して特に効果的に活用することができ
る。また、このようなＴＦＴの構成は、レジストによる
マスクパターンの変更のみで、実施例１に示す工程に自
由に組み入れることができる。

【００９７】（実施例３）実施例２で示すインバーター
回路のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴにおい
て、駆動電圧が１０Ｖ以下である場合には、ホットキャ
リア効果による劣化が顕著に現れないため、ゲート電極
とオーバーラップするＬＤＤ領域を必ずしも形成しなく
ても良い。その場合、ｐチャネル型ＴＦＴは図１１で示
すｐチャネル型ＴＦＴ４０２と同じ構成となる。また、
ｎチャネル型ＴＦＴは図１１で示すｎチャネル型ＴＦＴ
４０４と同じ構成となり、シングルゲート構造で形成す
れば良い。

【００９８】（実施例４）実施例１に記載のアクティブ
マトリクス基板において、チャネル長を０．６μm以下
とする場合には、ｐチャネル型ＴＦＴにもゲート電極と
オーバーラップするＬＤＤ領域を形成することが望まし
い。その場合、当該ＬＤＤ領域は、図１１で示すｎチャ
ネル型ＴＦＴ１４０１と同様にして作製し、添加する不
純物元素にｐ型の不純物を適用すれば同様な構造で形成
することができる。また、当該ＬＤＤ領域は、シフトレ
ジスタ回路やバッファ回路のように予めソース及びドレ
インの方向が確定している場合には実施例２で示すよう
に、ドレイン側の片側に設ければ良い。

【００９９】（実施例５）本実施例では実施例１と異な
る工程順序でＴＦＴを作製する場合について図１２を用
いて説明する。なお、実施例１とは途中の工程が異なる
だけでその他は同様であるので、同じ工程については同
一の符号を用いることとする。また、添加する不純物元
素も実施例１と同じ不純物元素を用いる。

【０１００】まず、実施例１に示す作製工程に従い、第
１のエッチング処理および第１のドーピング処理を行っ
て、図７（Ｂ）の状態まで形成する。

【０１０１】この後、レジストからなるマスク１１０〜
１１５を除去せずに第２のエッチング条件に変え、エッ
チング用ガスにＣＦ₄およびＣｌ₂を用い、それぞれのガ
ス流量比を３０／３０（SCCM）とし、１Paの圧力でコイ
ル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を
投入してプラズマを生成して約３０秒程度のエッチング
を行う。基板側（試料ステージ）にも２０ＷのＲＦ（１
３．５６MHz）電力を投入し、実質的に負の自己バイア
ス電圧を印加する。ＣＦ₄およびＣｌ₂を混合した第２の
エッチング条件では、導電膜（Ａ）ＴａＮ膜および導電
膜（Ｂ）Ｗ膜が同程度にエッチングされ、第１の形状の
第１の導電膜２１７ａ〜２２３ａおよび第１の形状の第
２の導電膜２１７ｂ〜２２３ｂからなる第１の形状のゲ
ート電極および配線２１７〜２２３が形成される。

【０１０２】レジストからなるマスク１１０〜１１５を
除去せずに第２のドーピング処理を行う。半導体層１０
２〜１０６に、ｎ型を付与する不純物元素（以下、ｎ型
不純物元素という）を添加する。ドーピング処理は、イ
オンドープ法、もしくはイオン注入法で行えばよい。ｎ
型不純物元素としては、周期律表の第１５族に属する元
素、典型的にはリン（Ｐ）またはヒ素（Ａｓ）といった
元素を用いる。この場合、第１の形状のゲート電極およ
び容量配線２１７〜２２１がマスクとなって自己整合的
に第１の濃度の不純物領域２２４ａ〜２２４ｅが形成さ
れる（図１２（Ａ））。

【０１０３】次に、レジストからなるマスク１１０〜１
１５をそのままに第３のエッチング処理を行う。エッチ
ングガスにＣＦ₄、Ｃｌ₂およびＯ₂を用い、それぞれの
ガス流量比を２０／２０／２０（SCCM）とし、１．０Pa
の圧力でコイル型の電極に５００ＷのＲＦ（１３．５６
MHz）電力を投入してプラズマを生成してエッチングを
行う。基板側（試料ステージ）には、２０ＷのＲＦ（１
３．５６MHz）電力を投入して約８０秒のエッチング処
理を行う。これにより第２の形状の第１の導電膜２２５
ａ〜２３１ａおよび第２の形状の第２の導電膜２２５ｂ
〜２３１ｂからなる第２の形状のゲート電極および配線
２２５〜２３１が形成される。

【０１０４】次いで、レジストからなるマスク１１０〜
１１５をそのままに、第２の形状の導電層および容量配
線２２５〜２２９をマスクとして用い、第２の形状の第
１の導電膜（ＴａＮ膜）の下部にもｎ型不純物元素が添
加されるように第３のドーピング処理を行う。この処理
により、第１の濃度の不純物領域とチャネル形成領域と
の間にｎ型不純物元素濃度が１×１０¹⁸〜１×１０¹⁹at
oms/cm³の第２の濃度の不純物領域２３２ａ〜２３２ｅ
が形成される。また、第１の濃度の不純物領域２２４ａ
〜２２４ｅのｎ型不純物元素濃度は１×１０²⁰〜１×１
０²¹atoms/cm³となる（図１２（Ｂ））。

【０１０５】次いで、レジストからなるマスク１１０〜
１１５を除去し、後のｎチャネル型ＴＦＴおよび後の画
素ＴＦＴを覆うレジストからなるマスク２３３、２３４
を形成し、第４のドーピング処理を行う。第２の形状の
導電層２２６、２２７、容量配線２２９をマスクにして
後の第１のｐチャネル型ＴＦＴおよび後の第２のｐチャ
ネル型ＴＦＴの半導体層にｐ型不純物元素を添加して、
自己整合的に第４の濃度の不純物領域２３５ａ〜２３５
ｃおよび第５の濃度の不純物領域２３５ｄ〜２３５ｆを
形成する。本実施形態では、ｐ型不純物領域はジボラン
（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。第４の
濃度の不純物領域（ｐ⁺）２３５ａ〜２３５ｃのｐ型不
純物元素濃度は、２×１０²⁰〜２×１０²¹ atoms/cm³、
第５の濃度の不純物領域２３５ｄ〜２３５ｆのｐ型不純
物元素濃度は、２×１０¹⁷〜２×１０¹⁹ atoms/cm³とな
る。なお、あらかじめｐチャネル型ＴＦＴの半導体層に
は、ｎ型不純物元素が添加されているが、第４のドーピ
ング処理の際に添加されるｐ型不純物元素の濃度の方が
高くなるようにドーピング処理することにより、後のｐ
チャネル型ＴＦＴのソース領域およびドレイン領域とし
て機能するために何ら問題は生じない（図１３
（Ａ））。

【０１０６】次いで、レジストからなるマスク２３６、
２３７で駆動回路のｎチャネル型ＴＦＴおよび第１のｐ
チャネル型ＴＦＴを覆い、第４のエッチング処理を行
う。エッチングガスには、Ｃｌ₂を用い、ガスの流量は
８０（SCCM）とし、１．２Paの圧力でコイル型の電極に
３５０ＷのＲＦ（１３．５６MHz）電力を投入してプラ
ズマを生成して約３０秒エッチングを行う。基板側（試
料ステージ）、には５０ＷのＲＦ（１３．５６MHz）電
力を投入し、実質的に負の自己バイアス電圧を印加す
る。こうして駆動回路の第２のｐチャネル型ＴＦＴおよ
び画素部の画素ＴＦＴに第３の形状の導電層（第３の形
状の第１の導電膜２３８ａ〜２３９ａおよび第３の形状
の第２の導電膜２３８ｂ〜２３９ｂからなる）２３８、
２３９、容量配線２４０、配線２４１、２４２が形成さ
れる（図１３（Ｂ））。なお、ここまでの処理により、
ゲ−ト絶縁膜の第３の形状の導電層が形成されていない
露出された領域は、画素部が３０ｎｍ程度、駆動回路が
４０ｎｍ程度の膜厚となる。

【０１０７】以上までの工程で、それぞれの半導体層に
不純物領域が形成される。この後は、実施例１で開示さ
れた無機層間絶縁膜を形成する工程以降にしたがってア
クティブマトリクス基板の作製を行えばよい。

【０１０８】本実施例は、実施例１で開示した作製工程
にしたがってＴＦＴを作製することによって、容易に実
現することができる。また、本実施例では画素ＴＦＴと
制御回路の構成のみ示しているが、実施例１の作製工程
にしたがえば、その他にも信号分割回路、分周波回路、
Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、
さらには、メモリ回路やマイクロプロセッサ回路などの
信号処理回路（論理回路といってもよい）を同一基板上
に設けることもできる。

【０１０９】（実施例６）本実施例では、実施例１とは
異なる工程順序でＴＦＴを作製する場合について図１４
を用いて説明する。なお、実施例１とは途中の工程が異
なるだけでその他は同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純
物元素も実施例１と同じ不純物元素を用いる。

【０１１０】まず、実施例１に示す作製工程にしたが
い、第１のエッチング処理および第１のドーピング処理
を行って、図７（Ｂ）の状態まで形成する。次いで、第
２のエッチング処理を行う。エッチング用ガスにＣ
Ｆ₄、Ｃｌ₂およびＯ₂を用い、それぞれのガス流量比を
２０／２０／２０（SCCM）とし、１．０Paの圧力でコイ
ル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を
投入してプラズマを生成して約６０秒程度のエッチング
を行う。基板側（試料ステージ）にも２０ＷのＲＦ（１
３．５６MHz）電力を投入し、実質的に負の自己バイア
スを印加する。第２のエッチング処理により、図１４
（Ａ）に示すような第２の形状の導電層３０１〜３０４
および配線３０５〜３０７が形成される。

【０１１１】次いで、第２の形状の第２の導電膜をマス
クとして自己整合的に、第２の形状の第１の導電膜を介
して半導体層にｎ型不純物元素を添加する。これにより
チャネル形成領域と第１の濃度の不純物領域３０８ａ〜
３０８ｅとの間にｎ型不純物元素の濃度が１×１０¹⁸〜
１×１０¹⁹atoms/cm³の第２の濃度の不純物領域３０８
ｆ〜３０８ｊが形成される。このとき、第１の濃度の不
純物領域３０８ａ〜ｅのｎ型不純物元素の濃度は、１×
１０²⁰〜１×１０²¹atoms/cm³となる。

【０１１２】次に、レジストからなるマスク１１０〜１
１６を除去し、新たにｎチャネル型ＴＦＴおよび画素Ｔ
ＦＴを覆うレジストからなるマスク３０９、３１０を形
成して第３のドーピング処理を行う。この第３のドーピ
ング処理により、第２の形状の導電層をマスクとして自
己整合的にｐチャネル型ＴＦＴの半導体層にｐ型不純物
元素が添加され、第４の濃度の不純物領域３１１ａ〜３
１１ｃおよび第５の濃度の不純物領域３１１ｄ〜３１１
ｆが形成される（図１４（Ｂ））。

【０１１３】次いで、レジストからなるマスク３０９、
３１０を除去し、新たにレジストからなるマスク３１
２、３１３を形成して、ｎチャネル型ＴＦＴおよび第２
のｐチャネル型ＴＦＴを覆う。エッチング用ガスとし
て、Ｃｌ₂を用い、ガスの流量を８０（SCCM）とし、
１．２Paの圧力でコイル型の電極に５００ＷのＲＦ（１
３．５６MHz）電力を投入して、プラズマを生成して約
４０秒のエッチングを行う。基板側（試料ステージ）に
は１０ＷのＲＦ（１３．５６MHz）電力を投入し、実質
的に負の自己バイアス電圧を印加する。こうして、第１
のｐチャネル型ＴＦＴおよび画素ＴＦＴにおいて第３の
形状の導電層（第３の形状の第１の導電膜３１４ａ〜３
１５ａおよび第３の形状の第２の導電膜３１４ｂ〜３１
５ｂからなる）３１４、３１５および配線３１６〜３１
８が形成される（図１４（Ｃ））。

【０１１４】第３のエッチング処理により、第１のｐチ
ャネル型ＴＦＴおよび画素ＴＦＴの半導体層にオフセッ
ト領域３１１ｇ、３１１ｈが形成される。なお、本明細
書において、オフセット領域とは、チャネル形成領域と
同一組成の半導体層（含まれる不純物元素がチャネル形
成領域と同一であるという意味）で、ゲート電極と重な
らない領域を指す。このオフセット領域３１１ｇ、３１
１ｈは単なる抵抗として機能し、オフ電流値を低減する
上で非常に効果がある。

【０１１５】この後は、実施例１で開示された無機層間
絶縁膜を形成する工程以降にしたがってアクティブマト
リクス基板の作製を行えばよい。

【０１１６】本実施例は、実施例１で開示した作製工程
にしたがってＴＦＴを作製することによって、容易に実
現することができる。また、本実施例では画素ＴＦＴと
制御回路の構成のみ示しているが、実施例１の作製工程
にしたがえば、その他にも信号分割回路、分周波回路、
Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、
さらには、メモリ回路やマイクロプロセッサ回路などの
信号処理回路（論理回路といってもよい）を同一基板上
に設けることもできる。

【０１１７】（実施例７）本実施例では、実施例１とは
異なる工程順序でＴＦＴを作製する場合について図１５
を用いて説明する。なお、実施例１とは途中の工程が異
なるだけでその他は同様であるので、同じ工程について
は同一の符号を用いることとする。

【０１１８】まず、実施例１に示す作製工程にしたがっ
て、第１のエッチング処理および第１のドーピング処理
を行って、図７（Ｂ）の状態まで形成する。次いで、第
２のエッチング処理を行う。第２のエッチング処理は、
エッチング用ガスにＣＦ₄、Ｃｌ₂およびＯ₂を用いてそ
れぞれのガス流量比は２０／２０／２０（SCCM）とし、
１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１
３．５６MHz）電力を投入してプラズマを生成して約８
０秒のエッチングを行う。基板側（試料ステージ）には
２０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的
に負の自己バイアスを印加する。こうして第２の形状の
導電層および配線が形成される。

【０１１９】次いで、ｎチャネル型ＴＦＴおよび画素Ｔ
ＦＴをレジストからなるマスク４０１、４０２で覆って
第２のドーピング処理を行う。この第２のドーピング処
理により、ｐ型不純物元素がｐチャネル型ＴＦＴの半導
体層に添加される。第２の形状の第２の導電膜をマスク
として自己整合的に、第２の形状の第１の導電膜を介し
てｐ型不純物元素を添加し、第４の濃度の不純物領域４
０３ａ〜ｃおよび第５の濃度の不純物領域４０３ｄ〜ｆ
が形成される（図１５（Ａ））。

【０１２０】次いで、レジストからなるマスク４０４、
４０５でｎチャネル型ＴＦＴおよび第２のｐチャネル型
ＴＦＴを覆って、第３のエッチング処理を行う。エッチ
ング用ガスにＣｌ₂を用い、ガスの流量を８０（SCCM）
とし、１．２Paの圧力でコイル型の電極に５００ＷのＲ
Ｆ（１３．５６MHz）電力を投入してプラズマを生成し
て約４０秒エッチング処理を行った。基板側（試料ステ
ージ）には２０ＷのＲＦ（１３．５６MHz）電力を投入
し、実質的に負の自己バイアスを印加する。こうして第
３の形状の導電層４０６、４０７および配線４０８〜４
１０が形成される（図１５（Ｂ））。

【０１２１】続いて、レジストからなるマスク４０４、
４０５を除去し、第３のドーピング処理を行う。第３の
ドーピング処理では、ｎ型不純物元素を添加する。な
お、ｐチャネル型ＴＦＴの半導体層にはｐ型不純物元素
が、ｎ型不純物元素の濃度より高い濃度で添加されてい
るため、ｐチャネル型ＴＦＴのソース領域およびドレイ
ン領域として機能するのになんら問題は生じない（図１
５（Ｃ））。

【０１２２】ここまでの工程が終了したら、実施例１で
開示された無機層間絶縁膜を形成する工程以降にしたが
ってアクティブマトリクス基板の作製を行えばよい。

【０１２３】本実施例は、実施例１で開示した作製工程
にしたがってＴＦＴを作製することによって、容易に実
現することができる。また、本実施例では画素ＴＦＴと
制御回路の構成のみ示しているが、実施例１の作製工程
にしたがえば、その他にも信号分割回路、分周波回路、
Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、
さらには、メモリ回路やマイクロプロセッサ回路などの
信号処理回路（論理回路といってもよい）を同一基板上
に設けることもできる。

【０１２４】（実施例８）本実施例では、実施例１とは
異なる工程順序でＴＦＴを作製する場合について図１６
を用いて説明する。なお、実施例１とは途中の工程が異
なるだけでその他は同様であるので、同じ工程について
は同一の符号を用いることとする。

【０１２５】まず、実施例１に示す作製工程にしたがっ
て、第２のエッチング処理および第２のドーピング処理
を行って、図７（Ｃ）の状態まで形成する。

【０１２６】次いで、レジストからなるマスク５０１を
形成し、ｎチャネル型ＴＦＴを覆い、第３のエッチング
処理を行う。第３のエッチング処理は、エッチング用ガ
スとしてＣｌ₂を用い、ガスの流量は８０（SCCM）と
し、１．２Paの圧力でコイル型の電極に３５０ＷのＲＦ
（１３．５６MHz）電力を投入してプラズマを生成して
約４０秒のエッチングを行う。基板側（試料ステージ）
には５０ＷのＲＦ（１３．５６MHz）電力を投入し、実
質的に負の自己バイアス電圧を印加する。こうして第３
の形状の導電層および配線５０２〜５０７が形成される
（図１６（Ｂ））。

【０１２７】レジストからなるマスクを除去した後、ゲ
ート絶縁膜のエッチングを行う。エッチング用ガスＣＨ
Ｆ₃を用い、ガスの流量を３５（SCCM）とし８００Ｗの
ＲＦ（１３．５６MHz）電力を投入してプラズマを生成
してエッチングを行う。ここでは、ｎチャネル型ＴＦＴ
は第２の形状のゲート電極、その他は第３の形状の導電
層および容量配線がマスクとなっており、ＴＦＴ毎にゲ
ート絶縁膜は切断されゲート絶縁膜５０８〜５１４が形
成される（図１６（Ｃ））。

【０１２８】次いで、新たにレジストからなるマスク５
１５、５１６を形成して第３のドーピング処理を行う。
第３のドーピング処理により、ｐチャネル型ＴＦＴの半
導体層にｐ型不純物元素を添加して、第３の形状のゲー
ト電極および容量配線をマスクとして、自己整合的に第
４の濃度の不純物領域５１７ａ〜５１７ｃおよび第５の
濃度の不純物領域５１７ｄ〜５１７ｆが形成される（図
１７）。

【０１２９】ここまでの工程が終了したら、実施例１で
開示された無機層間絶縁膜を形成する工程以降にしたが
ってアクティブマトリクス基板の作製を行えばよい。本
実施例は、実施例１で開示した作製工程にしたがってＴ
ＦＴを作製することによって、容易に実現することがで
きる。また、本実施例では画素ＴＦＴと制御回路の構成
のみ示しているが、実施例１の作製工程にしたがえば、
その他にも信号分割回路、分周波回路、Ｄ／Ａコンバー
タ回路、オペアンプ回路、γ補正回路、さらには、メモ
リ回路やマイクロプロセッサ回路などの信号処理回路
（論理回路といってもよい）を同一基板上に設けること
もできる。

【０１３０】（実施例９）本実施例では、実施例１とは
異なる工程順序でＴＦＴを作製する場合について図１８
を用いて説明する。なお、実施例１とは途中の工程が異
なるだけでその他は同様であるので、同じ工程について
は同一の符号を用いることとする。

【０１３１】まず、実施例１で示す作製工程にしたがっ
て、第２のエッチング処理および第２のドーピング処理
を行って、図７（Ｃ）の第２の形状の導電層および配線
が形成される工程まで行う。

【０１３２】次いで、レジストからなるマスク６０１で
ｎチャネル型ＴＦＴを覆い、第３のエッチング処理を行
う。エッチング用ガスとしてＣｌ₂を用い、ガスの流量
は８０（SCCM）とし、１．２Paの圧力でコイル型の電極
に３５０ＷのＲＦ（１３．５６MHz）電力を投入してプ
ラズマを生成して約４０秒のエッチングを行う。基板側
（試料ステージ）には５０ＷのＲＦ（１３．５６MHz）
電力を投入し、実質的に負の自己バイアス電圧を印加す
る。こうして第３の形状の導電層および配線６０２〜６
０７が形成される（図１８（Ｂ））。

【０１３３】次いで、レジストからなるマスク６０１を
除去し、新たにレジストからなるマスク６０８、６０９
を形成してｎチャネル型ＴＦＴおよび画素ＴＦＴを覆
い、第３のドーピング処理を行う。ｐ型不純物元素を添
加し、第４の濃度のｐ型不純物領域６１０ａ〜６１０
ｃ、第５の濃度の不純物領域６１０ｄ〜６１０ｆを形成
する（図１８（Ｃ））。

【０１３４】ここまでの工程が終了したら、実施例１で
開示された無機層間絶縁膜を形成する工程以降にしたが
ってアクティブマトリクス基板の作製を行えばよい。

【０１３５】本実施例は、実施例１で開示した作製工程
に従って、ＴＦＴを作製することによって、容易に実現
することができる。また、本実施例では画素ＴＦＴと制
御回路の構成のみ示しているが、実施例１の作製工程に
したがえば、その他にも信号分割回路、分周波回路、Ｄ
／Ａコンバータ回路、オペアンプ回路、γ補正回路、さ
らには、メモリ回路やマイクロプロセッサ回路などの信
号処理回路（論理回路といってもよい）を同一基板上に
設けることもできる。

【０１３６】（実施例１０）本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図１
９を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。

【０１３７】まず、実施例１に示す作製工程にしたがっ
て、第１のエッチング処理および第１のドーピング処理
を行って、図７（Ｂ）の状態まで形成する。次いで、第
２のエッチング処理を行う。第２のエッチング処理は、
第１のエッチング条件として、エッチング用ガスにＣＦ
₄、Ｃｌ₂を用い、それぞれのガスの流量比を３０／３０
（SCCM）とし、１．０Paの圧力でコイル型の電極に５０
０ＷのＲＦ（１３．５６MHz）電力を投入してプラズマ
を生成して約３０秒のエッチングを行う。基板側（試料
ステージ）には２０ＷのＲＦ（１３．５６MHz）電力を
投入し、実質的に負の自己バイアスを印加する（図１９
（Ｂ））。続いて、第２のエッチング条件としてエッチ
ング用ガスにＣＦ₄、Ｃｌ₂およびＯ₂を用い、それぞれ
のガスの流量比を２０／２０／２０（SCCM）とし、１．
０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．
５６MHz）電力を投入してプラズマを生成して約６０秒
のエッチングを行う。基板側（試料ステージ）には２０
ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負
の自己バイアスを印加する。こうして第２の形状の導電
層および配線７０１〜７０７が形成される（図１９
（Ｃ））。

【０１３８】次いで、第２のドーピング処理を行う。ｎ
型不純物元素を添加して、第２の形状のゲート電極およ
び容量配線をマスクとして用い、ｎ型不純物元素濃度が
１×１０¹⁸〜１×１０¹⁹atoms/cm³の第２の濃度の不純
物領域７０８ａ〜７０８ｅを自己整合的に形成する。ま
た、このとき、第１の濃度の不純物領域のｎ型不純物元
素濃度は１×１０²⁰〜１×１０²¹atoms/cm³となる（図
２０（Ａ））。

【０１３９】本実施例では、第２のエッチング処理で、
２段階に導電膜をエッチングしており、第１の導電膜が
第１の条件のエッチング処理において後退するため、ゲ
ート電極がゲート絶縁膜を介して第２の濃度の不純物領
域と重なるＬ_ov領域および第２の濃度の不純物領域と重
ならないＬ_off領域７１９が形成されている。

【０１４０】次いで、レジストからなるマスク７０９を
形成し、ｎチャネル型ＴＦＴを覆い、第３のエッチング
処理を行う。第３のエッチング処理は、エッチング用ガ
スとしてＣｌ₂を用い、ガスの流量は８０（SCCM）と
し、１．２Paの圧力でコイル型の電極に３５０ＷのＲＦ
（１３．５６MHz）電力を投入してプラズマを生成して
約４０秒のエッチングを行う。基板側（試料ステージ）
には５０ＷのＲＦ（１３．５６MHz）電力を投入し、実
質的に負の自己バイアス電圧を印加する。こうして第３
の形状の導電層および配線７１０〜７１５が形成される
（図２０（Ｂ））。

【０１４１】次いで、新たにレジストからなるマスク７
１６、７１７を形成してｎチャネル型ＴＦＴおよび画素
ＴＦＴを覆い、第３のドーピング処理を行う。第３のド
ーピング処理により、ｐチャネル型ＴＦＴの半導体層に
ｐ型不純物元素を添加して、第３の形状の導電層および
容量配線をマスクとして、自己整合的に第４の濃度の不
純物領域７１８ａ〜７１８ｃおよび第５の濃度の不純物
領域７１８ｄ〜７１８ｆが形成される（図２０
（Ｃ））。

【０１４２】ここまでの工程が終了したら、実施例１で
開示する無機層間絶縁膜を形成する工程以降にしたがっ
てアクティブマトリクス基板の作製を行えばよい。

【０１４３】本実施例は、実施例１で開示する作製工程
に従って、ＴＦＴを作製することによって、容易に実現
することができる。また、本実施例では画素ＴＦＴと制
御回路の構成のみ示しているが、実施例１の作製工程に
したがえば、その他にも信号分割回路、分周波回路、Ｄ
／Ａコンバータ回路、オペアンプ回路、γ補正回路、さ
らには、メモリ回路やマイクロプロセッサ回路などの信
号処理回路（論理回路といってもよい）を同一基板上に
設けることもできる。

【０１４４】（実施例１１）本実施例では、実施例１と
は異なる工程順序でＴＦＴを作製する場合について図２
１を用いて説明する。なお、実施例１とは途中の工程が
異なるだけでその他は同様であるので、同じ工程につい
ては同一の符号を用いることとする。

【０１４５】まず、実施例１に示す作製工程にしたがっ
て、第２のエッチング処理および第２のドーピング処理
を行って、図７（Ｃ）の第２の形状の導電層および配線
が形成された状態にする。

【０１４６】次いで、レジストからなるマスク８０１、
８０２を形成し、後のｎチャネル型ＴＦＴおよび後の第
２のｐチャネル型ＴＦＴを覆い、第３のエッチング処理
を行う。第３のエッチング処理は、エッチング用ガスと
してＣｌ₂を用い、ガスの流量は８０（SCCM）とし、
１．２Paの圧力でコイル型の電極に３５０ＷのＲＦ（１
３．５６MHz）電力を投入してプラズマを生成して約４
０秒のエッチングを行う。基板側（試料ステージ）には
５０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的
に負の自己バイアス電圧を印加する。こうして第３の形
状の導電層および配線８０３〜８０７が形成される（図
２１（Ｂ））。

【０１４７】レジストからなるマスク８０１、８０２を
除去したら、新たにレジストからなるマスク８０８、８
０９を形成してｎチャネル型ＴＦＴおよび画素ＴＦＴを
覆い、第３のドーピング処理を行う。第３のドーピング
処理により、ｐチャネル型ＴＦＴの半導体層にｐ型不純
物元素を添加して、第３の形状の導電層および容量配線
をマスクとして、自己整合的に第４の濃度の不純物領域
８１０ａ〜ｃおよび第５の濃度の不純物領域８１０ｄ〜
ｆが形成される（図２１（Ｃ））。

【０１４８】ここまでの工程が終了したら、実施例１で
開示された無機層間絶縁膜を形成する工程以降にしたが
ってアクティブマトリクス基板の作製を行えばよい。

【０１４９】（実施例１２）本実施形態では、本明細書
において開示した作製方法にしたがって作製されたＴＦ
Ｔの特性を測定した結果を示す。

【０１５０】まず、実施例５に記載された作製方法にし
たがって作製された画素ＴＦＴ（ｎチャネル型ＴＦＴ）
のドレイン電流（Ｉd）とゲート電圧（Ｖg）との関係を
示すグラフ（以下、Ｉd−Ｖg曲線という）を図４０に示
す。測定は、ソース電圧（Ｖs）は０Ｖ、ドレイン電圧
（Ｖd）は、１Ｖまたは１４Ｖとした。実測値は、チャ
ネル長（Ｌ）が６μｍ、チャネル幅（Ｗ）が４μｍであ
る。

【０１５１】Ｖd＝１４Ｖ時のオフ電流（Ｉoff）は、
０．５pAであった。

【０１５２】次に、実施例８で示した作製方法により得
られた画素ＴＦＴおよび駆動回路の第１のｐチャネル型
ＴＦＴのＩd−Ｖg曲線を図４１に示す。測定は、ソース
電圧（Ｖs）は０Ｖ、ドレイン電圧（Ｖd）は、１Ｖまた
は１４Ｖとした。実測値は、画素ＴＦＴはチャネル長
（Ｌ）が６μｍ、チャネル幅（Ｗ）が４μｍ、第１のｐ
チャネル型ＴＦＴはチャネル長（Ｌ）が７μｍ、チャネ
ル幅（Ｗ）が８μｍである。

【０１５３】画素ＴＦＴは、Ｖd＝１４Ｖ時のオフ電流
（Ｉoff）は０．３pAで、第１のｐチャネル型ＴＦＴ
は、２pAであった。オフセット領域がないｐチャネル型
ＴＦＴと比較すると、Ｖgが高い時のＩoffの跳ね上がり
が抑えられていた。

【０１５４】なお、その他の実施形態にしたがって作製
されたｎチャネル型ＴＦＴについて、Ｉoff＝１０〜３
０（pA）、電界効果移動度１３０〜１８０（cm²/Vs）、
Ｓ値０．１９〜０．２６（Ｖ/dec）、ｐチャネル型ＴＦ
Ｔについて、Ｉoff＝２〜１０（pA）、電界効果移動度
７０〜１１０（cm²/Vs）、Ｓ値０．１９〜０．２５（Ｖ
/dec）、画素ＴＦＴについて、Ｉoff＝２〜１０（p
A）、電界効果移動度７０〜１５０（cm²/Vs）、Ｓ値
０．１６〜０．２４（Ｖ/dec）という良好な特性が得ら
れた。

【０１５５】次に、信頼性に関する測定を行った結果を
示す。

【０１５６】信頼性の評価は、１０年保証電圧を調べる
ことで評価している。なお、１０年保証電圧とは、ＴＦ
Ｔの移動度の最大値（μFE_(max)）が１０％変動するま
での時間を寿命としたとき、ストレス電圧の逆数を片対
数グラフにプロットして、得られる直線的な関係より、
寿命が１０年であるストレス電圧を推定して求めてい
る。実施形態１の作製方法にしたがって作製されたＴＦ
Ｔ（駆動回路）に関して測定を行ったところ、図４２で
示すように、１０年保証電圧は２０Ｖ以上と非常に高い
信頼性を示した。

【０１５７】次に、オンストレスによる１０００時間寿
命温度を調べるため、Ｖg＝＋２０Ｖ（ｐチャネル型Ｔ
ＦＴは逆の符号）、Ｖd＝０Ｖにおいて、ＴＦＴ特性（S
hift#1）が０．１Ｖ変動するまでの時間を１０００／Ｔ
（Ｔ：絶対温度（Ｋ））に対してプロットし、１０００
時間で０．１Ｖ変動する温度（寿命温度）の推定を行っ
た。図４３で示すように、ｎチャネル型ＴＦＴおよびｐ
チャネル型ＴＦＴともに１０００時間での寿命温度は８
０℃以上が得られた。

【０１５８】次いで、オフストレスによる１０００時間
寿命温度を調べるため、Ｖg＝０Ｖ、Ｖd＝＋２０Ｖ（ｐ
チャネル型ＴＦＴは逆の符号）において、ＴＦＴ特性
（Shift#1）が０．１Ｖ変動するまでの時間を１０００
／Ｔ（Ｔ：絶対温度（Ｋ））に対してプロットし、１０
００時間で０．１Ｖ変動する温度（寿命温度）の推定を
行った。図４４で示すように、ｎチャネル型ＴＦＴおよ
びｐチャネル型ＴＦＴともに１０００時間での寿命温度
は８０℃以上が得られた。

【０１５９】次いで、トランジェントストレスによるｎ
チャネル型ＴＦＴの特性変動およびｐチャネル型ＴＦＴ
の特性変動を調べるため、Ｖd＝＋２０Ｖ（ｐチャネル
型ＴＦＴは逆の符号）、Ｖg＝２〜６Ｖ（ｐチャネル型
ＴＦＴは逆の符号）において、２０時間（室温）後のオ
ン特性変動を見ている。（ここで、トランジェントスト
レスとは、ドレイン電圧をある値に設定し、ゲート電圧
をある値にし、ストレスをかけたときのこのストレスの
ことを指している。） 図４５（Ａ）、（Ｂ）より、２０時間後の電界効果移動
度最大値の変動は、ｎチャネル型ＴＦＴおよびｐチャネ
ル型ＴＦＴともに１０％以下に抑えられていることが確
認された。

【０１６０】これらの結果により、本発明で開示した作
製方法によれば、作製工程を増やさずに、信頼性が高
く、求められる性能が得られるＴＦＴを工程数を増やさ
ずに作りわけることができることがわかった。

【０１６１】（実施例１３）本実施例では、実施例１、
５〜１１に示す工程のいずれかにしたがって作製された
アクティブマトリクス基板から、アクティブマトリクス
型液晶表示装置を作製する工程を図２２を用いて説明す
る。

【０１６２】まず、実施例１〜８のいずれかの工程を用
いて、図９（Ｃ）に示すようなアクティブマトリクス基
板を得た後、アクティブマトリクス基板上に配向膜１１
８１を形成し、ラビング処理を行う。なお、本実施例で
は、配向膜１１８１を形成する前に、アクリル樹脂膜等
の有機樹脂膜をパターニングすることによって基板間隔
を保持するための柱状のスペーサ１１８０を所望の位置
に形成した。また、柱状のスペーサにかえて、球状のス
ペーサを基板全面に散布してもよい。

【０１６３】次いで、対向基板１１８２を用意する。対
向基板１１８２上に着色層１１８３および１１８４、平
坦化膜１１８５を形成する。赤色の着色層１１８３およ
び青色の着色層１１８４を一部重ねて第２遮光部を形成
する。なお、図２２では図示しないが、赤色の着色層お
よび緑色の着色層を一部重ねて、第１遮光部を形成す
る。

【０１６４】次いで、対向電極１１８６を画素部に形成
し、対向基板１１８２の全面に配向膜１１８７を形成
し、ラビング処理を施した。

【０１６５】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材で貼り
合わせる。シール材には、フィラーが混入されていて、
このフィラーと柱状スペーサによって均一な間隔を保っ
て２枚の基板が貼り合わされる。その後、両基板の間に
液晶材料１１８８を注入し、封止剤（図示せず）によっ
て完全に封止する。液晶材料１１８８には公知の液晶材
料を用いればよく、このようにして図２２に示すアクテ
ィブマトリクス型液晶表示装置が完成する。

【０１６６】本実施例で開示するように着色層を設ける
ことにより、ブラックマスクを形成することなく、各画
素間の隙間を第１遮光部もしくは第２遮光部で遮光する
ことによって工程数の低減を可能とした。

【０１６７】（実施例１４）本発明を用いて作製された
半導体装置におけるブロック図を図２３に示す。本実施
例は、ソース側駆動回路９０、画素部９１およびゲート
側駆動回路９２を有している半導体装置について示して
いる。なお、本明細書中において、駆動回路とはソース
側駆動回路およびゲート側駆動回路を含めた総称を指し
ている。

【０１６８】ソース側駆動回路９０は、シフトレジスタ
９０ａ、バッファ９０ｂ、サンプリング回路（トランス
ファゲート）９０ｃを設けている。また、ゲート側駆動
回路９２は、シフトレジスタ９２ａ、レベルシフタ９２
ｂ、バッファ９２ｃを設けている。また、必要であれば
サンプリング回路とシフトレジスタとの間にレベルシフ
タ回路を設けてもよい。

【０１６９】また、本実施例において、画素部９１は複
数の画素からなり、その複数の画素各々がＴＦＴ素子を
含んでいる。

【０１７０】なお、図示していないが、画素部９１を挟
んでゲート側駆動回路９２の反対側にさらにゲート側駆
動回路を設けても良い。

【０１７１】また、デジタル駆動させる場合は、図２４
に示すように、サンプリング回路の代わりにラッチ
（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃを設ければよい。ソ
ース側駆動回路９３は、シフトレジスタ９３ａ、ラッチ
（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ
９３ｄ、バッファ９３ｅを設けている。また、ゲート側
駆動回路９５は、シフトレジスタ９５ａ、レベルシフタ
９５ｂ、バッファ９５ｃを設けている。また、必要であ
ればラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの
間にレベルシフタ回路を設けてもよい。９４は画素部で
ある。

【０１７２】なお、上記構成は、実施例１〜８に示した
製造工程を用いることで実現することができる。また、
本実施例では画素部と駆動回路の構成のみ示している
が、本発明の製造工程に従えば、メモリやマイクロプロ
セッサをも形成しうる。

【０１７３】（実施例１５）本実施例ではＴＦＴの活性
層となる半導体膜を形成する工程について図２５を用い
て説明する。なお、本実施例の結晶化手段は特開平７−
１３０６５２号公報の実施形態１に記載された技術であ
る。

【０１７４】まず、基板（本実施例ではガラス基板）１
４０１上に２００ｎｍ厚の窒化酸化シリコン膜でなる下
地絶縁膜１４０２と２００ｎｍ厚の非晶質半導体膜（本
実施例では非晶質シリコン膜）１４０３を形成する。こ
の工程は下地絶縁膜と非晶質半導体膜を大気解放しない
で連続的に形成しても構わない。

【０１７５】次に、重量換算で１０ｐｐｍの触媒元素
（本実施例ではニッケル）を含む水溶液（酢酸ニッケル
水溶液）をスピンコート法で塗布して、触媒元素含有層
１４０４を非晶質半導体膜１４０３の全面に形成する。
ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外に
も、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、
鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃ
ｕ）、金（Ａｕ）、といった元素がある（図２５
（Ａ））。

【０１７６】また、本実施例ではスピンコート法でニッ
ケルを添加する方法を用いたが、蒸着法やスパッタ法な
どにより触媒元素でなる薄膜（本実施例の場合はニッケ
ル膜）を非晶質半導体膜上に形成する手段をとっても良
い。

【０１７７】次に、結晶化の工程に先立って４００〜５
００℃で１時間程度の加熱処理工程を行い、水素を膜中
から脱離させた後、５００〜６５０℃（好ましくは５５
０〜５７０℃）で４〜１２時間（好ましくは４〜６時
間）の加熱処理を行う。本実施形態では、５５０℃で４
時間の加熱処理を行い、結晶質半導体膜（本実施例では
結晶質シリコン膜）１４０５を形成する (図２５
（Ｂ）) 。

【０１７８】なお、ここでレーザ光照射工程を行って、
結晶質半導体膜１４０５の結晶性を改善しても良い。

【０１７９】次に、結晶化の工程で用いたニッケルを結
晶質シリコン膜から除去するゲッタリング工程を行う。
まず、結晶質半導体膜１４０５の表面にマスク絶縁膜１
４０６を１５０ｎｍの厚さに形成し、パターニングによ
り開口部１４０７を形成する。そして、露出した結晶質
半導体膜に対して１５族に属する元素（本実施形態では
リン）を添加する工程を行う。この工程により１×１０
¹⁹〜１×１０ ²⁰atoms/cm ³の濃度でリンを含むゲッタ
リング領域１４０８が形成される（図２５（Ｃ））。

【０１８０】次に、窒素雰囲気中で４５０〜６５０℃
（好ましくは５００〜５５０℃）、４〜２４時間（好ま
しくは６〜１２時間）の加熱処理工程を行う。この加熱
処理工程により結晶質半導体膜中のニッケルは矢印の方
向に移動し、リンのゲッタリング作用によってゲッタリ
ング領域１４０８に捕獲される。即ち、結晶質半導体膜
中からニッケルが除去されるため、結晶質半導体膜１４
０９に含まれるニッケル濃度は、１×１０¹⁷atoms/cm³
以下、好ましくは１×１０¹⁶atoms/cm³にまで低減する

【０１８１】以上のようにして形成された結晶質半導体
膜１４０９は、結晶化を助長する触媒元素を用いること
により、非常に結晶性のよい半導体膜が形成されてい
る。また、結晶化のあとに触媒元素をゲッタリング作用
により除去しており、結晶質半導体膜１４０９中（ゲッ
タリング領域以外）に残存する触媒元素濃度は１×１０
¹⁷atoms/cm³以下、好ましくは１×１０¹⁶atoms/cm³にな
っている。

【０１８２】なお、実施例１で示す作製工程において無
機層間絶縁膜を形成してから、半導体膜に添加された不
純物元素を活性化する工程において、ｎ型不純物元素と
してソース領域またはドレイン領域に添加されたリン
（P）を用いて触媒元素をゲッタリングすることもでき
る。

【０１８３】本実施例の構成は、実施形態１、実施例１
〜８に示したいずれの構成とも自由に組み合わせること
が可能である。

【０１８４】（実施例１６）本実施例ではＴＦＴの活性
層となる半導体膜を形成する工程について図２６を用い
て説明する。具体的には特開平１０−２４７７３５号公
報（ＵＳＰ６１６５８２４）に記載された技術を用い
る。

【０１８５】まず、基板（本実施例ではガラス基板）１
５０１上に２００ｎｍ厚の窒化酸化シリコン膜でなる下
地絶縁膜１５０２と２００ｎｍ厚の非晶質半導体膜（本
実施例では非晶質シリコン膜）１５０３を形成する。こ
の工程は下地絶縁膜と非晶質半導体膜を大気解放しない
で連続的に形成しても構わない。

【０１８６】次に、酸化シリコン膜でなるマスク絶縁膜
１５０４を２００ｎｍの厚さに形成し、開口部１５０５
を形成する。

【０１８７】次に、重量換算で１００ｐｐｍの触媒元素
（本実施形態ではニッケル）を含む水溶液（酢酸ニッケ
ル水溶液）をスピンコート法で塗布して、触媒元素含有
層１５０６を形成する。この時、触媒元素含有層１５０
６は、開口部１５０５が形成された領域において、選択
的に非晶質半導体膜１５０３に接触する。ここで使用可
能な触媒元素は、ニッケル（Ｎｉ）以外にも、鉄（Ｆ
ｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐ
ｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、
金（Ａｕ）、といった元素がある（図２６（Ａ））。

【０１８８】また、本実施例ではスピンコート法でニッ
ケルを添加する方法を用いたが、蒸着法やスパッタ法な
どにより触媒元素でなる薄膜（本実施例の場合はニッケ
ル膜）を非晶質半導体膜上に形成する手段をとっても良
い。

【０１８９】次に、結晶化の工程に先立って４００〜５
００℃で１時間程度の加熱処理工程を行い、水素を膜中
から脱離させた後、５００〜６５０℃（好ましくは５５
０〜６００℃）で６〜１６時間（好ましくは８〜１４時
間）の加熱処理を行う。本実施例では、５７０℃で１４
時間の加熱処理を行う。その結果、開口部１５０５を起
点として概略基板と平行な方向（矢印で示した方向）に
結晶化が進行し、巨視的な結晶成長方向が揃った結晶質
半導体膜（本実施例では結晶質シリコン膜）１５０７が
形成される(図２６（Ｂ）)。

【０１９０】次に、結晶化の工程で用いたニッケルを結
晶質シリコン膜から除去するゲッタリング工程を行う。
本実施例では、先ほど形成したマスク絶縁膜１５０４を
そのままマスクとして１５族に属する元素（本実施例で
はリン）を添加する工程を行い、開口部１５０５で露出
した結晶質半導体膜に１×１０¹⁹〜１×１０²⁰atoms/cm
³の濃度でリンを含むゲッタリング領域１５０８を形成
する（図２６（Ｃ））。

【０１９１】次に、窒素雰囲気中で４５０〜６５０℃
（好ましくは５００〜５５０℃）、４〜２４時間（好ま
しくは６〜１２時間）の加熱処理工程を行う。この加熱
処理工程により結晶質半導体膜中のニッケルは矢印の方
向に移動し、リンのゲッタリング作用によってゲッタリ
ング領域１５０８に捕獲される。即ち、結晶質半導体膜
中からニッケルが除去されるため、結晶質半導体膜１５
０９に含まれるニッケル濃度は、１×１０¹⁷atoms/cm³
以下、好ましくは１×１０¹⁶atoms/cm³にまで低減する
ことができる（図２６（Ｄ））。

【０１９２】以上のようにして形成された結晶質半導体
膜１５０９は、結晶化を助長する触媒元素（ここではニ
ッケル）を選択的に添加して結晶化することによって、
非常に結晶性の良い結晶質半導体膜で形成されている。
具体的には、棒状または柱状の結晶が、特定の方向性を
持って並んだ結晶構造を有している。

【０１９３】なお、実施例１で示す作製工程において無
機層間絶縁膜を形成してから、半導体膜に添加された不
純物元素を活性化する工程において、ｎ型不純物元素と
してソース領域またはドレイン領域に添加されたリン
（P）を用いて触媒元素をゲッタリングすることもでき
る。

【０１９４】本実施例の構成は、実施形態１、実施例１
〜８に示したいずれの構成とも自由に組み合わせること
が可能である。

【０１９５】（実施例１７）同一基板上に画素部と画素
部の周辺に駆動回路のＴＦＴが設けられ、ＴＦＴの作製
工程と同一の工程で画素部に凹凸領域を形成し、該凹凸
領域の影響により凹凸形状の画素電極を有する半導体装
置の作製方法について説明する。

【０１９６】本実施例では、コーニング社＃７０５９ガ
ラスや＃１７３７ガラスなどに代表されるバリウムホウ
ケイ酸ガラス、またはアルミノホウケイ酸ガラスなどの
ガラスからなる基板２１００を用いる。なお、基板２１
００としては石英基板、シリコン基板、金属基板、ステ
ンレス基板の表面に絶縁膜を形成したもの、または本実
施例の処理温度に耐えうる耐熱性を有したプラスチック
基板を用いてもよい。

【０１９７】ついで、基板２１００表面に酸化シリコン
膜、窒化シリコン膜または酸化窒化シリコン膜などの絶
縁膜からなる下地絶縁膜２１０１を形成する。下地絶縁
膜２１０１の１層目として本実施例では、ＳｉＨ₄、Ｎ
Ｈ₃、およびＮ₂Ｏを反応ガスとして、プラズマＣＶＤ法
にて酸化窒化シリコン膜（組成比：Ｓｉ＝３２％、Ｏ＝
２７％、Ｎ＝２４％、Ｈ＝１７％）２１０１ａを１０〜
２００ｎｍ（好ましくは５０〜１００ｎｍ）形成する。
さらにその上に、２層目の下地絶縁膜としてＳｉＨ₄お
よびＮ₂Ｏを反応ガスとして、プラズマＣＶＤ法にて酸
化窒化シリコン膜（組成比：Ｓｉ＝３２％、Ｏ＝５９
％、Ｎ＝７％、Ｈ＝２％）２１０１ｂを１０〜２００ｎ
ｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成
する。

【０１９８】次いで、下地絶縁膜上に非晶質半導体膜を
公知の手段（スパッタ法、ＬＰＣＶＤ法またはプラズマ
ＣＶＤ法など）により形成する。その後、公知の結晶化
処理（レーザー結晶化、熱結晶化法、またはＮｉ等の触
媒元素を用いた熱結晶化法等）を行って得られた結晶質
半導体膜を所望の形状にパターニングして島状の半導体
層２１０２〜２１０５および画素部における凸部を形成
する島状の半導体層２３０１（図３（Ａ）参照）を形成
する。なお、本実施例では、以下の工程において、凸部
は画素ＴＦＴを作製する工程にしたがって形成してい
く。

【０１９９】結晶質半導体膜の材料に限定はないが、シ
リコンまたはシリコンゲルマニウム（Ｓｉ_xＧｅ_1-x；０
＜x＜１、代表的には、x＝０．００１〜０．０５）合金
などで形成するのが好ましい。

【０２００】本実施例では、プラズマＣＶＤ法を用い、
５５ｎｍの非晶質シリコン膜を成膜した後、シリコン膜
にレーザー照射を行い、結晶性シリコン膜を形成する。
レーザー処理による結晶化処理を行う場合は、結晶化の
工程に先立ち、４００〜５００℃で１時間程度の熱処理
を行い、半導体膜の含有水素量を５atom％以下にしてか
ら結晶化させることが望ましい。

【０２０１】また、結晶化の方法として、Ｎｉを含む溶
液を非晶質シリコン膜上に塗布し、熱結晶化処理（５５
０℃、４時間）を行い、さらに結晶化を改善するための
レーザーアニール処理を行って結晶質シリコン膜を形成
する方法を採用してもよい。なお、この時使用するレー
ザーとしては、パルス発信型または連続発光型のＫｒＦ
エキシマレーザー、ＸｅＣｌエキシマレーザー、ＹＡＧ
レーザーまたはＹＶＯ ₄レーザーを用いることができ
る。これらのレーザーを用いる場合には、レーザー発信
器から放出されたレーザー光を光学系で線状に集光し、
半導体膜に照射する方法を用いるとよい。結晶化の条件
は、実施者が適宜選択すればよい。

【０２０２】触媒元素を添加して加熱し結晶化を行う以
外にも、触媒元素を添加せずに加熱して結晶化を行って
もよい。また、加熱をＲＴＡ（Rapid Thermal Anneal）
法で行ってもよい（結晶化の温度は、５００〜７００℃
程度になる）。ＲＴＡ法による結晶化の後、レーザーア
ニール処理を行えば、さらに半導体膜の結晶性を高める
ことができる。

【０２０３】半導体層にＴＦＴのしきい値を制御するた
めに微量な不純物元素（ボロンまたはリン：本実施例で
はボロン）のドーピングを行ってもよい。

【０２０４】次いで、半導体層２１０２〜２１０５およ
び凸部を形成する島状の半導体層２３０１を覆うゲート
絶縁膜２１０６を形成する。ゲート絶縁膜２１０６はプ
ラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜
１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本
実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さ
で酸化窒化シリコン膜（組成比：Ｓｉ＝３２％、Ｏ＝５
９％、Ｎ＝７％、Ｈ＝２％）で形成した。無論、ゲート
絶縁膜は酸化窒化シリコン膜に限定されるものではな
く、他のシリコンを含む単層または積層構造として用い
てもよい。

【０２０５】また、酸化シリコン膜を用いる場合には、
プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilica
te）とＯ₂とを混合して、反応圧力４０Ｐａ、基板温度
３００〜４００℃として高周波（１３．５６ＭＨｚ）、
電力密度０．５〜０．８W/cm ²で放電させて形成するこ
とができる。このようにして作製される酸化シリコン膜
は、その後４００〜５００℃の熱アニールによりゲート
絶縁膜として良好な特性が得られる。

【０２０６】次いで、ゲート絶縁膜２１０６上に膜厚２
０〜１００ｎｍの第１の導電膜２１０７と膜厚１００〜
４００ｎｍの第２の導電膜２１０８とを成膜する。本実
施例では、膜厚３０ｎｍのＴａＮ膜２１０７と膜厚３７
０ｎｍのＷ膜２１０８を成膜した。ＴａＮ膜は、Ｔａの
ターゲットを用い、窒素を含む雰囲気下でスパッタ法で
成膜した。Ｗ膜は、Ｗのターゲットを用いてスパッタ法
で成膜した。その他、６フッ化タングステン（ＷＦ₆）
を用いる熱ＣＶＤ法で成膜してもよい。

【０２０７】いずれにしても、ゲート電極として使用す
るために低抵抗化である必要があり、Ｗ膜の抵抗率は２
０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を測ることができるが、Ｗ膜
中に酸素などの不純物元素が多い場合には結晶化が阻害
され高抵抗化してしまう。そこで、本実施例では、高純
度のＷ（純度９９．９９９９％）のターゲットを用いた
スパッタ法によって、また成膜中に気相からの不純物の
混入がないように十分配慮してＷ膜を成膜していること
により、抵抗率９〜２０μΩcmを実現することができ
た。

【０２０８】なお、本実施例では第１の導電膜：ＴａＮ
膜２１０７、第２の導電膜：Ｗ膜２１０８としている
が、特に限定されることはなく、いずれもＴａ、Ｗ、Ｔ
ｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元
素を主成分とする合金材料もしくは化合物材料で形成す
ればよい。また、リン等の不純物元素をドーピングした
多結晶シリコン膜に代表される半導体膜を用いてもよ
い。また、第１の導電膜２１０７をＴａ膜、第２の導電
膜２１０８をＷ膜とする組み合わせ、第１の導電膜２１
０７をＴａＮ膜、第２の導電膜２１０８をＡｌ膜とする
組み合わせ、または第１の導電膜２１０７をＴａＮ膜、
第２の導電膜２１０８をＣｕ膜とする組み合わせなど様
々な導電膜による組み合わせを考えることができる（図
２７（Ａ））。

【０２０９】次に、フォトリソグラフィー法を用いてレ
ジストからなるマスク２１０９〜２１１３および凸部を
形成するためのマスク２３０２を形成し、電極および容
量配線を形成するための第１のエッチング処理を行う。
本実施例では、ＩＣＰ（Inductively Coupled Plasma：
誘導結合型プラズマ）エッチング法を用い、エッチング
ガスにＣＦ₄、Ｃｌ₂およびＯ₂を用い、それぞれのガス
流量比が２５／２５／１０（SCCM）となるようにし、１
Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．
５６MHz）電力を投入してプラズマを生成しエッチング
を行った。基板側（試料ステージ）にも１５０ＷのＲＦ
（１３．５６MHz）電力を投入し、実質的に負の自己バ
イアス電圧を印加する。

【０２１０】この後、レジストからなるマスク２１０９
〜２１１３を除去せずに第２のエッチング条件にかえ、
エッチング用ガスにＣＦ₄およびＣｌ₂を用い、それぞれ
のガス流量比を３０／３０（SCCM）とし、１Ｐａの圧力
でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）
電力を投入してプラズマを生成して約３０秒程度のエッ
チングを行う。基板側（試料ステージ）にも２０ＷのＲ
Ｆ（１３．５６MHz）電力を投入し、実質的に負の自己
バイアス電圧を印加する。ＣＦ₄およびＣｌ₂を混合した
本エッチング条件では、Ｗ膜およびＴａＮ膜とも同程度
にエッチングされる。ここまでで、第１の形状の導電層
２１１４〜２１１８、また凸部を形成する導電膜２３０
３が形成される。

【０２１１】次いで、レジストからなるマスク２１０９
〜２１１３をそのまま除去せずに第１のドーピング処理
を行う。第１のドーピング処理では、第１の形状の導電
層をマスクとして用いて自己整合的に、半導体層にｎ型
を付与する不純物元素（以下、ｎ型不純物元素という）
をイオンドープ法もしくはイオン注入法により、半導体
層に添加する。なお、ｎ型不純物元素として１５族に属
する元素、典型的にはリン（Ｐ）またはヒ素（Ａｓ）を
用いる。不純物領域には、１×１０²⁰〜１×１０²¹atom
s/cm³の濃度範囲で第１の濃度の不純物領域２１２０が
形成される（図３（Ｂ）、図２７（Ｂ））。

【０２１２】次に、レジストからなるマスク２１０９〜
２１１３をそのまま除去せずに第２のエッチング処理を
行う。エッチング用ガスにＣＦ₄、Ｃｌ₂およびＯ₂を用
い、それぞれのガス流量比を２０／２０／２０（SCCM）
とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ
（１３．５６MHz）電力を投入してプラズマを生成して
エッチングを行う。基板側（試料ステージ）には２０Ｗ
のＲＦ（１３．５６MHz）電力を投入し、第１のエッチ
ング処理に比べ低い自己バイアス電圧を印加する。この
第２のエッチング条件によりＷ膜がエッチングされる。
こうして第２の形状の導電層２１２１〜２１２５、凸部
を形成する導電膜２３０４が形成される（図３
（Ｃ））。

【０２１３】次いで、第２のドーピング処理を行う。第
１のドーピング処理によって形成された第２の形状の第
１の導電膜をマスクとしてｎ型不純物領域より内側（チ
ャネル形成領域側）に、不純物濃度が１×１０¹⁸〜１×
１０¹⁹atoms/cm³の濃度範囲の第２の濃度の不純物領域
２１２６ｂ〜２１２９ｂを形成する。

【０２１４】次に、レジストからなるマスク２１０９〜
２１１３を除去した後、新たにレジストからなるマスク
２１３０を形成し、第３のエッチング処理を行う。エッ
チング用ガスとしてＣｌ₂を用い、それぞれのガス流量
比を８０（SCCM）とし、１．２Ｐａの圧力でコイル型の
電極に３５０ＷのＲＦ（１３．５６MHz）電力を投入し
てプラズマを生成して約４０秒のエッチングを行う。基
板側（試料ステージ）には５０ＷのＲＦ（１３．５６MH
z）電力を投入し、実質的に負の自己バイアスを印加す
る。こうして、後の駆動回路のｐチャネル型ＴＦＴおよ
び後の画素ＴＦＴの第２の形状のゲート電極をエッチン
グして、後の第３の形状のｐチャネル型ＴＦＴおよび後
の画素ＴＦＴのゲート電極２１３１、２１３２、凸部を
形成する導電膜２３０５が形成される（図４（Ｂ）、図
２８（Ｂ））。なお、本明細書において、後の画素ＴＦ
Ｔとは、作製工程途中にある画素ＴＦＴのことを指す。
いずれのＴＦＴにおいても適応する。

【０２１５】新たにレジストからなるマスク２１３３を
形成し、後の画素ＴＦＴおよび凹凸領域を覆う。後の駆
動回路のｎチャネル型ＴＦＴは、マスク２１３０で覆わ
れている。そして、ｐチャネル型ＴＦＴおよび保持容量
の半導体層にｐ型を付与する不純物（以下、ｐ型不純物
元素という）を添加する第３のドーピング処理を行う。
本実施例では、第３の形状の導電層をマスクにして自己
整合的にｐ型不純物元素を添加し、第４の濃度の不純物
領域を形成する。本実施例では、ジボラン（Ｂ ₂Ｈ₆）を
用いたイオンドープ法で第４の濃度の不純物領域２１３
４〜２１３７を形成した。

【０２１６】第４の濃度の不純物領域にはそれぞれ異な
る濃度でｎ型不純物元素（本実施例ではリン（Ｐ））が
添加されているが、そのいずれの領域にもｐ型不純物元
素の濃度の方がｎ型不純物元素の濃度より高くなるよう
にドーピング処理の際に不純物が添加されるため、ｐチ
ャネル型ＴＦＴのソース領域およびドレイン領域として
機能するためになんら問題は生じない。

【０２１７】以上までの工程で、それぞれの半導体層に
それぞれの導電型を付与するための不純物元素が添加さ
れた。また、すべての不純物領域がゲート電極をマスク
にして自己整合的に形成された。

【０２１８】なお、画素部に設けられた複数の凸部は、
画素ＴＦＴを形成する工程と同じ工程で形成すればよ
い。

【０２１９】次いで、レジストからなるマスク２１３
０、２１３３、２１３４を除去し、全面を覆う第１層間
絶縁膜２１３８を形成する。画素部に形成された凹凸領
域１２０７の影響をうけた絶縁膜にするため、第１の層
間絶縁膜２１３８は、シリコンを含む絶縁膜でプラズマ
ＣＶＤ法またはスパッタ法を用いて厚さ２００〜４００
ｎｍで形成すればよい。なお、本実施例ではプラズマＣ
ＶＤ法により膜厚４００ｎｍの酸化窒化シリコン膜を形
成した。絶縁膜の材料は、酸化窒化シリコン膜に限定さ
れるものではなく、他のシリコンを含む絶縁膜を単層ま
たは積層で用いてもよい。

【０２２０】次いで、それぞれの半導体層に添加された
不純物元素を活性化処理するための熱処理工程を行う。
この活性化のための熱処理工程は、炉を用いる熱処理
（ファーネスアニール法）で行う。熱処理の条件は、酸
素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰
囲気中で３００〜５００℃、代表的には４００〜４５０
℃で行えばよく、本実施例では４５０℃、４時間の熱処
理で活性化を行った。なお、ファーネスアニール法の他
に、レーザーアニール法、ＲＴＡ法または熱アニール法
を適応することもできる。

【０２２１】なお、結晶化の際に触媒元素を使用した場
合には、触媒として使用したＮｉのチャネル形成領域に
おける濃度を低減させる必要があるので、活性化のため
の熱処理と同時に高濃度のリン（Ｐ）を含むｎ型不純物
領域にゲッタリングさせる。この時の熱処理温度は、３
００〜７００℃、代表的には５００〜５５０℃で行えば
よい。主にチャネル形成領域となる半導体層中のニッケ
ル濃度を低減することができる。このようにして作製し
たチャネル形成領域を有するＴＦＴはオフ電流値が下が
り、結晶性がよいことから高い電界効果移動度が得られ
良好な特性を達成することができる。

【０２２２】本実施例では、第１層間絶縁膜２１３８を
形成した後に活性化のための熱処理を行ったが、熱処理
を行ってから第１層間絶縁膜２１３８を形成してもよい
が、導電膜に用いられている材料が熱に弱い場合には、
本実施例のように導電膜を保護するための層間絶縁膜を
形成した後に熱処理工程を行うのが好ましい。

【０２２３】さらに、３〜１００％の水素を含む雰囲気
中で３００〜５５０℃で１〜１２時間の熱処理を行い、
半導体層を水素化する工程を行う。本実施例では、水素
を約３％含む窒素雰囲気中で４１０℃、１時間の熱処理
を行った。この工程は層間絶縁膜に含まれる水素により
半導体層のダングリングボンドを終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行ってもよい。

【０２２４】また、活性化処理をレーザーアニール法で
行う場合には、上記水素化を行った後、エキシマレーザ
ー、ＹＡＧレーザ−等のレーザーを照射することが望ま
しい。

【０２２５】第１層間絶縁膜２１３８を５０〜１００ｎ
ｍの厚さで酸化窒化シリコン膜を成膜して、半導体膜に
添加された不純物元素の活性化処理として３００〜７０
０℃（代表的には５５０℃）で、４時間程度の熱処理を
行った後、１００〜３００ｎｍの厚さで窒化シリコン膜
を成膜して水素を含む窒素雰囲気中で３００〜５５０
℃、１〜１２時間の熱処理を行ってもよい。

【０２２６】次いで、第１層間絶縁膜２１３８上に第２
層間絶縁膜２１３９を形成する。本実施例では、膜厚
０．８〜１．２μmのアクリル樹脂膜を形成した。画素
部に形成された凹凸領域の影響が表面にあらわれ、表面
に凹凸を有する第２層間絶縁膜２１３９が形成される。
なお、凸部の影響をはっきりさせるために、凸部を形成
する際に用いられたレジストからなるマスクを除去せず
に層間絶縁膜を形成してもよい。

【０２２７】次いで、ソース線および各ＴＦＴの半導体
層（不純物領域）に達するコンタクトホールを第１層間
絶縁膜２１３８および第２層間絶縁膜２１３９に形成し
た。

【０２２８】そして、各ＴＦＴを電気的に接続する配線
２１４０〜２１４５を形成する。これらの配線２１４１
〜２１４５は、膜厚５０〜２５０ｎｍのＴｉ膜と、膜厚
３００〜５００の合金膜（ＡｌおよびＴｉの合金膜）と
の積層膜をパターニングして形成する。また、画素部に
おいては、画素電極２１４４を形成する。画素電極２１
４４としては、ＡｌまたはＡｇを主成分とする膜、また
はそれらを積層した膜など反射性に優れた材料を用いる
ことが望ましい。画素部１２０６に形成された複数の凹
凸領域１２０７の影響をうけて、凹凸な画素電極が形成
される。

【０２２９】また、本実施例では、画素電極２１４４の
端部がソース線と第１層間絶縁膜２１３８および第２層
間絶縁膜２１３９を介して重なるように形成されている
ため、ブラックマトリクスを用いることなく画素電極間
の隙間が遮光されるようになっている。

【０２３０】以上のようにして、ｎチャネル型ＴＦＴ１
２０１およびｐチャネル型ＴＦＴ１２０２を有する駆動
回路１２０５、画素ＴＦＴ１２０３、保持容量１２０４
および凹凸領域１２０７を有する画素部１２０６が同一
基板上に形成される。本明細書中では、このような基板
をアクティブマトリクス基板という。

【０２３１】図３０に、本実施例により作製されたアク
ティブマトリクス基板の上面図を示す。本実施例では、
ソース線２１２５とゲート電極とを同一の導電膜を用い
て、同一の層（ゲート絶縁膜２１１９）に形成した例を
示している。また、画素部には、凹凸領域１２０７が設
けられた様子を示している。

【０２３２】本実施例に示す工程に従えば、アクティブ
マトリクス基板の作製に必要なフォトマスクの数を６枚
（半導体層パターンマスク、ゲート電極形成のためのマ
スク、不要なＬ_OV領域をエッチングするためのマスク、
Ｐチャネル型ＴＦＴのソース領域およびドレイン領域形
成のためのマスク、コンタクトホール形成のためのマス
ク、配線および画素電極形成のためのマスク）とするこ
とができる。その結果、画素部に複数の凸部からなる凹
凸領域が形成され凹凸な画素電極を有する反射型アクテ
ィブマトリクス基板を作製工程を複雑化することなく作
製することができ、製造コストの低減および歩留まりの
向上に寄与することができる。

【０２３３】（実施例１８）本発明を用いて作製された
電気光学装置と光源、リフレクタおよび導光板を組み合
わせた反射型液晶表示装置について説明する。

【０２３４】光源には、ＬＥＤまたは冷陰極管が用いら
れる。光源は、導光板の側面に沿って配置され、光源の
背後にはリフレクタが設けられている。なお、本明細書
中で導光板の上面とは、使用者に対面する側の平面を指
し、導光板の下面とは上面の対面側の面を指す。

【０２３５】図４６に示すように、光源から照射された
光はリフレクタによって効率よく導光板の側面から内部
に入射すると、表面に設けられたプリズム加工面にて反
射され、半導体装置に入射および透過し、半導体装置の
下面に設けられた反射膜で反射した後、再び電気光学装
置と導光板とを透過した光が使用者の眼に達している。

【０２３６】導光板の材料としては、石英やホウケイ酸
ガラス等の無機ガラス（屈折率１．４２〜１．７、透明
率８０〜９１％）や、プラスチック材料（樹脂材料）を
用いることができる。プラスチックとしては、メタクリ
ル樹脂、代表的にはアクリルで知られるポリメチルメタ
クリレート（屈折率１．４９、透過率９２〜９３％）、
ポリカーボネート（屈折率１．５９、透過率８８〜９０
％）、ポリアリレート（屈折率１．６１、透過率８５
％）、ポリー４−メチルベンテン−１（屈折率１．４
６、透過率９０％）、ＡＳ樹脂［アクリロニトリル・ス
チレン重合体］（屈折率１．５７、透過率９０％）、Ｍ
Ｓ樹脂［メチルメタクリレート・スチレン重合体］（屈
折率１．５６、透過率９０％）といった樹脂を混合した
材料を用いることができる。

【０２３７】本実施例には、実施例１〜１１のいずれか
を用いて作製された半導体装置を適応することができ
る。

【０２３８】（実施例１９）図４７（Ａ）で示す上面図
は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント
配線板：Flexible Printed Circuit）を貼り付ける外部
入力端子２２１０、外部入力端子と各回路の入力部まで
を接続する接続配線２２１１などが形成されたアクティ
ブマトリクス基板と、カラーフィルタなどが設けられた
対向基板２１５１とがシール材を介して貼り合わされて
いる。

【０２３９】また、外部入力端子にはベースフィルム２
２１３と配線２２１４から成るＦＰＣが異方性導電性樹
脂２２１５で貼り合わされている。さらに補強板で機械
的強度を高めている。

【０２４０】図４７（Ｂ）は図４７（Ａ）で示す外部入
力端子２２１０のｅ−ｅ'線に対する断面図を示してい
る。２２１７は、画素電極２１４４を形成するために成
膜した導電膜からなる配線である。導電性粒子２２１６
の外径は配線２２１７のピッチよりも小さいので、接着
剤２２１５中に分散する量を適当なものとすると隣接す
る配線と短絡することなく対応するＦＰＣ側の配線と電
気的な接続を形成することができる。

【０２４１】以上のようにして作製される液晶表示パネ
ルは各種電気器具の表示部として用いることができる。

【０２４２】（実施例２０）本実施例では、図３１に示
すように、本実施例で開示する半導体装置は、画素部に
用いる画素ＴＦＴおよび駆動回路に用いるＴＦＴをすべ
て一導電型ＴＦＴ（ここでは、ｐチャネル型ＴＦＴもし
くはｎチャネル型ＴＦＴのいずれか一方を指す。）から
なる例を示す。

【０２４３】一般的な駆動回路は、ｎチャネル型ＴＦＴ
とｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯ
Ｓ回路を基本に設計されるが、本実施例では一導電型の
ＴＦＴ（ｐチャネル型ＴＦＴ）だけで駆動回路を形成し
ているため、ＴＦＴの製造工程において、導電型を制御
する不純物をドーピングするときに用いるマスク数を１
枚減らすことができる。その結果、製造工程の短縮と製
造コストの削減が可能となる。

【０２４４】また、ＰＭＯＳ回路において、エンハンス
メント型ＴＦＴで形成するＥＥＭＯＳ回路と、エンハン
スメント型とデプレッション型とを組み合わせて形成す
るＥＤＭＯＳ回路がある。

【０２４５】ここでＥＥＭＯＳ回路の例を図３１（Ａ）
に、ＥＤＭＯＳ回路の例を図３１（Ｂ）に示す。図３１
（Ａ）において、１８０１、１８０２はどちらもエンハ
ンスメント型のｐチャネル型ＴＦＴ（以下、Ｅ型ＰＴＦ
Ｔという）である。また、図３１（Ｂ）において、１８
０３はＥ型ＰＴＦＴ、１８０４はデプレッション型のｐ
チャネル型ＴＦＴ（以下、Ｄ型ＰＴＦＴという）であ
る。

【０２４６】なお、図３１（Ａ）、（Ｂ）において、Ｖ
_DHは正の電圧が印加される電源線（正電源線）であり、
Ｖ_DLは負の電圧が印加される電源線（負電源線）であ
る。負電源線は接地電位の電源線（接地電源線）として
も良い。

【０２４７】以上のように、全てのＴＦＴをｐチャネル
型ＴＦＴとすることによりｎチャネル型ＴＦＴを形成す
る工程が削減されるため、アクティブマトリクス型表示
装置の製造工程を簡略化することができる。また、それ
に伴って製造工程の歩留まりが向上し、アクティブマト
リクス型表示装置の製造コストを下げることができる。

【０２４８】また、回路毎にＴＦＴに要求される特性が
異なるが、実施例１〜８と組み合わせて用いることによ
り、作製工程を増やさずに回路毎に異なる構造のＴＦＴ
を作りわけることができる。

【０２４９】（実施例２１）実施例１〜８を適応して作
製された半導体装置は、駆動回路のＴＦＴにおいて、信
頼性を確保するため、ホットキャリアによるオン電流値
の劣化を防ぐのに有効とされるＧＯＬＤ構造を採用して
いる。

【０２５０】本発明者らは、このＧＯＬＤ構造におい
て、ゲート電極と低濃度不純物領域との重なる領域のチ
ャネル長方向の長さ（以下、Ｌov領域の長さという。）
の最適値を求めるため、３種類のＬov長条件を設け、信
頼性に関する試験を行った。

【０２５１】トランジェントストレスによるｎチャネル
型ＴＦＴの特性変動を調べるため、Ｖd＝＋２０Ｖ、Ｖg
＝２〜６において、２０時間（室温）後のオン特性変動
を測定した。ここで、トランジェントストレスとは、ド
レイン電圧をある値に設定し、ゲート電圧をある値に
し、ストレスをかけたときのこのストレスのことを指
し、本発明者らはＴＦＴの信頼性を評価する際にこの値
を用いている。

【０２５２】異なるＬov長を有する試料に対して、トラ
ンジェントストレスを測定した結果を図３２に示す。図
３２の結果より、Ｌov長が１μｍ以上のとき、２０時間
後の電界効果移動度最大値の変動が１０％以下に抑えら
れていることが確認された。

【０２５３】続いて、電流劣化率が１０％になる時間を
ドレイン電圧の逆数に対しプロットした。１０年保証電
圧とは、ＴＦＴの移動度の最大値（μ_FE(max)）が１０
％変動するまでの時間を寿命としたとき、ストレス電圧
の逆数を片対数グラフにプロットして、得られる直線的
な関係より、寿命が１０年であるストレス電圧を推定し
て求めている値であり、本発明者らはＴＦＴの信頼性を
評価する際にこの値を用いている。

【０２５４】Ｌov領域の長さを変えたときの１０年保証
電圧を求めた結果を図３３に示す。図３３の結果から、
Ｌov領域の長さを１μｍ以上、好ましくは１．５μｍと
すれば信頼性の高い半導体装置を実現することができる
ことがわかる。

【０２５５】（実施例２２）本発明を実施して形成され
たＣＭＯＳ回路や画素部はアクティブマトリクス型液晶
表示装置に用いることができる。即ち、それら半導体装
置（液晶表示装置）を表示部に組み込んだ電気器具全て
に本発明を実施できる。

【０２５６】その様な電気器具としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、パーソナルコンピュータ、携帯情報端
末（モバイルコンピュータ、携帯電話または電子書籍
等）などが挙げられる。それらの一例を図３４、図３５
及び図３６に示す。

【０２５７】図３４（Ａ）はパーソナルコンピュータで
あり、本体５００１、画像入力部５００２、表示部５０
０３、キーボード５００４等を含む。本発明を画像入力
部５００２、表示部５００３やその他の信号制御回路に
適用することができる。

【０２５８】図３４（Ｂ）はビデオカメラであり、本体
５１０１、表示部５１０２、音声入力部５１０３、操作
スイッチ５１０４、バッテリー５１０５、受像部５１０
６等を含む。本発明を表示部５１０２やその他の信号制
御回路に適用することができる。

【０２５９】図３４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体５２０１、カメラ部
５２０２、受像部５２０３、操作スイッチ５２０４、表
示部５２０５等を含む。本発明は表示部５２０５やその
他の信号制御回路に適用できる。

【０２６０】図３４（Ｄ）はゴーグル型ディスプレイで
あり、本体５３０１、表示部５３０２、アーム部５３０
３等を含む。本発明は表示部５３０２やその他の信号制
御回路に適用することができる。

【０２６１】図３４（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体５４０１、表示部５４０２、スピーカ部５４０
３、記録媒体５４０４、操作スイッチ５４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部５４０２やその
他の信号制御回路に適用することができる。

【０２６２】図３４（Ｆ）はデジタルカメラであり、本
体５５０１、表示部５５０２、接眼部５５０３、操作ス
イッチ５５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２やその他の信号制御回路に適用す
ることができる。

【０２６３】図３５（Ａ）はフロント型プロジェクター
であり、投射装置５６０１、スクリーン５６０２等を含
む。本発明は投射装置５６０１の一部を構成する液晶表
示装置５８０８やその他の信号制御回路に適用すること
ができる。

【０２６４】図３５（Ｂ）はリア型プロジェクターであ
り、本体５７０１、投射装置５７０２、ミラー５７０
３、スクリーン５７０４等を含む。本発明は投射装置５
７０２の一部を構成する液晶表示装置５８０８やその他
の信号制御回路に適用することができる。

【０２６５】なお、図３５（Ｃ）は、図３５（Ａ）及び
図３５（Ｂ）中における投射装置５６０１、５７０２の
構造の一例を示した図である。投射装置５６０１、５７
０２は、光源光学系５８０１、ミラー５８０２、５８０
４〜５８０６、ダイクロイックミラー５８０３、プリズ
ム５８０７、液晶表示装置５８０８、位相差板５８０
９、投射光学系５８１０で構成される。投射光学系５８
１０は、投射レンズを含む光学系で構成される。本実施
形態は三板式の例を示したが、特に限定されず、例えば
単板式であってもよい。また、図３５（Ｃ）中において
矢印で示した光路に実施者が適宜、光学レンズや、偏光
機能を有するフィルムや、位相差を調節するためのフィ
ルム、ＩＲフィルム等の光学系を設けてもよい。

【０２６６】また、図３５（Ｄ）は、図３５（Ｃ）中に
おける光源光学系５８０１の構造の一例を示した図であ
る。本実施形態では、光源光学系５８０１は、リフレク
ター５８１１、光源５８１２、レンズアレイ５８１３、
５８１４、偏光変換素子５８１５、集光レンズ５８１６
で構成される。なお、図３５（Ｄ）に示した光源光学系
は一例であって特に限定されない。例えば、光源光学系
に実施者が適宜、光学レンズや、偏光機能を有するフィ
ルムや、位相差を調節するフィルム、ＩＲフィルム等の
光学系を設けてもよい。

【０２６７】ただし、図３５に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬ表示装置での適用
例は図示していない。

【０２６８】図３６（Ａ）は携帯電話であり、３００１
は表示用パネル、３００２は操作用パネルである。表示
用パネル３００１と操作用パネル３００２とは接続部３
００３において接続されている。接続部３００３におけ
る、表示用パネル３００１の表示部３００４が設けられ
ている面と操作用パネル３００２の操作キー３００６が
設けられている面との角度θは、任意に変えることがで
きる。さらに、音声出力部３００５、操作キー３００
６、電源スイッチ３００７、音声入力部３００８を有し
ている。本発明は、表示部３００４に適用することがで
きる。

【０２６９】図３６（Ｂ）は携帯書籍（電子書籍）であ
り、本体３１０１、表示部３１０２、３１０３、記憶媒
体３１０４、操作スイッチ３１０５、アンテナ３１０６
等を含む。本発明は表示部３１０２、３１０３やその他
の信号回路に適用することができる。

【０２７０】図３６（Ｃ）はディスプレイであり、本体
３２０１、支持台３２０２、表示部３２０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。

【０２７１】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電気器具に適用することが可能であ
る。また、本実施形態の電気器具は実施例１〜１４のい
ずれかを組み合わせて作製された半導体装置を用いても
実現することができる。

【０２７２】

【発明の効果】本発明を用いることにより、工程数を増
加させずに同一基板上に、要求される特性を有するＴＦ
Ｔを作りわけて作製することができる。作製工程を増加
させないため、製造コストや歩留まりの低下を抑えるこ
とができる。また信頼性の高い半導体装置を実現するこ
とができる。

【０２７３】さらに、凹凸を有する画素電極を形成する
ことにより、視認性のよい半導体装置を実現することが
できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態を示す図。

【図２】 本発明の実施の形態を示す図。

【図３】 本発明の半導体装置の作製工程を示す図。

【図４】 本発明の半導体装置の作製工程を示す図。

【図５】 本発明の半導体装置の作製工程を示す図。

【図６】 本発明の半導体装置の構造を示す図。

【図７】 本発明の半導体装置の作製工程を示す図。

【図８】 本発明の半導体装置の作製工程を示す図。

【図９】 本発明の半導体装置の作製工程を示す図。

【図１０】 本発明の半導体装置の上面を示す図。

【図１１】 本発明の半導体装置の断面を示す図。

【図１２】 本発明の半導体装置の作製工程を示す図。

【図１３】 本発明の半導体装置の作製工程を示す図。

【図１４】 本発明の半導体装置の作製工程を示す図。

【図１５】 本発明の半導体装置の作製工程を示す図。

【図１６】 本発明の半導体装置の作製工程を示す図。

【図１７】 本発明の半導体装置の作製工程を示す図。

【図１８】 本発明の半導体装置の作製工程を示す図。

【図１９】 本発明の半導体装置の作製工程を示す図。

【図２０】 本発明の半導体装置の作製工程を示す図。

【図２１】 本発明の半導体装置の作製工程を示す図。

【図２２】 本発明の半導体装置の断面を示す図。

【図２３】 アクティブマトリクス型液晶表示装置の回
路ブロック図。

【図２４】 アクティブマトリクス型液晶表示装置の回
路ブロック図。

【図２５】 半導体膜の結晶化方法の一例を示す図。

【図２６】 半導体膜の結晶化方法の一例を示す図。

【図２７】 本発明の半導体装置の作製工程を示す図。

【図２８】 本発明の半導体装置の作製工程を示す図。

【図２９】 本発明の半導体装置の作製工程を示す図。

【図３０】 本発明の半導体装置の上面図。

【図３１】 ＥＥＭＯＳ回路およびＥＤＭＯＳ回路の構
成を示す図。

【図３２】 本発明を用いて作製されたＴＦＴの信頼性
の測定結果を示す図。

【図３３】 本発明を用いて作製されたＴＦＴの信頼性
の測定結果を示す図。

【図３４】 電気器具の一例を示す図。

【図３５】 電気器具の一例を示す図。

【図３６】 電気器具の一例を示す図。

【図３７】 本発明を用いて作製されたＴＦＴのＩｄ−
Ｖｇ曲線を示す図。

【図３８】 本発明を用いて作製されたＴＦＴのＩｄ−
Ｖｇ曲線を示す図。

【図３９】 本発明を用いて作製されたインバータ回路
の断面図。

【図４０】 本発明を用いて作製されたＴＦＴのＩｄ−
Ｖｇ曲線を示す図。

【図４１】 本発明を用いて作製されたＴＦＴのＩｄ−
Ｖｇ曲線を示す図。

【図４２】 本発明を用いて作製されたＴＦＴの信頼性
の測定結果を示す図。

【図４３】 本発明を用いて作製されたＴＦＴの信頼性
の測定結果を示す図。

【図４４】 本発明を用いて作製されたＴＦＴの信頼性
の測定結果を示す図。

【図４５】 本発明を用いて作製されたＴＦＴの信頼性
の測定結果を示す図。

【図４６】 本発明の実施の一例を示す図。

【図４７】 本発明の実施の一例を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 29/78 ６１６Ｖ 27/092 ６１２Ｂ 29/786 ６１６Ａ // Ｇ０２Ｆ 1/1368 27/08 ３２１Ｅ (72)発明者 江口 晋吾 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Ｆターム(参考） 2H092 GA59 JA25 JA29 JA35 JA38 JA39 JA40 JA42 JA46 JB13 JB23 JB37 JB57 JB63 JB69 KA04 MA05 MA07 MA13 MA17 MA28 MA35 MA37 NA22 NA24 NA25 NA27 RA05 5C094 AA02 AA31 AA42 AA43 AA44 BA03 BA43 CA19 DA14 DA15 DB01 DB04 EA04 EA07 EB02 FB12 FB14 FB15 HA08 HA10 5F048 AC04 BA16 BB09 BC06 BE08 BG07 5F110 AA06 AA16 BB02 BB04 CC02 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE08 EE23 EE28 EE44 EE45 FF02 FF03 FF04 FF09 FF12 FF28 FF30 FF32 FF36 GG01 GG02 GG13 GG25 GG32 GG43 GG45 GG52 HJ01 HJ04 HJ06 HJ12 HJ13 HJ23 HL04 HL06 HL11 HM14 HM15 NN02 NN03 NN22 NN34 NN35 NN44 NN49 NN72 NN78 PP02 PP03 PP29 PP34 PP35 QQ04 QQ09 QQ25 QQ28 5G435 AA00 AA01 AA14 AA17 BB12 EE33 EE37 HH12 HH13 HH14 KK05 LL07 LL08

Claims (21)

【特許請求の範囲】
1. 【請求項１】画素部に形成されたＴＦＴと、該画素部周
   辺に形成された駆動回路にｎチャネル型ＴＦＴ及びｐチ
   ャネル型ＴＦＴを同一基板上に備えた半導体装置であっ
   て、 前記ｎチャネル型ＴＦＴの第２の濃度の不純物領域は、
   一部がゲート電極と重なり、 前記ｐチャネル型ＴＦＴおよび前記画素部に形成された
   ＴＦＴの第２の濃度の不純物領域は、ゲート電極と重な
   らないことを特徴とする半導体装置。
2. 【請求項２】画素部に形成されたＴＦＴと、該画素部周
   辺に形成された駆動回路にｎチャネル型ＴＦＴ及びｐチ
   ャネル型ＴＦＴを同一基板上に備えた半導体装置であっ
   て、 前記ｎチャネル型ＴＦＴのゲート電極は、ゲート絶縁膜
   上に接した第１の導電膜と、前記第１の導電膜上に接し
   た第２の導電膜からなり、且つ、前記第１の導電膜のチ
   ャネル長方向の長さは、前記第２の導電膜のチャネル長
   方向の長さより長く、第２の濃度の不純物領域は、一部
   が前記第１の導電膜と重なり、 前記ｐチャネル型ＴＦＴおよび前記画素部に形成された
   ＴＦＴのゲート電極は、前記ゲート絶縁膜上に接した前
   記第１の導電膜と前記第１の導電膜上に接した前記第２
   の導電膜からなり、且つ、前記第１の導電膜のチャネル
   長方向の長さは、前記第２の導電膜のチャネル長方向の
   長さと同じであって、第２の濃度の不純物領域は、ゲー
   ト電極と重ならないことを特徴とする半導体装置。
3. 【請求項３】ｎチャネル型ＴＦＴ、第１のｐチャネル型
   ＴＦＴおよび第２のｐチャネル型ＴＦＴを有する駆動回
   路を含む半導体装置において、 前記ｎチャネル型ＴＦＴは、チャネル形成領域、ソース
   領域、ドレイン領域および第２の濃度の不純物領域を含
   む半導体層、該半導体層上のゲート絶縁膜および該ゲー
   ト絶縁膜上のゲート電極を有し、 該ゲート電極は、前記ゲート絶縁膜上に接した第１の導
   電膜と、前記第１の導電膜上に接した第２の導電膜から
   なり、前記第２の濃度の不純物領域は、前記ゲート絶縁
   膜を介して前記第１の導電膜と重なっており、 前記第１のｐチャネル型ＴＦＴは、チャネル形成領域、
   ソース領域、ドレイン領域および第５の濃度の不純物領
   域を含む半導体層、該半導体層上のゲート絶縁膜および
   該ゲート絶縁膜上のゲート電極を有し、 前記チャネル形成領域と前記ゲート電極とはチャネル長
   方向の長さが概略一致しており、 前記第２のｐチャネル型ＴＦＴは、チャネル形成領域、
   ソース領域、ドレイン領域および第５の濃度の不純物領
   域を含む半導体層、該半導体層上のゲート絶縁膜および
   該ゲート絶縁膜上のゲート電極を有し、 該ゲート電極は、前記ゲート絶縁膜上に接した第１の導
   電膜と、前記第１の導電膜上に接した第２の導電膜から
   なり、 前記第５の濃度の不純物領域は、前記ゲート絶縁膜を介
   して前記第１の導電膜と重なっていることを特徴とする
   半導体装置。
4. 【請求項４】ｎチャネル型ＴＦＴ、第１のｐチャネル型
   ＴＦＴおよび第２のｐチャネル型ＴＦＴを有する駆動回
   路を含む半導体装置において、 前記ｎチャネル型ＴＦＴは、チャネル形成領域、ソース
   領域、ドレイン領域および第２の濃度の不純物領域を含
   む半導体層、該半導体層上のゲート絶縁膜および該ゲー
   ト絶縁膜上のゲート電極を有し、 前記ゲート電極は、前記ゲート絶縁膜上に接した第１の
   導電膜と、前記第１の導電膜上に接した第２の導電膜か
   らなり、 前記第２の濃度の不純物領域は、前記ゲート絶縁膜を介
   して前記第１の導電膜と重なっており、 前記第１のｐチャネル型ＴＦＴは、チャネル形成領域、
   ソース領域、ドレイン領域、第５の濃度の不純物領域お
   よびオフセット領域を含む半導体層を有し、 前記第２のｐチャネル型ＴＦＴは、チャネル形成領域、
   ソース領域、ドレイン領域および第５の濃度の不純物領
   域を含む半導体層、該半導体層上のゲート絶縁膜および
   該ゲート絶縁膜上のゲート電極を有し、 該ゲート電極は、前記ゲート絶縁膜上に接した第１の導
   電膜と、前記第１の導電膜上に接した第２の導電膜から
   なり、 前記第５の濃度の不純物領域は、ゲート絶縁膜を介して
   前記第１の導電膜と重なっていることを特徴とする半導
   体装置。
5. 【請求項５】ｎチャネル型ＴＦＴ、第１のｐチャネル型
   ＴＦＴおよび第２のｐチャネル型ＴＦＴを有する駆動回
   路ならびにＴＦＴおよび保持容量を有する画素部を含む
   半導体装置において、 前記ｎチャネル型ＴＦＴは、チャネル形成領域、ソース
   領域、ドレイン領域および第２の濃度の不純物領域を含
   む半導体層、該半導体層上のゲート絶縁膜および該ゲー
   ト絶縁膜上のゲート電極を有し、 該ゲート電極は、前記ゲート絶縁膜上に接した第１の導
   電膜と、前記第１の導電膜上に接した第２の導電膜から
   なり、 前記第２の濃度の不純物領域は、ゲート絶縁膜を介して
   前記第１の導電膜と重なっており、 前記第１のｐチャネル型ＴＦＴは、チャネル形成領域、
   ソース領域、ドレイン領域、第５の濃度の不純物領域お
   よびオフセット領域を含む半導体層、該半導体層上のゲ
   ート絶縁膜および該ゲート絶縁膜上のゲート電極を有
   し、 前記第２のｐチャネル型ＴＦＴは、チャネル形成領域、
   ソース領域、ドレイン領域および第５の濃度の不純物領
   域を含む半導体層、該半導体層上のゲート絶縁膜および
   該ゲート絶縁膜上のゲート電極を有し、 該ゲート電極は、前記ゲート絶縁膜上に接した第１の導
   電膜と、前記第１の導電膜上に接した第２の導電膜から
   なり、 前記第５の濃度の不純物領域は、ゲート絶縁膜を介して
   前記第１の導電膜と重なっており、 前記画素部に形成されたＴＦＴは、チャネル形成領域、
   ソース領域、ドレイン領域、第２の濃度の不純物領域お
   よびオフセット領域を含む半導体層を有していることを
   特徴とする半導体装置。
6. 【請求項６】ｎチャネル型ＴＦＴ、第１のｐチャネル型
   ＴＦＴおよび第２のｐチャネル型ＴＦＴを有する駆動回
   路を含む半導体装置において、 前記ｎチャネル型ＴＦＴは、チャネル形成領域、ソース
   領域、ドレイン領域および第２の濃度の不純物領域を含
   む半導体層、該半導体層上のゲート絶縁膜および該ゲー
   ト絶縁膜上にゲート電極を有し、 該ゲート電極は、前記ゲート絶縁膜上に接した第１の導
   電膜と、前記第１の導電膜上に接した第２の導電膜から
   なり、 前記第２の濃度の不純物領域は、ゲート絶縁膜を介して
   前記第１の導電膜と重なる領域（Ｌ_ov領域）と重ならな
   い領域（Ｌ_off領域）を有しており、 前記第１のｐチャネル型ＴＦＴおよび前記第２のｐチャ
   ネル型ＴＦＴは、チャネル形成領域、ソース領域、ドレ
   イン領域および第５の濃度の不純物領域を含む半導体層
   を有していることを特徴とする半導体装置。
7. 【請求項７】請求項１乃至６のいずれか一において、前
   記ｎチャネル型ＴＦＴ、前記ｐチャネル型ＴＦＴまたは
   前記画素部に形成されたＴＦＴのゲート電極は、Ｔａ、
   Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、前記元
   素を主成分とする合金材料もしくは化合物材料からなる
   ことを特徴とする半導体装置。
8. 【請求項８】請求項１乃至請求項７に記載された半導体
   装置において、 画素部には、複数の凸部が形成されており、 前記画素部に形成されたＴＦＴと電気的に接続されてい
   る画素電極は、凹凸であり、 前記画素電極の凹凸の曲率半径は、０．１〜０．４μｍ
   であり、前記画素電極の凹凸の高さは、０．３〜３μｍ
   であることを特徴とする半導体装置。
9. 【請求項９】請求項１乃至請求項７に記載された半導体
   装置において、 画素部には、複数の凸部が形成されており、 前記画素部に形成されたＴＦＴおよび前記凸部を覆う層
   間絶縁膜は、粘度が１０〜１０００ｃｐの有機樹脂から
   なり、 前記画素部に形成されたＴＦＴと電気的に接続されてい
   る画素電極は、凹凸であり、 前記画素電極の凹凸の曲率半径は、０．１〜０．４μｍ
   であり、前記画素電極の凹凸の高さは、０．３〜３μｍ
   であることを特徴とする半導体装置。
10. 【請求項１０】絶縁表面上に半導体層を形成する第１の
    工程と、前記半導体層上に絶縁膜を形成する第２の工程
    と、前記絶縁膜上に第１の形状の第１の導電膜と第１の
    形状の第２の導電膜との積層からなる第１の形状の導電
    層を形成する第３の工程と、前記第１の形状の導電層を
    マスクとして前記半導体層にｎ型不純物元素を添加して
    第１の濃度の不純物領域を形成する第４の工程と、前記
    第１の形状の導電層電極をエッチングして第２の形状の
    第１の導電膜と第２の形状の第２の導電膜との積層から
    なる第２の形状の導電層を形成する第５の工程と、前記
    第２の形状の第２の導電膜をマスクとして前記第２の形
    状の第１の導電膜を通過させて前記半導体層にｎ型不純
    物元素を添加し第２の濃度の不純物領域または第３の濃
    度の不純物領域を形成する第６の工程と、前記第２の形
    状の第２の導電膜をマスクとして前記第２の形状の第１
    の導電膜をエッチングして第３の形状の第１の導電膜と
    第３の形状の第２の導電膜との積層からなる第３の形状
    の導電層を形成する第７の工程と、前記第３の形状の導
    電層電極をマスクとしてゲート絶縁膜をエッチングする
    第８の工程とを有する半導体装置の作製方法。
11. 【請求項１１】絶縁表面上に半導体層を形成する第１の
    工程と、前記半導体層上に絶縁膜を形成する第２の工程
    と、前記絶縁膜上に第１の形状の導電膜と第２の形状の
    導電膜との積層からなる第１の形状の導電層を形成する
    第３の工程と、前記第１の形状の導電層をマスクとして
    前記半導体層にｎ型不純物元素を添加して第１の濃度の
    不純物領域を形成する第４の工程と、前記第１の形状の
    導電層をエッチングして第２の形状の第１の導電膜と第
    ２の形状の第２の導電膜との積層からなる第２の形状の
    導電層を形成する第５の工程と、前記第２の形状の第２
    の導電膜をマスクとして前記第２の形状の第１の導電膜
    を通過させて前記半導体層にｎ型不純物元素を添加して
    第２の濃度の不純物領域または第３の濃度の不純物領域
    を形成する第６の工程と、前記第６の工程の後に駆動回
    路部のｎチャネル型ＴＦＴを形成する領域にレジストか
    らなるマスクを形成する第７の工程と、前記第７の工程
    において前記レジストからなるマスクが形成されていな
    い領域において、前記第２の形状の第２の導電膜をマス
    クとして前記第２の形状の第１の導電膜をエッチングし
    て第３の形状の第１の導電膜と第２の導電膜との積層か
    らなる第３の形状の導電層を形成する第８の工程と、前
    記第７の工程において形成された前記レジストからなる
    マスクを剥離する第９の工程と、前記第３の形状の導電
    層をマスクとしてゲート絶縁膜をエッチングする第１０
    の工程とを有する半導体装置の作製方法。
12. 【請求項１２】請求項１０または請求項１１において、
    前記第２の形状の導電層のチャネル長方向の長さは、前
    記第１の形状の導電層のチャネル長方向の長さより短い
    ことを特徴とする半導体装置の作製方法。
13. 【請求項１３】請求項１０または請求項１１において、
    前記第３の形状の導電層のチャネル長方向の長さは、前
    記第１の形状の導電層のチャネル長方向の長さより短く
    且つ、前記第２の形状の導電層のチャネル長方向の長さ
    より短いことを特徴とする半導体装置の作製方法。
14. 【請求項１４】絶縁表面上に非晶質半導体膜を形成する
    第１の工程と、 前記非晶質半導体膜にレーザ光を照射して結晶質半導体
    膜を形成し、半導体層を形成する第２の工程と、 前記半導体層を覆うゲート絶縁膜を形成する第３の工程
    と、 前記ゲート絶縁膜上に第１の導電膜および第２の導電膜
    を形成する第４の工程と、 前記第１の導電膜および前記第２の導電膜をエッチング
    して第１の形状の導電層を形成する第５の工程と、 前記半導体層にｎ型不純物元素を添加して第１の濃度の
    不純物領域を形成する第６の工程と、 前記第１の形状の導電層をエッチングして第２の形状の
    導電層を形成する第７の工程と、 前記半導体層にｎ型不純物元素を添加して、第２の濃度
    の不純物領域を形成する第８の工程と、 ｎチャネル型ＴＦＴおよび画素に形成されるＴＦＴをレ
    ジストからなるマスクで覆い、前記半導体層にｐ型不純
    物元素を添加し、第４の濃度の不純物領域および第５の
    濃度の不純物領域を形成する第９の工程と、 前記ｎチャネル型ＴＦＴおよび第２のｐチャネル型ＴＦ
    Ｔをレジストからなるマスクで覆い、前記第２の形状の
    導電層をエッチングし、第３の形状の導電層を形成する
    第１０の工程と、を有することを特徴とする半導体装置
    の作製方法。
15. 【請求項１５】絶縁表面上に非晶質半導体膜を形成する
    第１の工程と、 前記非晶質半導体膜にレーザ光を照射して結晶質半導体
    膜を形成し、半導体層を形成する第２の工程と、 前記半導体層を覆うゲート絶縁膜を形成する第３の工程
    と、 前記ゲート絶縁膜上に第１の導電膜および第２の導電膜
    を形成する第４の工程と、 前記第１の導電膜および前記第２の導電膜をエッチング
    して第１の形状の導電層を形成する第５の工程と、 前記半導体層にｎ型不純物元素を添加して第１の濃度の
    不純物領域を形成する第６の工程と、 前記第１の形状の導電層をエッチングして第２の形状の
    導電層を形成する第７の工程と、 前記半導体層にｎ型不純物元素を添加して、第２の濃度
    の不純物領域を形成する第８の工程と、 ｎチャネル型ＴＦＴおよび画素部に形成されたＴＦＴを
    レジストからなるマスクで覆い、前記半導体層にｐ型不
    純物元素を添加し、第４の濃度の不純物領域および第５
    の濃度の不純物領域を形成する第９の工程と、 前記ｎチャネル型ＴＦＴおよび第２のｐチャネル型ＴＦ
    Ｔをレジストからなるマスクで覆い、前記第２の形状の
    導電層をエッチングし、第３の形状の導電層を形成して
    前記画素部に形成されるＴＦＴの半導体層および前記第
    １のｐチャネル型ＴＦＴの半導体層にオフセット領域を
    形成する第１０の工程と、を有することを特徴とする半
    導体装置の作製方法。
16. 【請求項１６】絶縁表面上に非晶質半導体膜を形成する
    第１の工程と、 前記非晶質半導体膜にレーザ光を照射して結晶質半導体
    膜を形成し、形成する第２の工程と、 前記半導体層を覆うゲート絶縁膜を形成する第３の工程
    と、 前記ゲート絶縁膜上に第１の導電膜および第２の導電膜
    を形成する第４の工程と、 前記第１の導電膜および前記第２の導電膜をエッチング
    して第１の形状の導電層を形成する第５の工程と、 前記半導体層にｎ型不純物元素を添加して第１の濃度の
    不純物領域を形成する第６の工程と、 前記第１の形状の導電層をエッチングして第２の形状の
    導電層を形成する第７の工程と、 ｎチャネル型ＴＦＴおよび画素部に形成されるＴＦＴを
    レジストからなるマスクで覆い、前記半導体層にｐ型不
    純物元素を添加して、第４の濃度の不純物領域および第
    ５の濃度の不純物領域を形成する第８の工程と、 前記ｎチャネル型ＴＦＴおよび第２のｐチャネル型ＴＦ
    Ｔをレジストからなるマスクで覆い、前記第１のｐチャ
    ネル型ＴＦＴおよび前記画素部に形成されたＴＦＴの前
    記第２の形状の導電層をエッチングして第３の形状の導
    電層を形成する第９の工程と、 前記半導体層にｎ型不純物元素を添加して第２の濃度の
    不純物領域を形成する第１０の工程と、を有することを
    特徴とする半導体装置の作製方法。
17. 【請求項１７】絶縁表面上に非晶質半導体膜を形成する
    第１の工程と、 前記非晶質半導体膜にレーザ光を照射して結晶質半導体
    膜を形成し、半導体層を形成する第２の工程と、 前記半導体層を覆うゲート絶縁膜を形成する第３の工程
    と、 前記ゲート絶縁膜上に第１の導電膜および第２の導電膜
    を形成する第４の工程と、 前記第１の導電膜および前記第２の導電膜をエッチング
    して第１の形状の導電層を形成する第５の工程と、 前記半導体層にｎ型不純物元素を添加して第１の濃度の
    不純物領域を形成する第６の工程と、 前記第１の形状の導電層をエッチングして第２の形状の
    導電層を形成する第７の工程と、 前記半導体層にｎ型不純物元素を添加して、第２の濃度
    の不純物領域を形成する第８の工程と、 ｎチャネル型ＴＦＴをレジストからなるマスクで覆い、
    第１のｐチャネル型ＴＦＴ、第２のｐチャネル型ＴＦＴ
    および画素部に形成されるＴＦＴの前記第２の形状の導
    電層をエッチングして第３の形状の導電層を形成する第
    ９の工程と、 前記ゲート絶縁膜をエッチングする第１０の工程と、 前記ｎチャネル型ＴＦＴおよび前記画素部に形成される
    ＴＦＴをレジストからなるマスクで覆い、前記半導体層
    にｐ型不純物元素を添加して第４の濃度の不純物領域お
    よび第５の濃度の不純物領域を形成する第１１の工程
    と、を有することを特徴とする半導体装置の作製方法。
18. 【請求項１８】絶縁表面上に非晶質半導体膜を形成する
    第１の工程と、 前記非晶質半導体膜にレーザ光を照射して結晶質半導体
    膜を形成し、半導体層を形成する第２の工程と、 前記半導体層を覆うゲート絶縁膜を形成する第３の工程
    と、 前記ゲート絶縁膜上に第１の導電膜および第２の導電膜
    を形成する第４の工程と、 前記第１の導電膜および前記第２の導電膜をエッチング
    して第１の形状の導電層を形成する第５の工程と、 前記半導体層にｎ型不純物元素を添加して、第１の濃度
    の不純物領域を形成する第６の工程と、 前記第１の形状の導電層をエッチングして第２の形状の
    導電層を形成する第７の工程と、 前記半導体層に、ｎ型不純物元素を添加して第２の濃度
    の不純物領域を形成する第８の工程と、 ｎチャネル型ＴＦＴをレジストからなるマスクで覆い、
    前記第２の形状の導電層をエッチングする第９の工程
    と、 前記ｎチャネル型ＴＦＴおよび画素部に形成されるＴＦ
    Ｔをレジストからなるマスクで覆い、前記半導体層にｐ
    型不純物元素を添加して第４の濃度の不純物領域および
    第５の濃度の不純物領域を形成する第１０の工程と、を
    有することを特徴とする半導体装置の作製方法。
19. 【請求項１９】絶縁表面上に非晶質半導体膜を形成する
    第１の工程と、 前記非晶質半導体膜にレーザ光を照射して結晶質半導体
    膜を形成し、半導体層を形成する第２の工程と、 前記半導体層を覆うゲート絶縁膜を形成する第３の工程
    と、 前記ゲート絶縁膜上に第１の導電膜および第２の導電膜
    を形成する第４の工程と、 前記第１の導電膜および前記第２の導電膜をエッチング
    して第１の形状の導電層を形成する第５の工程と、 前記半導体層にｎ型不純物元素を添加して第１の濃度の
    不純物領域を形成する第６の工程と、 前記第１の形状の導電層をエッチングして第２の形状の
    導電層を形成する第７の工程と、 前記半導体層にｎ型不純物元素を添加して、ゲート絶縁
    膜を介してゲート電極が重なる領域と、ゲート電極と重
    ならない領域を有する第２の濃度の不純物領域を形成す
    る第８の工程と、 ｎチャネル型ＴＦＴを覆うレジストからなるマスクを形
    成し、第１のｐチャネル型ＴＦＴ、第２のｐチャネル型
    ＴＦＴ、画素部に形成されるＴＦＴの第２の形状の導電
    層をエッチングして第３の形状の導電層を形成する第９
    の工程と、 前記ｎチャネル型ＴＦＴおよび前記画素部に形成される
    ＴＦＴをレジストからなるマスクで覆い、前記半導体層
    にｐ型不純物元素を添加して第４の濃度の不純物領域お
    よび第５の濃度の不純物領域を形成する第１０の工程
    と、を有することを特徴とする半導体装置の作製方法。
20. 【請求項２０】絶縁表面上に非晶質半導体膜を形成する
    第１の工程と、 前記非晶質半導体膜にレーザ光を照射して結晶質半導体
    膜を形成し、半導体層を形成する第２の工程と、 前記半導体層を覆うゲート絶縁膜を形成する第３の工程
    と、 前記ゲート絶縁膜上に第１の導電膜および第２の導電膜
    を形成する第４の工程と、 前記第１の導電膜および前記第２の導電膜をエッチング
    して第１の形状のゲート電極および配線を形成する第５
    の工程と、 前記半導体層にｎ型不純物元素を添加して第１の濃度の
    ｎ型不純物領域を形成する第６の工程と、 前記第１の形状の導電層をエッチングして、第２の形状
    の導電層を形成する第７の工程と、 前記半導体層にｎ型不純物元素を添加して第２の濃度の
    不純物領域を形成する第８の工程と、 ｎチャネル型ＴＦＴおよび第２のｐチャネル型ＴＦＴを
    レジストからなるマスクで覆い、第２の形状の導電層を
    エッチングし、第３の形状の導電層を形成する第９の工
    程と、 前記ｎチャネル型ＴＦＴおよび画素部に形成されるＴＦ
    Ｔをレジストからなるマスクで覆い、半導体層にｐ型不
    純物元素を添加して第４の濃度の不純物領域および第５
    の濃度の不純物領域を形成する第１０の工程と、 全面に無機層間絶縁膜を形成する第１１の工程と、を有
    することを特徴とする半導体装置の作製方法。
21. 【請求項２１】請求項１４乃至請求項２０のいずれか一
    項において、前記非晶質半導体膜を結晶化する工程にお
    いて、結晶化を助長する触媒元素として、ニッケル（N
    i）、鉄（Fe）、パラジウム（Pd）、スズ（Sn）、鉛（P
    b）、コバルト（Co）、白金（Pt）、銅（Cu）、金（A
    u）から選ばれた元素を添加し加熱した後、レーザ光を
    照射することを特徴とする半導体装置の作製方法。