JPH10125928A - 半導体集積回路及びその作製方法 - Google Patents
半導体集積回路及びその作製方法Info
- Publication number
- JPH10125928A JPH10125928A JP8299755A JP29975596A JPH10125928A JP H10125928 A JPH10125928 A JP H10125928A JP 8299755 A JP8299755 A JP 8299755A JP 29975596 A JP29975596 A JP 29975596A JP H10125928 A JPH10125928 A JP H10125928A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- thin film
- region
- film transistor
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 Ｐチャネル型の薄膜トランジスタとＮチャネ
ル型の薄膜トランジスタにおいて、要求される特性を満
足する構造を提供する。 【解決手段】 Ｐチャネル型の薄膜トランジスタとＮチ
ャネル型の薄膜トランジスタとが集積化された構成にお
いて、Ｎチャネル型の薄膜トランジスタのゲイト絶縁膜
５００ｂをＰチャネル型のそれ５００ａに比較して厚く
する。こうすることで、Ｐチャネル型においては、高速
動作を得、Ｎチャネル型においては高信頼性を得ること
ができる。
ル型の薄膜トランジスタにおいて、要求される特性を満
足する構造を提供する。 【解決手段】 Ｐチャネル型の薄膜トランジスタとＮチ
ャネル型の薄膜トランジスタとが集積化された構成にお
いて、Ｎチャネル型の薄膜トランジスタのゲイト絶縁膜
５００ｂをＰチャネル型のそれ５００ａに比較して厚く
する。こうすることで、Ｐチャネル型においては、高速
動作を得、Ｎチャネル型においては高信頼性を得ること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｐチャネル型の薄
膜トランジスタとＮチャネル型の薄膜トランジスタとを
集積化した構成に関する。
膜トランジスタとＮチャネル型の薄膜トランジスタとを
集積化した構成に関する。
【０００２】例えば、１枚のガラス基板や石英基板上に
アクティブマトリクス回路と、これを駆動するための論
理回路（周辺回路ともいう）とを集積化したモノリシッ
ク型アクティブマトリクス回路に関する。
アクティブマトリクス回路と、これを駆動するための論
理回路（周辺回路ともいう）とを集積化したモノリシッ
ク型アクティブマトリクス回路に関する。
【０００３】
【従来の技術】最近、絶縁基板上に、薄膜状の半導体層
（活性層ともいう）を有する絶縁ゲイト型の半導体装置
の研究がなされている。特に、薄膜状の絶縁ゲイトトラ
ンジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心
に研究されている。利用する半導体の材料・結晶状態に
よって、アモルファスシリコンＴＦＴや結晶性シリコン
ＴＦＴというように区別されている。
（活性層ともいう）を有する絶縁ゲイト型の半導体装置
の研究がなされている。特に、薄膜状の絶縁ゲイトトラ
ンジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心
に研究されている。利用する半導体の材料・結晶状態に
よって、アモルファスシリコンＴＦＴや結晶性シリコン
ＴＦＴというように区別されている。
【０００４】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。そこで、最近では、より高性能な
回路を作製するため結晶性シリコンＴＦＴの研究・開発
が進められている。
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。そこで、最近では、より高性能な
回路を作製するため結晶性シリコンＴＦＴの研究・開発
が進められている。
【０００５】また、これらのＴＦＴは、液晶ディスプレ
イやイメージセンサーというような光デバイスの駆動回
路に用いられている。近年、液晶ディスプレイやイメー
ジセンサーというような絶縁基板上に多数の端子を有す
る装置で、該端子を半導体集積回路に接続する必要があ
る場合にも、実装密度を高めるために、半導体集積回路
そのものを、同じ絶縁基板上にモノリシックに形成しよ
うという試みがなされている。
イやイメージセンサーというような光デバイスの駆動回
路に用いられている。近年、液晶ディスプレイやイメー
ジセンサーというような絶縁基板上に多数の端子を有す
る装置で、該端子を半導体集積回路に接続する必要があ
る場合にも、実装密度を高めるために、半導体集積回路
そのものを、同じ絶縁基板上にモノリシックに形成しよ
うという試みがなされている。
【０００６】周辺駆動回路一体型のアクティブマトリク
ス型の液晶ディスプレイにおいては、マトリクス回路等
に用いるＴＦＴとシフトレジスタ等の論理回路を構成す
るＴＦＴとが必要とされる。特に、論理回路には、Ｎチ
ャネル型のＴＦＴと、Ｐチャネル型のＴＦＴとが必要と
される。しかし、Ｐチャネル型のＴＦＴは、半導体被膜
にアモルファス材料を使用するアモルファスＴＦＴでは
得られない。従ってアモルファス材料を用いるＴＦＴ−
ＬＣＤでは、論理回路を一体化する構造は採用されてい
なかった。最近になってようやくアモルファス半導体被
膜を熱アニールし、結晶化することによって、Ｐチャネ
ル型のＴＦＴを形成することができるようになった。Ｐ
チャネル型のＴＦＴは、半導体領域において、正電荷を
運ぶホールが、電子に比べて半導体膜の中を動きにくい
ため、Ｎチャネル型のＴＦＴに比べ移動度は劣るが、ホ
ットキャリアの注入現象がほとんどなく、劣化しにくい
という優れた特徴を有している。現在、このＰチャネル
型のＴＦＴを用いた周辺回路内蔵一体化液晶パネルにお
いて、図１のように論理回路等が同一工程で作製されて
いる。一般に、ＴＦＴにおける半導体領域は、ドレイン
領域１０１、チャネル形成領域１０２、ソ─ス領域１０
３に分けられる。図１のＰチャネル型のＴＦＴとＮチャ
ネル型のＴＦＴのゲイト絶縁膜１０９の厚さは、同一工
程で作製されているため、均一の膜厚を有している。前
記ゲイト絶縁膜１０９上には、酸化膜１１１で覆われた
ゲイト電極１１０が形成されている。その上には、層間
絶縁膜１１２が形成され、コンタクトホ─ル形成後、論
理回路用の電極・配線、マトリクス回路の電極・配線を
有する。そして、ポリイミド樹脂膜１１６を形成し、遮
光膜１１７を形成する。さらに再びポリイミド樹脂膜１
１８を形成し、硬化させる。その後、液晶材料に電界を
印加するためのＩＴＯ膜１１９を形成する。従来の論理
回路のＰチャネル型ＴＦＴ、Ｎチャネル型ＴＦＴ、マト
リクス回路のＮチャネル型ＴＦＴを有する半導体集積回
路を図１に示す。
ス型の液晶ディスプレイにおいては、マトリクス回路等
に用いるＴＦＴとシフトレジスタ等の論理回路を構成す
るＴＦＴとが必要とされる。特に、論理回路には、Ｎチ
ャネル型のＴＦＴと、Ｐチャネル型のＴＦＴとが必要と
される。しかし、Ｐチャネル型のＴＦＴは、半導体被膜
にアモルファス材料を使用するアモルファスＴＦＴでは
得られない。従ってアモルファス材料を用いるＴＦＴ−
ＬＣＤでは、論理回路を一体化する構造は採用されてい
なかった。最近になってようやくアモルファス半導体被
膜を熱アニールし、結晶化することによって、Ｐチャネ
ル型のＴＦＴを形成することができるようになった。Ｐ
チャネル型のＴＦＴは、半導体領域において、正電荷を
運ぶホールが、電子に比べて半導体膜の中を動きにくい
ため、Ｎチャネル型のＴＦＴに比べ移動度は劣るが、ホ
ットキャリアの注入現象がほとんどなく、劣化しにくい
という優れた特徴を有している。現在、このＰチャネル
型のＴＦＴを用いた周辺回路内蔵一体化液晶パネルにお
いて、図１のように論理回路等が同一工程で作製されて
いる。一般に、ＴＦＴにおける半導体領域は、ドレイン
領域１０１、チャネル形成領域１０２、ソ─ス領域１０
３に分けられる。図１のＰチャネル型のＴＦＴとＮチャ
ネル型のＴＦＴのゲイト絶縁膜１０９の厚さは、同一工
程で作製されているため、均一の膜厚を有している。前
記ゲイト絶縁膜１０９上には、酸化膜１１１で覆われた
ゲイト電極１１０が形成されている。その上には、層間
絶縁膜１１２が形成され、コンタクトホ─ル形成後、論
理回路用の電極・配線、マトリクス回路の電極・配線を
有する。そして、ポリイミド樹脂膜１１６を形成し、遮
光膜１１７を形成する。さらに再びポリイミド樹脂膜１
１８を形成し、硬化させる。その後、液晶材料に電界を
印加するためのＩＴＯ膜１１９を形成する。従来の論理
回路のＰチャネル型ＴＦＴ、Ｎチャネル型ＴＦＴ、マト
リクス回路のＮチャネル型ＴＦＴを有する半導体集積回
路を図１に示す。
【０００７】
【発明が解決しようとする課題】しかしながら、アクテ
ィブマトリクスとその周辺駆動回路をモノリシックに形
成されたデバイスを作製するために、論理回路等にＰチ
ャネル型のＴＦＴと同一工程でＮチャネル型のＴＦＴを
作製することは、下記に示したような問題点を引き起こ
していた。
ィブマトリクスとその周辺駆動回路をモノリシックに形
成されたデバイスを作製するために、論理回路等にＰチ
ャネル型のＴＦＴと同一工程でＮチャネル型のＴＦＴを
作製することは、下記に示したような問題点を引き起こ
していた。
【０００８】Ｐチャネル型のＴＦＴと同一工程でＮチャ
ネル型のＴＦＴを作製した場合、Ｎチャネル型のＴＦＴ
は、Ｐチャネル型のＴＦＴに比べ２〜３倍の電子移動度
を有し動作速度は速いが、ドレイン領域の電界によるホ
ットキャリア注入現象により、ゲイト電極とチャネル形
成領域の間のゲイト絶縁膜に劣化が起こる。この劣化
が、信号の変形をまねき、デバイスの動作不良や、動作
不能等を引き起こす主な原因となっている。
ネル型のＴＦＴを作製した場合、Ｎチャネル型のＴＦＴ
は、Ｐチャネル型のＴＦＴに比べ２〜３倍の電子移動度
を有し動作速度は速いが、ドレイン領域の電界によるホ
ットキャリア注入現象により、ゲイト電極とチャネル形
成領域の間のゲイト絶縁膜に劣化が起こる。この劣化
が、信号の変形をまねき、デバイスの動作不良や、動作
不能等を引き起こす主な原因となっている。
【０００９】このようなキャリア注入による劣化等を防
止するには印加駆動電圧を下げるか、ゲイト絶縁膜を厚
くすることが考えられる。
止するには印加駆動電圧を下げるか、ゲイト絶縁膜を厚
くすることが考えられる。
【００１０】しかし、印加駆動電圧を下げると動作速度
が下がり、ゲイト絶縁膜を厚くすると同一工程をとって
いるため、Ｎチャネル型のＴＦＴのゲイト絶縁膜だけで
なく、Ｐチャネル型のＴＦＴのゲイト絶縁膜も厚くな
る。
が下がり、ゲイト絶縁膜を厚くすると同一工程をとって
いるため、Ｎチャネル型のＴＦＴのゲイト絶縁膜だけで
なく、Ｐチャネル型のＴＦＴのゲイト絶縁膜も厚くな
る。
【００１１】そのため、Ｎチャネル半導体領域のキャリ
ア注入による劣化は防止できるが、Ｐチャネル半導体領
域において、ホールが電子に比べて半導体膜の中を動き
にくいため、動作速度が低下する。
ア注入による劣化は防止できるが、Ｐチャネル半導体領
域において、ホールが電子に比べて半導体膜の中を動き
にくいため、動作速度が低下する。
【００１２】動作速度を維持するためには、印加駆動電
圧を上げなければならないので、消費電力が増大してし
まう。
圧を上げなければならないので、消費電力が増大してし
まう。
【００１３】このように、Ｐチャネル型のＴＦＴのゲイ
ト絶縁膜を厚くすることは、不利である。
ト絶縁膜を厚くすることは、不利である。
【００１４】逆にゲイト絶縁膜を薄くすると、Ｐチャネ
ル型のＴＦＴの劣化しない優れた特性を生かすことがで
き、さらに高速動作を可能とするが、Ｎチャネル型のＴ
ＦＴにホットキャリアによる劣化が生じる。
ル型のＴＦＴの劣化しない優れた特性を生かすことがで
き、さらに高速動作を可能とするが、Ｎチャネル型のＴ
ＦＴにホットキャリアによる劣化が生じる。
【００１５】本発明はこのような困難な課題に対して解
答を与えんとするものである。
答を与えんとするものである。
【００１６】
【課題を解決するための手段】本発明の第１は、少なく
とも１つのＰチャネル型の薄膜トランジスタと少なくと
も１つのＮチャネル型の薄膜トランジスタを有する論理
回路において、少なくともゲイト電極と接している前記
Ｎチャネル型の薄膜トランジスタのゲイト絶縁膜５００
ｂ（図５）の厚さが、ゲイト電極と接している前記Ｐチ
ャネル型の薄膜トランジスタのゲイト絶縁膜５００ａの
厚さよりも厚いことを特徴とする半導体集積回路であ
る。
とも１つのＰチャネル型の薄膜トランジスタと少なくと
も１つのＮチャネル型の薄膜トランジスタを有する論理
回路において、少なくともゲイト電極と接している前記
Ｎチャネル型の薄膜トランジスタのゲイト絶縁膜５００
ｂ（図５）の厚さが、ゲイト電極と接している前記Ｐチ
ャネル型の薄膜トランジスタのゲイト絶縁膜５００ａの
厚さよりも厚いことを特徴とする半導体集積回路であ
る。
【００１７】高速動作を優先する論理回路のＮチャネル
型の薄膜トランジスタのゲイト絶縁膜厚さをＰチャネル
型の薄膜トランジスタのゲイト絶縁膜厚さよりも厚くす
ることで、Ｐチャネル型のＴＦＴの優れた特性を有し、
且つ、Ｎチャネル型のＴＦＴの劣化を防止することを特
徴とする。
型の薄膜トランジスタのゲイト絶縁膜厚さをＰチャネル
型の薄膜トランジスタのゲイト絶縁膜厚さよりも厚くす
ることで、Ｐチャネル型のＴＦＴの優れた特性を有し、
且つ、Ｎチャネル型のＴＦＴの劣化を防止することを特
徴とする。
【００１８】すなわち、Ｐチャネル型のＴＦＴの劣化し
ない等の優れた特性を生かすため、論理回路等における
Ｐチャネル型ＴＦＴのゲイト電極とチャネル形成領域の
間のゲイト絶縁膜を薄くすることで、高速駆動動作を可
能とする。
ない等の優れた特性を生かすため、論理回路等における
Ｐチャネル型ＴＦＴのゲイト電極とチャネル形成領域の
間のゲイト絶縁膜を薄くすることで、高速駆動動作を可
能とする。
【００１９】さらに、図５のようにマトリクス回路のＮ
チャネル型のＴＦＴのゲイト電極とチャネル形成領域と
の間のゲイト絶縁膜５００ｃを厚くすることでキャリア
注入現象による劣化を防止することができる。
チャネル型のＴＦＴのゲイト電極とチャネル形成領域と
の間のゲイト絶縁膜５００ｃを厚くすることでキャリア
注入現象による劣化を防止することができる。
【００２０】第一の発明において、論理回路は、劣化防
止を優先する構造を持ったＮチャネル型の薄膜トランジ
スタと高速動作を優先する構造を持ったＰチャネル型の
薄膜トランジスタで構成され、前記Ｎチャネル型の薄膜
トランジスタと前記Ｐチャネル型の薄膜トランジスタ
が、互いに動作を補い合うようなＣＭＯＳの構造を持っ
た集積回路であることを特徴とする半導体集積回路であ
る。
止を優先する構造を持ったＮチャネル型の薄膜トランジ
スタと高速動作を優先する構造を持ったＰチャネル型の
薄膜トランジスタで構成され、前記Ｎチャネル型の薄膜
トランジスタと前記Ｐチャネル型の薄膜トランジスタ
が、互いに動作を補い合うようなＣＭＯＳの構造を持っ
た集積回路であることを特徴とする半導体集積回路であ
る。
【００２１】本発明の第２は、図１１のように、高速動
作を優先する回路を構成している薄膜トランジスタの少
なくとも１つのゲイト絶縁膜を第１の絶縁層１１１４と
するとき、劣化防止を優先する回路を構成している薄膜
トランジスタの少なくとも１つのゲイト絶縁膜は、第１
のゲイト絶縁層を覆って、第１の絶縁層と同一、もしく
は異なるプロセスで形成された第２の絶縁層１１１５と
の二層構造をチャネル形成領域上に形成することを特徴
とする半導体集積回路である。二層構造とした場合、エ
ッチングレート又はエッチャントの異なる絶縁材料を用
い、エッチングレートの速い層のみをエッチングするこ
とで、所定部分のみ膜厚の厚いゲイト絶縁膜と膜厚の薄
いゲイト絶縁膜を形成する。
作を優先する回路を構成している薄膜トランジスタの少
なくとも１つのゲイト絶縁膜を第１の絶縁層１１１４と
するとき、劣化防止を優先する回路を構成している薄膜
トランジスタの少なくとも１つのゲイト絶縁膜は、第１
のゲイト絶縁層を覆って、第１の絶縁層と同一、もしく
は異なるプロセスで形成された第２の絶縁層１１１５と
の二層構造をチャネル形成領域上に形成することを特徴
とする半導体集積回路である。二層構造とした場合、エ
ッチングレート又はエッチャントの異なる絶縁材料を用
い、エッチングレートの速い層のみをエッチングするこ
とで、所定部分のみ膜厚の厚いゲイト絶縁膜と膜厚の薄
いゲイト絶縁膜を形成する。
【００２２】上記第１の発明において、劣化防止を優先
する回路の薄膜トランジスタはゲイト絶縁膜の厚さの違
いを利用して形成された低濃度不純物領域を有せしめて
もよい。かくするとさらに劣化の防止及び高耐圧が得ら
れる。また、上記第２の発明において、図１１のよう
に、第１の絶縁層と第２の絶縁層とは、その化学的組成
を異ならせてもよい。本実施例図９のように、二層構造
の一層１１１４をＳｉＯ2 、もう一層１１１５をＳｉＮ
X のように異なる材料で絶縁層を形成する。
する回路の薄膜トランジスタはゲイト絶縁膜の厚さの違
いを利用して形成された低濃度不純物領域を有せしめて
もよい。かくするとさらに劣化の防止及び高耐圧が得ら
れる。また、上記第２の発明において、図１１のよう
に、第１の絶縁層と第２の絶縁層とは、その化学的組成
を異ならせてもよい。本実施例図９のように、二層構造
の一層１１１４をＳｉＯ2 、もう一層１１１５をＳｉＮ
X のように異なる材料で絶縁層を形成する。
【００２３】かくするとエッチングする際に、エッチン
グ装置の計器から第一ゲイト絶縁膜である窒化珪素膜が
除去されたことが容易に判断できるので、第一ゲイト絶
縁膜を選択的にエッチングする上で有利である。
グ装置の計器から第一ゲイト絶縁膜である窒化珪素膜が
除去されたことが容易に判断できるので、第一ゲイト絶
縁膜を選択的にエッチングする上で有利である。
【００２４】さらに、第１または、第２のゲイト絶縁層
を熱酸化法により、成膜することで、不純物の少ない良
質の絶縁膜が得られる。
を熱酸化法により、成膜することで、不純物の少ない良
質の絶縁膜が得られる。
【００２５】本発明の第１の発明において、論理回路の
Ｎチャネル型薄膜トランジスタのゲイト電極とチャネル
形成領域の間のゲイト絶縁膜の厚さが論理回路のＰチャ
ネル型薄膜トランジスタのゲイト電極とチャネル形成領
域との間のゲイト絶縁膜の厚さの１２０％以上であるこ
とを特徴とする半導体集積回路である。
Ｎチャネル型薄膜トランジスタのゲイト電極とチャネル
形成領域の間のゲイト絶縁膜の厚さが論理回路のＰチャ
ネル型薄膜トランジスタのゲイト電極とチャネル形成領
域との間のゲイト絶縁膜の厚さの１２０％以上であるこ
とを特徴とする半導体集積回路である。
【００２６】本発明人の研究では、Ｎチャネル型薄膜ト
ランジスタとＰチャネル型薄膜トランジスタが高速動作
を保ち、且つ、劣化が防ぐためには、論理回路のＮチャ
ネル型薄膜トランジスタのゲイト電極とチャネル形成領
域の間のゲイト絶縁膜の厚さＴｎを論理回路のＰチャネ
ル型薄膜トランジスタのゲイト電極とチャネル形成領域
との間のゲイト絶縁膜の厚さＴｐで割った値Ｔｎ／Ｔｐ
を、１．２〜２．０の範囲にすることが必要であること
が実験経験上明らかになっている。
ランジスタとＰチャネル型薄膜トランジスタが高速動作
を保ち、且つ、劣化が防ぐためには、論理回路のＮチャ
ネル型薄膜トランジスタのゲイト電極とチャネル形成領
域の間のゲイト絶縁膜の厚さＴｎを論理回路のＰチャネ
ル型薄膜トランジスタのゲイト電極とチャネル形成領域
との間のゲイト絶縁膜の厚さＴｐで割った値Ｔｎ／Ｔｐ
を、１．２〜２．０の範囲にすることが必要であること
が実験経験上明らかになっている。
【００２７】また、本発明の半導体集積回路を作製する
方法に関しては、以下のような発明がある。本発明の第
３は以下の工程を有する。
方法に関しては、以下のような発明がある。本発明の第
３は以下の工程を有する。
【００２８】劣化防止を優先する回路の薄膜トランジ
スタに用いる薄膜半導体領域と高速動作を優先する回路
の薄膜トランジスタに用いる薄膜半導体領域とを形成す
る工程。
スタに用いる薄膜半導体領域と高速動作を優先する回路
の薄膜トランジスタに用いる薄膜半導体領域とを形成す
る工程。
【００２９】前記両薄膜半導体領域を覆って第１の絶
縁層を形成する工程。
縁層を形成する工程。
【００３０】前記第１の絶縁層を覆って第２の絶縁層
を形成する工程。
を形成する工程。
【００３１】前記第２の絶縁層を選択的に除去して、
少なくとも高速動作を優先する論理回路の薄膜トランジ
スタの少なくとも１つを構成する半導体領域を覆う絶縁
層を第１の絶縁層のみとする工程。
少なくとも高速動作を優先する論理回路の薄膜トランジ
スタの少なくとも１つを構成する半導体領域を覆う絶縁
層を第１の絶縁層のみとする工程。
【００３２】本発明の第４は以下の工程を有する。 高耐圧を優先する回路の薄膜トランジスタに用いる薄
膜半導体領域と高速動作を優先する回路の薄膜トランジ
スタに用いる薄膜半導体領域とを形成する工程。 前記両薄膜半導体領域を覆って第１の絶縁層を形成す
る工程。 劣化防止を優先する回路の薄膜トランジスタのチャネ
ル形成領域上の前記第１の絶縁層以外を除去する工程。 前記高速動作を優先する論理回路の薄膜トランジスタ
は、少なくとも１つを構成するチャネル形成領域を覆う
絶縁層を第２の絶縁層のみとする工程。 前記第１の絶縁層を覆って第２の絶縁層を形成し、少
なくとも劣化防止を優先する回路の薄膜トランジスタの
少なくとも１つを構成するチャネル形成領域を覆 う絶縁層のみを二層構造とする工程。
膜半導体領域と高速動作を優先する回路の薄膜トランジ
スタに用いる薄膜半導体領域とを形成する工程。 前記両薄膜半導体領域を覆って第１の絶縁層を形成す
る工程。 劣化防止を優先する回路の薄膜トランジスタのチャネ
ル形成領域上の前記第１の絶縁層以外を除去する工程。 前記高速動作を優先する論理回路の薄膜トランジスタ
は、少なくとも１つを構成するチャネル形成領域を覆う
絶縁層を第２の絶縁層のみとする工程。 前記第１の絶縁層を覆って第２の絶縁層を形成し、少
なくとも劣化防止を優先する回路の薄膜トランジスタの
少なくとも１つを構成するチャネル形成領域を覆 う絶縁層のみを二層構造とする工程。
【００３３】本発明の第５は、以下の工程を有する。 論理回路のＮチャネル型薄膜トランジスタとＰチャネ
ル型薄膜トランジスタにおいて、同一工程による概略同
じ厚さの第１の絶縁層を形成する工程。 Ｎチャネル型薄膜トランジスタの所定の部分に、前記
第１の絶縁層を含む、より厚い絶縁層を形成する工程。 Ｐチャネル型薄膜トランジスタには、第１の絶縁層上
に、Ｎチャネル型薄膜トランジスタには、前記第１の絶
縁層を含む、より厚い絶縁層上に、 ゲイト電極を形成
し、酸化膜で覆う工程。 １回のド─ピングを行うことによって、論理回路のＰ
チャネル型薄膜トランジスタの絶縁層と概略同じ厚さの
Ｎチャネル型薄膜トランジスタの第１の絶縁層下部に、
高濃度不純物領域を形成し、ゲイト電極より伸長してい
る前記第１の絶縁層を含む、より厚い絶縁層下部に、低
濃度不純物領域を形成し、ゲイト電極下部の前記第１の
絶縁層を含む、より厚い絶縁層と接している半導体領域
には、チャネル領域を形成する工程。
ル型薄膜トランジスタにおいて、同一工程による概略同
じ厚さの第１の絶縁層を形成する工程。 Ｎチャネル型薄膜トランジスタの所定の部分に、前記
第１の絶縁層を含む、より厚い絶縁層を形成する工程。 Ｐチャネル型薄膜トランジスタには、第１の絶縁層上
に、Ｎチャネル型薄膜トランジスタには、前記第１の絶
縁層を含む、より厚い絶縁層上に、 ゲイト電極を形成
し、酸化膜で覆う工程。 １回のド─ピングを行うことによって、論理回路のＰ
チャネル型薄膜トランジスタの絶縁層と概略同じ厚さの
Ｎチャネル型薄膜トランジスタの第１の絶縁層下部に、
高濃度不純物領域を形成し、ゲイト電極より伸長してい
る前記第１の絶縁層を含む、より厚い絶縁層下部に、低
濃度不純物領域を形成し、ゲイト電極下部の前記第１の
絶縁層を含む、より厚い絶縁層と接している半導体領域
には、チャネル領域を形成する工程。
【００３４】上記工程により、図５のように、Ｐチャネ
ル型の薄膜トランジスタとＮチャネル型の薄膜トランジ
スタを有する論理回路において、Ｐチャネル型の薄膜ト
ランジスタの高濃度不純物領域５０４ａと、Ｎチャネル
型の薄膜トランジスタの高濃度不純物領域５０４ｂは、
第１絶縁層５００と概略同じ厚さの絶縁層と接している
構造と、Ｎチャネル型の薄膜トランジスタの高濃度不純
物領域５０４ｂと隣接して形成された低濃度不純物領域
５０５は、第１絶縁膜５００を含む、より厚い絶縁膜５
００ｂと接している構造と、前記低濃度不純物領域と隣
接して形成されたチャネル領域上部には、前記第１絶縁
膜５００を含む、より厚い絶縁層５００ｂと、さらに該
絶縁層上に、ゲイト電極５０３が存在する構造とを有す
る半導体集積回路が得られる。また、論理回路における
コンタクト形成領域の絶縁層５００ｄは、第１絶縁層５
００と概略同じ厚さである。
ル型の薄膜トランジスタとＮチャネル型の薄膜トランジ
スタを有する論理回路において、Ｐチャネル型の薄膜ト
ランジスタの高濃度不純物領域５０４ａと、Ｎチャネル
型の薄膜トランジスタの高濃度不純物領域５０４ｂは、
第１絶縁層５００と概略同じ厚さの絶縁層と接している
構造と、Ｎチャネル型の薄膜トランジスタの高濃度不純
物領域５０４ｂと隣接して形成された低濃度不純物領域
５０５は、第１絶縁膜５００を含む、より厚い絶縁膜５
００ｂと接している構造と、前記低濃度不純物領域と隣
接して形成されたチャネル領域上部には、前記第１絶縁
膜５００を含む、より厚い絶縁層５００ｂと、さらに該
絶縁層上に、ゲイト電極５０３が存在する構造とを有す
る半導体集積回路が得られる。また、論理回路における
コンタクト形成領域の絶縁層５００ｄは、第１絶縁層５
００と概略同じ厚さである。
【００３５】かくすることにより高速動作の要求される
回路（例えば、モノリシック型アクティブマトリクス回
路の論理回路のＰ型薄膜半導体領域）と劣化防止及び高
耐圧の要求される回路（例えば、モノリシック型アクテ
ィブマトリクス回路の論理回路のＮ型薄膜半導体領域
や、マトリクス回路のＮ型薄膜半導体領域）とでゲイト
絶縁膜の厚さを変えることができる。
回路（例えば、モノリシック型アクティブマトリクス回
路の論理回路のＰ型薄膜半導体領域）と劣化防止及び高
耐圧の要求される回路（例えば、モノリシック型アクテ
ィブマトリクス回路の論理回路のＮ型薄膜半導体領域
や、マトリクス回路のＮ型薄膜半導体領域）とでゲイト
絶縁膜の厚さを変えることができる。
【００３６】また、ゲイト絶縁膜の厚さを、厚くするこ
とでホットキャリアによる劣化を防ぎ、付け加えて、低
濃度領域と高濃度領域を形成することで、半導体領域に
おける局所的な高電界の形成による劣化を防ぐことがで
きる。
とでホットキャリアによる劣化を防ぎ、付け加えて、低
濃度領域と高濃度領域を形成することで、半導体領域に
おける局所的な高電界の形成による劣化を防ぐことがで
きる。
【００３７】さらに、１回のド─ピングにより、低濃度
領域と高濃度領域を形成でき、工程が簡略化できる。
領域と高濃度領域を形成でき、工程が簡略化できる。
【００３８】その結果、モノリシック型アクティブマト
リクス回路に関しては、本発明の目的とする信頼性のよ
い低電圧駆動・高速動作の論理回路と高耐圧のマトリク
ス回路とを同一基板上に得ることができる。なお、論理
回路として、各種メモリーや演算装置をも同一基板上に
設けた半導体集積回路にも本発明は応用できる。以下に
実施例を用いて、より詳細に本発明を説明する。
リクス回路に関しては、本発明の目的とする信頼性のよ
い低電圧駆動・高速動作の論理回路と高耐圧のマトリク
ス回路とを同一基板上に得ることができる。なお、論理
回路として、各種メモリーや演算装置をも同一基板上に
設けた半導体集積回路にも本発明は応用できる。以下に
実施例を用いて、より詳細に本発明を説明する。
【００３９】
〔実施例１〕 図２〜図５に本実施例の作製工程に沿っ
た半導体装置の断面図を示す。まず、ガラス基板２０１
に厚さ２０００Åの酸化珪素の下地膜（図示せず）を形
成する。その後、酸化珪素の下地膜上に厚さ３００Å〜
５００Å、本実施例では、厚さ５００Åの真性（Ｉ型）
のアモルファスシリコン膜を堆積する。そして、公知の
熱アニール法によって、これを結晶化させ結晶性シリコ
ン膜を得る。熱アニールの代わりにレーザー光等の光エ
ネルギービームを照射する方法によって結晶化させても
よい。また、これらを併用してもよい。その後、得られ
た結晶性シリコン膜をフォトリソグラフィー法によっ
て、パターニングし、島状に分離し、論理回路のＰチャ
ネル型ＴＦＴ用の島状領域２０２、Ｎチャネル型ＴＦＴ
用の島状領域２０３とマトリクス回路のＮチャネル型Ｔ
ＦＴ用の島状領域２０４を形成する。（図２〔ａ〕）
た半導体装置の断面図を示す。まず、ガラス基板２０１
に厚さ２０００Åの酸化珪素の下地膜（図示せず）を形
成する。その後、酸化珪素の下地膜上に厚さ３００Å〜
５００Å、本実施例では、厚さ５００Åの真性（Ｉ型）
のアモルファスシリコン膜を堆積する。そして、公知の
熱アニール法によって、これを結晶化させ結晶性シリコ
ン膜を得る。熱アニールの代わりにレーザー光等の光エ
ネルギービームを照射する方法によって結晶化させても
よい。また、これらを併用してもよい。その後、得られ
た結晶性シリコン膜をフォトリソグラフィー法によっ
て、パターニングし、島状に分離し、論理回路のＰチャ
ネル型ＴＦＴ用の島状領域２０２、Ｎチャネル型ＴＦＴ
用の島状領域２０３とマトリクス回路のＮチャネル型Ｔ
ＦＴ用の島状領域２０４を形成する。（図２〔ａ〕）
【００４０】さらにプラズマＣＶＤ法によって厚さ１５
００Å〜２０００Å、本実施例では厚さ１５００Åの酸
化珪素膜２０５をゲイト絶縁膜として、全面に堆積す
る。（図２〔ｂ〕）
００Å〜２０００Å、本実施例では厚さ１５００Åの酸
化珪素膜２０５をゲイト絶縁膜として、全面に堆積す
る。（図２〔ｂ〕）
【００４１】次に、レジスト４０９をマスクとして用い
て（図２〔ｃ〕）、論理回路のＮチャネル型ＴＦＴのチ
ャネル形成領域近傍とマトリクス回路のＮチャネル型Ｔ
ＦＴのチャネル形成領域近傍とに接するゲイト絶縁膜以
外をエッチングし、薄膜化する。そのエッチング法とし
ては、ドライエッチング法を用いることも可能である
が、チャネル部分の絶縁膜が損傷する可能性があるた
め、ウェット法が好ましい。そのエッチャントとしては
フッ酸水溶液（ＨＦ：Ｈ2 Ｏ＝１：１００）を用いる。
ここでは、形成されたゲイト絶縁膜の内厚さ１０００Å
〜１２００Å、本実施例では、厚さ１２００Åのゲイト
絶縁膜５００を残してエッチングする。その後、レジス
ト４０９を除去する。かくして、周辺論理回路のＰチャ
ネル型ＴＦＴのチャネル形成領域に膜厚１２００Åの薄
い第１のゲイト絶縁膜５００ａ、前記ゲイト絶縁膜と比
較して１２５％厚い１５００Åの第１のゲイト絶縁膜
を、周辺論理回路のＮチャネル型ＴＦＴのチャネル形成
領域５００ｂとマトリクス回路のＮチャネル型ＴＦＴの
チャネル形成領域５００ｃに形成する。（図２〔ｄ〕） また、コンタクト形成領域付近のゲイト絶縁膜５００ｄ
の厚さを均一にすることはコンタクト形成時において有
利である。
て（図２〔ｃ〕）、論理回路のＮチャネル型ＴＦＴのチ
ャネル形成領域近傍とマトリクス回路のＮチャネル型Ｔ
ＦＴのチャネル形成領域近傍とに接するゲイト絶縁膜以
外をエッチングし、薄膜化する。そのエッチング法とし
ては、ドライエッチング法を用いることも可能である
が、チャネル部分の絶縁膜が損傷する可能性があるた
め、ウェット法が好ましい。そのエッチャントとしては
フッ酸水溶液（ＨＦ：Ｈ2 Ｏ＝１：１００）を用いる。
ここでは、形成されたゲイト絶縁膜の内厚さ１０００Å
〜１２００Å、本実施例では、厚さ１２００Åのゲイト
絶縁膜５００を残してエッチングする。その後、レジス
ト４０９を除去する。かくして、周辺論理回路のＰチャ
ネル型ＴＦＴのチャネル形成領域に膜厚１２００Åの薄
い第１のゲイト絶縁膜５００ａ、前記ゲイト絶縁膜と比
較して１２５％厚い１５００Åの第１のゲイト絶縁膜
を、周辺論理回路のＮチャネル型ＴＦＴのチャネル形成
領域５００ｂとマトリクス回路のＮチャネル型ＴＦＴの
チャネル形成領域５００ｃに形成する。（図２〔ｄ〕） また、コンタクト形成領域付近のゲイト絶縁膜５００ｄ
の厚さを均一にすることはコンタクト形成時において有
利である。
【００４２】引き続いて、スパッタリング法によって、
厚さ４０００〜６０００Å、本実施例では、５０００Å
のアルミニウム膜３０１を堆積し、いわゆるＭＯＳ構造
を形成する。（図３〔ｅ〕）
厚さ４０００〜６０００Å、本実施例では、５０００Å
のアルミニウム膜３０１を堆積し、いわゆるＭＯＳ構造
を形成する。（図３〔ｅ〕）
【００４３】ポーラス陽極酸化時にアルミが過剰に酸化
されるのを防止するために、表面に薄い酸化アルミ膜３
０２を形成する。（図３〔ｆ〕）
されるのを防止するために、表面に薄い酸化アルミ膜３
０２を形成する。（図３〔ｆ〕）
【００４４】これにレジストをマスクとして用いてエッ
チングすることにより、ゲイト配線パターンを形成す
る。その後、レジストを除去する。（図３〔ｇ〕） 次に、強酸系の溶液中でアルミ電極５０３を電極とし、
陽極酸化することによりゲイト配線の側面に多孔質状
（ポ─ラス状）の酸化アルミ膜３０４を成長させる。
（図３〔ｈ〕）
チングすることにより、ゲイト配線パターンを形成す
る。その後、レジストを除去する。（図３〔ｇ〕） 次に、強酸系の溶液中でアルミ電極５０３を電極とし、
陽極酸化することによりゲイト配線の側面に多孔質状
（ポ─ラス状）の酸化アルミ膜３０４を成長させる。
（図３〔ｈ〕）
【００４５】次に、Ｐチャネル型ＴＦＴ全体にレジスト
４０９を形成して、Ｎチャネル型ＴＦＴのみに、公知の
イオンドープ法によってシリコン領域にゲイト電極をマ
スクとして不純物（燐）を注入する。ゲイト絶縁膜の厚
さが異なることを利用して、ドーピングを行い、ゲイト
絶縁膜の厚さの薄い部分と接している所には高濃度不純
物領域５０４ａが形成される。一方、ゲイト絶縁膜の厚
さの厚い部分と接している所には、低濃度不純物領域５
０５が形成される。（図４〔ｉ〕）
４０９を形成して、Ｎチャネル型ＴＦＴのみに、公知の
イオンドープ法によってシリコン領域にゲイト電極をマ
スクとして不純物（燐）を注入する。ゲイト絶縁膜の厚
さが異なることを利用して、ドーピングを行い、ゲイト
絶縁膜の厚さの薄い部分と接している所には高濃度不純
物領域５０４ａが形成される。一方、ゲイト絶縁膜の厚
さの厚い部分と接している所には、低濃度不純物領域５
０５が形成される。（図４〔ｉ〕）
【００４６】このように、一回のド─ピングによって、
高濃度不純物領域と低濃度不純物領域を形成することが
できる。また、前記不純物の濃度は、ゲイト絶縁膜の厚
さを調節することで変えることができる。次に、Ｐチャ
ネル型ＴＦＴ全体に形成されたレジスト４０９を除去
し、今度はＮチャネル型ＴＦＴ全体にレジスト４０９を
形成して、Ｐチャネル型ＴＦＴに、公知のイオンドープ
法によってシリコン領域にゲイト電極をマスクとして不
純物（ホウ素）を注入する。（図４〔ｊ〕）
高濃度不純物領域と低濃度不純物領域を形成することが
できる。また、前記不純物の濃度は、ゲイト絶縁膜の厚
さを調節することで変えることができる。次に、Ｐチャ
ネル型ＴＦＴ全体に形成されたレジスト４０９を除去
し、今度はＮチャネル型ＴＦＴ全体にレジスト４０９を
形成して、Ｐチャネル型ＴＦＴに、公知のイオンドープ
法によってシリコン領域にゲイト電極をマスクとして不
純物（ホウ素）を注入する。（図４〔ｊ〕）
【００４７】そして、Ｎチャネル型ＴＦＴ全体に形成さ
れたレジストを除去し、不純物をレ─ザ─活性化させた
後、ＣＶＤ法によって厚さ３０００Å〜５０００Å、本
実施例では、厚さ４０００Åの酸化珪素膜を層間絶縁膜
４０７として形成する。（図４〔ｋ〕）
れたレジストを除去し、不純物をレ─ザ─活性化させた
後、ＣＶＤ法によって厚さ３０００Å〜５０００Å、本
実施例では、厚さ４０００Åの酸化珪素膜を層間絶縁膜
４０７として形成する。（図４〔ｋ〕）
【００４８】その後、レジストをマスクとして用いて、
エッチングし、コンタクトホールを形成する。引き続い
て、スパッタリング法によって、厚さ５００Å〜１００
０Å、本実施例では、厚さ１０００Åのチタン膜５１９
を形成する。次に、厚さ２０００Å〜３０００Å、本実
施例では、厚さ３０００Åのアルミニウム−シリコン膜
５２０を形成し、再びチタン膜５２１を形成する。その
後、レジストをマスクに用いて、エッチングして、論理
回路用の電極・配線、マトリクス回路の電極・配線を形
成する。
エッチングし、コンタクトホールを形成する。引き続い
て、スパッタリング法によって、厚さ５００Å〜１００
０Å、本実施例では、厚さ１０００Åのチタン膜５１９
を形成する。次に、厚さ２０００Å〜３０００Å、本実
施例では、厚さ３０００Åのアルミニウム−シリコン膜
５２０を形成し、再びチタン膜５２１を形成する。その
後、レジストをマスクに用いて、エッチングして、論理
回路用の電極・配線、マトリクス回路の電極・配線を形
成する。
【００４９】チタン膜とアルミニウム膜のエッチングに
はそれぞれ異なるエッチャントを利用する。ここでは、
チタン膜のエッチングにはアンモニア過水を用い、アル
ミニウム膜のエッチングにはアルミ混酸を用いる。
はそれぞれ異なるエッチャントを利用する。ここでは、
チタン膜のエッチングにはアンモニア過水を用い、アル
ミニウム膜のエッチングにはアルミ混酸を用いる。
【００５０】そして、レジストを除去した後、平坦化す
るために、ポリイミド樹脂をスピンコーティング法によ
り、厚さ１．５μｍの樹脂膜５２２を形成し、熱を加え
ることで熱硬化させる。次に画素部のＴＦＴを光から保
護するために厚さ３０００Å〜３５００Å、本実施例で
は、厚さ３０００Åのチタン膜を全面に形成する。その
チタン膜にレジストを形成し、マスクとして用い、エッ
チングすることで、遮光膜５２３を形成する。さらに再
びポリイミド樹脂をスピンコーティング法により、厚さ
０．５μｍの樹脂膜５２４を形成し、硬化させる。次に
レジストをマスクとして用い、エッチングを行う。その
後、液晶材料に電界を印加するためのＩＴＯ膜５２５を
形成する。以上の工程によって、論理回路のＰチャネル
型ＴＦＴ、Ｎチャネル型ＴＦＴ、マトリクス回路のＮチ
ャネル型ＴＦＴを有する半導体集積回路が完成する。
（図５〔ｌ〕）
るために、ポリイミド樹脂をスピンコーティング法によ
り、厚さ１．５μｍの樹脂膜５２２を形成し、熱を加え
ることで熱硬化させる。次に画素部のＴＦＴを光から保
護するために厚さ３０００Å〜３５００Å、本実施例で
は、厚さ３０００Åのチタン膜を全面に形成する。その
チタン膜にレジストを形成し、マスクとして用い、エッ
チングすることで、遮光膜５２３を形成する。さらに再
びポリイミド樹脂をスピンコーティング法により、厚さ
０．５μｍの樹脂膜５２４を形成し、硬化させる。次に
レジストをマスクとして用い、エッチングを行う。その
後、液晶材料に電界を印加するためのＩＴＯ膜５２５を
形成する。以上の工程によって、論理回路のＰチャネル
型ＴＦＴ、Ｎチャネル型ＴＦＴ、マトリクス回路のＮチ
ャネル型ＴＦＴを有する半導体集積回路が完成する。
（図５〔ｌ〕）
【００５１】〔実施例２〕 図６〜図１１に本実施例の
作製工程に沿った半導体装置の断面図を示す。 まず、
ガラス基板１１００に厚さ２０００Åの酸化珪素の下地
膜（図示せず）を形成する。次に、酸化珪素の下地膜上
に厚さ３００Å〜５００Å、本実施例では、厚さ５００
Åの真性（Ｉ型）のアモルファスシリコン膜を堆積す
る。そして、公知の熱アニール法によって、これを結晶
化させ結晶性シリコン膜を得る。熱アニールの代わりに
レーザー光等の光エネルギービームを照射する方法によ
って結晶化させてもよい。また、これらを併用してもよ
い。その後、得られた結晶性シリコン膜をフォトリソグ
ラフィー法によって、パターニングし、島状に分離し、
論理回路のＰチャネル型ＴＦＴ用の島状領域６０２、Ｎ
チャネル型ＴＦＴ用の島状領域６０３とマトリクス回路
のＮチャネル型ＴＦＴ用の島状領域６０４を形成する。
（図６〔ａ〕）
作製工程に沿った半導体装置の断面図を示す。 まず、
ガラス基板１１００に厚さ２０００Åの酸化珪素の下地
膜（図示せず）を形成する。次に、酸化珪素の下地膜上
に厚さ３００Å〜５００Å、本実施例では、厚さ５００
Åの真性（Ｉ型）のアモルファスシリコン膜を堆積す
る。そして、公知の熱アニール法によって、これを結晶
化させ結晶性シリコン膜を得る。熱アニールの代わりに
レーザー光等の光エネルギービームを照射する方法によ
って結晶化させてもよい。また、これらを併用してもよ
い。その後、得られた結晶性シリコン膜をフォトリソグ
ラフィー法によって、パターニングし、島状に分離し、
論理回路のＰチャネル型ＴＦＴ用の島状領域６０２、Ｎ
チャネル型ＴＦＴ用の島状領域６０３とマトリクス回路
のＮチャネル型ＴＦＴ用の島状領域６０４を形成する。
（図６〔ａ〕）
【００５２】さらにプラズマＣＶＤ法によって厚さ１０
００Å〜１２００Å、本実施例では、厚さ１２００Åの
酸化珪素膜を第１ゲイト絶縁膜１１１４として、全面に
堆積する。（図６〔ｂ〕）
００Å〜１２００Å、本実施例では、厚さ１２００Åの
酸化珪素膜を第１ゲイト絶縁膜１１１４として、全面に
堆積する。（図６〔ｂ〕）
【００５３】前記酸化珪素膜上にプラズマＣＶＤ法によ
って厚さ３００Å〜５００Å、本実施例では、厚さ３０
０Åの窒化珪素膜を第２ゲイト絶縁膜６０６として、全
面に堆積する。（図６〔ｃ〕）
って厚さ３００Å〜５００Å、本実施例では、厚さ３０
０Åの窒化珪素膜を第２ゲイト絶縁膜６０６として、全
面に堆積する。（図６〔ｃ〕）
【００５４】次に、レジスト６０９をＮチャネル型ＴＦ
Ｔのチャネル形成領域の上部の第２ゲイト絶縁膜に接し
て形成する。（図６〔ｄ〕）
Ｔのチャネル形成領域の上部の第２ゲイト絶縁膜に接し
て形成する。（図６〔ｄ〕）
【００５５】その後、レジスト６０９に接している第２
ゲイト絶縁膜以外をエッチングする。そのエッチング法
としては、ドライエッチング法を用いることも可能であ
るが、チャネル部分が損傷する可能性があるため、ウェ
ット法が好ましい。ウェット法のエッチャントとしては
フッ酸水溶液（ＨＦ：Ｈ2 Ｏ＝１：１００）を用いる。
また、ドライエッチング法で行う場合は、プラズマドラ
イエッチング法（５００Ｗ、ＣＦ4 ：Ｏ2 ＝３５：６
５）により、行う。ここでは、形成されたゲイト絶縁膜
の内、第１ゲイト絶縁膜を残してエッチングする。第１
ゲイト絶縁膜と第２ゲイト絶縁膜は、異なった膜質を有
しているので、第２ゲイト絶縁膜がエッチングされたか
が、装置の計器の変化で容易に判断でき、確実に第２ゲ
イト絶縁膜のみを除去することができる。かくして、周
辺論理回路のＰチャネル型ＴＦＴのチャネル形成領域に
第１のゲイト絶縁膜１１１４、マトリクス回路のＮチャ
ネル型ＴＦＴのチャネル形成領域上部に第１と第２のゲ
イト絶縁膜１１１４、７０１と、周辺論理回路のＮチャ
ネル型ＴＦＴのチャネル形成領域上部に第１と第２のゲ
イト絶縁膜１１１４、７０２を形成する。（図７
〔ｅ〕）
ゲイト絶縁膜以外をエッチングする。そのエッチング法
としては、ドライエッチング法を用いることも可能であ
るが、チャネル部分が損傷する可能性があるため、ウェ
ット法が好ましい。ウェット法のエッチャントとしては
フッ酸水溶液（ＨＦ：Ｈ2 Ｏ＝１：１００）を用いる。
また、ドライエッチング法で行う場合は、プラズマドラ
イエッチング法（５００Ｗ、ＣＦ4 ：Ｏ2 ＝３５：６
５）により、行う。ここでは、形成されたゲイト絶縁膜
の内、第１ゲイト絶縁膜を残してエッチングする。第１
ゲイト絶縁膜と第２ゲイト絶縁膜は、異なった膜質を有
しているので、第２ゲイト絶縁膜がエッチングされたか
が、装置の計器の変化で容易に判断でき、確実に第２ゲ
イト絶縁膜のみを除去することができる。かくして、周
辺論理回路のＰチャネル型ＴＦＴのチャネル形成領域に
第１のゲイト絶縁膜１１１４、マトリクス回路のＮチャ
ネル型ＴＦＴのチャネル形成領域上部に第１と第２のゲ
イト絶縁膜１１１４、７０１と、周辺論理回路のＮチャ
ネル型ＴＦＴのチャネル形成領域上部に第１と第２のゲ
イト絶縁膜１１１４、７０２を形成する。（図７
〔ｅ〕）
【００５６】引き続いて、スパッタリング法によって、
厚さ４０００〜６０００Å、本実施例では、５０００Å
のアルミニウム膜７０３を堆積し、いわゆるＭＯＳ構造
を形成する。（図７〔ｆ〕）
厚さ４０００〜６０００Å、本実施例では、５０００Å
のアルミニウム膜７０３を堆積し、いわゆるＭＯＳ構造
を形成する。（図７〔ｆ〕）
【００５７】次に、ポーラス陽極酸化時にアルミが過剰
に酸化されるのを防止するために、表面に薄い酸化アル
ミ膜７０４を形成する。（図７〔ｇ〕）
に酸化されるのを防止するために、表面に薄い酸化アル
ミ膜７０４を形成する。（図７〔ｇ〕）
【００５８】その後、ゲイト電極上部のコンタクトホー
ル形成領域にレジストをマスク６０９を形成する。（図
８〔ｈ〕） そして、アルミニウム膜をエッチングする
ことにより、ゲイト配線パタ─ンを形成する。（図８
〔ｉ〕）
ル形成領域にレジストをマスク６０９を形成する。（図
８〔ｈ〕） そして、アルミニウム膜をエッチングする
ことにより、ゲイト配線パタ─ンを形成する。（図８
〔ｉ〕）
【００５９】次に、強酸系の溶液中でアルミ電極を電極
とし、陽極酸化することでゲイト電極の側面のみに多孔
質状（ポ─ラス状）の酸化アルミ膜１１１７を成長させ
る。（図８〔ｊ〕）
とし、陽極酸化することでゲイト電極の側面のみに多孔
質状（ポ─ラス状）の酸化アルミ膜１１１７を成長させ
る。（図８〔ｊ〕）
【００６０】そして、Ｐチャネル型ＴＦＴ全体にレジス
ト６０９をマスクとして用いて、Ｎチャネル型ＴＦＴ
に、公知のイオンドープ法によってシリコン領域にゲイ
ト電極をマスクとして不純物（燐）を注入する。ゲイト
絶縁膜の厚さが異なっているので、厚さの薄いゲイト絶
縁膜と接している所には高濃度不純物領域１１０４、１
１０８、１１０９、１１１３が形成される。一方、第２
のゲイト絶縁膜の下部の厚さの厚い所には、低濃度不純
物領域１１０５、１１０７、１１１０、１１１２が形成
される。（図９〔ｋ〕） このように、一回のド─ピングによって、高濃度不純物
領域と低濃度不純物領域を形成することができる。ま
た、前記不純物の濃度は、ゲイト絶縁膜の厚さを調節す
ることで変えることができる。
ト６０９をマスクとして用いて、Ｎチャネル型ＴＦＴ
に、公知のイオンドープ法によってシリコン領域にゲイ
ト電極をマスクとして不純物（燐）を注入する。ゲイト
絶縁膜の厚さが異なっているので、厚さの薄いゲイト絶
縁膜と接している所には高濃度不純物領域１１０４、１
１０８、１１０９、１１１３が形成される。一方、第２
のゲイト絶縁膜の下部の厚さの厚い所には、低濃度不純
物領域１１０５、１１０７、１１１０、１１１２が形成
される。（図９〔ｋ〕） このように、一回のド─ピングによって、高濃度不純物
領域と低濃度不純物領域を形成することができる。ま
た、前記不純物の濃度は、ゲイト絶縁膜の厚さを調節す
ることで変えることができる。
【００６１】次に、Ｐチャネル型ＴＦＴ全体に形成され
たレジスト６０９を除去し、今度はＮチャネル型ＴＦＴ
全体にレジスト６０９を形成し、Ｐチャネル型ＴＦＴ
に、公知のイオンドープ法によってシリコン領域にゲイ
ト電極をマスクとして不純物（ホウ素）を注入する。
（図９〔ｌ〕） その後、レジスト６０９を除去する。
たレジスト６０９を除去し、今度はＮチャネル型ＴＦＴ
全体にレジスト６０９を形成し、Ｐチャネル型ＴＦＴ
に、公知のイオンドープ法によってシリコン領域にゲイ
ト電極をマスクとして不純物（ホウ素）を注入する。
（図９〔ｌ〕） その後、レジスト６０９を除去する。
【００６２】かくして、論理回路のＮチャネル型ＴＦＴ
において、ソ─ス側高濃度領域１１０８からチャネル領
域１１０６へ向かう方向において、不純物濃度の分布が
低くなるような構造が得られる。即ち、ソ─ス側高濃度
領域１１０８とチャネル領域１１０６の間に低不純物領
域１１０７が形成される。また同様に、ドレイン側高濃
度領域１１０４とチャネル領域１１０６の間に低不純物
領域１１０５が形成される。（図９〔ｍ〕）
において、ソ─ス側高濃度領域１１０８からチャネル領
域１１０６へ向かう方向において、不純物濃度の分布が
低くなるような構造が得られる。即ち、ソ─ス側高濃度
領域１１０８とチャネル領域１１０６の間に低不純物領
域１１０７が形成される。また同様に、ドレイン側高濃
度領域１１０４とチャネル領域１１０６の間に低不純物
領域１１０５が形成される。（図９〔ｍ〕）
【００６３】そして、不純物をレ─ザ─活性化させた
後、ＣＶＤ法によって厚さ３０００Å〜５０００Å、本
実施例では、厚さ４０００Åの酸化珪素膜を層間絶縁膜
１１１８として形成し（図９〔ｎ〕）、レジスト６０９
をマスクとして用いて、エッチングし、コンタクトホー
ルを形成する。（図１０〔ｏ〕）
後、ＣＶＤ法によって厚さ３０００Å〜５０００Å、本
実施例では、厚さ４０００Åの酸化珪素膜を層間絶縁膜
１１１８として形成し（図９〔ｎ〕）、レジスト６０９
をマスクとして用いて、エッチングし、コンタクトホー
ルを形成する。（図１０〔ｏ〕）
【００６４】引き続いて、スパッタリング法によって、
厚さ５００Å〜１０００Å、本実施例では、厚さ１００
０Åのチタン膜１１１９を形成する。次に、厚さ２００
０Å〜３０００Å、本実施例では、厚さ３０００Åのア
ルミニウム膜１１２０を形成し、再びチタン膜１１２１
を形成する。（図１０〔ｐ〕） その後、レジスト６０９を用いて、エッチングして、論
理回路用の電極・配線とマトリクス回路の電極・配線の
パタ─ンを形成する。（図１０〔ｑ〕）
厚さ５００Å〜１０００Å、本実施例では、厚さ１００
０Åのチタン膜１１１９を形成する。次に、厚さ２００
０Å〜３０００Å、本実施例では、厚さ３０００Åのア
ルミニウム膜１１２０を形成し、再びチタン膜１１２１
を形成する。（図１０〔ｐ〕） その後、レジスト６０９を用いて、エッチングして、論
理回路用の電極・配線とマトリクス回路の電極・配線の
パタ─ンを形成する。（図１０〔ｑ〕）
【００６５】そして、レジスト６０９を除去した後、平
坦化するために、ポリイミド樹脂をスピンコーティング
法により、厚さ１．５μｍの樹脂膜１１２２を形成し、
熱を加えることで熱硬化させる。次に画素部のＴＦＴを
光から保護するために厚さ３０００Å〜３５００Å、本
実施例では、厚さ３０００Åのチタン膜を形成する。そ
のチタン膜にレジストをマスクとして用い、エッチング
して、遮光膜１１２３を形成する。さらに再びポリイミ
ド樹脂をスピンコーティング法により、厚さ０．５μｍ
の樹脂膜１１２４を形成し、硬化させる。次にレジスト
をマスクとして用いて、エッチングを行い、その後、液
晶材料に電界を印加するためのＩＴＯでなる画素電極１
１２５を形成する。以上の工程によって、論理回路のＰ
チャネル型ＴＦＴ、Ｎチャネル型ＴＦＴ、マトリクス回
路のＮチャネル型ＴＦＴを有する半導体集積回路が完成
する。（図１１〔ｒ〕）
坦化するために、ポリイミド樹脂をスピンコーティング
法により、厚さ１．５μｍの樹脂膜１１２２を形成し、
熱を加えることで熱硬化させる。次に画素部のＴＦＴを
光から保護するために厚さ３０００Å〜３５００Å、本
実施例では、厚さ３０００Åのチタン膜を形成する。そ
のチタン膜にレジストをマスクとして用い、エッチング
して、遮光膜１１２３を形成する。さらに再びポリイミ
ド樹脂をスピンコーティング法により、厚さ０．５μｍ
の樹脂膜１１２４を形成し、硬化させる。次にレジスト
をマスクとして用いて、エッチングを行い、その後、液
晶材料に電界を印加するためのＩＴＯでなる画素電極１
１２５を形成する。以上の工程によって、論理回路のＰ
チャネル型ＴＦＴ、Ｎチャネル型ＴＦＴ、マトリクス回
路のＮチャネル型ＴＦＴを有する半導体集積回路が完成
する。（図１１〔ｒ〕）
【００６６】〔実施例３〕 図１２〜図１５に本実施例
の作製工程の断面図を示す。まず、基板（石英）１２０
１上に厚さ６００Åの真性（Ｉ型）の結晶性シリコン膜
を堆積する。そして、シリコン膜を島状に分離し、論理
回路のＰチャネル型ＴＦＴ用の島状領域１２０２、論理
回路のＮチャネル型ＴＦＴ用の島状領域１２０３とマト
リクス回路のＮチャネル型ＴＦＴ用の島状領域１２０４
を形成する。（図１２（ａ）） さらに、熱酸化法によって厚さ５００Åの酸化珪素膜１
２０５を全面に堆積する。（図１２（ｂ））
の作製工程の断面図を示す。まず、基板（石英）１２０
１上に厚さ６００Åの真性（Ｉ型）の結晶性シリコン膜
を堆積する。そして、シリコン膜を島状に分離し、論理
回路のＰチャネル型ＴＦＴ用の島状領域１２０２、論理
回路のＮチャネル型ＴＦＴ用の島状領域１２０３とマト
リクス回路のＮチャネル型ＴＦＴ用の島状領域１２０４
を形成する。（図１２（ａ）） さらに、熱酸化法によって厚さ５００Åの酸化珪素膜１
２０５を全面に堆積する。（図１２（ｂ））
【００６７】次に、周辺回路のＮチャネル型ＴＦＴのチ
ャネル形成領域とマトリクス回路のＮチャネル型ＴＦＴ
のチャネル形成領域のゲイト絶縁膜以外の酸化珪素膜を
レジストをマスクとして用いて、エッチングする。（図
１２（ｃ））
ャネル形成領域とマトリクス回路のＮチャネル型ＴＦＴ
のチャネル形成領域のゲイト絶縁膜以外の酸化珪素膜を
レジストをマスクとして用いて、エッチングする。（図
１２（ｃ））
【００６８】続いて、９５０℃でさらに熱酸化をおこな
い、シリコン領域表面に酸化珪素のゲイト絶縁膜１３０
１を形成する。この際、シリコン層が露出した状態で熱
酸化された論理回路におけるＰチャネル型ＴＦＴのチャ
ネル形成領域では、酸化珪素の厚さが４００Åとなるよ
うにする。（図１３（ｄ））
い、シリコン領域表面に酸化珪素のゲイト絶縁膜１３０
１を形成する。この際、シリコン層が露出した状態で熱
酸化された論理回路におけるＰチャネル型ＴＦＴのチャ
ネル形成領域では、酸化珪素の厚さが４００Åとなるよ
うにする。（図１３（ｄ））
【００６９】引き続いて、スパッタリング法によって、
厚さ４０００Åのアルミニウム膜を堆積し、これをエッ
チングして、ゲイト電極を形成する。さらに、レジスト
をマスクとして用い、強酸系の溶液中で陽極酸化するこ
とによりゲイト配線の側面に酸化アルミ膜１３０３を成
長させる。（図１３〔ｅ〕）
厚さ４０００Åのアルミニウム膜を堆積し、これをエッ
チングして、ゲイト電極を形成する。さらに、レジスト
をマスクとして用い、強酸系の溶液中で陽極酸化するこ
とによりゲイト配線の側面に酸化アルミ膜１３０３を成
長させる。（図１３〔ｅ〕）
【００７０】次に、Ｐチャネル型ＴＦＴ全体にレジスト
１３０９を形成して、Ｎチャネル型ＴＦＴに、公知のイ
オンドープ法によってシリコン領域にゲイト電極をマス
クとして不純物（燐）を注入する。ゲイト絶縁膜の厚さ
が異なることを利用して、ドーピングを行い、ゲイト絶
縁膜の厚さの薄い部分と接している所には高濃度不純物
領域１３０５が形成される。一方、ゲイト絶縁膜の厚さ
の厚い部分と接している所には、低濃度不純物領域１３
０６が形成される。（図１３〔ｆ〕） このように、一回のド─ピングによって、高濃度不純物
領域と低濃度不純物領域を形成することができる。ま
た、前記不純物の濃度は、ゲイト絶縁膜の厚さを調節す
ることで変えることができる。
１３０９を形成して、Ｎチャネル型ＴＦＴに、公知のイ
オンドープ法によってシリコン領域にゲイト電極をマス
クとして不純物（燐）を注入する。ゲイト絶縁膜の厚さ
が異なることを利用して、ドーピングを行い、ゲイト絶
縁膜の厚さの薄い部分と接している所には高濃度不純物
領域１３０５が形成される。一方、ゲイト絶縁膜の厚さ
の厚い部分と接している所には、低濃度不純物領域１３
０６が形成される。（図１３〔ｆ〕） このように、一回のド─ピングによって、高濃度不純物
領域と低濃度不純物領域を形成することができる。ま
た、前記不純物の濃度は、ゲイト絶縁膜の厚さを調節す
ることで変えることができる。
【００７１】次に、Ｐチャネル型ＴＦＴ全体に形成され
たレジストを除去し、今度はＮチャネル型ＴＦＴ全体に
レジスト１３０９を形成して、Ｐチャネル型ＴＦＴに、
公知のイオンドープ法によってシリコン領域にゲイト電
極をマスクとして不純物（ホウ素）を注入する。（図１
４〔ｇ〕） かくして、周辺論理回路のＰチャネル型ＴＦＴの高濃度
不純物領域１４０４、と、Ｎチャネル型ＴＦＴの高濃度
不純物領域１３０５と低濃度不純物領域１３０６を形成
する。（図１４〔ｈ〕）
たレジストを除去し、今度はＮチャネル型ＴＦＴ全体に
レジスト１３０９を形成して、Ｐチャネル型ＴＦＴに、
公知のイオンドープ法によってシリコン領域にゲイト電
極をマスクとして不純物（ホウ素）を注入する。（図１
４〔ｇ〕） かくして、周辺論理回路のＰチャネル型ＴＦＴの高濃度
不純物領域１４０４、と、Ｎチャネル型ＴＦＴの高濃度
不純物領域１３０５と低濃度不純物領域１３０６を形成
する。（図１４〔ｈ〕）
【００７２】不純物を活性化させた後、厚さ６０００Å
の酸化珪素の層間絶縁膜１４０１として形成し（図１４
〔ｉ〕）、これにコンタクトホールを形成する。引き続
いて、スパッタリング法によって、厚さ５００Å〜１０
００Å、本実施例では、厚さ１０００Åのチタン膜１５
０２を形成する。次に、厚さ２０００Å〜３０００Å、
本実施例では、厚さ３０００Åのアルミニウム膜１５０
３を形成し、再びチタン膜１５０４を形成した後、エッ
チングによって、論理回路用の電極・配線とマトリクス
回路の電極・配線を形成する。
の酸化珪素の層間絶縁膜１４０１として形成し（図１４
〔ｉ〕）、これにコンタクトホールを形成する。引き続
いて、スパッタリング法によって、厚さ５００Å〜１０
００Å、本実施例では、厚さ１０００Åのチタン膜１５
０２を形成する。次に、厚さ２０００Å〜３０００Å、
本実施例では、厚さ３０００Åのアルミニウム膜１５０
３を形成し、再びチタン膜１５０４を形成した後、エッ
チングによって、論理回路用の電極・配線とマトリクス
回路の電極・配線を形成する。
【００７３】その後、平坦化するために、ポリイミド樹
脂をスピンコーティング法により、厚さ１．５μｍの樹
脂膜１５０５を形成し、熱を加えることで熱硬化させ
る。次に画素部のＴＦＴを光から保護するために厚さ３
０００Å〜３５００Å、本実施例では、厚さ３０００Å
のチタン膜を形成する。そのチタン膜をレジストをマス
クとして用い、遮光膜１５０６を形成する。さらに再び
ポリイミド樹脂をスピンコーティング法により、厚さ
０．５μｍの樹脂膜１５０７を形成し、硬化させる。次
にレジストをマスクとして用い、エッチングして、液晶
材料に電界を印加するためのＩＴＯでなる画素電極１５
０８を形成する。以上の工程によって、論理回路のＰチ
ャネル型ＴＦＴ、Ｎチャネル型ＴＦＴ、マトリクス回路
のＮチャネル型ＴＦＴを有する半導体集積回路が完成す
る。（図１５〔ｊ〕）
脂をスピンコーティング法により、厚さ１．５μｍの樹
脂膜１５０５を形成し、熱を加えることで熱硬化させ
る。次に画素部のＴＦＴを光から保護するために厚さ３
０００Å〜３５００Å、本実施例では、厚さ３０００Å
のチタン膜を形成する。そのチタン膜をレジストをマス
クとして用い、遮光膜１５０６を形成する。さらに再び
ポリイミド樹脂をスピンコーティング法により、厚さ
０．５μｍの樹脂膜１５０７を形成し、硬化させる。次
にレジストをマスクとして用い、エッチングして、液晶
材料に電界を印加するためのＩＴＯでなる画素電極１５
０８を形成する。以上の工程によって、論理回路のＰチ
ャネル型ＴＦＴ、Ｎチャネル型ＴＦＴ、マトリクス回路
のＮチャネル型ＴＦＴを有する半導体集積回路が完成す
る。（図１５〔ｊ〕）
【００７４】
【発明の効果】本発明によって、上記実施例に示した如
く、Ｎチャネル型ＴＦＴにおけるチャネル形成領域と接
する絶縁膜のみを厚くすることで、同一基板上に低電圧
で高速動作が可能なＰチャネル型ＴＦＴと劣化防止を優
先するＮチャネル型ＴＦＴを同一基板上に形成すること
ができた。また、絶縁膜の厚さの違いを利用して、一回
のド─ピングで、高濃度不純物領域と低濃度不純物領域
を形成することができ、工程を簡略化することができ
る。さらに、前記不純物の濃度は、ゲイト絶縁膜の厚さ
を調節することで変えることができる。そして、ゲイト
絶縁膜の厚さを、厚くすることでホットキャリアによる
劣化を防ぎ、付け加えて、低濃度領域と高濃度領域を形
成することで、半導体領域における局所的な高電界の形
成による劣化を防ぐことができる。
く、Ｎチャネル型ＴＦＴにおけるチャネル形成領域と接
する絶縁膜のみを厚くすることで、同一基板上に低電圧
で高速動作が可能なＰチャネル型ＴＦＴと劣化防止を優
先するＮチャネル型ＴＦＴを同一基板上に形成すること
ができた。また、絶縁膜の厚さの違いを利用して、一回
のド─ピングで、高濃度不純物領域と低濃度不純物領域
を形成することができ、工程を簡略化することができ
る。さらに、前記不純物の濃度は、ゲイト絶縁膜の厚さ
を調節することで変えることができる。そして、ゲイト
絶縁膜の厚さを、厚くすることでホットキャリアによる
劣化を防ぎ、付け加えて、低濃度領域と高濃度領域を形
成することで、半導体領域における局所的な高電界の形
成による劣化を防ぐことができる。
【００７５】従来の問題点である劣化の原因は、ゲイト
絶縁膜とゲイト電極とが接している部分に過剰電界がか
かり、ホットキャリア注入現象が起こることである。本
願は、これを解決すべくゲイト絶縁膜の膜厚の決定をす
る。まず、ゲイト電極にかかる電圧をゲイト絶縁膜の膜
厚で割った値をゲイト絶縁膜にかかる電界の強さとす
る。その電界の強さが１．０ＭＶ／ｃｍ〜１．５ＭＶ／
ｃｍとなるよう膜厚を調整することで、劣化防止及び高
耐圧とすることができる。また、上記のように調整した
ゲイト絶縁膜の厚い膜厚の形成領域は、少なくともＩ型
半導体であるチャネル形成領域上に形成すればよい。さ
らに、コンタクト形成領域において、層間絶縁膜とゲイ
ト絶縁膜の厚さを概略均一とする工程を加えることが好
ましい。これらを液晶ディスプレイに応用した場合に
は、全体として信頼性及び消費電力、特性の改善が図ら
れる。
絶縁膜とゲイト電極とが接している部分に過剰電界がか
かり、ホットキャリア注入現象が起こることである。本
願は、これを解決すべくゲイト絶縁膜の膜厚の決定をす
る。まず、ゲイト電極にかかる電圧をゲイト絶縁膜の膜
厚で割った値をゲイト絶縁膜にかかる電界の強さとす
る。その電界の強さが１．０ＭＶ／ｃｍ〜１．５ＭＶ／
ｃｍとなるよう膜厚を調整することで、劣化防止及び高
耐圧とすることができる。また、上記のように調整した
ゲイト絶縁膜の厚い膜厚の形成領域は、少なくともＩ型
半導体であるチャネル形成領域上に形成すればよい。さ
らに、コンタクト形成領域において、層間絶縁膜とゲイ
ト絶縁膜の厚さを概略均一とする工程を加えることが好
ましい。これらを液晶ディスプレイに応用した場合に
は、全体として信頼性及び消費電力、特性の改善が図ら
れる。
【００７６】このように、本発明は、工業的価値が大き
な発明であるが、特に大面積基板上にＴＦＴを形成し、
これをアクティブマトリクスやドライバ─回路、ＣＰ
Ｕ、メモリ─に利用して、オンボ─ドの超薄型パソコ
ン、携帯端末とした場合には、その利用分野は限り無く
拡大し、新たな産業を形成するに十分たる資質を有す
る。
な発明であるが、特に大面積基板上にＴＦＴを形成し、
これをアクティブマトリクスやドライバ─回路、ＣＰ
Ｕ、メモリ─に利用して、オンボ─ドの超薄型パソコ
ン、携帯端末とした場合には、その利用分野は限り無く
拡大し、新たな産業を形成するに十分たる資質を有す
る。
【図１】 従来のＴＦＴ断面図。
【図２】 実施例１の作製工程断面図を示す。
【図３】 実施例１の作製工程断面図を示す。
【図４】 実施例１の作製工程断面図を示す。
【図５】 実施例１の作製工程断面図を示す。
【図６】 実施例２の作製工程断面図を示す。
【図７】 実施例２の作製工程断面図を示す。
【図８】 実施例２の作製工程断面図を示す。
【図９】 実施例２の作製工程断面図を示す。
【図１０】 実施例２の作製工程断面図を示す。
【図１１】 実施例２の作製工程断面図を示す。
【図１２】 実施例３の作製工程断面図を示す。
【図１３】 実施例３の作製工程断面図を示す。
【図１４】 実施例３の作製工程断面図を示す。
【図１５】 実施例３の作製工程断面図を示す。
１００ ガラス基板 １０１ Ｐ型のドレイン領域 １０２、１０６、１１１ チャネル形成領域 １０３ Ｐチャネル型のソ─ス領域 １０４ Ｎチャネル型のドレイン側高濃度不純物領域 １０５ Ｎチャネル型のドレイン側低濃度不純物領域 １０７ Ｎチャネル型のソ─ス側低濃度不純物領域 １０８ Ｎチャネル型のソ─ス側高濃度不純物領域 １０９ ゲイト絶縁膜 １１０ アルミ電極 １１１ 酸化アルミ膜 １１２ 層間絶縁膜 １１３ チタン膜 １１４ アルミニウム膜 １１５ チタン膜 １１６ ポリイミド膜 １１７ 遮光膜 １１８ ポリイミド膜 １１９ 画素電極 ２０１ ガラス基板 ２０２ 論理回路のＰチャネル型ＴＦＴ用の島状シリ
コン領域 ２０３ 論理回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 ２０４ 画素回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 ２０５ ゲイト絶縁膜 ３０１ アルミニウム膜 ３０２ 酸化アルミ ３０４ 陽極酸化アルミ ４０３ Ｐチャネル型のソ─ス領域 ４０７ 層間絶縁膜 ４０９ レジスト ５００ 第１ゲイト絶縁層 ５００ａ 論理回路のＰ型チャネル形成領域近傍のゲイ
ト絶縁層 ５００ｂ 論理回路のＮ型チャネル形成領域近傍のゲイ
ト絶縁層 ５００ｃ 画素回路のＮ型チャネル形成領域近傍のゲイ
ト絶縁層 ５００ｄ コンタクト形成領域近傍のゲイト絶縁層 ５０３ ゲイト電極 ５０４ａ Ｎチャネル型の高濃度不純物領域 ５０４ｂ Ｐチャネル型の高濃度不純物領域 ５０５ Ｎチャネル型の低濃度不純物領域 ５１９ チタン膜 ５２０ アルミニウム膜 ５２１ チタン膜 ５２２ ポリイミド膜 ５２３ 遮光膜 ５２４ ポリイミド膜 ５２５ 画素電極 ６０２ 論理回路のＰチャネル型ＴＦＴ用の島状シリ
コン領域 ６０３ 論理回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 ６０４ 画素回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 ６０６ 第２ゲイト絶縁膜 ６０９ レジスト ７０１ 画素回路のＮチャネル型ＴＦＴ用の島状第２
ゲイト絶縁膜 ７０２ 論理回路のＮチャネル型ＴＦＴ用の島状第２
ゲイト絶縁膜 ７０３ アルミニウム膜 ７０４ 酸化アルミ １１００ ガラス基板 １１０１ 論理回路のＰチャネル型ＴＦＴのドレイン領
域 １１０２ 論理回路のＰチャネル型ＴＦＴのチャネル形
成領域 １１０３ 論理回路のＰチャネル型ＴＦＴのソ─ス領域 １１０４ 論理回路のＮチャネル型のドレイン側高濃度
不純物領域 １１０５ 論理回路のＮチャネル型のドレイン側低濃度
不純物領域 １１０６ 論理回路のチャネル形成領域 １１０７ 論理回路のＮチャネル型のソ─ス側低濃度不
純物領域 １１０８ 論理回路のＮチャネル型のソ─ス側高濃度不
純物領域 １１０９ 画素回路のＮチャネル型のドレイン側高濃度
不純物領域 １１１０ 画素回路のＮチャネル型のドレイン側低濃度
不純物領域 １１１１ 画素回路のチャネル形成領域 １１１２ 画素回路のＮチャネル型のソ─ス側低濃度不
純物領域 １１１３ 画素回路のＮチャネル型のソ─ス側高濃度不
純物領域 １１１４ 第１ゲイト絶縁膜 １１１５ 第２ゲイト絶縁膜 １１１６ アルミ電極 １１１７ 酸化アルミ膜 １１１８ 層間絶縁膜 １１１９ チタン膜 １１２０ アルミニウム膜 １１２１ チタン膜 １１２２ ポリイミド膜 １１２３ 遮光膜 １１２４ ポリイミド膜 １１２５ 画素電極 １２０１ 基板 １２０２ 論理回路のＰチャネル型ＴＦＴ用の島状シリ
コン領域 １２０３ 論理回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 １２０４ 画素回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 １２０５ 酸化珪素膜 １３０１ ゲイト絶縁膜 １３０２ ゲイト電極 １３０３ アルミ酸化膜 １３０４ 高濃度不純物領域 １３０５ 低濃度不純物領域 １３０９ レジスト １４０１ 層間絶縁膜 １４０４ 論理回路のＰチャネル型ＴＦＴの高濃度不純
物領域 １５０２ チタン膜 １５０３ アルミニウム膜 １５０４ チタン膜 １５０５ ポリイミド膜 １５０６ 遮光膜 １５０７ ポリイミド膜 １５０８ 画素電極
コン領域 ２０３ 論理回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 ２０４ 画素回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 ２０５ ゲイト絶縁膜 ３０１ アルミニウム膜 ３０２ 酸化アルミ ３０４ 陽極酸化アルミ ４０３ Ｐチャネル型のソ─ス領域 ４０７ 層間絶縁膜 ４０９ レジスト ５００ 第１ゲイト絶縁層 ５００ａ 論理回路のＰ型チャネル形成領域近傍のゲイ
ト絶縁層 ５００ｂ 論理回路のＮ型チャネル形成領域近傍のゲイ
ト絶縁層 ５００ｃ 画素回路のＮ型チャネル形成領域近傍のゲイ
ト絶縁層 ５００ｄ コンタクト形成領域近傍のゲイト絶縁層 ５０３ ゲイト電極 ５０４ａ Ｎチャネル型の高濃度不純物領域 ５０４ｂ Ｐチャネル型の高濃度不純物領域 ５０５ Ｎチャネル型の低濃度不純物領域 ５１９ チタン膜 ５２０ アルミニウム膜 ５２１ チタン膜 ５２２ ポリイミド膜 ５２３ 遮光膜 ５２４ ポリイミド膜 ５２５ 画素電極 ６０２ 論理回路のＰチャネル型ＴＦＴ用の島状シリ
コン領域 ６０３ 論理回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 ６０４ 画素回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 ６０６ 第２ゲイト絶縁膜 ６０９ レジスト ７０１ 画素回路のＮチャネル型ＴＦＴ用の島状第２
ゲイト絶縁膜 ７０２ 論理回路のＮチャネル型ＴＦＴ用の島状第２
ゲイト絶縁膜 ７０３ アルミニウム膜 ７０４ 酸化アルミ １１００ ガラス基板 １１０１ 論理回路のＰチャネル型ＴＦＴのドレイン領
域 １１０２ 論理回路のＰチャネル型ＴＦＴのチャネル形
成領域 １１０３ 論理回路のＰチャネル型ＴＦＴのソ─ス領域 １１０４ 論理回路のＮチャネル型のドレイン側高濃度
不純物領域 １１０５ 論理回路のＮチャネル型のドレイン側低濃度
不純物領域 １１０６ 論理回路のチャネル形成領域 １１０７ 論理回路のＮチャネル型のソ─ス側低濃度不
純物領域 １１０８ 論理回路のＮチャネル型のソ─ス側高濃度不
純物領域 １１０９ 画素回路のＮチャネル型のドレイン側高濃度
不純物領域 １１１０ 画素回路のＮチャネル型のドレイン側低濃度
不純物領域 １１１１ 画素回路のチャネル形成領域 １１１２ 画素回路のＮチャネル型のソ─ス側低濃度不
純物領域 １１１３ 画素回路のＮチャネル型のソ─ス側高濃度不
純物領域 １１１４ 第１ゲイト絶縁膜 １１１５ 第２ゲイト絶縁膜 １１１６ アルミ電極 １１１７ 酸化アルミ膜 １１１８ 層間絶縁膜 １１１９ チタン膜 １１２０ アルミニウム膜 １１２１ チタン膜 １１２２ ポリイミド膜 １１２３ 遮光膜 １１２４ ポリイミド膜 １１２５ 画素電極 １２０１ 基板 １２０２ 論理回路のＰチャネル型ＴＦＴ用の島状シリ
コン領域 １２０３ 論理回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 １２０４ 画素回路のＮチャネル型ＴＦＴ用の島状シリ
コン領域 １２０５ 酸化珪素膜 １３０１ ゲイト絶縁膜 １３０２ ゲイト電極 １３０３ アルミ酸化膜 １３０４ 高濃度不純物領域 １３０５ 低濃度不純物領域 １３０９ レジスト １４０１ 層間絶縁膜 １４０４ 論理回路のＰチャネル型ＴＦＴの高濃度不純
物領域 １５０２ チタン膜 １５０３ アルミニウム膜 １５０４ チタン膜 １５０５ ポリイミド膜 １５０６ 遮光膜 １５０７ ポリイミド膜 １５０８ 画素電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１７Ｓ
Claims (10)
- 【請求項１】Ｐチャネル型の薄膜トランジスタとＮチャ
ネル型の薄膜トランジスタとを少なくとも有する回路で
あって、 前記薄膜トランジスタは絶縁ゲイト型電界効果トランジ
スタであって、 前記Ｎチャネル型の薄膜トランジスタのゲイト絶縁膜の
厚さは前記Ｐチャネル型の薄膜トランジスタのゲイト絶
縁膜の厚さよりも厚いことを特徴とする半導体集積回
路。 - 【請求項２】請求項１において、 Ｎチャネル型の薄膜トランジスタのゲイト絶縁膜は、 第１の絶縁層を覆って、該第１の絶縁層と同一、もしく
は異なるプロセスで形成された第２の絶縁層との二層構
造をとることを特徴とする半導体集積回路。 - 【請求項３】請求項１において、 Ｎチャネル型薄膜トランジスタのゲイト電極とチャネル
形成領域との間に存在するゲイト絶縁膜の厚さが、Ｐチ
ャネル型薄膜トランジスタのゲイト電極とチャネル形成
領域との間に存在するゲイト絶縁膜の厚さの１２０％以
上であることを特徴とする半導体集積回路。 - 【請求項４】請求項１において、 Ｎチャネル型の薄膜トランジスタとＰチャネル型の薄膜
トランジスタとが相補型に構成されＣＭＯＳ構造を有し
ていることを特徴とする半導体集積回路。 - 【請求項５】請求項１において、 Ｎチャネル型の薄膜トランジスタのゲイト絶縁膜を厚く
することで劣化防止を優先させ、 Ｐチャネル型の薄膜トランジスタのゲイト絶縁膜を薄く
することで高速動作を優先させることを特徴とする半導
体集積回路。 - 【請求項６】第１の薄膜トランジスタに用いる薄膜半導
体領域と第２の薄膜トランジスタに用いる薄膜半導体領
域を絶縁表面を有する基板上に形成する工程と、 前記両薄膜半導体領域を覆って第１の絶縁層を形成する
工程と、 前記第１の絶縁層を覆って第２の絶縁層を形成する工程
と、 前記第２の絶縁層を選択的に除去して、高速動作を優先
する薄膜トランジスタを構成する半導体領域を覆う絶縁
層を第１の絶縁層のみとする工程と、 を有することを特徴とする半導体集積回路の作製方法。 - 【請求項７】第１の薄膜トランジスタに用いる薄膜半導
体領域と第２の薄膜トランジスタに用いる薄膜半導体領
域を絶縁表面を有する基板上に形成する工程と、 前記両薄膜半導体領域を覆って第１の絶縁層を形成する
工程と、 劣化防止を優先する薄膜トランジスタのチャネル形成領
域上の前記第１の絶縁層以外を除去する工程と、 前記第１の絶縁層及び半導体領域を覆って第２の絶縁層
を形成する工程と、 高速動作を優先する論理回路の薄膜トランジスタを構成
するチャネル形成領域を覆う絶縁層を第２の絶縁層のみ
とする工程と、 を有することを特徴とする半導体集積回路の作製方法。 - 【請求項８】絶縁ゲイト型を有するＰチャネル型の薄膜
トランジスタとＮチャネル型の薄膜トランジスタとを有
する構造において、 両薄膜トランジスタのソース及びドレイン領域上には同
じ厚さの第１の絶縁層が形成されており、 前記Ｐチャネル型の薄膜トランジスタは、前記第１の絶
縁層でもってゲイト絶縁膜が構成されており、 前記Ｎチャネル型の薄膜トランジスタのチャネル形成領
域に隣接してソース及びドレイン領域よりも低濃度に導
電型を付与する不純物を含んだ低濃度不純物領域が配置
されており、 前記Ｎチャネル型の薄膜トランジスタにおいて、チャネ
ル形成領域と低濃度不純物領域上には、ソース及びドレ
イン領域よりも厚い第２の絶縁層が形成されており、該
第２の絶縁層を利用してゲイト絶縁膜が構成されている
ことを特徴とする半導体集積回路。 - 【請求項９】Ｐチャネル型薄膜トランジスタとＮチャネ
ル型薄膜トランジスタとを同一絶縁表面上に形成する方
法であって、 前記両薄膜トランジスタの活性層を構成する半導体領域
を形成する工程と、 前記両半導体領域上に第１の絶縁層を形成する工程と、 Ｎチャネル型薄膜トランジスタの低濃度不純物領域とチ
ャネル形成領域上における第１の絶縁層上に第２の絶縁
層を選択的に積層する工程と、 前記第１の絶縁層と第２の絶縁層とが積層された部分を
利用してＮチャネル型の薄膜トランジスタを構成する半
導体領域中に自己整合的に低濃度不純物領域を形成する
工程と、 を有し、 前記低濃度不純物領域は、ソース及びドレイン領域より
も導電型を付与する不純物濃度が低い領域であることを
特徴とする半導体集積回路の作製方法。 - 【請求項１０】Ｐチャネル型薄膜トランジスタとＮチャ
ネル型薄膜トランジスタとを同一絶縁表面上に形成する
方法であって、 前記両薄膜トランジスタの活性層を構成する半導体領域
を形成する工程と、 前記両半導体領域上に絶縁層を形成する工程と、Ｎチャ
ネル型薄膜トランジスタを構成する半導体領域における
低濃度不純物領域となる領域上と、チャネル形成領域と
なる領域上と、に存在する前記絶縁層を厚くする工程
と、 前記絶縁層の厚くした部分を利用してＮチャネル型の薄
膜トランジスタを構成する半導体領域中に自己整合的に
低濃度不純物領域を形成する工程と、を有し、 前記低濃度不純物領域は、ソース及びドレイン領域より
も導電型を付与する不純物濃度が低い領域であることを
特徴とする半導体集積回路の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299755A JPH10125928A (ja) | 1996-10-23 | 1996-10-23 | 半導体集積回路及びその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299755A JPH10125928A (ja) | 1996-10-23 | 1996-10-23 | 半導体集積回路及びその作製方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006136995A Division JP4584187B2 (ja) | 2006-05-16 | 2006-05-16 | 半導体集積回路の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125928A true JPH10125928A (ja) | 1998-05-15 |
Family
ID=17876594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8299755A Withdrawn JPH10125928A (ja) | 1996-10-23 | 1996-10-23 | 半導体集積回路及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125928A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001029898A1 (fr) * | 1999-10-21 | 2001-04-26 | Matsushita Electric Industrial Co., Ltd. | Transistor en couches minces, procede de fabrication associe et afficheur lcd a transistor en couches minces |
| JP2001189461A (ja) * | 1999-10-21 | 2001-07-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ及びそれを用いた液晶表示装置 |
| JP2001255560A (ja) * | 2000-03-13 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2002175028A (ja) * | 2000-07-31 | 2002-06-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2005229124A (ja) * | 2000-07-31 | 2005-08-25 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US7026194B2 (en) | 1999-09-17 | 2006-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming thin film transistors having tapered gate electrode and curved insulating film |
| KR100675263B1 (ko) * | 1999-07-22 | 2007-01-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제작방법 |
| JP2007235161A (ja) * | 2000-05-12 | 2007-09-13 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| EP1049167A3 (en) * | 1999-04-30 | 2007-10-24 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2008028399A (ja) * | 2006-07-21 | 2008-02-07 | Toppoly Optoelectronics Corp | 画素と駆動領域の異なる電気特性を有する薄膜トランジスタデバイスを有するディスプレイ、およびその製造方法 |
| US7511303B2 (en) | 2000-07-31 | 2009-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
| US7968890B2 (en) | 1999-07-22 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| EP2259292A3 (en) * | 1998-11-17 | 2014-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Electronic equipment having display device |
| JP2015005728A (ja) * | 2013-06-21 | 2015-01-08 | 上海和輝光電有限公司Ｅｖｅｒｄｉｓｐｌａｙ Ｏｐｔｒｏｎｉｃｓ （Ｓｈａｎｇｈａｉ） Ｌｉｍｉｔｅｄ | 薄膜トランジスタ |
| US8957424B2 (en) | 1999-11-19 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electroluminescence display device |
| CN104934373A (zh) * | 2015-06-30 | 2015-09-23 | 厦门天马微电子有限公司 | 一种阵列基板及其制作方法 |
-
1996
- 1996-10-23 JP JP8299755A patent/JPH10125928A/ja not_active Withdrawn
Cited By (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9627460B2 (en) | 1998-11-17 | 2017-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US8957422B2 (en) | 1998-11-17 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| EP2259292A3 (en) * | 1998-11-17 | 2014-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Electronic equipment having display device |
| US7858987B2 (en) | 1999-04-30 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4637948B2 (ja) * | 1999-04-30 | 2011-02-23 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| US7573069B2 (en) | 1999-04-30 | 2009-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2009152615A (ja) * | 1999-04-30 | 2009-07-09 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| EP1049167A3 (en) * | 1999-04-30 | 2007-10-24 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US20140117364A1 (en) * | 1999-07-22 | 2014-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device and Manufacturing Method Thereof |
| US8624248B2 (en) | 1999-07-22 | 2014-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100675263B1 (ko) * | 1999-07-22 | 2007-01-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제작방법 |
| JP2013179314A (ja) * | 1999-07-22 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2011176332A (ja) * | 1999-07-22 | 2011-09-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7968890B2 (en) | 1999-07-22 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2015179873A (ja) * | 1999-07-22 | 2015-10-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016213481A (ja) * | 1999-07-22 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9576981B2 (en) | 1999-07-22 | 2017-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a gate insulting film with thick portions aligned with a tapered gate electrode |
| JP2011035418A (ja) * | 1999-07-22 | 2011-02-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7294887B2 (en) | 1999-09-17 | 2007-11-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising thin film transistor |
| US7615825B2 (en) | 1999-09-17 | 2009-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having tapered gate insulating film |
| US7026194B2 (en) | 1999-09-17 | 2006-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming thin film transistors having tapered gate electrode and curved insulating film |
| WO2001029898A1 (fr) * | 1999-10-21 | 2001-04-26 | Matsushita Electric Industrial Co., Ltd. | Transistor en couches minces, procede de fabrication associe et afficheur lcd a transistor en couches minces |
| CN1319177C (zh) * | 1999-10-21 | 2007-05-30 | 松下电器产业株式会社 | 薄膜晶体管、其制造方法以及使用它的液晶装置和衬底 |
| JP2001189461A (ja) * | 1999-10-21 | 2001-07-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ及びそれを用いた液晶表示装置 |
| US6974972B1 (en) | 1999-10-21 | 2005-12-13 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor, and liquid crystal display device using the same |
| US9673223B2 (en) | 1999-11-19 | 2017-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Electroluminescence display device |
| US8957424B2 (en) | 1999-11-19 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electroluminescence display device |
| JP2001255560A (ja) * | 2000-03-13 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US8934066B2 (en) | 2000-03-13 | 2015-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having stick drivers and a method of manufacturing the same |
| US7995183B2 (en) | 2000-03-13 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| JP4700160B2 (ja) * | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2007235161A (ja) * | 2000-05-12 | 2007-09-13 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8134157B2 (en) | 2000-07-31 | 2012-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
| US8659025B2 (en) | 2000-07-31 | 2014-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
| US8278160B2 (en) | 2000-07-31 | 2012-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2005229124A (ja) * | 2000-07-31 | 2005-08-25 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002175028A (ja) * | 2000-07-31 | 2002-06-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US7800115B2 (en) | 2000-07-31 | 2010-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
| US7511303B2 (en) | 2000-07-31 | 2009-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
| KR101491567B1 (ko) * | 2006-07-21 | 2015-02-10 | 티피오 디스플레이스 코포레이션 | 픽셀 및 구동영역에서 상이한 전기적 특성들을 갖는 박막트랜지스터 장치를 가지는 디스플레이 및 이를 제조하는방법 |
| JP2008028399A (ja) * | 2006-07-21 | 2008-02-07 | Toppoly Optoelectronics Corp | 画素と駆動領域の異なる電気特性を有する薄膜トランジスタデバイスを有するディスプレイ、およびその製造方法 |
| JP2015005728A (ja) * | 2013-06-21 | 2015-01-08 | 上海和輝光電有限公司Ｅｖｅｒｄｉｓｐｌａｙ Ｏｐｔｒｏｎｉｃｓ （Ｓｈａｎｇｈａｉ） Ｌｉｍｉｔｅｄ | 薄膜トランジスタ |
| US9401376B2 (en) | 2013-06-21 | 2016-07-26 | Everdisplay Optronics (Shanghai) Limited | Thin film transistor and active matrix organic light emitting diode assembly and method for manufacturing the same |
| CN104934373A (zh) * | 2015-06-30 | 2015-09-23 | 厦门天马微电子有限公司 | 一种阵列基板及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3312083B2 (ja) | 表示装置 | |
| US5917221A (en) | Semiconductor device and method for forming the same | |
| US6388291B1 (en) | Semiconductor integrated circuit and method for forming the same | |
| US6534789B2 (en) | Thin film transistor matrix having TFT with LDD regions | |
| US6172671B1 (en) | Active matrix type display device and fabrication method of the same | |
| US6329672B1 (en) | Thin film transistor having a second gate metal layer preventing formation of hillocks | |
| JPH10125928A (ja) | 半導体集積回路及びその作製方法 | |
| US7109554B2 (en) | Thin film semiconductor device and method for manufacturing same | |
| JP3741741B2 (ja) | 相補型集積回路の作製方法 | |
| US7317209B2 (en) | Thin film transistor device and method of manufacturing the same, thin film transistor substrate and display having the same | |
| KR20070002771A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| JP3266861B2 (ja) | アクティブマトリクス装置 | |
| JP2007157986A (ja) | トランジスタを備えた装置 | |
| US20020115272A1 (en) | Manufacturing method for improving reliability of polysilicon thin film transistors | |
| JPH06169086A (ja) | 多結晶シリコン薄膜トランジスタ | |
| JP3318439B2 (ja) | 半導体集積回路およびその作製方法、並びに半導体装置およびその作製方法 | |
| JP4584187B2 (ja) | 半導体集積回路の作製方法 | |
| JP3195584B2 (ja) | アクティブマトリクス回路 | |
| JPH08125193A (ja) | 半導体集積回路とその作製方法 | |
| JP2001036097A (ja) | 半導体装置 | |
| JP3946690B2 (ja) | インバータ回路の作製方法 | |
| JPS6380570A (ja) | 薄膜トランジスタの製造方法 | |
| JP3530749B2 (ja) | アクティブマトリクス装置 | |
| JP2004064056A (ja) | 半導体集積回路の作製方法 | |
| JP3530750B2 (ja) | アクティブマトリクス装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040618 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050701 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050712 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050909 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060404 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060428 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060627 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060915 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20081117 |