JP2001255560A - 半導体装置及びその作製方法 - Google Patents

半導体装置及びその作製方法

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Abstract

(57)【要約】 【課題】 画素ＴＦＴを作製する工程数を削減して製造
コストの低減および歩留まりの向上を実現すし、各回路
が要求する特性を満たすＴＦＴで形成した駆動回路をガ
ラス基板などの大面積基板に一括に形成して駆動回路を
実装した表示装置を提供し、信頼性と生産性を向上させ
る技術を提供することを課題とする。 【解決手段】 画素領域に形成する画素ＴＦＴをチャネ
ルエッチ型の逆スタガ型ＴＦＴで第１の基板上に形成
し、ソース領域及びドレイン領域のパターニングと画素
電極のパターニングを同じフォトマスクで行う。結晶質
半導体層を有するＴＦＴを用いて形成される駆動回路と
該駆動回路に従属する入出力端子を一つのユニットとし
たものを、第３の基板上に複数個形成し、その後第３の
基板を個々のユニット毎に分割して得られるスティック
ドライバを、第１の基板に実装することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。特に、表示部を形
成する画素領域における各画素の構成と、該画素に信号
伝達する駆動回路の構成に関する。例えば、液晶表示パ
ネルに代表される電気光学装置およびその様な電気光学
装置を部品として搭載した電子機器に関する。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器をその
範疇に含むものとする。
【０００３】
【従来の技術】画像表示装置として液晶表示装置が知ら
れている。パッシブ型の液晶表示装置に比べ高精細な画
像が得られることからアクティブマトリクス型の液晶表
示装置が多く用いられるようになっている。アクティブ
マトリクス型の液晶表示装置においては、マトリクス状
に配置された画素に電圧を印加することにより液晶の配
向を制御して、画面上に画像情報を表示する仕組みにな
っている。
【０００４】このようなアクティブマトリクス型液晶表
示装置は、ノート型パーソナルコンピュータ（ノートパ
ソコン）やモバイルコンピュータ、携帯電話などの携帯
型情報端末をはじめ、液晶テレビなどの様々な電子機器
に利用され広く普及している。このような表示装置はＣ
ＲＴと比較して軽量薄型化が可能であり、用途によって
は画面の大面積化や画素数の高密度化が要求されてい
る。
【０００５】非晶質シリコンに代表される非晶質半導体
膜でＴＦＴのチャネル形成領域などを形成する技術は生
産性に優れている。非晶質半導体膜は、バリウムホウケ
イ酸ガラスやアルミノホウケイ酸ガラスなどの比較的安
価で大面積の基板に形成できる特徴を有している。しか
しながら、非晶質シリコン膜でチャネル形成領域を形成
したＴＦＴの電界効果移動度は、大きくとも１cm2/Vsec
程度しか得ることができない。そのため、画素領域に設
けるスイッチング用のＴＦＴ（画素ＴＦＴ）としては利
用できるが、駆動回路を形成して所望の動作をさせるこ
とはできなかった。従って、画素に印加する電圧を信号
に応じて制御する駆動回路は、単結晶シリコン基板で作
製したＩＣチップ（ドライバＩＣ）を用い、画素領域の
周辺にＴＡＢ（Tape Automated bonding）方式やＣＯＧ
（Chip on Glass）方式で実装されている。
【０００６】ＴＡＢ方式は可撓性の絶縁基板上に銅箔な
どで配線を形成し、その上にＩＣチップを直接装着した
ものであり、可撓性基板の一方の端が表示装置の入力端
子に接続して実装する方法である。一方、ＣＯＧ方式は
ＩＣチップを表示装置の基板上に形成した配線のパター
ンに合わせて直接貼り合わせて接続する方式である。
【０００７】また、駆動回路を実装するその他の方法と
して、特開平７−０１４８８０号公報や特開平１１−１
６０７３４号公報にはガラスや石英などの基板上に非単
結晶半導体材料で作製したＴＦＴで駆動回路を形成し、
短冊状に分割して（以下、このように短冊状に切り出さ
れた駆動回路を有する基板をスティックドライバとい
う）、表示装置の基板上に実装する技術が開示されてい
る。
【０００８】いずれにしても、画素領域が形成された基
板に駆動回路を実装する領域は可能な限り小さい方が好
ましく、駆動回路の実装方法には配線のレイアウトなど
を含め様々な工夫が凝らされている。
【０００９】
【発明が解決しようとする課題】テレビやパーソナルコ
ンピュータのモニタとして、これまではＣＲＴが最も使
用されてきた。しかし、省スペースや低消費電力化の観
点から、それが液晶表示装置に置き換えられていくにつ
れ、液晶表示装置に対しては画面の大面積化や高精細化
が推進される一方で製造コストの削減が求められてき
た。
【００１０】アクティブマトリクス型の表示装置は、画
素ＴＦＴの作製に写真蝕刻（フォトリソグラフィー）技
術を用い、少なくとも５枚のフォトマスクを使用してい
る。フォトマスクはフォトリソグラフィーの技術におい
て、エッチング工程のマスクとするフォトレジストパタ
ーンを基板上に形成するために用いている。このフォト
マスクを１枚使用することによって、レジスト塗布、プ
レベーク、露光、現像、ポストベークなどの工程と、そ
の前後の工程において、被膜の成膜およびエッチングな
どの工程、さらにレジスト剥離、洗浄や乾燥工程などが
付加され、製造に係わる作業は煩雑なものとなり問題と
なっていた。
【００１１】生産性を向上させ歩留まりを向上させるた
めには、工程数を削減することが有効な手段として考え
られる。しかし、フォトマスクの数を減らさない限り
は、製造コストの削減にも限界があった。
【００１２】また、基板が絶縁体であるために製造工程
中における摩擦などによって静電気が発生していた。こ
の静電気が発生すると基板上に設けられた配線の交差部
でショートしたり、静電気によってＴＦＴが劣化または
破壊されて電気光学装置に表示欠陥や画質の劣化が生じ
ていた。特に、製造工程で行われる液晶配向処理のラビ
ング時に静電気が発生し問題となっていた。
【００１３】その他に、画素数が増加すると実装するＩ
Ｃチップの数も必然的に多くなる。ＲＧＢフルカラー表
示のＸＧＡパネルでは、画素領域のソース線側の端子数
だけで約３０００個となり、それがＵＸＧＡでは４８０
０個必要となる。ＩＣチップのサイズは製造プロセスに
おけるウエハーサイズで限定され、実用的なサイズとし
て長辺が２０mm程度のものが限度となる。このＩＣチッ
プは出力端子のピッチを５０μmとしても、１個のＩＣ
チップで４００個の接続端子しか賄うことができない。
上述のＸＧＡパネルではソース線側だけでＩＣチップが
８個程度、ＵＸＧＡパネルでは１２個が必要となる。
【００１４】長尺のＩＣチップを作製する方法も考えら
れるが、短冊状のＩＣチップは円形のシリコンウエハー
から取り出すことのできる数が必然的に減ってしまい実
用に即さない。さらに、シリコンウエハー自体が脆い性
質なので、あまり長尺のものを作製すると破損してしま
う確率が増大する。また、ＩＣチップの実装には位置合
わせの精度や、端子部のコンタクト抵抗を低くする必要
がある。１枚のパネルに貼り付けるＩＣチップの数が増
えると、不良の発生率が増え、その工程における歩留ま
りを低下させる懸念がある。その他にも、ＩＣチップの
基体となっているシリコンと画素領域が形成されている
ガラス基板との温度係数か異なるため、貼り合わせた後
にたわみなどが発生し、コンタクト抵抗の増大といった
直接的な不良の他に、発生する応力によって素子の信頼
性が低下する要因になる。
【００１５】一方、スティックドライバは画素領域と同
等の長さの駆動回路を形成することも可能であり、一つ
のスティックドライバで駆動回路を形成して実装するこ
ともできる。しかしながら、回路部の面積が増えると、
一つの点欠陥で不良となってしまうスティックドライバ
の数が増加するので、１枚の基板から取り出すことので
きる数が減少し、工程歩留まりが低下を招いてしまう。
【００１６】生産性の観点からは、大面積のガラス基板
や石英基板上に結晶質半導体膜から作製するＴＦＴで多
数のスティックドライバを形成する方法は優れていると
考えられる。しかし、走査線側とソース線側では回路の
駆動周波数が異なり、また、印加する駆動電圧の値も異
なっている。具体的には、走査線側のスティックドライ
バのＴＦＴには３０Ｖ程度の耐圧が要求されるものの、
駆動周波数は１００kHz以下であり高速性は要求されな
い。ソース線側のスティックドライバのＴＦＴの耐圧は
１２Ｖ程度あれば十分であるが、駆動周波数は３Ｖにて
６５MHz程度であり高速動作が要求される。このよう
に、要求される仕様の違いによりスティックドライバお
よび該ドライバ内のＴＦＴの構造を適切に作り分ける必
要がある。
【００１７】このような背景を基にして、本発明は液晶
表示装置の画素ＴＦＴを作製する工程数を削減して製造
コストの低減および歩留まりの向上を実現することを第
１の課題とする。また、各回路が要求する特性を満たす
ＴＦＴで形成した駆動回路をガラス基板などの大面積基
板に一括に形成する方法と、そのような駆動回路を実装
した表示装置を提供し、信頼性と生産性を向上させる技
術を提供することを第２の課題とする。
【００１８】
【課題を解決するための手段】上記課題を解決するため
の第１の手段は、画素領域に形成する画素ＴＦＴをチャ
ネルエッチ型の逆スタガ型ＴＦＴで形成し、ソース領域
及びドレイン領域のパターニングと画素電極のパターニ
ングを同じフォトマスクで行うことを特徴とする。
【００１９】本発明の画素ＴＦＴの作製方法を図１を参
照して簡略に説明する。まず、第１のマスク（フォトマ
スク１枚目）でゲート配線１０２と容量配線１０３のパ
ターンを形成する。次いで、絶縁膜（ゲート絶縁膜）、
第１の半導体膜、一導電型の第２の半導体膜、第１の導
電膜を順次積層形成する。
【００２０】第２のマスク（フォトマスク２枚目）で第
１の導電膜、一導電型の第２の半導体膜、第１の半導体
膜を所定の形状にエッチングして、画素ＴＦＴのチャネ
ル形成領域やソースまたはドレイン領域を確定すると共
に、ソース配線やドレイン電極のパターンを形成する。
その後、画素電極を形成するための第２の導電膜を形成
する。
【００２１】第３のマスク（フォトマスク３枚目）で第
２の導電膜をエッチングして画素電極１１９を形成す
る。さらに、画素ＴＦＴのチャネル形成領域上に残存す
る第１の導電膜と一導電型の第２の半導体膜をエッチン
グして除去する。このエッチング処理では、エッチング
の選択比が大きくとれないので第１の半導体膜も一部が
エッチングされる。
【００２２】このような工程により、画素ＴＦＴの作製
に必要なフォトマスクの数を３枚とすることができる。
画素ＴＦＴ上に保護絶縁膜を形成する場合には、画素電
極に開口を設ける必要から、もう１枚フォトマスクが必
要となる。ソース配線は画素電極と同じ材料である第２
の導電膜で覆い、基板全体を外部の静電気等から保護す
る構造とすることもできる。また、この第２の導電膜を
用いて画素ＴＦＴ部以外の領域に保護回路を形成する構
造としてもよい。このような構成とすることで、製造工
程において製造装置と絶縁体基板との摩擦による静電気
の発生を防止することができる。特に、製造工程で行わ
れる液晶配向処理のラビング時に発生する静電気からＴ
ＦＴ等を保護することができる。
【００２３】反射型の液晶表示装置では、明るい表示を
得るために画素電極の表面を凹凸化して、最適な反射特
性を有する画素電極を形成する方法がある。本発明はこ
のような反射型の液晶表示装置にも適用し得るものであ
り、そのためにフォトマスクを増やすことを必要としな
い。画素電極の表面を凹凸化する方法として、ゲート配
線を形成するときに、画素電極の下方の領域に島状に分
離されたパターンを形成しておく手法を用いる。そのパ
ターン上にはゲート絶縁膜と画素電極の層が形成される
のみであるので、パターンに対応した凹凸形状を画素電
極の表面に形成することができる。
【００２４】上記課題を解決するための第２の手段は、
画素領域が形成された第１の基板と、対向電極が形成さ
れた第２の基板とを有する表示装置において、結晶質半
導体層を有するＴＦＴを用いて形成される駆動回路と該
駆動回路に従属する入出力端子を一つのユニットとした
ものを、第３の基板上に複数個形成し、その後第３の基
板を個々のユニット毎に分割して得られるスティックド
ライバを、第１の基板に実装することを特徴とする。
【００２５】スティックドライバの各回路の構成は、走
査線側とソース線側で異なるものとし、要求される回路
特性に応じてＴＦＴのゲート絶縁膜の厚さやチャネル長
などを異ならせたものとする。例えば、シフトレジスタ
回路、レベルシフタ回路、バッファ回路から構成する走
査線のスティックドライバでは、３０Ｖの耐圧が要求さ
れるバッファ回路のＴＦＴはシフトレジスタ回路のＴＦ
Ｔよりもゲート絶縁膜を厚く形成する。また、シフトレ
ジスタ回路、ラッチ回路、レベルシフタ回路、Ｄ／Ａ変
換回路から構成されるソース線側のスティックドライバ
は、高周波数で駆動するためにシフトレジスタ回路やラ
ッチ回路のゲート絶縁膜の厚さを薄くし、チャネル長も
他のＴＦＴよりも短く形成する。
【００２６】また、高い周波数の入力デジタル信号を必
要とするソース線側には信号分割回路を設け、スティッ
クドライバに入力するデータ信号の周波数を落とす手段
を設ける。これにより、スティックドライバのＴＦＴの
負担を軽減し、駆動回路の信頼性を向上させる。信号分
割回路は、ｎ個の入力部とｍ×ｎ個の出力部とを備え、
ｎ個の入力部のそれぞれより入力信号の供給を受け、入
力デジタル信号のパルスの長さを時間伸長した修正デジ
タル信号を、ｍ×ｎ個ある出力部より送り出すことによ
り、入力デジタル信号の周波数を落としている。修正デ
ジタル信号は、入力デジタル信号のパルスの長さを何倍
に時間伸長したものであっても良い。
【００２７】本発明の基本的な概念を図３２に示す。表
示領域３２０２が形成された第１の基板３２０１と、第
３の基板３２０６上に複数の駆動回路を形成し、第３の
基板３２０６を各駆動回路毎に、短冊状または矩形状に
分断することによって取り出されるスティックドライバ
を第１の基板に貼り合わせる。駆動回路の構成は走査線
側とソース線側で異なるが、いずれにしてもそれぞれの
側で複数個のスティックドライバを実装する。図３２で
は、走査線駆動回路が形成されたスティックドライバ３
２０３、３２０４及びソース線駆動回路が形成されたス
ティックドライバ３２０７、３２０８が実装される形態
を示している。
【００２８】スティックドライバは大面積の第３の基板
上に複数個作り込むことが生産性を向上させる観点から
適している。例えば、３００×４００mmや５５０×６５
０mmの大面積の基板上に駆動回路部と入出力端子を一つ
のユニットとする回路パターンを複数個形成し、最後に
分割して取り出すと良い。スティックドライバの短辺の
長さは１〜６mm、長辺の長さは１５〜８０mmとする。こ
のようなサイズで分割するには、ダイヤモンド片などを
利用してガラス基板の表面に罫書き線を形成し、外力を
作用させて罫書き線に沿って分断する方法で行うことが
できる。この加工を行う機械はガラススクライバーとも
呼ばれるが、分断加工するのに必要な刃の加工幅は１０
０μmを下らず、１００〜５００μmは余裕を見込む必要
があった。また、基板上に形成したマーカーとの位置合
わせ精度も±１００μmの誤差がある。従って、ガラス
スクライバーで短辺が２mmのスティックドライバを切り
出すには切りしろを１〜５mm見込む必要があり、そのた
めに１枚の基板からの取り数が制限されてしまう。一
方、シリコンウェハーを個々のダイに切断するブレート
ダイシング法を用いたダイシング装置は、ブレード
（刃）の幅が０．０２〜０．０５mmであり、位置合わせ
精度を考慮しても１００μm以下の精度で基板を分割す
ることができる。
【００２９】従って、１枚の基板からスティックドライ
バを効率的に取出す方法は、加工精度の低いガラススク
ライバーで分断する加工領域と、加工精度の高いダイシ
ング装置で分断する加工領域とを分けて配置する。具体
的には、一辺が１００〜２００mmの領域から成る群を作
り、その群の中に短辺の長さ１〜６mmのスティックドラ
イバを複数個配置する。そして、群と群との分割はガラ
ススクライバーで行い、分割された群からスティックド
ライバを取り出すにはダイシング装置で行う。
【００３０】また、ソース線側のスティックドライバ
は、チャネル長を０．３〜１μmとし、さらに上記のよ
うな限られた面積内に必要な回路を形成するために、走
査線側のスティックドライバよりもデザインルールを縮
小して形成する。その好ましい方法として、ステッパ方
式を用いた露光技術を採用する。
【００３１】
【発明の実施の形態】[実施形態１]本願発明の液晶表示
装置における画素領域の画素の構成について説明する。
図１はその平面図の一例であり、ここでは簡略化のた
め、マトリクス状に配置された複数の画素の１つの画素
構成を示している。また、図２及び図３は作製工程を示
す図である。
【００３２】図１に示すように、画素領域は互いに平行
に配置された複数のゲート配線と、各ゲート配線と交差
するソース配線を複数有している。ゲート配線とソース
配線とで囲まれた領域には画素電極１１９が設けられて
いる。また、この画素電極１１９と重ならないように、
画素電極と同じ材料からなる配線１２０がソース配線１
１７と重なっている。ゲート配線１０２とソース配線１
１７の交差部近傍にはスイッチング素子としてのＴＦＴ
が設けられている。このＴＦＴは非晶質構造を有する半
導体膜（以下、第１の半導体膜と呼ぶ）で形成されたチ
ャネル形成領域を有する逆スタガ型（若しくはボトムゲ
ート型ともいう）のＴＦＴである。
【００３３】さらに、画素電極１１９の下方で隣り合う
２本のゲート配線の間には、ゲート配線１０２と平行に
容量配線１０３が配置されている。この容量配線１０３
は全画素に設けられており、画素電極１１９との間に存
在する絶縁膜１０４ｂを誘電体として保持容量を形成し
ている。
【００３４】本発明の逆スタガ型ＴＦＴは、絶縁性基板
上に順次、ゲート電極（ゲート配線１０２と同じ層で一
体形成され、ゲート配線に接続する電極）と、ゲート絶
縁膜と、第１の半導体膜膜と、一導電型（通常はｎ型を
用いる）の不純物元素を含む第２の半導体膜からなるソ
ース領域及びドレイン領域と、ソース電極（ソース配線
１１７と一体形成された）及び電極１１８（以下、ドレ
イン電極とも呼ぶ）とが積層形成されている。
【００３５】ソース配線（ソース電極含む）及びドレイ
ン電極１１８の下方には、絶縁性基板上に順次、ゲート
絶縁膜と、第１の半導体膜と、ｎ型を付与する不純物元
素を含む第２の半導体膜とが積層形成されている。
【００３６】第１の半導体膜のうち、ソース領域と接す
る領域とドレイン領域との間の領域は、他の領域と比べ
膜厚が薄くなっている。膜厚が薄くなったのは、ｎ型を
付与する不純物元素を含む第２の半導体膜をエッチング
により分離してソース領域とドレイン領域とを形成する
際、第１の半導体膜の一部が除去されたためである。ま
た、このエッチングによって画素電極の端面、ドレイン
電極の端面、及びドレイン領域の端面が一致している。
このような逆スタガ型のＴＦＴはチャネルエッチ型と呼
ばれている。また、本発明における逆スタガ型ＴＦＴの
特徴は、ソース電極を覆う配線１２０の端面、ソース領
域の端面、及びソース配線の端面が一致している。
【００３７】[実施形態２]図６は本発明の表示装置の構
成を示す図である。基板６５１上には画素領域６５２が
形成されている。その画素領域６５２が形成された領域
上には対向電極が形成された第２の基板６６０が液晶層
（図示せず）を介して貼り合わされている。第１の基板
と第２の基板との間隔、即ち液晶層の厚さはスペーサに
よって決定付けられるが、ネマチック液晶の場合には３
〜８μm、スメチック液晶の場合には１〜４μmとする。
第１及び第２の基板にはアルミノホウケイ酸ガラスやバ
リウムホウケイ酸ガラスなどの無アルカリガラスを用い
ることが好ましく、その厚さは０．３〜１．１mm（代表
的には０．７mm）が用いられるので、相対的に液晶層の
厚さは外観上無視できるものである。
【００３８】画素領域６５２は走査線（ゲート配線に対
応する）群６５８とソース線群６５９が交差してマトリ
クスを形成し、各交差部に対応してＴＦＴが配置されて
いる。ここで配置されるＴＦＴは実施形態１で説明した
逆スタガ型のＴＦＴを用いる。非晶質シリコン層はプラ
ズマＣＶＤ法で３００℃以下の温度で形成することが可
能であり、例えば、外寸５５０×６５０mmの無アルカリ
ガラス基板であっても、ＴＦＴを形成するのに必要な膜
厚を数十秒で形成することができる。このような製造技
術の特徴は、大画面の表示装置を作製する上で非常に有
用に活用することができる。
【００３９】画素領域６５２の外側の領域には、駆動回
路が形成されたスティックドライバ６５３、６５４が実
装されている。６５３はソース線側の駆動回路であり、
６５４は走査線側の駆動回路であるが、いずれも複数個
に分割して実装する。ＲＧＢフルカラーに対応した画素
領域を形成するためには、ＸＧＡクラスでソース線の本
数が３０７２本であり走査線側が７６８本必要となる。
また、ＵＸＧＡではそれぞれ４８００本と１２００本が
必要となる。このような数で形成されたソース線及び走
査線は画素領域６５２の端部で数ブロック毎に区分して
引出線６５７を形成し、スティックドライバ６５３、６
５４の出力端子のピッチに合わせて集められている。
【００４０】一方、基板６５１の端部には外部入力端子
６５５が形成され、この部分で外部回路と接続するＦＰ
Ｃ（フレキシブルプリント配線板：Flexible Printed C
ircuit）を貼り合わせる。そして、外部入力端子６５５
とスティックドライバとの間は基板６５１上に形成した
接続配線６５６によって結ばれ、最終的にはスティック
ドライバの入力端子のピッチに合わせて集められる。
【００４１】スティックドライバの回路構成は、走査線
側とソース線側とで異なっている。図７はその一例を示
し、図６と同様に画素領域６７０の外側に走査線側のス
ティックドライバ６７１と、ソース線側のスティックド
ライバ６７２が設けられる様子を示している。スティッ
クドライバは画素密度にもよるが、走査線側で１〜２
個、データ線側で２〜１０個程度が実装される。走査線
側のスティックドライバ６７１の構成は、シフトレジス
タ回路６７３、レベルシフタ回路６７４、バッファ回路
６７５から成っている。この内、バッファ回路６７５は
３０Ｖ程度の耐圧が要求されるものの、動作周波数は１
００kHz程度であるので、特にこの回路を形成するＴＦ
Ｔはゲート絶縁膜の厚さは１５０〜２５０nm、チャネル
長は１〜２μmで形成する。一方、ソース線側のスティ
ックドライバは、シフトレジスタ回路６７６、ラッチ回
路６７７、レベルシフタ回路６７８、Ｄ／Ａ変換回路６
７９から構成される。シフトレジスタ回路６７６やラッ
チ回路６７７は駆動電圧３Ｖで周波数５０MHz以上（例
えば６５MHz）で駆動するために、特にこの回路を形成
するＴＦＴはゲート絶縁膜の厚さは２０〜７０nm、チャ
ネル長は０．３〜１μmで形成する。
【００４２】このような駆動回路が形成されたスティッ
クドライバは図８（Ａ）に示すように、第３の基板８１
１上に形成され、ＴＦＴで形成された回路部８１２、入
力端子８１３、出力端子８１４が設けられている。駆動
回路部８１２のＴＦＴのチャネル形成領域やソース及び
ドレイン領域は結晶質半導体膜で形成する。結晶質半導
体膜には非晶質半導体膜をレーザー結晶化法や熱結晶化
法で結晶化させた膜を適用することが可能であり、その
他のもＳＯＩ技術を用いて形成された単結晶半導体層で
形成することも可能である。
【００４３】図８（Ｂ）はスティックドライバの上面図
であり、図８（Ａ）の断面図はＡ−Ａ'線に対応してい
る。画素領域のソース線または走査線に接続する出力端
子のピッチは４０〜１００μmで複数個形成する。ま
た、同様に入力端子８１３も必要な数に応じて形成す
る。これらの入力端子８１３及び出力端子８１４は一辺
の長さを３０〜１００μmとした正方形または長方形状
に形成する。図６で示したように、スティックドライバ
は画素領域の一辺の長さに合わせて形成するものではな
く、長辺が１５〜８０mm、短辺が１〜６mmの矩形状また
は短冊状に形成する。画素領域のサイズ、即ち画面サイ
ズが大型化すると、その一例として、２０型では画面の
一方の辺の長さは４４３mmとなる。勿論、この長さに対
応してスティックドライバを形成することは可能である
が、基板の強度を確保するには実用的な形状とはなり得
ない。むしろ、１５〜８０mmの長さとして複数個にステ
ィックドライバを分割する方が取り扱いが容易となり、
製造上の歩留まりも向上する。
【００４４】スティックドライバのＩＣチップに対する
外形寸法の優位性はこの長辺の長にあり、ＩＣチップを
１５〜８０mmという長さで形成することは生産性の観点
から適していない。不可能ではないにしろ、円形のシリ
コンウエハーから取出すＩＣチップの取り数を減少させ
るので現実的な選択とはなり得ない。一方、スティック
ドライバの駆動回路はガラス基板上に形成するものであ
り、母体として用いる基板の形状に限定されないので生
産性を損なうことがない。このように、長辺が１５〜８
０mmで形成されたスティックドライバを用いることによ
り、画素領域に対応して実装するのに必要な数がＩＣチ
ップを用いる場合よりも少なくて済むので、製造上の歩
留まりを向上させることができる。
【００４５】第３の基板を用いて作製されたスティック
ドライバを第１の基板上に実装する方法はＣＯＧ方式と
同様なものであり、異方性導電材を用いた接続方法やワ
イヤボンディング方式などを採用することができる。図
９にその一例を示す。図９（Ａ）は第１の基板２０１に
スティックドライバ２０８が異方性導電材を用いて実装
する例を示している。第１の基板２１０上には画素領域
２０２、引出線２０６、接続配線及び入出力端子２０７
が設けられている。第２の基板はシール材２０４で第１
の基板２０１と接着されており、その間に液晶層２０５
が設けられている。また、接続配線及び入出力端子２０
７の一方の端にはＦＰＣ２１２が異方性導電材で接着さ
れている。異方性導電材は樹脂２１５と表面にＡｕなど
がメッキされた数十〜数百μm径の導電性粒子２１４か
ら成り、導電性粒子２１４により接続配線及び入出力端
子２０７とＦＰＣ２１２に形成された配線２１３とが電
気的に接続されている。スティックドライバ２０８も同
様に異方性導電材で第１の基板に接着され、樹脂２１１
中に混入された導電性粒子２１０により、スティックド
ライバ２０８に設けられた入出力端子２０９と引出線２
０６または接続配線及び入出力端子２０７と電気的に接
続されている。
【００４６】図１０（Ａ）はこの方式によるスティック
ドライバ２２４の実装方法を詳細に説明する部分断面図
である。スティックドライバ２２４には入出力端子２２
５が設けられ、その周辺部には保護絶縁膜２２６が形成
されていることが望ましい。第１の基板２２０には第１
の導電層２２１と第２の導電層２２３、及び絶縁層２２
２が図で示すように形成され、ここでは第１の導電層２
２１と第２の導電層２２３とで引出線または接続配線を
形成している。第１の基板に形成されるこれらの導電層
及び絶縁層は画素領域の画素ＴＦＴと同じ工程で形成さ
れるものである。例えば、画素ＴＦＴが逆スタガ型で形
成される場合、第１の導電層２２１はゲート電極と同じ
層に形成され、Ｔａ、Ｃｒ、Ｔｉ、Ａｌなどの材料で形
成される。通常ゲート電極上にはゲート絶縁膜が形成さ
れ、絶縁層２２２はこれと同じ層で形成されるものであ
る。第１の導電層２２１上に重ねて設ける第２の導電層
２２３は画素電極と同じ透明導電膜で形成されるもので
あり、導電性粒子２２７との接触を良好なものとするた
めに設られている。樹脂２２８中に混入させる導電性粒
子２２７の大きさと密度を適したものとすることによ
り、このような形態でスティックドライバと第１の基板
とは電気的接続構造を形成することができる。
【００４７】図１０（Ｂ）は樹脂の収縮力を用いたＣＯ
Ｇ方式の例であり、スティックドライバ側にＴａやＴｉ
などでバリア層２２９を形成し、その上に無電解メッキ
法などによりＡｕを約２０μm形成しバンプ２３０とす
る。そして、スティックドライバと第１の基板との間に
光硬化性絶縁樹脂２３１を介在させ、光硬化して固まる
樹脂の収縮力を利用して電極間を圧接して電気的な接続
を形成する。
【００４８】また、図９（Ｂ）で示すように第１の基板
にスティックドライバを接着材２１６で固定して、Ａｕ
ワイヤ２１７によりスティックドライバの入出力端子と
引出線または接続配線とを接続しても良い。そして樹脂
２１８で封止する。
【００４９】スティックドライバの実装方法は図９及び
図１０を基にした方法に限定されるものではなく、ここ
で説明した以外にも公知のＣＯＧ方法やワイヤボンディ
ング方法、或いはＴＡＢ方法を用いることが可能であ
る。
【００５０】スティックドライバの厚さは、対向電極が
形成された第２の基板と同じ厚さとすることにより、こ
の両者の間の高さはほぼ同じものとなり、表示装置全体
としての薄型化に寄与することができる。また、それぞ
れの基板を同じ材質のもので作製することにより、この
液晶表示装置に温度変化が生じても熱応力が発生するこ
となく、ＴＦＴで作製された回路の特性を損なうことは
ない。その他にも、本実施形態で示すようにＩＣチップ
よりも長尺のスティックドライバで駆動回路を実装する
ことにより、一つの画素領域に対して必要な数を減らす
ことができる。
【００５１】
【実施例】[実施例１]本実施例は液晶表示装置の作製方
法を示し、基板上に画素部のＴＦＴを逆スタガ型で形成
し、該ＴＦＴに接続する保持容量を作製する方法につい
て図１〜図５を用い工程に従って詳細に説明する。ま
た、同図には該基板の端部に設けられ、他の基板に設け
た回路の配線と電気的に接続するための端子部の作製工
程を同時に示す。
【００５２】図２（Ａ）において、基板１００にはコー
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板を用いる。その他に、石英
基板、プラスチック基板などの基板を使用することがで
きる。
【００５３】この基板１００上に導電層を全面に形成し
た後、第１のフォトマスクを用いるフォトリソ工程を行
い、エッチング処理をしてゲート電極１０２'及びゲー
ト配線（図示せず）、容量配線１０３、端子１０１を形
成する。このとき少なくともゲート電極１０２'の端部
にテーパー部が形成されるようにエッチングする。ま
た、この段階での上面図を図４に示す。
【００５４】ゲート電極１０２及びゲート配線と容量配
線１０３、端子部の端子１０１は、アルミニウム（Ａ
ｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成するこ
とが望ましいが、Ａｌ単体では耐熱性が劣り、また腐蝕
しやすい等の問題点があるので耐熱性導電性材料と組み
合わせて形成する。また、低抵抗導電性材料としてＡｇ
ＰｄＣｕ合金を用いてもよい。耐熱性導電性材料として
は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ
（ネオジム）から選ばれた元素、または前記元素を成分
とする合金か、前記元素を組み合わせた合金膜、または
前記元素を成分とする窒化物で形成する。例えば、Ｔｉ
とＣｕの積層、ＴａＮとＣｕとの積層が挙げられる。ま
た、Ｔｉ、Ｓｉ、Ｃｒ、Ｎｄ等の耐熱性導電性材料と組
み合わせて形成した場合、平坦性が向上するため好まし
い。その他に、耐熱性導電性材料の単層やＭｏとＷ、或
いはＭｏとＴａの合金を用いても良い。
【００５５】液晶表示装置を作製するには、ゲート電極
およびゲート配線は耐熱性導電性材料と低抵抗導電性材
料とを組み合わせて形成することが望ましい。画面サイ
ズが４型程度までなら耐熱性導電性材料の窒化物から成
る導電層（Ａ）と耐熱性導電性材料から成る導電層
（Ｂ）とを積層したニ層構造とする。導電層（Ｂ）はＡ
ｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｗ、Ｎｄ、Ｃｒから選ばれた元
素、または前記元素を成分とする合金か、前記元素を組
み合わせた合金膜で形成すれば良く、導電層（Ａ）は窒
化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）
膜、窒化チタン（ＴｉＮ）膜などで形成する。例えば、
導電層（Ａ）としてＣｒ、導電層（Ｂ）としてＮｄを含
有するＡｌとを積層したニ層構造とすることが好まし
い。導電層（Ａ）は１０〜１００ｎｍ（好ましくは２０
〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４００ｎｍ
（好ましくは２５０〜３５０ｎｍ）とする。
【００５６】一方、４型クラス以上の大画面に適用する
には耐熱性導電性材料から成る導電層（Ａ）と低抵抗導
電性材料から成る導電層（Ｂ）と耐熱性導電性材料から
成る導電層（Ｃ）とを積層した三層構造とすることが好
ましい。低抵抗導電性材料から成る導電層（Ｂ）は、ア
ルミニウム（Ａｌ）を成分とする材料で形成し、純Ａｌ
の他に、０．０１〜５atomic％のスカンジウム（Ｓ
ｃ）、Ｔｉ、Ｎｄ、シリコン（Ｓｉ）等を含有するＡｌ
を使用する。導電層（Ｃ）は導電層（Ｂ）のＡｌにヒロ
ックが発生するのを防ぐ効果がある。導電層（Ａ）は１
０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし、導
電層（Ｂ）は２００〜４００ｎｍ（好ましくは２５０〜
３５０ｎｍ）とし、導電層（Ｃ）は１０〜１００ｎｍ
（好ましくは２０〜５０ｎｍ）とする。本実施例では、
Ｔｉをターゲットとしたスパッタ法により導電層（Ａ）
をＴｉ膜で５０nmの厚さに形成し、Ａｌをターゲットと
したスパッタ法により導電層（Ｂ）をＡｌ膜で２００nm
の厚さに形成し、Ｔｉをターゲットとしたスパッタ法に
より導電層（Ｃ）をＴｉ膜で５０nmの厚さに形成する。
【００５７】次いで、絶縁膜１０４ａを全面に成膜す
る。絶縁膜１０４ａはスパッタ法を用い、膜厚を５０〜
２００ｎｍとする。例えば、絶縁膜１０４ａとして窒化
シリコン膜を用い、１５０ｎｍの厚さで形成する。勿
論、ゲート絶縁膜はこのような窒化シリコン膜に限定さ
れるものでなく、酸化シリコン膜、酸化窒化シリコン
膜、酸化タンタル膜などの他の絶縁膜を用い、これらの
材料から成る単層または積層構造として形成しても良
い。例えば、下層を窒化シリコン膜とし、上層を酸化シ
リコン膜とする積層構造としても良い。
【００５８】絶縁膜１０４ａ上に５０〜２００ｎｍ（好
ましくは１００〜１５０ｎｍ）の厚さで第１の半導体膜
１０５を、プラズマＣＶＤ法やスパッタ法などの公知の
方法で全面に形成する。例えば、シリコンのターゲット
を用いたスパッタ法で非晶質シリコン（ａ−Ｓｉ）膜を
１５０ｎｍの厚さに形成する。その他、この第１の半導
体膜には、微結晶半導体膜、非晶質シリコンゲルマニウ
ム膜（ＳｉXＧｅ(1-X)、（０＜Ｘ＜１））、非晶質シリ
コンカーバイト（ＳｉXＣY）などの非晶質構造を有する
化合物半導体膜を適用することも可能である。
【００５９】次に、一導電型（ｎ型またはｐ型の不純物
元素を含有する）の第２の半導体膜を２０〜８０ｎｍの
厚さで形成する。一導電型の第２の半導体膜は、プラズ
マＣＶＤ法やスパッタ法などの公知の方法で全面に形成
する。本実施例では、リン（Ｐ）が添加されたシリコン
ターゲットを用いて一導電型の第２の半導体膜１０６を
形成する。或いは、シリコンターゲットを用い、リンを
含む雰囲気中でスパッタリングを行い成膜してもよい。
その他にも、第２の半導体膜を水素化微結晶シリコン膜
（μｃ−Ｓｉ：Ｈ）で形成しても良い。
【００６０】金属材料からなる第１の導電膜１０７はス
パッタ法や真空蒸着法で形成する。第１の導電膜１０７
の材料としては、第２の半導体膜１０６とオーミックコ
ンタクトのとれる金属材料であれば特に限定されず、Ａ
ｌ、Ｃｒ、Ｔａ、Ｔｉから選ばれた元素、または前記元
素を成分とする合金か、前記元素を組み合わせた合金膜
等が挙げられる。本実施例ではスパッタ法を用い、第１
の導電膜１０７として、５０〜１５０nmの厚さのＴｉ膜
と、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３０
０〜４００nmの厚さで形成し、さらにその上にＴｉ膜を
１００〜１５０nmの厚さで形成する３層構造で形成する
（図２（Ａ））。
【００６１】絶縁膜１０４ａ、第１の半導体膜１０５、
一導電型の第２の半導体膜１０６、及び第１の導電膜１
０７はいずれも公知の方法で作製するものであり、プラ
ズマＣＶＤ法やスパッタ法で作製することができる。本
実施例では、これらの膜（１０４ａ、１０５、１０６、
１０７）をスパッタ法で、ターゲット及びスパッタガス
を適宣切り替えることにより連続的に形成した。この
時、スパッタ装置において、同一の反応室または複数の
反応室を用い、これらの膜を大気に晒すことなく連続し
て積層させることが好ましい。このように、大気に曝さ
ないことで不純物の混入を防止することができる。
【００６２】そして、第２のフォトマスクを用い、フォ
トリソグラフィー工程を行い、レジストマスク１０８を
形成し、エッチングにより不要な部分を除去して配線
（後の工程によりソース配線及びドレイン電極）１１１
を形成する。この際のエッチング方法としてウエットエ
ッチングまたはドライエッチングを用いる。この時、第
１の導電膜１０７、一導電型の第２の半導体膜１０６、
及び第１の半導体膜１０５が順次、レジストマスク１０
８のパターンに従ってエッチングとなする。この工程で
は配線の形成のみならず、ＴＦＴを形成する半導体層の
パターンまでも同時に形成する。ＴＦＴの形成部におい
ては、第１の導電膜からなる配線１１１、ｎ型を付与す
る不純物元素を含む第２の半導体膜１１０、及び第１の
半導体膜１０９がそれぞれ形成される。本実施例では、
ＳｉＣｌ4とＣｌ2とＢＣｌ3の混合ガスを反応ガスとし
たドライエッチングにより、Ｔｉ膜とＡｌ膜とＴｉ膜を
順次積層した第１の導電膜１０７をエッチングし、反応
ガスをＣＦ4とＯ2の混合ガスに代えて第１の半導体膜１
０５及びｎ型を付与する不純物元素を含む第２の半導体
膜１０６を選択的に除去する（図２（Ｂ））。また、容
量部においては容量配線１０３と絶縁膜１０４ａを残
し、同様に端子部においても、端子１０１と絶縁膜１０
４ａが残る。この状態の上面図を図５に示す。但し、簡
略化のため図５では全面に成膜された第２の導電膜１１
２は図示していない。
【００６３】次に、レジストマスク１０８を除去した
後、スクリーン印刷で画素領域の全面を覆うマスクを形
成し、端子部のパッド部分を覆っている絶縁膜１０４ａ
を選択的に除去する。この処理は高い位置合わせ精度を
要求しないので、スクリーン印刷やシャドーマスクを用
いて行うことができる。こうして絶縁膜１０４ｂを形成
する（図２（Ｃ））。
【００６４】そして、全面に透明導電膜からなる第２の
導電膜１１２を成膜する（図２（Ｄ））。この第２の導
電膜１１２の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸
化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2、ＩＴ
Ｏと略記する）などをスパッタ法や真空蒸着法などを用
いて形成する。このような材料のエッチング処理は塩酸
系の溶液により行う。しかし、特にＩＴＯのエッチング
は残渣が発生しやすいので、エッチング加工性を改善す
るために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―Ｚｎ
Ｏ）を用いても良い。酸化インジウム酸化亜鉛合金は表
面平滑性に優れ、ＩＴＯと比較して熱安定性にも優れて
いるので、第２の導電膜１１２と接触する配線１１１を
Ａｌ膜で形成しても腐蝕反応をすることを防止できる。
同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さら
に可視光の透過率や導電率を高めるためにガリウム（Ｇ
ａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いる
ことができる。
【００６５】次に、第３のフォトマスクを用い、フォト
リソグラフィー工程によりレジストマスク１１３ａ〜１
１３ｃを形成する。そして、エッチングにより不要な部
分を除去して第１の半導体膜１１４、ソース領域１１５
及びドレイン領域１１６、ソース電極１１７及びドレイ
ン電極１１８、画素電極１１９を形成する（図３
（Ａ））。このフォトリソグラフィー工程は、第２の導
電膜１１２をパターニングすると同時に配線１１１と、
一導電型の第２の半導体膜１１０と第１の半導体膜１０
９の一部をエッチングにより除去して開孔を形成する。
本実施例では、まず、ＩＴＯからなる第２の導電膜１１
２を硝酸と塩酸の混合溶液または塩化系第２鉄系の溶液
を用いたウエットエッチングにより選択的に除去し、ウ
エットエッチングにより配線１１１を選択的に除去した
後、ドライエッチングによりｎ型を付与する不純物元素
を含む第２の半導体膜１１０と第１の半導体膜１０９の
一部をエッチングした。なお、本実施例では、ウエット
エッチングとドライエッチングとを用いたが、実施者が
反応ガスを適宜選択してドライエッチングのみで行って
もよいし、実施者が反応溶液を適宜選択してウエットエ
ッチングのみで行ってもよい。
【００６６】また、開孔の底部は第１の半導体膜に達し
ており、凹部を有する第１の半導体膜１１４が形成され
る。この開孔によって配線１１１はソース配線１１７と
ドレイン電極１１８に分離され、一導電型の第２の半導
体膜１１０はソース領域１１５とドレイン領域１１６に
分離される。また、ソース配線と接する第２の導電膜１
２０は、ソース配線を覆い、後の製造工程、特にラビン
グ処理で生じる静電気を防止する役目を果たす。本実施
例では、ソース配線上に第２の導電膜１２０を形成した
例を示したが、第２の導電膜１２０を除去してもよい。
また、このフォトリソグラフィー工程において、容量部
における絶縁膜１０４ｂを誘電体として、容量配線１０
３と画素電極１１９とで保持容量が形成される。その他
に、このフォトリソグラフィー工程において、レジスト
マスク１１３ｃで覆い端子部に形成された透明導電膜か
らなる第２の導電膜を残す。
【００６７】次に、レジストマスク１１３ａ〜１１３ｃ
を除去した。この状態の断面図を図３（Ｂ）に示す。
尚、図１は１つの画素の上面図であり、Ａ−Ａ'線 及び
Ｂ−Ｂ'線に沿った断面図がそれぞれ図３（Ｂ）に相当
する。
【００６８】また、図１１（Ａ）は、この状態のゲート
配線端子部５０１、及びソース配線端子部５０２の上面
図をそれぞれ図示している。なお、図１〜図３と対応す
る箇所には同じ符号を用いている。また、図１１（Ｂ）
は図１１（Ａ）中のＥ−Ｅ'線 及びＦ−Ｆ'線に沿った
断面図に相当する。図１１（Ａ）において、透明導電膜
からなる５０３は入力端子として機能する接続用の電極
である。また、図１１（Ｂ）において、５０４は絶縁膜
（１０４ｂから延在する）、５０５は第１の非晶質半導
体膜（１１４から延在する）、５０６はｎ型を付与する
不純物元素を含む第２の非晶質半導体膜（１１５から延
在する）である。
【００６９】こうして３枚のフォトマスクを使用して、
３回のフォトリソグラフィー工程により、逆スタガ型の
ｎチャネル型ＴＦＴ２０１を有する画素ＴＦＴ、保持容
量２０２を完成させることができる。これらを個々の画
素に対応してマトリクス状に配置して画素部を構成する
ことによりアクティブマトリクス型の電気光学装置を作
製するための一方の基板とすることができる。本明細書
では便宜上このような基板をアクティブマトリクス基板
と呼ぶ。
【００７０】次に、アクティブマトリクス基板の画素部
のみに配向膜１２１を選択的に形成する。配向膜１２１
を選択的に形成する方法としては、スクリーン印刷法を
用いてもよいし、配向膜を塗布後、シャドーマスクを用
いてレジストマスクを形成して除去する方法を用いても
よい。通常、液晶表示素子の配向膜にはポリイミド樹脂
が多く用いられている。そして、配向膜１２１にラビン
グ処理を施して液晶分子がある一定のプレチルト角を持
って配向するようにする。
【００７１】次いで、アクティブマトリクス基板と、対
向電極１２２と配向膜１２３とが設けられた対向基板１
２４とをスペーサで基板間隔を保持しながらシール剤に
より貼り合わせた後、アクティブマトリクス基板と対向
基板の間に液晶材料１２５を注入する。液晶材料１２５
は公知のものを適用すれば良く代表的にはＴＮ液晶を用
いる。液晶材料を注入した後、注入口は樹脂材料で封止
する（図３（Ｃ））。
【００７２】端子部には、実施形態２で示すように駆動
回路が形成されたスティックドライバを取り付ける。ス
ティックドライバは走査線側とソース線側で異なる駆動
回路が用いられる。こうして、画素領域を３枚のフォト
マスクで作製したアクティブマトリクス型液晶表示装置
を完成させることができる。
【００７３】[実施例２]本実施例では、実施例１で作製
した画素ＴＦＴ上に保護膜を形成した例を図１２に示
す。なお、本実施例は、実施例１の図３（Ｂ）の状態ま
で同一であるので異なる点について以下に説明する。ま
た、図３（Ｂ）に対応する箇所は同一の符号を用いてい
る。
【００７４】まず、実施例１に従って図３（Ｂ）の状態
を得た後、薄い無機絶縁膜を全面に形成する。この薄い
無機絶縁膜としては、酸化シリコン膜、窒化シリコン
膜、酸化窒化シリコン膜、酸化タンタル膜などの無機絶
縁膜を用い、これらの材料から成る単層または積層構造
として形成しても良い。
【００７５】次いで、第４のフォトマスクを用い、フォ
トリソグラフィー工程を行い、レジストマスクを形成
し、エッチングにより不要な部分を除去して、画素ＴＦ
Ｔ部においては絶縁膜４０２、端子部においては無機絶
縁膜４０１をそれぞれ形成する。この無機絶縁膜４０
１、４０２は、パッシベーション膜として機能する。ま
た、端子部においては、第４のフォトリソグラフィー工
程により薄い無機絶縁膜４０１を除去して、端子部の端
子１０１上に形成された透明導電膜からなる第２の導電
膜を露呈させる。
【００７６】こうして本実施例では、４枚のフォトマス
クを使用して、４回のフォトリソグラフィー工程によ
り、無機絶縁膜で保護された逆スタガ型のｎチャネル型
ＴＦＴ、保持容量を完成させることができる。そして、
これらを個々の画素に対応してマトリクス状に配置し、
画素部を構成することによりアクティブマトリクス型の
電気光学装置を作製するための一方の基板とすることが
できる。なお、本実施例は、実施例１の構成と組み合わ
せることが可能である。
【００７７】[実施例３]実施例１では、絶縁膜、第１の
非晶質半導体膜、一導電型の第２の非晶質半導体膜及び
第１の導電膜をスパッタ法で形成する例を中心として示
しが、本実施例ではプラズマＣＶＤ法を用いる例を示
す。具体的には、絶縁膜、第１の非晶質半導体膜、及び
一導電型の第２の半導体膜をプラズマＣＶＤ法で形成す
る。
【００７８】本実施例においては絶縁膜として酸化窒化
シリコン膜を用い、プラズマＣＶＤ法により１５０nmの
厚さで形成する。この時、プラズマＣＶＤ装置におい
て、電源周波数を１３〜７０ＭＨｚ、好ましくは２７〜
６０ＭＨｚで行う。特に、電源周波数２７〜６０ＭＨｚ
を使うことにより緻密な絶縁膜を形成することができ、
ゲート絶縁膜としての耐圧を高めることができる。ま
た、ＳｉＨ4とＮＨ3にＮ2Ｏを添加させて作製された酸
化窒化シリコン膜は、膜の内部応力が緩和されるので、
この用途に対して好ましい材料となる。勿論、ゲート絶
縁膜はこのような酸化窒化シリコン膜に限定されるもの
でなく、酸化シリコン膜、窒化シリコン膜、酸化タンタ
ル膜などの他の絶縁膜を用い、これらの材料から成る単
層または積層構造として形成しても良い。も良い。その
一例を示せば、下層を窒化シリコン膜とし、上層を酸化
シリコン膜とする積層構造はゲート絶縁膜として好まし
い形態である。
【００７９】酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl
Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧
力４０Pa、基板温度２５０〜３５０℃とし、高周波（１
３．５６MHz）電力密度０．５〜０．８W/cm2で放電させ
て形成することができる。このようにして作製された酸
化シリコン膜は、その後３００〜４００℃の熱アニール
によりゲート絶縁膜として良好な特性を得ることができ
る。
【００８０】第１の半導体膜として、代表的には、プラ
ズマＣＶＤ法で水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）
膜を１００ｎｍの厚さに形成する。この時、プラズマＣ
ＶＤ装置において、電源周波数１３〜７０ＭＨｚ、好ま
しくは２７〜６０ＭＨｚで行えばよい。電源周波数２７
〜６０ＭＨｚを使うことにより成膜速度を向上すること
が可能となり、成膜された膜は、欠陥密度の少ないａ−
Ｓｉ膜となるため好ましい。その他、この第１の非晶質
半導体膜には、非晶質シリコンゲルマニウム膜などの非
晶質構造を有する化合物半導体膜を適用することも可能
である。非晶質半導体膜のプラズマＣＶＤ法による成膜
において、１００〜１００ｋＨｚのパルス変調放電を行
えば、プラズマＣＶＤ法の気相反応によるパーティクル
の発生を防ぐことができ、成膜においてピンホールの発
生を防ぐことができるため好ましい。
【００８１】また、本実施例では、一導電型の不純物元
素を含有する半導体膜として、一導電型の第２の非晶質
半導体膜を２０〜８０ｎｍの厚さで形成する。例えば、
ｎ型の不純物元素を含有するａ−Ｓｉ：Ｈ膜を形成すれ
ば良く、そのためにシラン（ＳｉＨ4）に対して０．１
〜５％の濃度でフォスフィン（ＰＨ3）を添加する。或
いは、ｎ型を付与する不純物元素を含む第２の非晶質半
導体膜１０６に代えて水素化微結晶シリコン膜（μｃ−
Ｓｉ：Ｈ）を用いても良い。
【００８２】これらの膜は、反応ガスを適宣切り替える
ことにより、連続的に形成することができる。また、プ
ラズマＣＶＤ装置において、同一の反応室または複数の
反応室を用い、これらの膜を大気に晒すことなく連続し
て積層させることもできる。このように、大気に曝さな
いで連続成膜することで特に、第１の半導体膜への不純
物の混入を防止することができる。
【００８３】[実施例４]図２において示すように、絶縁
膜、第１の非晶質半導体膜、一導電型の第２の非晶質半
導体膜、第１の導電膜を順次、連続的に積層する工程で
は、スパッタ装置やプラズマＣＶＤ装置の一つの形態と
して、複数の反応室を備えたマルチチャンバー型の装置
が適用できる。
【００８４】図１３はマルチチャンバー型の装置（連続
成膜システム）の上面からみた概要を示す。装置の構成
は、ロード・アンロード室１０、１５、皮膜を形成する
チャンバー１１〜１４が備えられ、各チャンバーは共通
室２０に連結されている。ロード・アンロード室、共通
室及び各チャンバーには、真空排気ポンプ、ガス導入系
が配置されている。
【００８５】ロード・アンロード室１０、１５は、処理
基板３０をチャンバーに搬入するためのロードロック室
である。第１のチャンバー１１は絶縁膜１０４を成膜す
るための反応室である。第２のチャンバー１２は第１の
非晶質半導体膜１０５を成膜するための反応室である。
第３のチャンバー１３は一導電型の非晶質半導体膜１０
６を成膜するための反応室である。第４のチャンバー１
４は第１の導電膜１０７を成膜するための反応室であ
る。
【００８６】このようなマルチチャンバー型の装置の動
作の一例を示す。最初、全てのチャンバーは、一度高真
空状態に真空引きされた後、窒素またはアルゴンなどの
ガスを流し、チャンバー内を０．０１〜５Pa程度の圧力
に保持することにより、排気口からの逆拡散やチャンバ
ー内壁からの脱ガスによる汚染を防いでいる。
【００８７】処理基板は多数枚が収納されたカセット２
８ごとロード・アンロード室１０にセットされる。処理
基板はゲート弁２２を開けてカセットから取り出し、ロ
ボットアーム２１によって共通室２０に移される。この
際、共通室において位置合わせが行われる。なお、この
基板３０は実施例１に従って得られた配線１０１、１０
２、１０３が形成されたものを用いた。
【００８８】ここでゲート弁２２を閉鎖し、次いでゲー
ト弁２３を開ける。そして第１のチャンバー１１へ処理
基板３０を移送する。第１のチャンバー内では１５０℃
から３００℃の温度で成膜処理を行い、絶縁膜１０４を
得る。なお、絶縁膜としては、窒化珪素膜、酸化珪素
膜、窒化酸化珪素膜、またはこれらの積層膜等を使用す
ることができる。本実施例では単層の窒化珪素膜を採用
しているが、二層または三層以上の積層構造としてもよ
い。なお、ここではプラズマＣＶＤ法が可能なチャンバ
ーを用いたが、ターゲットを用いたスパッタ法が可能な
チャンバーを用いても良い。
【００８９】絶縁膜の成膜終了後、処理基板はロボット
アームによって共通室に引き出され、第２のチャンバー
１２に移送される。第２のチャンバー内では第１のチャ
ンバーと同様に１５０℃〜３００℃の温度で成膜処理を
行い、プラズマＣＶＤ法で第１の半導体膜１０５を得
る。なお、第１の非晶質半導体膜としては、微結晶半導
体膜、非晶質ゲルマニウム膜、非晶質シリコン・ゲルマ
ニウム膜、またはこれらの積層膜等を使用することがで
きる。また、第１の半導体膜の形成温度を３５０℃〜５
００℃として水素濃度を低減するための熱処理を省略し
てもよい。なお、ここではプラズマＣＶＤ法が可能なチ
ャンバーを用いたが、ターゲットを用いたスパッタ法が
可能なチャンバーを用いても良い。
【００９０】第１の半導体膜の成膜終了後、処理基板は
共通室に引き出され、第３のチャンバー１３に移送され
る。第３のチャンバー内では第２のチャンバーと同様に
１５０℃〜３００℃の温度で成膜処理を行い、プラズマ
ＣＶＤ法でｎ型を付与する不純物元素（ＰまたはＡｓ）
を含む一導電型の第２の半導体膜１０６を得る。なお、
ここではプラズマＣＶＤ法が可能なチャンバーを用いた
が、ターゲットを用いたスパッタ法が可能なチャンバー
を用いても良い。
【００９１】一導電型の第２の半導体膜の成膜終了後、
処理基板は共通室に引き出され、第４のチャンバー１４
に移送される。第４のチャンバー内では金属ターゲット
を用いたスパッタ法で第１の導電膜１０７を得る。
【００９２】このようにして四層が連続的に成膜された
被処理基板はロボットアームによってロードロック室１
５に移送されカセット２９に収納される。
【００９３】[実施例５]実施例４では、複数のチャンバ
ーを用いて連続的に積層する例を示したが、本実施例で
は図１４に示す装置を用いて一つのチャンバー内で高真
空を保ったまま連続的に積層する方法を採用することも
できる。
【００９４】本実施例では図１４に示した装置システム
を用いた。図１４において、４０は処理基板、５０は共
通室、４４、４６はロードロック室、４５はチャンバ
ー、４２、４３はカセットである。本実施例では基板搬
送時に生じる汚染を防ぐために同一チャンバーで積層形
成した。
【００９５】図１４で示す装置を実施例１に適用する場
合には、チャンバー４５に複数のターゲットを用意し、
順次、反応ガスを入れ替えて絶縁膜１０４、第１の半導
体膜１０５、一導電型の第２の半導体膜１０６、第１の
導電膜１０７を積層形成すればよい。
【００９６】また、実施例４に適用する場合には、順
次、反応ガスを入れ替えて絶縁膜１０４、第１の非晶質
半導体膜１０５、一導電型の第２の半導体膜１０６を積
層形成すればよい。
【００９７】[実施例６]実施例４で示すように、プラズ
マＣＶＤ法を用いるＴＦＴの作製工程では、一導電型の
第２の半導体膜を微結晶半導体膜で形成することができ
る。成膜時の基板加熱温度を８０〜３００℃、好ましく
は１４０〜２００℃とし、水素で希釈したシランガス
（ＳｉＨ4：Ｈ2＝１：１０〜１００）とフォスフィン
（ＰＨ3）との混合ガスを反応ガスとし、ガス圧を０．
１〜１０Ｔｏｒｒ、放電電力を１０〜３００mW/cm2とす
ることで微結晶シリコン膜を得ることができる。また、
この微結晶珪素膜成膜後にリン（Ｐ）をプラズマドーピ
ングして形成してもよい。一導電型の第２の半導体膜を
微結晶半導体膜で形成することで、ソース及びドレイン
領域の低抵抗化が図られ、ＴＦＴの特性を向上させるこ
とができる。
【００９８】[実施例７]実施例１〜３では透過型の液晶
表示装置に対応するアクティブマトリクス基板の作製方
法を示したが、本実施例では図１５、１６を用いて、反
射型の液晶表示装置に適用する例について示す。図１５
は断面図、図１６は上面図を示し、図１６中の鎖線Ｇ―
Ｇ’で切断した面での断面構造とＨ−Ｈ’で切断した面
に対応する断面構造を図１５に示している。
【００９９】まず、絶縁表面を有する基板を用意する。
本実施例は、基板としてガラス基板、石英基板、プラス
チック基板のような透光性を有する基板の他に、反射型
であるため、半導体基板、ステンレス基板、セラミック
基板などに絶縁膜を形成したものでもよい。
【０１００】次いで、基板上に金属材料からなる導電膜
を形成した後、第１のフォトマスクを用いレジストパタ
ーンを形成した後、エッチング処理でゲート配線７５０
及びを凸部７５１形成する。この凸部は、ゲート配線と
ソース配線とで囲まれた領域、即ち画素電極が形成され
て表示領域となる領域に配置する。なお、凸部７５１の
形状は特に限定されず、径方向の断面が多角形であって
もよいし、左右対称でない形状であってもよい。例え
ば、凸部７５１の形状は円柱状や角柱状であってもよい
し、円錐状や角錐状であってもよい。また、凸部７５１
を規則的に配置しても不規則に配置してもよい。本実施
例ではゲート配線がテーパー形状であることが望ましい
ため、凸部７５１もテーパー形状を有する角錐形状とな
る。テーパー部の角度は５〜４５度、好ましくは５〜２
５度とする。
【０１０１】次いで、絶縁膜（ゲート絶縁膜）７５２、
第１の半導体膜、一導電型の第２の半導体膜及び第１の
導電膜を順次積層形成する。尚、第１の半導体膜は非晶
質半導体、微結晶半導体のいずれを適用しても良い。一
導電型の第２の半導体膜も実施例６で示すように微結晶
半導体を用いてもよい。さらに、これらの膜はスパッタ
法やプラズマＣＶＤ法を用いて複数のチャンバー内また
は同一チャンバー内で連続的に大気に曝すことなく形成
することができる。大気に曝さないようにすることで不
純物の混入を防止できる。上記絶縁膜７５２は、凸部７
５１が形成された基板上に形成され、表面に凸凹を有し
ている。
【０１０２】次いで、第２のフォトマスクを用いレジス
トパターンを形成した後、エッチング処理で上記第１の
導電膜、第２の半導体膜、第１の半導体膜をエッチング
する。こうしてソース配線６０８及び電極（ドレイン電
極）６０９を形成し、第１の半導体膜６０５を形成す
る。このエッチング処理により、ソース配線、ドレイン
電極、ＴＦＴを形成する半導体層が所定のパターンに形
成される。
【０１０３】その後、全面に第２の導電膜を成膜する。
なお、第２の導電膜としては、反射性を有する導電膜を
用いる。このような導電膜としてＡｌやＡｇなどを適用
することが望ましいが、耐熱性が劣るため下層に対する
バリアメタル層としてＴｉ、Ｔａなどの層を形成してお
いても良い。
【０１０４】次いで、第３のフォトマスクを用い、レジ
ストパターンを形成した後、エッチング処理をして、第
２の導電膜からなる画素電極６０４を形成する。こうし
て、凸部６０１上に形成された絶縁膜の表面は凸凹を有
し、この凸凹を表面に有する絶縁膜６０２上に画素電極
６０４が形成されるので、画素電極６０４の表面に凹凸
を持たせて光散乱性を図ることができる。
【０１０５】また、本実施例の構成とすることで、画素
ＴＦＴ部の作製する際、フォトリソグラフィー技術で使
用するフォトマスクの数を３枚とすることができる。従
来では、凸凹部を形成する工程を増やす必要があった
が、本実施例はゲート配線と同時に凸部を作製するた
め、全く工程を増やすことなく画素電極に凸凹部を形成
することができる。
【０１０６】[実施例８]本実施形態では主に走査線側の
スティックドライバに適したＴＦＴの作製方法について
説明する。走査線側のスティックドライバには、シフト
レジスタ回路やバッファ回路などを形成する。ここで
は、シフトレジスタ回路は３〜５Ｖ駆動とし、バッファ
回路は３３Ｖ駆動を前提とする。バッファ回路を構成す
るＴＦＴは高耐圧が要求されるため、他の回路のＴＦＴ
よりもゲート絶縁膜の膜厚を厚くする必要がある。その
作製方法を図１７と図１８を用いて説明する。
【０１０７】図１７（Ａ）において、基板３０１にはコ
ーニング社の＃７０５９ガラスや＃１７３７ガラスなど
に代表されるバリウムホウケイ酸ガラスやアルミノホウ
ケイ酸ガラスなどのガラス基板などを用いる。このよう
なガラス基板は加熱温度により僅かながら収縮するの
で、ガラス歪み点よりも５００〜６５０℃のい温度で熱
処理を施したものを用いると基板の収縮率を低減させる
ことができる。
【０１０８】ブロッキング層３０２は基板３０１に微量
に含まれるアルカリ金属などが半導体層に拡散するのを
防ぐために設け、酸化シリコン膜や窒化シリコン膜、ま
たは酸化窒化シリコン膜などの絶縁膜で形成する。ま
た、ＴＦＴのしきい値電圧（Ｖth）を安定化させるため
に、ブロッキング層の応力を引張り応力とすることが望
ましい。応力の制御は上記絶縁膜の作製条件により制御
する。その目的のために、ブロッキング層は単層に限ら
ず、組成の異なる複数の絶縁膜を積層して形成しても良
い。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2
Ｏから作製される酸化窒化シリコン膜を１０〜２００nm
（好ましくは５０〜１００nm）形成し、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を５０〜
２００nm（好ましくは１００〜１５０nm）の厚さに積層
形成してブロッキング層とすることができる。
【０１０９】非晶質構造を有する半導体膜３０３は、２
５〜１００nmの膜厚で形成する。非晶質構造を有する半
導体膜の代表例としては非晶質シリコン（ａ−Ｓｉ）
膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）
膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜、非晶質シリ
コン・スズ（ａ−ＳｉＳｎ）膜などがあり、そのいずれ
でも適用できる。これらの非晶質構造を有する半導体膜
はプラズマＣＶＤ法やスパッタ法、或いは減圧ＣＶＤ法
などにより形成されるもので、膜中に水素を０．１〜４
０atomic%程度含有するようにして形成する。好適な一
例は、プラズマＣＶＤ法でＳｉＨ4またはＳｉＨ4とＨ2
から作製される非晶質シリコン膜であり、膜厚は５５nm
とする。尚、ＳｉＨ4の代わりにＳｉ2Ｈ6を使用しても
良い。
【０１１０】そして、非晶質半導体膜の結晶化温度を低
温化することのできる触媒元素を添加する。触媒元素は
非晶質半導体膜中に直接注入する方法も可能であるが、
スピンコート法、印刷法、スプレー法、バーコーター
法、スパッタ法または真空蒸着法によって触媒元素が含
有する層３０４を１〜５nmの厚さに形成しても良い。こ
のような触媒元素の一例は、非晶質シリコンに対してニ
ッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、
パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバ
ルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）
が有効であることが知られている。スピンコート法で触
媒元素を含有する層３０４を形成するには、重量換算で
１〜１００ppm（好ましくは１０ppm）の触媒元素を含む
水溶液をスピナーで基板を回転させて塗布する。
【０１１１】図１７（Ｂ）で示す結晶化の工程では、ま
ず４００〜５００℃で１時間程度の熱処理を行い、非晶
質シリコン膜の含有水素量を５atom％以下にする。そし
て、ファーネスアニール炉を用い、窒素雰囲気中におい
て５５０〜６００℃で１〜８時間の熱処理を行う。好適
には、５５０℃で４時間の熱処理を行う。こうして結晶
質半導体膜３０５を得ることができる。このような熱結
晶化法により、非晶質シリコン膜からは結晶構造を有す
る結晶質シリコン膜が形成される。
【０１１２】しかし、この熱結晶化法によって作製され
た結晶質半導体膜３０５は、局所的に非晶質領域が残存
していることがある。このような場合、ラマン分光法で
は４８０ｃｍ-1にブロードなピークを持つ非晶質成分の
存在を確認することができる。レーザー結晶化法はこの
ように残存する非晶質領域を結晶化させる目的において
適した方法である。
【０１１３】レーザー結晶化法において用いるレーザー
光源にはエキシマレーザー、ＹＡＧレーザー、ＹＶＯ4
レーザー、ＹＡｌＯ3レーザー、ＹＬＦレーザーなどを
用いることができる。エキシマレーザーでは４００nm以
下の波長の光を高出力で放射させることができるので半
導体膜の結晶化に好適に用いることができる。一方、Ｙ
ＡＧレーザー、ＹＶＯ4レーザー、ＹＡｌＯ3レーザー、
ＹＬＦレーザーなどの固体レーザーではその第２高調波
（５３２nm）、第３高調波（３５５nm）、第４高調波
（２６６nm）を用いる。光の侵入長により、第２高調波
（５３２nm）を用いる場合には半導体膜の表面及び内部
から、第３高調波（３５５nm）や第４高調波（２６６n
m）の場合にはエキシマレーザーと同様に半導体膜の表
面から加熱して結晶化を行うことができる。
【０１１４】図１７（Ｃ）はその様子を示すものであ
り、例えば、Ｎｄ：ＹＡＧレーザーを用い、そのパルス
発振周波数を１〜１０kHzとし、レーザーエネルギー密
度を１００〜５００mJ/cm2(代表的には１００〜４００m
J/cm2)として、シリンドリカルレンズなどを含む光学系
にて形成した線状レーザー光３０６をその長手方向に対
し垂直な方向に走査して（或いは、相対的に基板を移動
させて）する。線状レーザー光３０６の線幅は１００〜
１０００μm、例えば４００μmとする。このようにして
熱結晶化法とレーザー結晶化法を併用することにより、
結晶性の高い結晶質半導体膜３０７を形成することがで
きる。
【０１１５】以上のようにして形成される結晶質半導体
膜３０７は、ＴＦＴの能動層としてチャネル形成領域を
はじめ、ソース領域、ドレイン領域、ＬＤＤ領域などを
形成するのに適している。ニッケルなどの触媒元素を用
いた熱結晶化法で作製される結晶質シリコン膜は、微視
的に見れば複数の針状または棒状の結晶が集合した構造
を有している。しかし、隣接する結晶粒の連続性が高く
不対結合手（ダングリングボンド）が殆ど形成されない
ことが見込まれている。また、その結晶粒の大部分は＜
１１０＞に配向している。その理由の一つとして、ニッ
ケルなどの触媒元素を用いた場合の結晶成長過程は、触
媒元素のシリサイド化物が関与しているものと考えら
れ、半導体膜の膜厚が２５〜１００nmと薄いのでその初
期核のうち（１１１）面が基板表面とほぼ垂直なものが
優先的に成長するため実質的に＜１１０＞の配向性が高
くなると考えられる。
【０１１６】その後、結晶質半導体膜３０７はエッチン
グ処理により島状の半導体層３０８〜３１１を形成す
る。図１７（Ｄ）では便宜上４つの半導体層を示してい
る。以降の説明は、半導体層３０８、３０９にはシフト
レジスタ回路など低電圧で駆動する回路のＴＦＴを、半
導体層３１０、３１１にはバッファ回路など高電圧で駆
動する回路のＴＦＴをそれぞれ作製することを前提とし
て説明する。
【０１１７】半導体層上に形成するゲート絶縁膜は、回
路の駆動電圧を考慮して、同一基板上に形成するＴＦＴ
であってもその膜厚を異ならせて形成する。そのために
２段階の成膜プロセスを必要とする。最初に、ゲート絶
縁膜第１層目３１２を４０〜２００nm（好ましくは７０
〜９０nm）の厚さで形成する。そして、半導体層３０
８、３０９上のゲート絶縁膜第１層目を選択的にエッチ
ングして除去することにより図１７（Ｅ）の様な状態を
形成する。
【０１１８】続いて、図１７（Ｆ）に示すようにゲート
絶縁膜第２層目３１３を同様に形成する。その結果、ゲ
ート絶縁膜第１層目３１２とゲート絶縁膜第２層目３１
３とをそれぞれ８０nmの厚さで成膜した場合には、半導
体層３０８、３０９上のゲート絶縁膜の厚さは８０nmと
なり、半導体層３１０、３１１のゲート絶縁膜の厚さは
１６０nmとすることができる。
【０１１９】ゲート絶縁膜はプラズマＣＶＤ法またはス
パッタ法を用いシリコンを含む絶縁膜で形成する。プラ
ズマＣＶＤ法でＳｉＨ4とＮ2Ｏの混合ガスから作製され
る酸化窒化シリコン膜はゲート絶縁膜として適した材料
である。勿論、ゲート絶縁膜はこのような酸化窒化シリ
コン膜に限定されるものでなく、他のシリコンを含む絶
縁膜をで形成しても良い。酸化シリコン膜を適用する場
合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ort
hosilicate）とＯ2とを混合し、反応圧力４０Pa、基板
温度３００〜４００℃とし、高周波（１３．５６MHz）
電力密度０．５〜０．８W/cm2で放電させて形成するこ
とができる。このようにして作製される酸化シリコン膜
は、その後４００〜５００℃の熱アニールによりゲート
絶縁膜として良好な特性を得ることができる。
【０１２０】こうして作製されたゲート絶縁膜上にゲー
ト電極を形成するための導電膜を形成する。本実施形態
で示すＴＦＴのゲート電極はドライエッチング法で選択
比が５〜２０（好ましくは、１０〜１３）以上の２種類
の導電性材料を積層して形成する。例えば、窒化物導電
性材料から成る第１の導電膜と、４００〜６５０℃の熱
処理に耐え得る耐熱性導電性材料から成る第２の導電膜
とから形成する。その具体的な一例として、第１の導電
膜を窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、
窒化タングステン（ＷＮ）から選ばれた材料で形成し、
第２の導電膜をタンタル（Ｔａ）、チタン（Ｔｉ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一
種または複数種からなる合金材料で形成する。勿論、適
用可能なゲート電極材料はここで記載した材料に限定さ
れるものではなく、上記仕様を満たす導電性材料の組み
合わせであれば、他の導電性材料を選択することも可能
である。尚、ここでいう選択比とは、第１の導電膜に対
する第２の導電膜のエッチング速度の割合をいう。
【０１２１】本実施形態では、図示はしないが、第１の
導電膜をＴａＮ膜で５０〜１００nmの厚さに形成し、第
２の導電膜をＷ膜で１００〜４００nmの厚さに形成す
る。ＴａＮ膜はスパッタ法でＴａのターゲットを用い、
Ａｒと窒素の混合ガスでスパッタして形成する。Ｗ膜は
Ｗをターゲットとしたスパッタ法で形成する。その他に
６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で
形成することもできる。いずれにしてもゲート電極とし
て使用するためには低抵抗化を図る必要がある。Ｗ膜は
結晶粒を大きくすることで低抵抗率化を図ることができ
るが、Ｗ中に酸素などの不純物元素が多い場合には結晶
化が阻害され高抵抗化する。Ｗのターゲットには純度９
９．９９９９％のものを用い、さらに成膜時に気相中か
らの不純物の混入がないように十分配慮してＷ膜を形成
することにより、抵抗率９〜２０μΩｃｍを実現するこ
とができる。
【０１２２】ゲート電極は２段階のエッチング処理によ
り形成する。図１８（Ａ）に示すようにレジストによる
マスク３１４を形成し、第１のエッチング処理を行う。
エッチング方法に限定はないが、好適にはＩＣＰ（Indu
ctively Coupled Plasma：誘導結合型プラズマ）エッチ
ング装置を用い、エッチング用ガスにＣＦ4とＣｌ2を用
い、０．５〜２Pa、好ましくは１Paの圧力でコイル型の
電極に５００WのＲＦ（13.56MHz）電力を投入してプラ
ズマを生成して行う。基板側（試料ステージ）にも１０
０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自
己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場
合にはＷ膜及びＴａ膜とも同程度の速度でエッチングす
ることがでできる。
【０１２３】第１のエッチング処理では、第１の導電膜
及び第２の導電膜の端部がテーパー形状となるように加
工する。テーパー部の角度は１５〜４５°とする。しか
し、ゲート絶縁膜上に残渣を残すことなくエッチングす
るためには、１０〜２０％程度の割合でエッチング時間
を増加させるオーバーエッチング処理をすると良い。Ｗ
膜に対する酸化窒化シリコン膜の選択比は２〜４（代表
的には３）であるので、オーバーエッチング処理によ
り、酸化窒化シリコン膜が露出した面は２０〜５０nm程
度エッチングされる。こうして、第１のエッチング処理
により第１の導電膜と第２の導電膜から成る第１の形状
の導電層３１５〜３１８（第１の導電層３１５ａ〜３１
８ａと第２の導電層３１５ｂ〜３１８ｂ）を形成する。
【０１２４】次に図１８（Ｂ）に示すように第２のエッ
チング処理を行う。ＩＣＰエッチング装置を用い、エッ
チングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧
力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を
供給してプラズマを生成する。基板側（試料ステージ）
には５０WのＲＦ（13.56MHz）電力を投入し、第１のエ
ッチング処理に比べ低い自己バイアス電圧となるように
する。このような条件によりＷ膜を異方性エッチング
し、かつ、それより遅いエッチング速度でＴａ膜を異方
性エッチングして第２の形状の導電膜３１９〜３２２
（第１の導電層３１９ａ〜３２２ａと第２の導電層３１
９ｂ〜３２２ｂ）を形成する。ゲート絶縁膜は図では詳
細に示さないが、第２の形状の導電層３１５〜３１８で
覆われない領域は２０〜５０nm程度エッチングされ薄く
なる。
【０１２５】そして、図１８（Ｃ）で示すように、濃度
の異なる２種類の不純物領域を形成する。この不純物領
域はいずれもｎ型であり、リン（Ｐ）、砒素（Ａｓ）な
どのｎ型を付与する不純物元素をイオンドープ法やイオ
ン注入法で添加する。第１のドーピング処理は、第２の
導電層３１９ｂ〜３２２ｂをマスクとして自己整合的に
第１の不純物領域３２３〜３２６を形成する。概念的に
は高加速電圧低ドーズ量の条件を選択し、第１の不純物
領域３２３〜３２６には、添加されるｎ型を付与する不
純物元素の濃度は、１×１０16〜１×１０19atoms/cm3
の濃度となるようにする。例えば、イオンドープ法でフ
ォスフィン（ＰＨ3）を用い、加速電圧を７０〜１２０k
eVとし、１×１０13/cm2のドーズ量で行う。
【０１２６】次いで行う第２のドーピング処理は、低加
速高ドーズ量の条件を選択し、不純物領域３２７〜３３
０の形成を行う。第２の不純物領域３２７〜３３０の不
純物濃度は１×１０20〜１×１０21atoms/cm3の範囲と
なるようにする。その為に、イオンドープ法における条
件の一例は、ドーズ量を１×１０13〜５×１０14atoms/
cm2とし、加速電圧を３０〜７０keVとして行う。こうし
て半導体層に形成される第１の不純物領域３２３〜３２
６は第１の導電層３１９ａ〜３２２ａと重なるように形
成され、第２の不純物領域３２７〜３３０は、第２の形
状の導電層３１５〜３１８の外側に形成される。
【０１２７】そして図１８（Ｄ）に示すように、ｐチャ
ネル型ＴＦＴを形成する半導体層３０８、３１０にｐ型
を付与する不純物元素が添加された第３の不純物領域３
３２〜３３５を形成する。このとき、ｎチャネル型ＴＦ
Ｔを形成する島状半導体層３０９、３１１はレジストの
マスク３３１で全面を被覆しておく。不純物領域３３２
〜３３５にはそれぞれ異なる濃度でリン（Ｐ）が添加さ
れているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ
法でｐ型を付与する不純物元素を添加して、ずれの領域
においてもｐ型を付与する不純物濃度が２×１０20〜２
×１０21atoms/cm3となるように形成する。
【０１２８】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。第２の導電層３１９〜３２２が
ゲート電極として機能する。そして、図１８（Ｅ）で示
す第１の層間絶縁膜３３６を形成する。第１の層間絶縁
膜３３６は酸化窒化シリコン膜で１００〜２００nmの厚
さで形成する。その後、導電型の制御を目的としてそれ
ぞれの半導体層に添加された不純物元素を活性化する処
理を行う。この工程はファーネスアニール炉を用いる熱
アニール法、レーザーアニール法、またはラピッドサー
マルアニール法（ＲＴＡ法）を適用することができる。
熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、
代表的には５００〜６００℃で行う。
【０１２９】レーザーアニール法では波長４００nm以下
のエキシマレーザー光やＹＡＧレーザー、ＹＶＯ4レー
ザーの第２高調波（５３２nm）を用いる。活性化の条件
は実施者が適宣選択するものであるが、エキシマレーザ
ーを用いる場合はパルス発振周波数３０Ｈｚとし、レー
ザーエネルギー密度を１００〜３００mJ/cm2とする。ま
た、ＹＡＧレーザーを用いる場合にはその第２高調波を
用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエ
ネルギー密度を２００〜４００mJ/cm2とすると良い。そ
して幅１００〜１０００μｍ、例えば４００μｍで線状
に集光したレーザー光を基板全面に渡って照射し、この
時の線状レーザー光の重ね合わせ率（オーバーラップ
率）を８０〜９８％として行う。
【０１３０】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。この工程は熱的
に励起された水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。
【０１３１】第２の層間絶縁膜３３７は、酸化シリコン
や酸化窒化シリコンなどの無機絶縁物材料、または有機
絶縁物材料を用い１．０〜２．０μｍの平均膜厚で形成
する。有機絶縁物材料としては、ポリイミド、アクリ
ル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシ
クロブテン）等を使用することができる。例えば、基板
に塗布後、熱重合するタイプのポリイミドを用いる場合
には、クリーンオーブンで３００℃で焼成して形成す
る。また、アクリルを用いる場合には、２液性のものを
用い、主材と硬化剤を混合した後、スピナーを用いて基
板全面に塗布した後、ホットプレートで８０℃で６０秒
の予備加熱を行い、さらにクリーンオーブンを用い、２
５０℃で６０分焼成して形成する。
【０１３２】そして、半導体層に形成した第２の不純物
領域または第３の不純物領域とコンタクトをする配線３
３８〜３４５を形成する。この配線は５０〜２００nmの
Ｔｉ膜７６８ａ、１００〜３００nmのＡｌ膜７６８ｂ、
５０〜２００nmのスズ（Ｓｎ）膜またはＴｉ膜で形成す
る。このような構成で形成された配線３３８〜３４５
は、最初に形成するＴｉ膜が半導体層と接触をし、コン
タクト部分の耐熱性を高めている。
【０１３３】以上の様にして、ｐチャネル型ＴＦＴ３４
６、３４８、ｎチャネル型ＴＦＴ３４７、３４９を有す
る駆動回路が形成することができる。ｐチャネル型ＴＦ
Ｔ３４８とｎチャネル型ＴＦＴ３４９のゲート絶縁膜
は、ｐチャネル型ＴＦＴ３４６とｎチャネル型ＴＦＴ３
４７のゲート絶縁膜よりも厚く形成され、耐圧を高める
構造となっている。
【０１３４】ｐチャネル型ＴＦＴ３４６にはチャネル形
成領域３５０、ゲート電極である第２の導電層３１９と
重なる第３の不純物領域３５１、ゲート電極の外側に形
成される第３の不純物領域３５２を有している。また、
ｐチャネル型ＴＦＴ３４８にはチャネル形成領域３５
６、ゲート電極である第２の導電層３２１と重なる第３
の不純物領域３５７、ゲート電極の外側に形成される第
３の不純物領域３５８を有している。ｐチャネル型ＴＦ
Ｔはシングルドレインの構造であり、第３の不純物領域
は、ソースまたはドレインとして機能するものである。
【０１３５】ｎチャネル型ＴＦＴ３４７はチャネル形成
領域３５３、ゲート電極である第２の導電層３２０と重
なる第１の不純物領域３５４、ゲート電極の外側に形成
される第２の不純物領域３５５が形成されている。ま
た、ｎチャネル型ＴＦＴ３４９はチャネル形成領域３５
９、ゲート電極である第２の導電層３２２と重なる第１
の不純物領域３６０、ゲート電極の外側に形成される第
２の不純物領域３６１が形成されている。第１の不純物
領域３５４、３６０はＬＤＤ（Lightly Doped Drain）
領域であり、第２の不純物領域３５５、３６１はソース
領域またはドレイン領域として機能する領域である。特
に、第１の不純物領域はゲート電極とオーバーラップし
て形成されるＧＯＬＤ（Gate Overlapped Drain）構造
であるため、ホットキャリア効果によるＴＦＴの劣化を
防止することができ、１０Ｖ以上の高い電圧を印加して
も、きわめて安定した動作を得ることができる。
【０１３６】いずれにしても、これらのＴＦＴはチャネ
ル長１〜５μm、好ましくは１．５〜２．５μmで形成す
れば良い。従って、適用すべきデザインルールもライン
・アンド・スペース（線幅と隣接する線との間隔）で１
〜１．５μm、コンタクトホールで２μm程度を採用すれ
ば良い。
【０１３７】本実施形態で作製されるＴＦＴは走査線側
のスティックドライバを形成するのに適している。特
に、３０Ｖ系の高電圧が印加されるバッファ回路などに
は、図１８（Ｅ）で示すｐチャネル型ＴＦＴ３４８、ｎ
チャネル型ＴＦＴ３４９を適用して形成する。また、シ
フトレジスタ回路などにはｐチャネル型ＴＦＴ３４６、
ｎチャネル型ＴＦＴ３４７を適用して形成すると良い。
ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを
形成する工程を示したが、同工程により容量素子や抵抗
素子を形成することは容易に想定できるものであり省略
されている。また、回路形成に必要なＴＦＴのサイズ
（チャネル長／チャネル幅）やそのレイアウトは実施者
が適宣考慮すれば良いものである。
【０１３８】[実施例９]ソース線側に設けるスティック
ドライバのＴＦＴに要求される耐圧は１２Ｖ程度である
が、動作周波数は３Ｖにて５０MHz以上（例えば６５MH
z）が要求される。本実施形態ではそのために適したＴ
ＦＴの作製方法を説明する。
【０１３９】ＴＦＴのチャネル形成領域を形成する結晶
質半導体膜には、高い電界効果移動度と低いサブスレッ
ショルド係数（Ｓ値）実現可能な品質が要求される。即
ち、捕獲中心や再結合中心となる欠陥準位や、粒界ポテ
ンシャルが低いとった性質を有する結晶質半導体膜が求
められる。図１９はそのような結晶質半導体膜を作製す
る方法の一例を示す。
【０１４０】図１９（Ａ）において基板４０１として適
用し得るものは、６００℃（好適には９５０℃）の熱処
理に耐え、絶縁表面を有する基板であれば良い。品質、
表面仕上げの精度から言えば石英基板が適している。そ
のような基板４０１に密接して形成する非晶質構造を有
する半導体膜４０２は、プラズマＣＶＤ法や減圧ＣＶＤ
法で２５〜１００nmの厚さで形成する。非晶質構造を有
する半導体膜の代表例としては非晶質シリコン（ａ−Ｓ
ｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧ
ｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜、非晶質
シリコン・スズ（ａ−ＳｉＳｎ）膜などがあり、そのい
ずれでも適用できる。そして、非晶質半導体膜の結晶化
温度を低温化することのできる触媒元素を含有する層を
形成する。図１９（Ａ）では非晶質構造を有する半導体
膜４０２上に形成しているが、基板側に形成されていて
も構わない。ここで適用可能な触媒元素は実施形態２と
同じであり、同様な方法で形成する。
【０１４１】そして、窒素またはアルゴンなどの雰囲気
中で５００〜６００℃で１〜１２時間の熱処理を行い非
晶質構造を有する半導体膜の結晶化を行う。この温度の
結晶化に先立っては、４００〜５００℃で１時間程度の
熱処理を行い、膜中の含有水素を放出させておくことも
必要である。代表的な条件として、４５０℃で１時間の
脱水素処理をした後、続いて５７０℃で８時間の熱処理
を行う。このような熱結晶化法により、非晶質シリコン
膜からは結晶構造を有する結晶質半導体膜４０４が形成
される（図１９（Ｂ））。
【０１４２】しかし、結晶質半導体膜４０４に残存する
触媒元素の濃度はおよそ５×１０16〜２×１０18atoms/
cm2である。触媒元素は半導体膜の結晶化には有効であ
るが、その後ＴＦＴを形成するための機能材料として使
用する目的においては不要な存在となる。結晶質半導体
膜中に残存する触媒元素は不純物として欠陥準位などを
形成し、捕獲中心や再結合中心を形成したり、半導体接
合の不良をもたらす。図１９（Ｂ）は触媒元素を除去す
るためのゲッタリング処理を説明するものであり、結晶
質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以
下、好ましくは１×１０16atms/cm3にまで低減すること
を目的としている。
【０１４３】まず、結晶質半導体膜４０４の表面に酸化
シリコン膜などでマスク用絶縁膜４０５を１５０ｎｍの
厚さに形成する。そして、能動層を形成する領域の外側
に開口部４０６を設け、結晶質半導体膜の表面が露出し
た領域を形成する。そして、イオンドープ法やイオン注
入法でリン（Ｐ）を添加して、結晶質半導体膜に選択的
にリン（Ｐ）添加領域４０７を形成する。この状態で、
窒素雰囲気中で５５０〜８００℃、５〜２４時間、例え
ば６００℃、１２時間の熱処理を行うと、リン（Ｐ）添
加領域４０７がゲッタリングサイトとして働き、結晶質
半導体膜４０４に残存していた触媒元素をリン（Ｐ）添
加領域４０７に偏析させることができる。
【０１４４】その後、マスク用絶縁膜４０５と、リン
（Ｐ）添加領域４０７とをエッチングして除去すること
により、触媒元素の濃度が１×１０17atms/cm3以下にま
で低減された結晶質半導体膜４０８を得ることができる
（図１９（Ｃ））。
【０１４５】また、図２０は結晶質半導体膜を形成する
方法の他の一例を示す。図２０（Ａ）において基板４１
０、非晶質構造を有する半導体膜４１１は図１９（Ａ）
の説明と同様なものを用いる。非晶質構造を有する半導
体膜４１１上にはマスク用絶縁膜４１２を形成し、選択
的に開口部４１４を形成する。その後、重量換算で１〜
１００ppmの触媒元素を含む溶液を塗布して、触媒元素
含有層４１３を形成する。触媒元素含有層４１３は開口
部４１４のみで非晶質構造を有する半導体膜４１１と接
触する構造が形成される。
【０１４６】次に、５００〜６５０℃で１〜２４時間、
例えば６００℃、１２時間の熱処理を行い、結晶質半導
体膜を形成する。この結晶化の過程では、触媒元素が接
した半導体膜４１５から結晶化が進行し、基板４１０の
表面と平行な方向（横方向）へ結晶化が進行する。こう
して形成された結晶質半導体膜は棒状または針状の結晶
が集合して成り、その各々の結晶は巨視的に見ればある
特定の方向性をもって成長しているため、結晶性が揃っ
ているという利点がある。
【０１４７】結晶質半導体膜が形成された後、図１９
（Ｂ）と同様に触媒元素を結晶質半導体膜から除去する
ゲッタリング処理を行う。先に形成された開口部４１４
からリン（Ｐ）を添加して、結晶質半導体膜にリン
（Ｐ）添加領域４１６を形成する。この状態で、窒素雰
囲気中で５５０〜８００℃、５〜２４時間、例えば６０
０℃、１２時間の熱処理を行い、結晶質半導体膜に残存
する触媒元素をリン（Ｐ）添加領域４１６に偏析させる
（図２０（Ｃ））。
【０１４８】その後、マスク用絶縁膜４１２と、リン
（Ｐ）添加領域４１６とをエッチングして除去すること
により、触媒元素の濃度が１×１０17atms/cm3以下にま
で低減された結晶質半導体膜４１７を得ることができる
（図２０（Ｄ））。
【０１４９】図１９（Ｃ）で示す結晶質半導体膜４０８
及び図２０（Ｄ）で示す結晶質半導体膜４１７は、いず
れもＴＦＴの能動層を形成する用途において適したもの
である。図２１（Ａ）ではこのような結晶質半導体膜か
ら島状に分離形成した半導体膜４２０〜４２３を形成す
る。図２１（Ａ）では便宜上４つの半導体層を示してい
る。以降の説明は、半導体層４２０、４２１にはシフト
レジスタ回路など低電圧で駆動する回路のＴＦＴを、半
導体層４２２、４２３にはラッチ回路など高周波数で駆
動するＴＦＴをそれぞれ作製することを前提として説明
する。後者は高速駆動を可能とするために、ゲート絶縁
膜の厚さが薄く形成する。そのために２段階の成膜プロ
セスを行う。
【０１５０】半導体層上に形成するゲート絶縁膜は、回
路の駆動電圧を考慮して、同一基板上に形成するＴＦＴ
であってもその膜厚を異ならせて形成する。そのために
２段階の成膜プロセスを必要とする。最初に２０〜５０
nm、例えば４０nmの厚さで酸化シリコン膜または酸化窒
化シリコン膜などの絶縁膜を形成する。このような絶縁
膜はプラズマＣＶＤ法や熱ＣＶＤ法で形成する。熱ＣＶ
Ｄ法における作製条件の一例は、ＳｉＨ4とＮ2Ｏを用
い、８００℃、４０Paであり、ガスの混合比を適当なも
のとすることにより緻密な膜を形成することができる。
その後、半導体層４２２、４２３上に形成された絶縁膜
をフッ酸などでエッチングして除去して第１の絶縁膜４
２４を形成する。さらに、表面を清浄に洗浄し、８００
〜１０００℃（好ましくは９５０℃）でハロゲン（代表
的には塩素）を含む雰囲気中で酸化膜の形成を行う。酸
化膜は半導体層４２２、４２３において３０〜５０nm
（例えば４０nm）の厚さとなるように形成する。その結
果、半導体層４２０、４２１では８０nmの厚さの絶縁膜
が形成される。ハロゲン雰囲気での酸化膜形成により、
微量の金属不純物などが除去され、半導体膜との界面準
位密度が低減された良好な絶縁膜を形成することができ
る。こうして、半導体層４２０、４２１と半導体層４２
２、４２３との間で厚さの異なる第２の絶縁膜４２５が
形成され、この絶縁膜をゲート絶縁膜として利用する
（図２１（Ｂ））。
【０１５１】さらに、図２１（Ｂ）では第２の絶縁膜４
２５上にゲート電極を形成するための第１の導電膜４２
６と第２の導電膜４２７とを形成する。これらの導電膜
は実施形態１と同様にして作製するものであり、第１の
導電膜４２６をＴａＮ膜で５０〜１００nmの厚さに形成
し、第２の導電膜４２７をＷ膜で１００〜３００nmの厚
さに形成する。
【０１５２】以降の行程は実施形態２ど同様にして行
い、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形成す
る。ゲート電極の形成は２段階のエッチング処理により
行う。図２１（Ｃ）はレジストマスク４２８を形成し、
テーパーエッチング処理を行う第１のエッチング処理に
より第１の形状の導電層４２９〜４３２（第１の導電層
４２９ａ〜４３２ａと第２の導電層４２９ｂ〜４３２
ｂ）が形成された状態を示している。また、図２１
（Ｄ）は異方性エッチングによる第２のエッチング処理
により第２の形状の導電層４３３〜４３６（第１の導電
層４３３ａ〜４３６ａと第２の導電層４３３ｂ〜４３６
ｂ）が形成された状態を示している。
【０１５３】ｎチャネル型ＴＦＴおよびｐチャネル型Ｔ
ＦＴの不純物領域の形成は、第２の形状の導電層を利用
して自己整合的に形成する。ｎチャネル型ＴＦＴには濃
度の異なる２種類の不純物領域を形成する。図２１
（Ｅ）は第１のドーピング処理（高加速電圧低ドーズ量
の条件）で形成される第１の不純物領域４３７〜４４０
と、第２のドーピング処理（低加速電圧高ドーズ量）の
条件で形成される第２の不純物領域４４１〜４４とを示
している。ｐチャネル型ＴＦＴの不純物領域は、図２１
（Ｆ）で示す様に、レジストのマスク４４５をｎチャネ
ル型ＴＦＴが形成される領域を保護するように形成し、
第３のドーピング処理によりｐ型を付与する不純物元素
が添加された領域４４６〜４４９を形成する。
【０１５４】これらの不純物領域を形成した後、第１の
層間絶縁膜４５０を形成し、４００〜７００℃の熱処理
を施して不純物元素の活性化を行う。さらに、３〜１０
０％の水素を含む雰囲気中で３００〜４５０℃で１〜１
２時間の熱処理を行い、半導体層を水素化して欠陥準位
密度を低減する処理を行う。第２の層間絶縁膜４５１
は、酸化シリコンや酸化窒化シリコンなどの無機絶縁物
材料、または有機絶縁物材料を用い１．０〜２．０μｍ
の平均膜厚で形成する。配線４５２〜４５９はＡｌ、Ｔ
ｉなどで形成する。
【０１５５】以上の様にして、ｐチャネル型ＴＦＴ４６
０、４６２、ｎチャネル型ＴＦＴ４６１、４６３を有す
る駆動回路が形成することができる。ｐチャネル型ＴＦ
Ｔ４６２とｎチャネル型ＴＦＴ４６３のゲート絶縁膜
は、ｐチャネル型ＴＦＴ４６０とｎチャネル型ＴＦＴ４
６１のゲート絶縁膜よりも薄く形成され、低電圧で高速
に駆動する構造となっている。前者のＴＦＴは３〜５Ｖ
の低電圧で駆動するラッチ回路などを形成し、後者のＴ
ＦＴは５〜１２Ｖで駆動するシフトレジスタ回路などを
形成するのに適している。
【０１５６】これらのＴＦＴのチャネル長は低電圧部で
０．３〜１μm（好ましくは０．６μm）、中電圧部で
０．６〜１．５μm（好ましくは０．９μm）で形成す
る。従って、適用すべきデザインルールもライン・アン
ド・スペース（線幅と隣接する線との間隔）で０．３〜
１．５μm、コンタクトホールで０．９μm程度の精度が
要求される。
【０１５７】本実施形態で作製されるＴＦＴはソース線
側のスティックドライバを形成するのに適している。特
に、３Ｖで数十MHzの周波数で駆動するラッチ回路など
は、図２１（Ｅ）で示すｐチャネル型ＴＦＴ４６２とｎ
チャネル型ＴＦＴ４６３を用いて形成する。また、シフ
トレジスタ回路などにはｐチャネル型ＴＦＴ４６０、ｎ
チャネル型ＴＦＴ４６１を適用して形成すると良い。こ
こでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形
成する工程を示したが、同工程により容量素子や抵抗素
子を形成することは容易に想定できるものであり省略さ
れている。また、回路形成に必要なＴＦＴのサイズ（チ
ャネル長／チャネル幅）やそのレイアウトは実施者が適
宣考慮すれば良いものである。
【０１５８】[実施例１０]ソース線側に設けるスティッ
クドライバに適したＴＦＴの作製方法について他の一例
を示す。ＴＦＴの能動層を形成するための結晶質半導体
膜を形成する工程は実施形態３と同じである。図２２
（Ａ）において、基板９０１として適用し得るものは、
６００℃（好適には９５０℃）の熱処理に耐え、絶縁表
面を有する石英基板が望ましい。そのような基板４０１
に密接して形成する非晶質構造を有する半導体膜９０２
は、プラズマＣＶＤ法や減圧ＣＶＤ法で４０〜１００n
m、一例として７０nmの厚さで形成する。石英基板上に
良質な結晶質半導体膜を形成するには、スタート膜とし
て形成する非晶質半導体膜の膜厚をある程度厚くしてお
く必要がある。膜厚が３０nm以下であると、下地の基板
との間で格子不整合などの影響で結晶化が十分成し遂げ
ることができない懸念がある。非晶質構造を有する半導
体膜は実施形態２または３で示す材料と同じであり、代
表的には非晶質シリコンを用いる。そして、非晶質半導
体膜の結晶化温度を低温化することのできる触媒元素を
含有する層９０３を形成する。
【０１５９】結晶化は４５０℃で１時間の熱処理で脱水
素処理を行い、続いて６００℃で１２時間の熱処理を行
う。図２２（Ｂ）で示すように、こうして得られる結晶
質半導体膜９０４上にはマスク用絶縁膜９０５を形成
し、その開口部９０６からリン（Ｐ）を添加して、リン
（Ｐ）添加領域９０７を形成する。触媒元素を除去する
ためのゲッタリング処理は、窒素雰囲気中で５５０〜８
００℃、５〜２４時間、例えば６００℃で１２時間の熱
処理を行い、結晶質半導体膜９０４に残存していた触媒
元素をリン（Ｐ）添加領域９０７に偏析させる。その
後、マスク用絶縁膜９０５と、リン（Ｐ）添加領域９０
７とをエッチングして除去することにより、触媒元素の
濃度が１×１０17atms/cm3以下にまで低減された結晶質
半導体膜９０８を得る。結晶化により、非晶質半導体膜
は緻密化するのでその体積は１〜１０％程度収縮し、膜
厚は僅かであるが減少する。
【０１６０】図２２（Ｃ）は、こうして形成された結晶
質半導体膜を熱処理により酸化する工程を示している。
熱酸化は８００〜１０００℃（好ましくは９５０℃）で
ハロゲン（代表的には塩素）を含む雰囲気中で酸化膜の
形成を行う。この処理により結晶質半導体膜９０８は酸
化膜９０９の形成で薄くなり、当初の厚さよりも減少す
る。例えば、酸化膜を６０nmの厚さに形成することによ
り半導体膜はおよそ３０nm減少し、４０nmの結晶質半導
体膜を残すことができる（図２２（Ｃ））。
【０１６１】こうして形成された結晶質半導体膜９０８
をエッチング処理してから島状に分離形成した半導体膜
９１１〜９１４を形成する。半導体膜上に形成するゲー
ト絶縁膜は、回路の駆動電圧を考慮して、同一基板上に
形成するＴＦＴであってもその膜厚を異ならせて形成す
る。図２２（Ｄ）と（Ｅ）はその工程を示し、最初に２
０〜５０nm、例えば４０nmの厚さで酸化シリコン膜また
は酸化窒化シリコン膜などの絶縁膜を形成する。これら
の絶縁膜はプラズマＣＶＤ法や熱ＣＶＤ法で形成する。
熱ＣＶＤ法における作製条件の一例は、ＳｉＨ4とＮ2Ｏ
を用い、８００℃、４０Paであり、ガスの混合比を適当
なものとすることにより緻密な膜を形成することができ
る。その後、半導体層９１３、９１４上に形成された絶
縁膜はフッ酸などでエッチングして除去して第１の絶縁
膜９１５を形成する。さらに、表面を清浄に洗浄し、８
００〜１０００℃（好ましくは９５０℃）でハロゲン
（代表的には塩素）を含む雰囲気中で酸化膜の形成を行
う。酸化膜は半導体層９１３、９１４において３０〜５
０nm（例えば４０nm）の厚さとなるように形成する。一
方、半導体層９１１、９１２では８０nmの厚さの絶縁膜
が形成される。ハロゲン雰囲気での酸化膜形成により、
微量の金属不純物などが除去され、半導体膜との界面準
位密度が低減された良好な絶縁膜を形成することができ
る。こうして、半導体層９１１、９１２と半導体層９１
３、９１４との間で厚さの異なる第２の絶縁膜９１６が
形成され、この絶縁膜をゲート絶縁膜として利用する。
【０１６２】ゲート絶縁膜上に形成するゲート電極は、
ゲート絶縁膜が薄く形成されているので注意を要する。
勿論、スパッタ法や蒸着法で形成する金属導電膜材料を
用いることも可能であるが、より好ましくはゲート絶縁
膜に接する第１層目は減圧ＣＶＤ法で作製するリン
（Ｐ）ドープされた多結晶シリコン膜であることが望ま
しい。リン（Ｐ）ドープ多結晶シリコン膜は、ＳｉＨ4
とＰＨ3と希釈ガスとしてＨｅ、Ｈ2を用い４５０〜５０
０℃に加熱して１００〜２００nm、好ましくは１５０nm
の厚さで形成する。さらにその上層にはゲート電極の抵
抗値を下げるために、シリサイド金属などを形成する。
タングステンシリサイド（ＷＳｉx）、チタンシリサイ
ド（Ｔｉ）など適用し得るシリサイド金属に限定はな
く、スパッタ法などで１００〜２００nm、好ましくは１
５０nmの厚さに形成する。
【０１６３】このように第１の導電層、第２の導電層と
して２層に分けて形成された状態から、図２２（Ｆ）に
示すようにゲート電極９１７〜９２０（第１の導電層９
１７ａ〜９２０ａと第２の導電層９１７ｂ〜９２０ｂ）
を形成する。
【０１６４】次に、ｎチャネル型ＴＦＴのＬＤＤ領域を
形成するための第１のドーピング処理を行う。ドーピン
グは、代表的な方法としてフォスフィン（ＰＨ3）を用
いたイオンドープ法で行い、ゲート電極をマスクとして
利用して自己整合的に第１の不純物領域９２１〜９２４
を形成する。この領域のリン（Ｐ）濃度は２×１０16〜
５×１０19atoms／cm3の範囲とする（図２３（Ａ））。
【０１６５】さらに、第２のドーピング処理を行い、ｎ
型不純物が添加される第２の不純物領域９２７、９２８
の形成を行う。この不純物領域はｎチャネル型ＴＦＴの
ソース領域およびドレイン領域を形成するものであり、
ゲート電極の外側の領域に形成するためにレジストマス
ク９２６を形成する。また、ｐチャネル型ＴＦＴを形成
する半導体層にリン（Ｐ）が添加されないようにレジス
トマスク９２５を形成しておく。ｎ型を付与する不純物
元素にはリン（Ｐ）を用い、その濃度が１×１０20〜１
×１０21atoms／cm3の濃度範囲となるようにフォスフィ
ン（ＰＨ3）を用いたイオンドープ法で行う（図２３
（Ｂ））。
【０１６６】そして図２３（Ｃ）に示すように、ｐチャ
ネル型ＴＦＴを形成する半導体層にソース領域およびド
レイン領域を形成する第３の不純物領域９３０、９３１
を形成する。ゲート電極６１２をマスクとしてジボラン
（Ｂ2Ｈ6）を用いたイオンドープ法で行い、自己整合的
に第３の不純物領域を形成する。このときｎチャネル型
ＴＦＴを形成する半導体層はレジストマスク９２９で全
面を被覆しておく。この領域のボロン（Ｂ）濃度は３×
１０20〜３×１０21atoms／cm3となるようにする。
【０１６７】これらの不純物領域を形成した後、窒化シ
リコン膜、酸化シリコン膜、酸化窒化シリコン膜などか
ら成る第１の層間絶縁膜９３２を形成し、４００〜９５
０℃、好ましくは８００〜９００℃で１０〜６０分の熱
処理を施して不純物元素の活性化を行う。この熱処理で
ゲート電極側に不純物元素が拡散し、オーバーラップ領
域５３３〜５３６が形成される（図２３（Ｄ））。第２
の層間絶縁膜９３７は、酸化シリコンや酸化窒化シリコ
ンなどの無機絶縁物材料、または有機絶縁物材料を用い
１．０〜２．０μｍの平均膜厚で形成する。配線９３８
〜９４５はＡｌ、Ｔｉなどで形成する。さらに、３〜１
００％の水素を含む雰囲気中で３００〜４５０℃で１〜
１２時間の熱処理を行い、半導体層を水素化して欠陥準
位密度を低減する処理を行う（図２３（Ｅ））。
【０１６８】以上の様にして、ｐチャネル型ＴＦＴ９４
６、９４８、ｎチャネル型ＴＦＴ９４７、９４９を有す
る駆動回路が形成することができる。ｐチャネル型ＴＦ
Ｔ９４８とｎチャネル型ＴＦＴ９４９のゲート絶縁膜
は、ｐチャネル型ＴＦＴ９４６とｎチャネル型ＴＦＴ９
４７のゲート絶縁膜よりも薄く形成され、低電圧で高速
に駆動する構造となっている。前者のＴＦＴは３〜５Ｖ
の低電圧で駆動するラッチ回路などを形成し、後者のＴ
ＦＴは５〜１２Ｖで駆動するシフトレジスタ回路などを
形成するのに適している。
【０１６９】ｐチャネル型ＴＦＴ９４６、９４８には、
チャネル形成領域９５０、９５５、第３の不純物領域か
ら成るソースまたはドレイン領域９４６、９５６が形成
されたシングルドレインの構造である。ｎチャネル型Ｔ
ＦＴ９４７、９４９には、チャネル形成領域９５２、９
５７、第１の不純物領域で形成されるＬＤＤ領域９５
３、９５８、第２の不純物領域から形成されるソースま
たはドレイン領域９５４、９５９が形成されている。ｎ
チャネル型ＴＦＴに形成されるＬＤＤ領域は０．２〜１
μmの長さで形成され、０．１程度は活性化の熱処理に
よりゲート電極の内側に拡散して、ゲート電極とオーバ
ーラップする構造となっている。この構造により、ホッ
トキャリア効果による特性の劣化を防ぎ、また寄生容量
を最低限度に抑えて高速動作を可能とする。
【０１７０】これらのＴＦＴのチャネル長は低電圧部で
０．３〜１μm（好ましくは０．６μm）、中電圧部で
０．６〜１．５μm（好ましくは０．９μm）で形成す
る。従って、適用すべきデザインルールもライン・アン
ド・スペース（線幅と隣接する線との間隔）で０．３〜
１．５μm、コンタクトホールで０．９μm程度の精度が
要求される。
【０１７１】本実施形態で作製されるＴＦＴはソース線
側のスティックドライバを形成するのに適している。特
に、３Ｖで数十MHzの周波数で駆動するラッチ回路など
は、図２３（Ｅ）で示すｐチャネル型ＴＦＴ９４８とｎ
チャネル型ＴＦＴ９４９を用いて形成する。また、シフ
トレジスタ回路などにはｐチャネル型ＴＦＴ９４６、ｎ
チャネル型ＴＦＴ９４７を適用して形成すると良い。こ
こでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形
成する工程を示したが、同工程により容量素子や抵抗素
子を形成することは容易に想定できるものであり省略さ
れている。また、回路形成に必要なＴＦＴのサイズ（チ
ャネル長／チャネル幅）やそのレイアウトは実施者が適
宣考慮すれば良いものである。
【０１７２】[実施例１１]実施例８〜１０のいずれかの
方法により作製されるＴＦＴで走査線側またはソース線
側のスティックドライバの駆動回路を形成することがで
きる。このようなスティックドライバに設けられる入出
力端子は図２４で示すようにソースまたはドレイン配線
と同じ層上に形成される。図２４では入出力端子２４０
０、２４０１がスティック基板の端部に形成される様子
を示している。画素領域が形成される第１の基板にフェ
ースダウンのＣＯＧ法で実装するには表面パッシベーシ
ョンが必要であるので、絶縁層２４０２により表面をパ
ッシベーションする。このような入出力端子部の形態は
実施形態２〜４で作製したスティック基板にも適用でき
る。
【０１７３】また、ＣＯＧでスティックドライバを実装
するには入出力端子にバンプを形成する必要がある。バ
ンプは公知の方法で形成すれば良いが、その一例を図２
５で説明する。図２５（Ａ）において、２４０３はソー
スまたはドレイン配線と同じ層上に形成される入出力端
子であり、その上にＴｉとＰｄまたは、ＣｒとＣｕを積
層したバリアメタル層２４０５を形成する。バリアメタ
ル層の形成はスパッタ法や蒸着法などを適用する。そし
て、メッキ用のレジストマスク２４０６を形成する。
【０１７４】そして、図２５（Ｂ）で示すように、Ａｕ
で形成されるバンプ２４０７を電解メッキで５〜２０μ
mの厚さに形成する。そして、不要となったレジストマ
スク２４０６を除去して、新たにバンプの上からレジス
トを塗布してバリアメタル層２４０５をエッチングする
ためのレジストマスク２４０８を形成する。このレジス
トマスクを形成するためのフォトリソ工程は、バンプを
介して行うため高い解像度を得ることができない。レジ
ストマスク２４０８はバンプとその周辺を覆うように形
成する。このレジストマスク２４０８を利用してバリア
メタル層をエッチングすることにより、図２５（Ｄ）で
示すようなバリアメタル層２４０９が形成される。その
後、バンプとバリアメタル層との密着性を高めるために
２００〜３００℃で熱処理を行う。このようにして、他
の基板に実装することができるスティックドライバを完
成させることができる。
【０１７５】[実施例１２]以上説明したようにスティッ
クドライバは液晶表示装置の駆動回路を実装する方法と
して利用することができる。図２６はそのような表示装
置のブロック構成図を示す。画素領域１６０１は複数の
走査線とソース線が交差して形成され、実施例１〜７で
示されるような逆スタガ型のＴＦＴが設けられたアクテ
ィブマトリクス型の構成である。その周辺の領域には走
査線スティックドライバ１６０２及びソース線スティッ
クドライバ１６０３が設けられている。外部から入力さ
れるクロック信号及びデータ信号１６０７と画質信号１
６０８は、スティックドライバの入力仕様に変換するた
めのコントロール回路１６０５に入力され、それぞれの
タイミング仕様に変換される。また、電源１６０９、オ
ペアンプから成る電源回路１６０６は外付けの回路で賄
われる。このようなコントロール回路１６０５や電源回
路１６０６はＴＡＢ方式で実装すると表示装置を小型化
できる。
【０１７６】コントロール回路１６０５からは走査線側
とソース線側にそれぞれ信号が出力されるが、ソース線
側には信号分割回路１６０４が設けられ、入力デジタル
信号をｍ個に分割して供給する。分割数ｍは２以上の自
然数で、実際的には２〜１６分割にするのが適当であ
る。この場合、入力デジタル信号線１６１０の本数がｎ
本であれば、修正デジタル信号線１６２０の本数はｎ×
ｍ本となる。画素密度にもよるが、少なくともソース線
側のスティックドライバは複数個設けられて、信号分割
回路により入力デジタル信号の周波数が１／ｍに落とさ
れることによりスティックドライバの負荷を軽減してい
る。信号分割回路は半導体集積回路で形成されるＩＣチ
ップを実装しても良いし、実施形態３または４で示すよ
うなＴＦＴで集積回路を形成したスティックドライバと
同様のチップで形成することも可能である。
【０１７７】[実施例１３]図２７は信号分割回路の一例
を示す。本実施例では便宜上入力デジタル信号線の本数
ｎは１、信号分割数ｍは４として説明する。ラッチ回路
前段１３０１〜１３０４及びラッチ後段１３０５〜１３
０８は、各々図２７（Ｂ）のように２個のインバータ１
３７２、１３７４と４個のクロックドインバータ１３７
１、１３７３、１３７５、１３７６により構成されてい
る。信号入力部１３８１は１３６１に、信号出力部１３
８２は１３６２に、クロック信号入力部１３８３、１３
８４はそれぞれ１３６３、１３６４に対応している。
【０１７８】クロック信号線１３２２及び反転クロック
信号線１３２３のクロック信号はカウンタ回路１３０９
に入力し、リセット信号１３２６からの入力を受けて出
力を修正クロック信号線１３２４及び反転修正クロック
信号線１３２５に送る。入力デジタル信号は１３２１か
ら入力し、クロック信号の周期毎にラッチ回路前段１３
０１から１３０２へと順次移送されていく。そして、修
正クロック信号が反転するときにラッチ回路前段に保持
されている入力デジタル信号の電位情報はラッチ回路後
段に移される。例えば、ラッチ回路前段１３０１の電位
情報はラッチ回路後段１３０５に移される。このような
動作により、ラッチ回路後段１３０５〜１３０８の出力
部に接続する各修正デジタル信号線１３３１〜１３３４
から修正デジタル信号が送出される。ここでは、分割数
ｍ＝４で説明したため、この場合には修正デジタル信号
の周波数は入力デジタル信号の周波数の１／４になる。
勿論、分割数は４に限定される訳ではなく、２〜３２
（実用的には４〜１６）の範囲で自由に選択することが
できる。
【０１７９】[実施例１４]図２６で示すソース線側に設
けるスティックドライバの回路構成の一例を図２８に示
す。回路構成は、入力側からシフトレジスタ回路１８０
１、ラッチ回路１８０４、１８０５、レベルシフタ回路
１８０６、Ｄ／Ａ変換回路１８０７が設けられている。
入力デジタル信号がｎビットで一画素の情報を表現しＲ
ＧＢ表示をする場合、この入力デジタル信号をｍ分割さ
れていると、ラッチ回路１８０４、１８０５はそれぞ
れ、ｍ×３×ｎ個必要であり、レベルシフタ回路１８０
６、Ｄ／Ａ変換回路１８０７はそれぞれｍ×３個が必要
となる。
【０１８０】図２１はラッチ回路の代表例であり、図２
９（Ａ）はクロックドインバータを用いた例であり、図
２９（Ｂ）はＳＲＡＭ型のものであり、図２９（Ｃ）は
ＤＲＡＭ型のものである。これらは代表例であり、その
他の構成をとることも可能である。
【０１８１】シフトレジスタ回路、ラッチ回路は駆動電
圧３Ｖであり、レベルシフタ回路により１０Ｖに昇圧し
てＤ／Ａ変換回路に信号を送る。Ｄ／Ａ変換回路は抵抗
分割型やスイッチドキャパシタ型のものを採用すること
ができる。
【０１８２】シフトレジスタ回路、ラッチ回路を形成す
るＴＦＴは実施形態３において図２１（Ｇ）で示したｐ
チャネル型ＴＦＴ４６２、ｎチャネル型ＴＦＴ４６３、
または実施形態４において図２３（Ｅ）で示したｐチャ
ネル型ＴＦＴ５４８、ｎチャネル型ＴＦＴ５４９を用い
て作製すると良い。
【０１８３】[実施例１５]図３０は本発明のスティック
ドライバを用いて液晶表示装置の組み立てる様子を模式
的に示す図である。第１の基板には画素領域８０３、外
部入出力端子８０４、接続配線８０５が形成されてい
る。画素領域８０３は実施形態１で示す逆スタガ型のＴ
ＦＴで作製されたものである。点線で囲まれた領域は、
走査線側のスティックドライバ貼り合わせ領域８０１と
ソース線側のスティックドライバ貼り合わせ領域８０２
である。第２の基板８０８には対向電極８０９が形成さ
れ、シール材８１０で第１の基板８００と貼り合わせ
る。シール材８１０の内側には液晶が封入され液晶層８
１１を形成する。第１の基板と第２の基板とは所定の間
隔を持って貼り合わせるが、ネマチック液晶の場合には
３〜８μm、スメチック液晶の場合には１〜４μmとす
る。
【０１８４】スティックドライバ８０６、８０７は実施
形態２で説明したように、ソース線側と走査線側とで回
路構成が異なる。第３の基板８１４は特にその区別をし
ていないが、いずれにしても走査線側、またはソース線
側の駆動回路に適応したスティックドライバであるもの
とする。スティックドライバは第１の基板に実装する
が、その方法は実施形態１において図２及び３で説明さ
れている。走査線側に実装するスティックドライバは実
施例８で示すものが適しており、ガラス基板上に駆動回
路が形成されている。データ線側に実装するスティック
ドライバは、分割駆動を前提にするにしても高い信号周
波数に対応できるＴＦＴ特性が要求されるので、実施例
９または１０で示す石英基板上に形成したスティックド
ライバが適している。外部入出力端子８０４には、外部
から電源及び制御信号を入力するためのＦＰＣ（フレキ
シブルプリント配線板：Flexible Printed Circuit）８
１２を貼り付ける。ＦＰＣ８１２の接着強度を高めるた
めに補強板８１３を設けても良い。こうして液晶表示装
置を完成させることができる。スティックドライバは第
１の基板に実装する前に電気検査を行えば液晶表示装置
の最終工程での歩留まりを向上させることができ、ま
た、信頼性を高めることができる。
【０１８５】[実施例１６]実施例１５で示すようにステ
ィックドライバが実装された表示装置を電気光学装置に
搭載する方法の一例を図３１に示す。表示装置は画素領
域７０２が実装された基板７０１の端部にスティックド
ライバ７１０が実装されている。そして、スペーサ７０
６を内包するシール剤７０７により対向基板７０３と貼
り合わせられ、さらに偏光版７０８、７０９が設けられ
ている。そして、接続部材７２３によって筐体７２４に
固定される。
【０１８６】スティックドライバ７１０は、その入出力
端子７１１において導電性粒子７１２を含む樹脂７１３
で基板７０１上に形成された入力配線７１４と接続して
いる。入出力配線７１４の一方の端はフレキシブルプリ
ント配線板（Flexible Printed Circuit：ＦＰＣ）が導
電性粒子７１５を含む樹脂７１６で接着されている。Ｆ
ＰＣは、信号処理回路、増幅回路、電源回路などが設け
られたプリント基板７１９にやはり同様な手法（導電性
粒子７２１を含む樹脂７２２）で接続し、画像表示に必
要な信号をスティックドライバが実装された表示装置に
伝達するようになっている。そして、表示装置が透過型
の液晶表示装置であれば、対向基板７０３側に光源と光
導光体が設けられてバックライト７１８が設けられてい
る。
【０１８７】ここで示す表示装置の実装方法は一例であ
り、電気光学装置の形態に合わせて適宣組み立てられる
ものである。
【０１８８】[実施例１７]スティックドライバの生産性
を観点からは、大面積の基板を使用して１回のプロセス
で１枚の基板からできるだけ多数個取り出す方法が適し
ている。基板はガラス基板または石英基板を使用する
が、いずれにしても大面積基板を分割するときに、いか
に加工ロスを無くすかが第１の課題となる。加工精度か
ら言えばダイシング装置が適しているが、３００×４０
０mmや５５０×６５０mm、さらには９６０×１０００mm
といった液晶ラインで使用される基板を直接加工するに
は、装置の規模が大型化してしまう。むしろ、加工精度
は劣るものの大面積基板を容易に切断できるガラススク
ライバーを用い、これにより大面積基板を複数個に分割
する第１の段階と、複数個に分割された基板からダイシ
ング装置を用いて個々のスティックドライバに分割する
第２の段階とに分けて行う方が適している。
【０１８９】例えば、液晶第１期ラインで採用された３
００×４００mmの大面積の基板上に一辺が１００〜２０
０mmの領域から成る群９０２を複数個作り、その中に短
辺の長さ１〜６mmのスティックドライバを複数個配置す
る。各群の間隔は３〜１０mmとして配置して、ガラスス
クライバーで加工線９０４に沿って大面積基板から分割
する。群の中のスティックドライバは切りしろ０．５〜
１mmで配置しダイシング装置で分割するという方法を採
用することができる。このような加工方法を用いると、
２×２０mmのスティックドライバを１２７×１２７mmの
群の中に３６０個作り込むことができ、１枚の基板から
は２１６０個のスティックドライバを取出すことができ
る。
【０１９０】また、大面積基板上に多数のスティックド
ライバを形成するための第２の課題は露光技術である。
スティックドライバのデザインルールは０．３〜２μ
m、好ましくは０．３５〜１μmである。このようなデザ
インルールで、やはりスループット良く露光を行う必要
がある。露光方式において、プロキシミティ方式やプロ
ジェクション方式はスループット向上には有利である
が、大型の高精細マスクが必要であり、高い解像度や重
ね合わせ精度が得られにくいなどの欠点がある。一方、
ステッパ方式では、その一例としてｉ線（３６５nm）を
使って０．７μmの解像度で４４mm角の領域、または５
４×３０mmの領域を一度に露光することができる。これ
に対応して、スティックドライバの長辺の長さをこの露
光範囲内としておけばサブミクロンパターンであっても
効率よく露光することが可能となる。
【０１９１】液晶表示装置などの画素領域は必ずしもサ
ブミクロンのデザインルールを必要としないので、大面
積を一度に露光できるプロキシミティ方式やプロジェク
ション方式が適した方式であると考えられている。従っ
て、駆動回路部と画素領域とを別の露光方式で行うこと
は生産性を向上させるばかりでなく、本発明のようにス
ティックドライバを実装することで大画面の表示装置の
周辺部（額縁領域）の面積を小さくすることを可能にす
る。
【０１９２】[実施例１８]本実施例では、実施例８のよ
うな構成の表示装置を組み込んだ半導体装置について示
す。このような半導体装置には、携帯情報端末（電子手
帳、モバイルコンピュータ、携帯電話等）、ビデオカメ
ラ、スチルカメラ、パーソナルコンピュータ、テレビ等
が挙げられる。それらの一例を図３３と図３４に示す。
【０１９３】図３３（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
装置９００４、操作スイッチ９００５、アンテナ９００
６から構成されている。表示装置９００４は本発明の逆
スタガ型ＴＦＴによる画素領域の周辺にスティックドラ
イバを実装した液晶表示装置を用いることができる。
【０１９４】図３３（Ｂ）はビデオカメラであり、本体
９１０１、表示装置９１０２、音声入力部９１０３、操
作スイッチ９１０４、バッテリー９１０５、受像部９１
０６から成っている。表示装置９１０２は本発明の逆ス
タガ型ＴＦＴによる画素領域の周辺にスティックドライ
バを実装した液晶表示装置を用いることができる。
【０１９５】図３３（Ｃ）はモバイルコンピュータ或い
は携帯型情報端末であり、本体９２０１、カメラ部９２
０２、受像部９２０３、操作スイッチ９２０４、表示装
置９２０５で構成されている。表示装置９２０５は本発
明の逆スタガ型ＴＦＴによる画素領域の周辺にスティッ
クドライバを実装した液晶表示装置を用いることができ
る。
【０１９６】図３３（Ｄ）はテレビであり、本体９４０
１、スピーカー９４０２、表示装置９４０３、受信装置
９４０４、増幅装置９４０５等で構成される。表示装置
９４０３は本発明の逆スタガ型ＴＦＴによる画素領域の
周辺にスティックドライバを実装した液晶表示装置を用
いることができる。
【０１９７】図３３（Ｅ）は携帯書籍であり、本体９５
０１、表示装置９５０２、９５０３、記憶媒体９５０
４、操作スイッチ９５０５、アンテナ９５０６から構成
されており、ミニディスク（ＭＤ）やＤＶＤに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。直視型の表示装置９５０２、９５０３は本発明
の逆スタガ型ＴＦＴによる画素領域の周辺にスティック
ドライバを実装した液晶表示装置を用いることができ
る。
【０１９８】図３４（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示装置９
６０３、キーボード９６０４で構成される。表示装置９
６０３は本発明の逆スタガ型ＴＦＴによる画素領域の周
辺にスティックドライバを実装した液晶表示装置を用い
ることができる。
【０１９９】図３４（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを
行うことができる。表示装置９７０２は本発明の逆スタ
ガ型ＴＦＴによる画素領域の周辺にスティックドライバ
を実装した液晶表示装置を用いることができる。
【０２００】図３４（Ｃ）はデジタルカメラであり、本
体９８０１、表示装置９８０２、接眼部９８０３、操作
スイッチ９８０４、受像部（図示しない）で構成され
る。表示装置９８０２は本発明の逆スタガ型ＴＦＴによ
る画素領域の周辺にスティックドライバを実装した液晶
表示装置を用いることができる。
【０２０１】
【発明の効果】以上説明したとおり、本発明により、３
枚のフォトマスクにより逆スタガ型のｎチャネル型ＴＦ
Ｔを有する画素ＴＦＴ及び、保持容量を備えた液晶表示
装置の画素領域を形成することができる。そのことによ
り製造工程を簡略化することができる。同様に、３枚の
フォトマスクで画素電極の表面を凹凸化した反射型の液
晶表示装置を作製することができる。
【０２０２】また、スティックドライバを、３枚のフォ
トマスクにより作製された逆スタガ型の画素ＴＦＴ及び
保持容量を備えた液晶表示装置に実装するに際し、従来
のＩＣチップよりも長尺のスティックドライバで駆動回
路を実装することにより、一つの画素領域に対して必要
な数を減らすことができる。その結果、液晶表示装置の
製造歩留まりを向上させ、製造コストを低減させること
を可能とする。
【０２０３】一方、製造工程からみたスティックドライ
バの利点は、必ずしもサブミクロンのデザインルールを
必要としない画素領域は、大面積を一度に露光できるプ
ロキシミティ方式やプロジェクション方式が適した方式
で行い、サブミクロンのデザインルールが要求されるス
ティックドライバはステッパ方式で露光するといった生
産手段の住分けを可能とする。このような手段を用いる
ことにより生産性を高めることができる。
【０２０４】
【図面の簡単な説明】
【図１】 本発明の画素構造を示す上面図。
【図２】 画素ＴＦＴ、保持容量、端子部の作製工程を
説明する断面図。
【図３】 画素ＴＦＴ、保持容量、端子部の作製工程を
説明する断面図。
【図４】 画素ＴＦＴ、保持容量の作製工程を説明する
上面図。
【図５】 画素ＴＦＴ、保持容量の作製工程を説明する
上面図。
【図６】 画素領域とスティックドライバの配置を説明
する図。
【図７】 画素領域とスティックドライバの回路構成を
説明するブロック図。
【図８】 スティックドライバの構成を説明する断面
図。
【図９】 スティックドライバの実装方法の一例を説明
する図。
【図１０】 スティックドライバの実装方法の一例を説
明する図。
【図１１】 入力端子部の上面図及び断面図。
【図１２】 画素ＴＦＴ、保持容量、端子部の構造を説
明する断面図。
【図１３】 マルチチャンバ方式の製造装置の構成を説
明する図。
【図１４】 単室連続成膜方式の製造装置の構成を説明
する図。
【図１５】 反射型の液晶表示装置の断面構造図。
【図１６】 反射型の液晶表示装置の画素の上面図。
【図１７】 スティックドライバの駆動回路を形成する
ＴＦＴの作製工程を説明する図。
【図１８】 スティックドライバの駆動回路を形成する
ＴＦＴの作製工程を説明する図。
【図１９】 スティックドライバの駆動回路を形成する
ＴＦＴの作製工程を説明する図。
【図２０】 スティックドライバの駆動回路を形成する
ＴＦＴの作製工程を説明する図。
【図２１】 スティックドライバの駆動回路を形成する
ＴＦＴの作製工程を説明する図。
【図２２】 スティックドライバの駆動回路を形成する
ＴＦＴの作製工程を説明する図。
【図２３】 スティックドライバの駆動回路を形成する
ＴＦＴの作製工程を説明する図。
【図２４】 スティックドライバの端子部の構成を説明
する断面図。
【図２５】 スティックドライバの入出力端子部に形成
するバンプの作製工程図。
【図２６】 表示装置の回路構成を説明するブロック構
成図。
【図２７】 信号分割回路の構成を説明する図。
【図２８】 ソース線に接続するスティックドライバの
駆動回路の構成を説明する図。
【図２９】 ラッチ回路の具体例を説明する図。
【図３０】 スティックドライバを実装する液晶表示装
置の組み立て図。
【図３１】 表示装置を電気光学装置の筐体に装着する
一例を説明する図。
【図３２】 スティックドライバを実装するアクティブ
マトリクス型表示装置の概念図。
【図３３】 半導体装置の一例を説明する図。
【図３４】 半導体装置の一例を説明する図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桑原 秀明 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Ｆターム(参考） 2H092 GA48 GA60 JA26 JA35 JB08 JB61 KA04 KA05 KA12 KA18 MA02 MA05 MA08 MA27 MA30 NA25 NA27 NA29 PA01 PA06 5F110 AA16 AA22 BB01 BB04 CC02 CC07 DD02 DD03 DD13 DD14 DD15 DD25 EE01 EE02 EE03 EE06 EE14 EE15 EE23 EE44 FF01 FF02 FF03 FF04 FF09 FF23 FF28 FF30 FF36 GG01 GG02 GG03 GG14 GG15 GG25 GG28 GG33 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HK03 HK04 HK06 HK07 HK09 HK15 HK16 HK22 HK25 HK26 HK33 HK35 HL02 HL04 HL12 HM15 NN02 NN03 NN22 NN23 NN24 NN27 NN34 NN35 NN36 NN73 NN78 PP01 PP03 PP04 PP13 PP23 PP34 PP35 QQ09 QQ11 QQ16 QQ24 QQ25 QQ28

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】非晶質半導体を有する逆スタガ型薄膜トラ
    ンジスタをマトリクス状に配置して画素領域が形成され
    た第１の基板と、 前記画素領域に対応して対向電極が形成された第２の基
    板と、 前記第１の基板の外側の領域に設けられ、結晶質半導体
    を有する複数の薄膜トランジスタで形成された駆動回路
    を有するガラスまたは石英から成る第３の基板と、 前記第１の基板と前記第２の基板との間に液晶層を狭持
    した半導体装置において、 前記逆スタガ型薄膜トランジスタの前記非晶質半導体か
    ら成る半導体層と、該半導体層上に形成された第１の導
    電層との少なくとも一つの端面は概略一致して設けら
    れ、 前記第３の基板は、前記第１の基板上に複数個設けら
    れ、 前記結晶質半導体を有する複数の薄膜トランジスタは、
    第１のゲート絶縁膜で形成された第１の薄膜トランジス
    タと、第２のゲート絶縁膜で形成された第２の薄膜トラ
    ンジスタを含むことを特徴とする半導体装置。
  2. 【請求項２】複数の走査線と、複数のソース線が絶縁層
    を介して交差するように設けられ、前記交差部に対応し
    て非晶質半導体を有する逆スタガ型薄膜トランジスタが
    設けられた画素領域を有する第１の基板と、 前記画素領域に対応して対向電極が形成された第２の基
    板と、 前記第１の基板の画素領域の外側に設けられ、結晶質半
    導体を有する複数の薄膜トランジスタで形成された駆動
    回路を有するガラスまたは石英から成る第３の基板と、 前記第１の基板と前記第２の基板との間に液晶層を狭持
    した半導体装置において、 前記逆スタガ型薄膜トランジスタの前記非晶質半導体か
    ら成る半導体層と、該半導体層上に形成された第１の導
    電層との少なくとも一つの端面は概略一致して設けら
    れ、 前記第３の基板は複数個設けられ、 前記複数の薄膜トランジスタは、第１のゲート絶縁膜で
    形成された第１の薄膜トランジスタと、第２のゲート絶
    縁膜で形成された第２の薄膜トランジスタを含むことを
    特徴とする半導体装置。
  3. 【請求項３】複数の走査線と、複数のソース線が絶縁層
    を介して交差するように設けられ、前記交差部に対応し
    て設けられた非晶質半導体を有する逆スタガ型薄膜トラ
    ンジスタと、該逆スタガ型薄膜トランジスタに接続する
    画素電極とが設けられた画素領域を有する第１の基板
    と、 前記画素領域に対応して対向電極が形成された第２の基
    板と、 前記第１の基板の画素領域の外側に設けられ、結晶質半
    導体を有する複数の薄膜トランジスタで形成された駆動
    回路を有するガラスまたは石英から成る第３の基板と、 前記第１の基板と前記第２の基板との間に液晶層を狭持
    した半導体装置において、 前記逆スタガ型薄膜トランジスタの前記非晶質半導体か
    ら成る半導体層と、該半導体層上に形成された第１の導
    電層との少なくとも一つの端面は概略一致して設けら
    れ、 前記第３の基板は複数個設けられ、 前記複数の薄膜トランジスタは、第１のゲート絶縁膜で
    形成された第１の薄膜トランジスタと、第２のゲート絶
    縁膜で形成された第２の薄膜トランジスタを含むことを
    特徴とする半導体装置。
  4. 【請求項４】請求項１乃至請求項３において、 前記第１のゲート絶縁膜の厚さは前記第２のゲート絶縁
    膜の厚さよりも薄いことを特徴とする半導体装置。
  5. 【請求項５】請求項２または請求項３において、 前記ガラスまたは石英から成る第３の基板は、前記走査
    線と前記ソース線に対応してそれぞれ設けられ、 前記走査線に対応して設けられる第３の基板はガラスで
    あり、前記ソース線に対応して設けられる第３の基板は
    石英であることを特徴とする半導体装置。
  6. 【請求項６】請求項２または請求項３において、 前記第３の基板の少なくとも一つは、前記走査線に接続
    する第１の駆動回路が形成され、 前記第３の基板の少なくとも他の一つは、前記ソース線
    に接続する第２の駆動回路が形成され、かつ、該第２の
    駆動回路は信号分割回路と接続していることを特徴とす
    る半導体装置。
  7. 【請求項７】請求項３において、 前記走査線と前記ソース線とに囲まれた内側の領域にお
    いて、 前記画素電極の下方に、前記該逆スタガ型薄膜トランジ
    スタのゲート電極と同じ層で形成された島状の領域が複
    数個形成され、前記島状の領域の配列パターンにより、
    前記画素電極の表面が凹凸化されていることを特徴とす
    る半導体装置。
  8. 【請求項８】請求項１乃至請求項７のいずれか一項にお
    いて、前記半導体装置は携帯電話、ビデオカメラ、モバ
    イルコンピュータ、携帯書籍、デジタルカメラ、パーソ
    ナルコンピュータ、ＤＶＤプレーヤー、テレビから選ば
    れた一つであることを特徴とする半導体装置。
  9. 【請求項９】第１の基板に、第１のマスクでゲート配線
    を形成する第１工程と、 絶縁膜、第１の半導体膜、一導電型の第２の半導体膜、
    第１の導電膜を順次形成する第２の工程と、 第２のマスクで、前記第１の半導体膜、前記一導電型の
    第２の半導体膜、第１の導電膜を所定の形状にエッチン
    グする第３の工程と、 前記第３の工程の後に、第２の導電膜を形成する第４工
    程と、 第３のマスクで前記第２の導電膜をエッチングして、前
    記第２の導電膜からなる画素電極を形成する第５の工程
    と、 前記第３のマスクで前記第１の導電膜と、前記一導電型
    の第２の半導体膜と、前記第１の半導体膜の一部とをエ
    ッチングする第６の工程と、 第２の基板に前記画素領域に対応する対向電極を形成す
    る第７の工程と、 前記第１の基板と前記第２の基板の間に液晶層を挟持し
    て貼り合わせる第８の工程と、 第３の基板上に結晶質半導体を有する薄膜トランジスタ
    で形成される駆動回路を複数個形成する第９の工程と、 前記第３の基板に形成された複数の駆動回路をそれぞれ
    に分割して、スティック状の基板を形成する第１０の工
    程と、 前記スティック状の基板を前記第１の基板の画素領域の
    周辺に複数個貼り合わせ、前記駆動回路と前記画素領域
    とを電気的に接続する第１１の工程とを有し、 前記第９の工程は、第１の厚さのゲート絶縁膜を形成す
    る工程と、第２の厚さのゲート絶縁膜を形成する工程と
    を含むことを特徴とする半導体装置の作製方法。
  10. 【請求項１０】第１の基板に、第１のマスクでゲート配
    線及び凸部を形成する第１工程と、 絶縁膜、第１の半導体膜、一導電型の第２の半導体膜、
    第１の導電膜を順次形成する第２の工程と、 第２のマスクで、前記第１の半導体膜、前記一導電型の
    第２の半導体膜、第１の導電膜を所定の形状にエッチン
    グする第３の工程と、 前記第３の工程の後に、第２の導電膜を形成する第４工
    程と、 第３のマスクで前記第２の導電膜をエッチングして、前
    記第２の導電膜からなる画素電極を形成する第５の工程
    と、 前記第３のマスクで前記第１の導電膜と、前記一導電型
    の第２の半導体膜と、前記第１の半導体膜の一部とをエ
    ッチングする第６の工程と、 第２の基板に前記画素領域に対応する対向電極を形成す
    る第７の工程と、 前記第１の基板と前記第２の基板の間に液晶層を挟持し
    て貼り合わせる第８の工程と、 第３の基板上に結晶質半導体を有する薄膜トランジスタ
    で形成される駆動回路を複数個形成する第９の工程と、 前記第３の基板に形成された複数の駆動回路をそれぞれ
    に分割して、スティック状の基板を形成する第１０の工
    程と、 前記スティック状の基板を前記第１の基板の画素領域の
    周辺に複数個貼り合わせ、前記駆動回路と前記画素領域
    とを電気的に接続する第１１の工程とを有し、 前記第９の工程は、第１の厚さのゲート絶縁膜を形成す
    る工程と、第２の厚さのゲート絶縁膜を形成する工程と
    を含むことを特徴とする半導体装置の作製方法。
  11. 【請求項１１】請求項９または請求項１０において、 前記第１の厚さのゲート絶縁膜を形成する工程と、第２
    の厚さのゲート絶縁膜を形成する工程とは、 シリコンと酸素または窒素を含む反応性気体から絶縁膜
    を堆積する第１の段階と、該絶縁膜を酸化雰囲気中で熱
    処理する第２の段階とを有することを特徴とする半導体
    装置の作製方法。
  12. 【請求項１２】請求項９または請求項１０において、 前記第１の厚さのゲート絶縁膜を形成する工程と、第２
    の厚さのゲート絶縁膜を形成する工程とは、 シリコンと酸素または窒素を含む反応性気体から絶縁膜
    を堆積する第１の段階と、該絶縁膜をハロゲンを含む酸
    化雰囲気中で熱処理する第２の段階とを有することを特
    徴とする半導体装置の作製方法。
  13. 【請求項１３】請求項９または請求項１０において、 前記非晶質半導体を有する薄膜トランジスタは逆スタガ
    型で形成し、前記結晶質半導体を有する薄膜トランジス
    タはトップゲート型で形成することを特徴とする半導体
    装置の作製方法。
  14. 【請求項１４】請求項９乃至請求項１３のいずれか一項
    において、前記半導体装置は携帯電話、ビデオカメラ、
    モバイルコンピュータ、携帯書籍、デジタルカメラ、パ
    ーソナルコンピュータ、ＤＶＤプレーヤー、テレビから
    選ばれた一つであることを特徴とする半導体装置の作製
    方法。
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