JP4579012B2

JP4579012B2 - 液晶表示装置の製造方法

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Publication number: JP4579012B2
Application number: JP2005058886A
Authority: JP
Inventors: 克紀美崎
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-03-03
Filing date: 2005-03-03
Publication date: 2010-11-10
Anticipated expiration: 2025-03-03
Also published as: JP2006243344A; US20060237720A1; US7727822B2

Description

本発明は、液晶表示装置の製造方法に関し、特にアクティブマトリックス基板を用いた液晶表示装置の製造方法に関する。

多数の画素を行列上に配列して表示を行う液晶表示装置において、画素数が多くデューティー比が低い場合には、画素毎に薄膜トランジスタ（ＴＦＴ）などのスイッチング素子を形成したアクティブマトリックス基板が多く用いられる。

画素電極は、ＴＦＴを介して信号電圧を供給される。信号電圧の保持特性を高めるため、補助容量も形成される。例えば、ゲートバスラインと平行に補助容量バスラインが形成され、画素電極との間に容量を形成する。

ＴＦＴのオフ抵抗が無限大で、補助容量にもリークがなければ、一旦補助容量に蓄積された信号電圧は、書き換えられるまで保持される。ＴＦＴにリーク電流が生じると、保持された信号電圧は徐々に減少する。良好な画質を実現するためにはＴＦＴのリークは少なければ少ないほどよい。

特表２０００−５０１５６９号公報特開２０００-３３２２５４号公報特開２００３-１８８１８３号公報特開２００４-１６５６８８号公報

本発明の目的は、製造されるＴＦＴのリークが少なく、プロセスマージンの大きな液晶表示装置の製造方法を提供することである。

本発明の１観点によれば、
（ａ）絶縁性透明基板上方に、動作半導体層とコンタクト用の低抵抗半導体層とを含む積層を成膜する工程と、
（ｂ）前記積層上に島状の第１マスクパターンを形成する工程と、
（ｃ）前記第１マスクパターンをエッチングマスクとして、前記積層を島状にパターニングする工程と、
（ｄ）前記第１マスクパターンから露出した前記積層の外周側壁を酸化して側壁酸化膜を形成する工程であって、該工程がオゾン水を用いた酸化、または高圧酸化で行われ、前記第１マスクパターンを側壁酸化膜よりも後退させない工程と、
（ｅ）前記第１マスクパターンを除去し、外周側壁にのみ前記側壁酸化膜が形成された島状積層を露出する工程と、
（ｆ）前記工程（ｅ）の後、前記島状積層を覆って、電極／配線層を堆積する工程と、
（ｇ）前記電極／配線層上に配線形状の第２マスクパターンを形成する工程と、
（ｈ）前記第２マスクパターンをエッチングマスクとして前記電極／配線層をパターニングする工程と、
（ｉ）前記第２マスクパターンをエッチングマスクとして前記低抵抗半導体層の全厚さと前記動作半導体層の一部厚さとをパターニングする工程と、
（ｊ）前記第２マスクパターンを除去し、前記動作半導体層の上で分離された前記低抵抗半導体層と前記低抵抗半導体層に電気的に接続された電極／配線層を残す工程と、
を含む液晶表示装置の製造方法
が提供される。

マスクパターンを側壁酸化膜よりも後退させずに側壁酸化を行うので、積層上面に酸化膜が形成されず、低抵抗半導体層の除去が容易になる。動作半導体層を残すプロセスのマージンが増加する。

以下、図面を参照して本発明者の行った研究、解析、解決を説明する。

図４Ａは、考察したＴＦＴの構成を概略的に示す平面図である。ゲートバスラインＧが横方向に延在し、ゲート絶縁膜で覆われている。ゲート絶縁膜上、ゲートバスライン上方にＴＦＴの動作半導体層となる島状半導体層１６が下方を切り欠いた円形状に配置されている。ソース電極Ｓが下方から島状半導体層１６の中央部に延び、ソース電極Ｓの周囲を一定距離を介してドレイン電極Ｄが取り囲んでいる。

図４Ｂ，４Ｃは、図４ＡのＩＶＢ−ＩＶＢ線、ＩＶＣ−ＩＶＣ線に沿う断面図である。ガラス基板１０の上にゲートバスラインＧを構成する配線層１２が形成され、ゲート絶縁膜１４で覆われている。ゲート絶縁膜１４上にＴＦＴの動作半導体層を構成するアモルファスシリコン層１６が形成され、その上にオーミックコンタクトを形成するための低抵抗のｎ^＋型アモルファスシリコン層１８が形成されている。ｎ^＋型アモルファスシリコン層１８の上に配線層２０が形成され、ソース電極、ドレイン電極を構成する。ｎ^＋型アモルファスシリコン層１８は、アモルファスシリコン層１６と同一形状にパターニングされた後、配線層２０と同一形状にパターニングされている。

このＴＦＴは、ゲートバスラインＧをパターニングした後、ゲート絶縁膜１４、シリコン層１６，１８を積層し、シリコン層１６，１８をパターニングし、配線層２０を堆積し、配線層２０とシリコン層１８をパターニングすることによって形成できる。ホトリソグラフィの回数は３回と少ない。また島状積層外ではシリコン層１６，１８が除去され、配線容量を低く出来る。ｎ^＋型アモルファスシリコン層１８をソース側とドレイン側とに分離し、且つアモルファスシリコン層１６を所望の厚さ残すためには時間で制御したコントロールエッチを必要とする。

図４Ａ−４Ｃに示すＴＦＴは、ソースＳ-ドレインＤ間にリーク電流が流れることが判った。シリコン層１６，１８の側壁に配線層２０が接し、ショットキコンタクトを形成していることがリークに寄与していることが推察された。そこで、シリコン層１６，１８の側壁を酸化して酸化膜を形成することを考えた。

図５Ａが、検討した構成である。図４Ｃと比較すると、シリコン層１６，１８の外周の側壁に酸化膜１９を形成し、半導体層１６，１８の側壁を配線２０から電気的に分離している点が異なる。

図５Ｂは、シリコン層１６，１８のパターニング工程を示す。ｎ^＋型アモルファスシリコン層１８の上に島状のパターンを有するレジストパターンＲＰを形成し、シリコン層１６，１８をエッチングしてパターニングする。パターニングを終了した時点で、シリコン層１６，１８の側壁は露出し、上面はレジストパターンＲＰで覆われている。そこで、露出しているシリコン表面を酸化すれば、図５Ａの構造を得られると考えた。

そこで、酸素プラズマ中でアッシングを行って、シリコン層１６，１８の側壁を酸化した。ところが、アッシングを行ってもリーク電流は消滅しなかった。

図５Ｃは、本発明者が考察した、レジストパターンＲＰによって上面を覆われたシリコン層１６，１８の側壁をアッシングで酸化する状態を示す。アッシングは、シリコン層１６、１８の側壁を酸化するが、レジストパターンＲＰもアッシングして縮小させる。レジストパターンＲＰの端部は後退して、シリコン層１８の上面外周部が露出する。露出したシリコン表面は酸化され、側壁のみでなく上面外周部も酸化されてしまう。シリコン層１８の外周部は酸化シリコン層１９で覆われた状態となる。

配線層のエッチングに続いて、シリコン層のエッチングを行うとき、酸化シリコン層のエッチングレートは低い。酸化シリコン層１９のない部分ではｎ^＋型アモルファスシリコン層１８が完全にエッチングされても、酸化シリコン層１９で覆われている部分、又は覆われていた部分では、ｎ^＋型アモルファスシリコン層１８が残る可能性が大きい。酸化シリコン層１９は島状半導体層の外周に沿って形成されるので、外周に沿ってリークパスが形成されてしまう。

オーバーエッチング量を増加して、ｎ^＋型アモルファスシリコン層１８を完全にエッチングすることも可能であろう。しかし、そうするとアモルファスシリコン層１６に対するエッチング量も増加してしまい、所望の厚さのアモルファスシリコン層１６を残すプロセスマージンは狭くなってしまうであろう。

以下、本発明の実施例による液晶表示装置の製造方法を説明する。

図１Ａは、液晶表示装置の構成を概略的に示す斜視図である。ＴＦＴ基板1と対向基板３とが対向し、その間に液晶層を挟持する。ＴＦＴ基板１及び対向基板３の外側には、1対の偏光板Ｐ１、Ｐ２が配置される。偏光板Ｐ２の後側には、バックライトユニットＢＬも配置されている。制御回路ＣＴＲから、液晶表示装置の水平ドライバＤＲＨ及び垂直ドライバＤＲＶに制御信号が送られる。

図１Ｂは、ＴＦＴ基板1の構成を概略的に示す。ＴＦＴ基板1の表面には、複数のゲートバスライン６が水平方向に並列に配置され、複数のドレインバスライン８が垂直方向に平行に配置されている。隣接するゲートバスライン６と隣接するドレインバスライン８に囲まれる領域が１画素の領域となる．ゲートバスライン６とドレインバスライン８の各交点には、薄膜トランジスタ（ＴＦＴ）２が接続されている。ＴＦＴ２の一方の電流端子は、画素電極４に接続されている。画素電極４に重なるように、補助容量バスライン７がゲートバスライン６と平行に配置されている。対向基板３の上には、例えばカラーフィルタ層と共通電極が形成されている。以下、ＴＦＴ基板についてさらに説明する。

図２Ａは、ＴＦＴ基板の1部を拡大して示す平面図である。ガラス基板１０上にゲートバスライン６、補助容量バスライン７が並列に形成されており、その上を覆ってゲート絶縁膜がガラス基板上に形成されている。ゲートバスライン６上方で、ゲート絶縁膜上に動作半導体層の島状領域ＩＳが形成されている。ソースＳは、動作半導体層ＩＳの中心部から下方に延在し、幅を広げてソースコンタクト領域ＳＣを形成している。補助容量バスライン７上方においては、ゲート絶縁膜上に補助容量の上部電極ＵＥが形成される。ごみ付着などによる歩留まりを考慮した時、薄膜トランジスタＴＦＴ、ソースコンタクト領域ＳＣ、上部電極ＵＥは、ドレインバスライン８間の中央部に配置するのが好ましい。
ドレインＤは、ソースＳの先端を囲むように形成され、動作半導体層ＩＳ外に引き出され、ドレインバスライン８に接続されている。ソースＳ、ドレインＤを覆うように保護絶縁膜が形成され、ソースコンタクト領域ＳＣ及び補助容量の上部電極ＵＥ上にコンタクト孔ＣＨ１、ＣＨ２が形成される。

保護絶縁膜上に透明電極４が形成され、パターニングされて画素電極を形成する。画素電極４は、コンタクト孔ＣＨ１、ＣＨ２を介してソースコンタクト領域ＳＣ及び補助容量の上部電極ＵＥに接続される。

図２Ｂは、図２Ａ中ＩＩＢ−ＩＩＢ線に沿う断面図を示す。ガラス基板１０上にＡｌ合金層とＴｉ合金層の積層等の金属層で形成されたゲートバスライン６、補助容量バスライン７が形成される。ゲートバスライン６、補助容量バスライン７を覆って、ガラス基板１０上に窒化しリコン膜等のゲート絶縁膜1４が形成される。ゲートバスライン６上方においては、動作半導体層を構成するアモルファスシリコン層1６とオーミックコンタクト形成用低抵抗半導体層である低抵抗アモルファスシリコン層1８が積層され、同一島状形状にパターニングされている。低抵抗シリコン層1８上に、Ｍｏ等の第1配線層２０ａ、Ａｌ等の第２配線層２０ｂ、Ｍｏ等の第３配線層２０ｃの積層からなる電極／配線層２０が形成され、配線形状にパターニングされている。
動作半導体層１６上方においては、電極／配線層２０がソースＳ側とドレインＤ側が分離されるようにエッチングされ、その下の低抵抗半導体層１８もソースＳ側とドレインＤ側が分離されるようにエッチングされている。電極／配線層２０は、島状半導体層外にも延在し、ソースコンタクト領域ＳＣを形成している。補助容量バスライン７上方においても、電極／配線層２０により補助容量の上部電極ＵＥが形成されている。
半導体積層１６、１８の外周側壁上には酸化シリコン膜１９が形成されている。低抵抗半導体層１８がエッチングされた外周部分においては、エッチングレートの低い酸化膜１９が垂直に立ったフェンス状に残っている。しかしながら、低抵抗半導体層１８の上面には酸化シリコン膜１９が形成されていないため、酸化シリコン膜１９に接する部分においても、低抵抗半導体層１８のエッチングが完全に行なわれ、リークパスは残されていない。

電極／配線層２０を覆うように窒化シリコン層などの保護絶縁膜２２が形成され、ソースコンタクト領域ＳＣ、補助容量の上部電極ＵＥ上にコンタクト孔ＣＨ１、ＣＨ２が形成されている。この上に透明電極を形成し、パターニングすると、ソースＳ及び補助容量の上部電極ＵＥに接続された画素電極４(図２Ａ)が形成される。

以下、図２Ａ、２Ｂに示す液晶表示装置の製造方法を説明する。

図３Ａに示すように、ガラス基板１０の上に、必要に応じて酸化シリコン等の保護絶縁膜を形成した後、例えば厚さ１３０ｎｍのアルミニウム（アルミニウム合金を含む）層１２ａと厚さ７０ｎｍのチタン（チタン合金を含む）膜１２ｂを順にスパッタリングして、全面に厚さ２００ｎｍの金属膜１２を成膜する。上層の高融点金属としては、チタンの他に、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）（又はそれらの合金）を用いることもできる。下層の主導電膜としてアルミニウム合金を用いる場合、アルミニウムにネオジウム（Ｎｄ）、珪素（Ｓｉ）、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）等を１つ又は複数含む材料を用いることができる。
次に全面にレジスト層を塗布し、露光現像してゲートバスライン、補助容量バスラインの形状を有するレジストパターンを形成する。このレジストパターンをエッチングマスクとし、塩素系ガス（塩素を含むガス）を用いたドライエッチングを行い、ゲートバスライン及び補助容量バスラインをパターニングする。なお、ガラス基板端部においては、接続端子部分も同時に形成する。

図３Ｂに示すように、ゲートバスライン６、補助容量バスライン７を覆ってガラス基板１０上に例えば厚さ約４００ｎｍの窒化シリコン膜１４をプラズマＣＶＤにより成膜する。この窒化シリコン膜がゲート絶縁膜を構成する。次に動作半導体層を構成する高抵抗アモルファスシリコン層１６を厚さ約１３０ｎｍプラズマＣＶＤによりゲート絶縁膜１４全面上に成膜する。さらに、オーミックコンタクト形成用の低抵抗ｎ⁺型アモルファスシリコン層１８を厚さ約３０ｎｍプラズマＣＶＤによりアモルファスシリコン層１６上に成膜する。

次に、スピンコートによりホトレジスト層を全面に塗布し、上方から露光、現像することにより、ゲートバスライン６上方に島状のレジストパターンＲＰ１を形成する。このレジストパターンＲＰ１をエッチングマスクとし、低抵抗アモルファスシリコン層１８及び高抵抗アモルファスシリコン層１６をフッ素系ガス（フッ素を含むガス）を用いたドライエッチングよりパターニングする。ゲートバスライン６上方の所定領域にのみ島状に積層シリコン層が残る。

図３Ｃに示すように、オゾン濃度３〜５ｐｐｍのオゾン水３０を流量１０〜１５リットル/ｍｉｎで流し、１５℃〜４０℃で３０秒〜３００秒、例えば常温で６０秒〜１８０秒オゾン水処理を行い、レジストパターンＲＰ１外に露出した積層シリコン層１６、１８の側壁を酸化し、酸化シリコン層１９を形成する。

なお、オゾン水による酸化に代え、温度１００℃〜２５０℃、雰囲気圧力１.５〜２．５ＭＰａ、例えば２ＭＰａ、水蒸気を含む雰囲気中で３０分〜１２０分、例えば６０分の高圧酸化を行なってシリコン積層の側壁上に酸化シリコン膜を形成してもよい。これらの酸化法は、レジストパターンをほとんど後退させないため、積層シリコン層の側壁は酸化されるが、上面はほとんど酸化されない。その後レジストパターンＲＰ１は剥離液で除去する。

図３Ｄに示すように、パターニングされたシリコン積層を覆って基板全面上に例えば厚さ２０ｎｍのモリブデン層２０ａ、厚さ２００ｎｍのアルミニウム層２０ｂ、厚さ４０ｎｍのモリブデン層２０ｃをスパッタリングで積層する。このようにして、厚さ２６０ｎｍの電極／配線層２０が形成される。なお、高融点金属層としてＭｏの他にＣｒ、Ｔａ、Ｗ等を用いることもできる。合金を用いてもよいことはゲートバスライン、補助容量バスラインと同様である。

次に、基板全面上にホトレジスト層を塗布し、上面より露光、現像して配線(ソース／ドレインを含む)形状のレジストパターンＲＰ２を形成する。このレジストパターンＲＰ２をエッチングマスクとし、先ず酢酸、硝酸、燐酸の混合液を用いたウエットエッチングを施して電極／配線層２０をエッチングし、配線、ソース電極Ｓ、ドレイン電極Ｄをパターニングする。

次に、同じレジストパターンＲＰ２をエッチングマスクとし、フッ素系ガスを用いたドライエッチングによりオーミックコンタクト形成用の低抵抗シリコン層１８をエッチングする。低抵抗シリコン層１８を完全にエッチングするためにオーバーエッチングを行なうと、動作半導体層を構成する高抵抗シリコン層１６も若干エッチングされる。酸化シリコン層１９は、基板法線方向に垂直に立つフェンス上に形成されているため、エッチングの妨げとならず、酸化シリコン層１９に接しているシリコン層もエッチングされ、低抵抗シリコン層１８は完全にエッチングできる。その後レジストパターンＲＰ２は剥離液で除去する。

図３Ｅは、エッチングが終了し、レジストパターンＲＰ２を除去した状態を示す断面図である。右側に示す酸化シリコン層１９は、フェンス上に残っていても、その側面には低抵抗シリコン層１８は残存せず、リークパスの発生が防止される。

図３Ｆに示すように、パターニングした電極／配線層２０を覆って基板全面上に、保護絶縁膜として厚さ約３００ｎｍの窒化シリコン層２２をプラズマＣＶＤにより成膜する。窒化シリコン層２２上にレジストパターンを形成し、ソースコンタクト領域ＳＣ、補助容量の上部電極ＵＥ上にコンタクト孔ＣＨを形成する。

その後、透明電極としてインジウム錫酸化物（ＩＴＯ）膜４を厚さ約７０ｎｍスパッタリング等によりアモルファス相で成膜する。ＩＴＯ膜４上にレジストパターンを形成し、蓚酸系エッチャントを用いたウエットエッチングにより画素電極４をパターニングする。この画素電極４は、コンタクト孔ＣＨを介してソース電極及び補助容量の上部電極と電気的に接続される。その後１５０℃〜２３０℃、例えば２００℃で熱処理を行ない、ＩＴＯ膜４を結晶化させる。

その後、必要に応じて基板全面上に配向膜等を成膜する。カラーフィルタ基板は、公知の方法で形成できる。その他、液晶表示装置の構成及び製造方法として特許文献３，４の実施の態様に開示されたような公知の技術を種々採用することができる。
シリコン積層の側壁を酸化するマスクパターンは、酸化中シリコン積層側壁から後退しないようにすることが重要である。レジストパターンを用いる場合は、上述の実施例のように、オゾン水酸化又は高圧酸化を行なうことが好ましい。
図６に示すように、レジストパターンＲＰ１の下にさらにＴＩＮ膜等のマスク層４０を形成してもよい。レジストパターンＲＰ１が酸化工程で後退しても、シリコン層１８の表面はマスク層４０で覆われた状態を保つ。側壁酸化がより容易になるであろう。このマスク層は、レジスト除去と共に、又はレジスト除去に続いて選択性欲除去できることが好ましい。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せ等が可能なことは当業者に自明であろう。

液晶表示装置の構成を示す斜視図及び平面図である。図１に示す液晶表示装置のＴＦＴ基板の拡大平面図及び断面図である。図1、図２に示すＴＦＴ基板の製造方法を説明するための断面図である。図1、図２に示すＴＦＴ基板の製造方法を説明するための断面図である。本発明者による研究、解析を説明するための平面図及び断面図である。本発明者による検討を説明するための断面図である。液晶表示装置の製造方法の変形例を示す断面図である。

符号の説明

１ＴＦＴ基板
２ＴＦＴ
３対向基板
４画素電極
６ゲートバスライン
７補助容量バスライン
８ドレインバスライン
１０ガラス基板
１２（ゲートバスライン用）配線層
１４ゲート絶縁膜
１６動作半導体層
１８（オーミックコンタクト用）低抵抗半導体層
１９酸化シリコン膜
２０（ソース／ドレイン用）配線層
２２保護絶縁膜
３０オゾン水
４０マスク層
ＣＨコンタクト孔
Ｓソース
Ｄドレイン
Ｇゲート

Claims

（ａ）絶縁性透明基板上方に、動作半導体層とコンタクト用の低抵抗半導体層とを含む積層を成膜する工程と、
（ｂ）前記積層上に島状の第１マスクパターンを形成する工程と、
（ｃ）前記第１マスクパターンをエッチングマスクとして、前記積層を島状にパターニングする工程と、
（ｄ）前記第１マスクパターンから露出した前記積層の外周側壁を酸化して側壁酸化膜を形成する工程であって、該工程がオゾン水を用いた酸化、または高圧酸化で行われ、前記第１マスクパターンを側壁酸化膜よりも後退させない工程と、
（ｅ）前記第１マスクパターンを除去し、外周側壁にのみ前記側壁酸化膜が形成された島状積層を露出する工程と、
（ｆ）前記工程（ｅ）の後、前記島状積層を覆って、電極／配線層を堆積する工程と、
（ｇ）前記電極／配線層上に配線形状の第２マスクパターンを形成する工程と、
（ｈ）前記第２マスクパターンをエッチングマスクとして前記電極／配線層をパターニングする工程と、
（ｉ）前記第２マスクパターンをエッチングマスクとして前記低抵抗半導体層の全厚さと前記動作半導体層の一部厚さとをパターニングする工程と、
（ｊ）前記第２マスクパターンを除去し、前記動作半導体層の上で分離された前記低抵抗半導体層と前記低抵抗半導体層に電気的に接続された電極／配線層を残す工程と、
を含む液晶表示装置の製造方法。
前記工程（ｉ）がドライエッチングで行われる請求項１記載の液晶表示装置の製造方法。
前記工程（ｉ）が、前記第２マスクパターン外の領域では、前記側壁酸化膜に接する領域を含めて、前記低抵抗半導体層を完全に除去する請求項１又は２記載の液晶表示装置の製造方法。
（ｋ）前記工程（ｉ）の後、前記電極/配線層を覆って、絶縁保護膜を形成する工程と、
（ｌ）前記電極/配線層の所定領域上で前記絶縁保護膜にコンタクト孔を形成する工程と、
（ｍ）前記絶縁保護膜上に透明電極層を形成し、画素電極状にパターニングする工程と、
をさらに含む請求項１〜３のいずれか１項記載の液晶表示装置の製造方法。
（ｘ）前記工程（ａ）前に、前記絶縁性透明基板上にゲートバスライン、補助容量バスラインを形成する工程と、
（ｙ）前記ゲートバスライン、補助容量バスラインを覆って、ゲート絶縁層を成膜する工程と、
をさらに含む請求項１〜４のいずれか１項記載の液晶表示装置の製造方法。
前記第１マスクパターン、第２マスクパターンが共にレジストパターンである請求項１〜５のいずれか１項記載の液晶表示装置の製造方法。
前記工程（ｄ）が、オゾン濃度３〜５ｐｐｍのオゾン水で行われる請求項１〜６のいずれか１項記載の液晶表示装置の製造方法。
前記工程（ｄ）が、温度１００〜２５０℃、雰囲気圧力１．５〜２．５ＭＰａ、水蒸気を含む雰囲気中の高圧酸化で行われる請求項１〜６のいずれか１項記載の液晶表示装置の製造方法。