JP2003188183A - 薄膜トランジスタ装置、その製造方法及び液晶表示装置 - Google Patents

薄膜トランジスタ装置、その製造方法及び液晶表示装置

Info

Publication number
JP2003188183A
JP2003188183A JP2001388306A JP2001388306A JP2003188183A JP 2003188183 A JP2003188183 A JP 2003188183A JP 2001388306 A JP2001388306 A JP 2001388306A JP 2001388306 A JP2001388306 A JP 2001388306A JP 2003188183 A JP2003188183 A JP 2003188183A
Authority
JP
Japan
Prior art keywords
film
insulating film
island
shaped semiconductor
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001388306A
Other languages
English (en)
Inventor
Seiji Doi
誠児 土井
Kazue Hotta
和重 堀田
Takuya Hirano
琢也 平野
Kenichi Yanai
健一 梁井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Display Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Display Technologies Corp filed Critical Fujitsu Display Technologies Corp
Priority to JP2001388306A priority Critical patent/JP2003188183A/ja
Priority to US10/314,880 priority patent/US6900464B2/en
Priority to KR1020020080612A priority patent/KR100812492B1/ko
Priority to TW091136718A priority patent/TW578243B/zh
Publication of JP2003188183A publication Critical patent/JP2003188183A/ja
Priority to US11/087,152 priority patent/US20050161673A1/en
Priority to US12/029,249 priority patent/US7700495B2/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate

Abstract

(57)【要約】 【課題】 ゲート絶縁膜の膜厚が異なるＴＦＴを同一基
板上に有し、耐圧の劣化を防止し、動作層のエッジ部で
の寄生ＴＦＴの動作を抑制することができる薄膜トラン
ジスタ装置を、さらなる微細化を図りつつ作成すること
が可能な薄膜トランジスタ装置の製造方法を提供するこ
とを目的とする。 【解決手段】 第１の島状半導体膜２４ａを被覆する第
１の絶縁膜２５上にネガティブフォトレジスト膜２６を
形成する工程と、透明基板２１の裏面側からネガティブ
フォトレジスト膜２６を露光し、現像して第１の島状半
導体膜２４ａの周縁から内側の表面に開口部を有するレ
ジストマスクを形成する工程と、レジストマスクの開口
部内の第１の絶縁膜２５をエッチングする工程と、第１
の絶縁膜２５を被覆する第２の絶縁膜と、その上の導電
体膜を形成する工程と、導電体膜をパターニングし、第
１のゲート電極と第２のゲート電極とを形成する工程と
を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
装置、その製造方法及び液晶表示装置に関し、より詳し
くは、液晶表示装置その他の絶縁性基板上に形成される
薄膜トランジスタ装置、その製造方法及び液晶表示装置
に関する。
【０００２】
【従来の技術】液晶表示装置は、軽量かつ薄型で、低消
費電力であることなどの特徴を有し、携帯端末やビデオ
カメラのファインダ、ノートパソコンなど幅広い分野に
応用されている。特に、コンピュータ用ディスプレイな
ど高品質かつ高精細な表示を得る用途に、薄膜トランジ
スタ（以下、ＴＦＴと称する。）をスイッチング素子と
するアクティブマトリクス液晶表示装置が多用されてい
る。
【０００３】アクティブマトリクス液晶表示装置におい
ては、その駆動能力の高さからポリシリコン膜を動作層
とするＴＦＴ（以下、ｐＳｉ−ＴＦＴと称する。）が用
いられている。近年、ポリシリコンの成膜技術の進歩に
伴い、低コスト化、高機能化を目的として、表示領域内
の薄膜トランジスタ（以下、画素ＴＦＴと称する。）
と、表示領域外の周辺回路部のＴＦＴとを同一の基板上
に形成する検討が行われている。
【０００４】画素ＴＦＴは液晶駆動に用いるためゲート
やドレインに高電圧を印加する必要があり、ゲート電圧
やドレイン電圧に対して高耐圧であることが要求され
る。一方、周辺回路部のＴＦＴは低消費電力で高速な動
作が可能なことが要求される。
【０００５】これを実現するため、特開平１０−１７０
９５３号公報等には、ゲート絶縁膜を厚くした画素ＴＦ
Ｔと、ゲート絶縁膜を薄くした周辺回路部のＴＦＴとを
同一の基板上に設けた例が提案されている。
【０００６】図２９に、同一基板上に形成された画素Ｔ
ＦＴと周辺回路部のＴＦＴとで、ゲート絶縁膜の膜厚が
異なる液晶表示装置の断面構造を示す。なお、周辺回路
部のＴＦＴでも高電圧のかかるものがあり、画素ＴＦＴ
と同じ構造が採られる。
【０００７】上記の液晶表示装置の製造方法において
は、ポリシリコン膜からなる島状半導体膜４ａ、４ｂ上
にシリコン酸化膜からなるゲート絶縁膜を形成する際
に、多層の絶縁膜を順次形成し、かつ不要な絶縁膜をエ
ッチングすることにより、厚膜部と薄膜部で絶縁膜の積
層数を変えて膜厚の調整を行っている。
【０００８】具体的には、基板全面に第１の絶縁膜を成
膜した後、エッチングにより厚膜部のＴＦＴの形成領域
に第１の絶縁膜５を残し、他の領域では除去する。
【０００９】次いで、全面に第２の絶縁膜と金属膜とを
この順に成膜したのち、金属膜をパターニングして薄膜
部のＴＦＴの形成領域において、第２の絶縁膜６ａ上に
第１のゲート電極７ａを形成し、厚膜部のＴＦＴの形成
領域において第１の絶縁膜５と第２の絶縁膜６ｂとの積
層構造上に第２のゲート電極７ｂを形成する。これによ
り、薄膜部のＴＦＴの形成領域において、第１のゲート
電極７ａの下に第２の絶縁膜６ａの単層構造からなる第
１のゲート絶縁膜を形成し、厚膜部のＴＦＴの形成領域
において第２のゲート電極７ｂの下に第１及び第２の絶
縁膜５、６ｂの２層構造からなる第２のゲート絶縁膜を
形成する。
【００１０】また、厚膜部のＴＦＴは、一般的に、ホッ
トキャリアによるオン特性の劣化を抑制し、かつオフ電
流を低減するために、図３３に示すように、ゲート電極
７５下のチャネル領域４ｂｅと高濃度不純物領域４ｂ
ａ、４ｂｂとの隣接領域に低濃度不純物領域４ｂｃ、４
ｂｄが設けられたＬＤＤ（Lightly Doped Drain）構造
を有している。上から見たとき、チャネル領域４ｂｅと
低濃度不純物領域４ｂｃ、４ｂｄとの境界は、ゲート電
極７５のエッジのほぼ真下に位置している。なお、低濃
度不純物領域４ｂｃ、４ｂｄに対応する領域を不純物を
導入しないオフセット領域とすることもある。
【００１１】薄膜部において通常のＴＦＴを形成し、か
つ厚膜部においてＬＤＤ構造を有するＴＦＴを形成する
ため、図３４（ａ）に示すように、まず、薄膜部のＴＦ
Ｔの形成領域において第１の絶縁膜７１上に第１のゲー
ト電極７２を形成した後、厚膜部のＴＦＴの形成領域に
おいてゲート電極の形成領域よりも片側でＬＤＤ領域分
だけ幅が広いレジストマスク７３ａで覆う。次いで、第
１のゲート電極７２とレジストマスク７３ａをマスクと
してイオン注入し、第１のゲート電極７２の両側の島状
半導体膜４ａ内に高濃度不純物領域４ａａ、４ａｂを形
成するとともに、レジストマスク７３ａの両側の島状半
導体膜４ｂ内に高濃度不純物領域４ｂａ、４ｂｂを形成
する。
【００１２】次いで、レジストマスク７３ａを除去した
後、図３４（ｂ）に示すように、厚膜部のＴＦＴの形成
領域において、レジストマスク７３ａが形成されていた
領域よりも狭い領域に新たなレジストマスク７３ｂを形
成する。続いて、レジストマスク７３ｂに基づいてイオ
ン注入して、レジストマスク７３ｂのエッジから高濃度
不純物領域４ｂａ、４ｂｂのエッジの間の領域に低濃度
不純物領域４ｂｃ、４ｂｄを形成する。なお、低濃度不
純物領域４ｂｃ、４ｂｄに挟まれた領域がチャネル領域
４ｂｅとなる。
【００１３】次に、第１のゲート電極７２とレジストマ
スク７３ｂをマスクとして第１の絶縁膜７１をエッチン
グして、図３３に示すように、第１のゲート電極７２下
に第１のゲート絶縁膜７１ａを形成し、レジストマスク
７３ｂの下に第１の絶縁膜７１ｂを残す。次いで、レジ
ストマスク７３ｂを除去した後、全面に第２の絶縁膜と
金属膜を形成する。
【００１４】次いで、金属膜をパターニングして、図３
３に示すように、厚膜部のＴＦＴの形成領域においてチ
ャネル領域４ｂｅの上方に第２のゲート電極７５を形成
し、続いて、第２のゲート電極７５をマスクとして第２
の絶縁膜をエッチングして第２の絶縁膜７４ａを残す。
これにより、第２のゲート電極７５の下に第１及び第２
の絶縁膜７１ｂ、７４ａからなる２層構造の第２のゲー
ト絶縁膜が形成される。
【００１５】以降、通常の工程を経て、図３３に示す薄
膜トランジスタ装置を作成することができる。なお、図
３３中、符号７６は第１の層間絶縁膜、７６ａ乃至７６
ｄはコンタクトホール、７７ａ乃至７７ｄはソース／ド
レイン電極、７８は第２の層間絶縁膜である。
【００１６】
【発明が解決しようとする課題】しかしながら、図２９
に示す従来の製造方法では、図３０に示すように、ドラ
イエッチング法で第１の絶縁膜５をエッチングする場
合、特に薄膜部のＴＦＴの形成領域の島状半導体膜４ａ
の表面、特にチャネル領域の表面がエッチングガスのプ
ラズマに曝されるため、島状半導体膜４ａの表面にダメ
ージ層１３が生じ、薄膜部のＴＦＴの特性が厚膜部のＴ
ＦＴの特性に比べて劣化してしまうという問題があっ
た。
【００１７】一方、図３１（ａ）に示すように、フッ酸
等を用いたウエットエッチング法で第１の絶縁膜５をエ
ッチングする場合、島状半導体膜４ａ、４ｂの下層の下
地シリコン酸化膜３とのエッチング選択比をとることが
困難であるので、オーバエッチング時に下地のシリコン
酸化膜３もエッチングされてしまう。このため、島状半
導体膜４ａ、４ｂのエッジ部下のシリコン酸化膜３に
「えぐれ１４」が生じる。
【００１８】このため、図３１（ｂ）に示すように、そ
の後第２の絶縁膜６及びゲート電極となる金属膜７を形
成し、図３２（ａ）、（ｂ）に示すように、レジストマ
スク９ｃによりパターニングしてゲート電極７ａを形成
すると、薄膜部のＴＦＴのゲート絶縁膜は第２の絶縁膜
６ａのみで薄いため、島状半導体膜４ａのエッジ部のえ
ぐれ部分で第２の絶縁膜６ａにクラックが発生しやすく
なる。従って、薄膜部のＴＦＴのゲート耐圧が極端に劣
化してしまうという問題があった。
【００１９】さらに、島状半導体膜４ａのエッジ部にえ
ぐれが生じなくても、島状半導体膜４ａのエッジ部はエ
ッチングによりテーパがついて先端が鋭角になっている
ため、特に薄膜部のＴＦＴにおいては、ゲート電圧を印
加すると電界の集中が生じ、所謂寄生ＴＦＴが正規より
も早く動作してしまうという問題があった。
【００２０】また、これらを防ぐため、薄膜部のＴＦＴ
の島状半導体膜４ａのエッジ部のみを被覆する構造で
は、一般的に基板１上面からのマスク露光により形成す
るため、マスク精度や位置合わせ精度のマージンを確保
する点から、島状半導体膜４ａ、４ｂの幅を大きくする
必要があり、ＴＦＴの微細化に限界が生じてしまう。
【００２１】また、図３４（ａ）、（ｂ）に示す従来の
製造方法では、ＬＤＤ構造を形成する際、微細化の進展
に伴い、高濃度不純物領域４ｂａ、４ｂｂと低濃度不純
物領域４ｂｃ、４ｂｄとゲート電極７５とを相互の配置
を保ったまま形成することが困難になってきており、微
細化の妨げとなっている。
【００２２】また、図３３に示すゲート絶縁膜を構成す
る多層の絶縁膜７１ｂ、７４ａをそれぞれ別々の工程で
エッチングしているため、手間がかかり、工程の簡略化
が望まれている。
【００２３】本発明は、上記従来例の問題点に鑑みて創
作されたものであり、ゲート絶縁膜の膜厚が異なるＴＦ
Ｔを同一基板上に有し、厚膜部のＴＦＴをＬＤＤ構造と
する薄膜トランジスタ装置であって、特性や耐圧の劣化
を防止し、動作層のエッジ部での寄生ＴＦＴの動作を抑
制することができる薄膜トランジスタ装置と、工程の簡
略化を図り、かつさらなる微細化を図りつつそのような
薄膜トランジスタ装置を形成することが可能な薄膜トラ
ンジスタ装置の製造方法と、薄膜トランジスタ装置を用
いた液晶表示装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】本願請求項１に記載の薄
膜トランジスタ装置の製造方法は、透明基板の表面に第
１及び第２の島状半導体膜を形成する工程と、前記第１
及び第２の島状半導体膜を被覆する第１の絶縁膜を形成
する工程と、前記第１の絶縁膜上にネガティブフォトレ
ジスト膜を形成する工程と、前記第１の島状半導体膜の
全域を遮光するマスクを介して前記ネガティブフォトレ
ジスト膜を露光する工程と、前記透明基板の裏面側から
前記ネガティブフォトレジスト膜を露光する工程と、前
記ネガティブフォトレジスト膜を現像して前記第１の島
状半導体膜の周縁から内側の表面に開口部を有するレジ
ストパターンを形成する工程と、前記レジストパターン
の開口部内の前記第１の絶縁膜をエッチングする工程
と、前記レジストパターンを除去する工程と、前記透明
基板の表面側全面に第２の絶縁膜を形成し、さらにその
上に導電体膜を形成する工程と、前記第１の島状半導体
膜上方の導電体膜上に第１のマスクパターンを形成し、
前記第２の島状半導体膜上方の導電体膜上に第２のマス
クパターンを形成する工程と、前記第１のマスクパター
ンをマスクとして前記導電体膜をエッチングして第１の
ゲート電極を形成し、前記第２のマスクパターンをマス
クとして前記導電体膜をエッチングして第２のゲート電
極を形成する工程とを有することを特徴とする。
【００２５】本発明においては、薄い膜厚の第１のゲー
ト絶縁膜を有する薄膜トランジスタの形成領域におい
て、第１のゲート絶縁膜を形成する前に、第１の絶縁膜
で第１の島状半導体膜の周縁部を覆っている。従って、
第１の絶縁膜上に第１のゲート絶縁膜となる第２の絶縁
膜と第１のゲート電極となる導電体膜とを積層すると、
第１のゲート電極下の第１の島状半導体膜の周縁部は第
２の絶縁膜のほかに第１の絶縁膜で覆われる。このた
め、第１の島状半導体膜の周縁部でゲート電圧印加時の
電界集中を緩和して寄生薄膜トランジスタが動作するの
を防止することができる。
【００２６】また、薄い膜厚の第１のゲート絶縁膜を有
する薄膜トランジスタの形成領域において、第１の島状
半導体膜の上方のネガティブフォトレジスト膜の未露光
領域に対して、第１の島状半導体膜をマスクとして透明
基板の裏面から露光光を照射しているので、第１の島状
半導体膜の周縁から光が回折する範囲で自己整合的にそ
の未露光領域が露光される。このため、極めて精度よく
第１の島状半導体膜の周縁部を第１の絶縁膜で覆うこと
ができるので、第１の島状半導体膜のチャネル幅方向の
寸法マージンを最小にすることができ、従って薄膜トラ
ンジスタの微細化が可能である。
【００２７】本願請求項２記載の薄膜トランジスタ装置
の製造方法は、基板上に第１及び第２の島状半導体膜を
形成する工程と、前記第１及び第２の島状半導体膜を被
覆する半導体膜を形成し、さらに該半導体膜上に絶縁膜
を形成する工程と、前記第２の島状半導体膜上方の前記
絶縁膜を選択的にエッチングして前記絶縁膜のパターン
を形成する工程と、前記絶縁膜のパターンの下部及びそ
の他の部分の半導体膜を酸化して、前記第１の島状半導
体膜上に前記半導体膜を酸化してなる絶縁膜からなる第
１のゲート絶縁膜を形成し、前記第２の島状半導体膜上
に前記半導体膜を酸化してなる絶縁膜と前記絶縁膜のパ
ターンとからなる第２のゲート絶縁膜を形成する工程
と、前記第１のゲート絶縁膜上に第１のゲート電極を形
成し、前記第２のゲート絶縁膜上に第２のゲート電極を
形成する工程とを有することを特徴とする。
【００２８】本発明によれば、半導体膜上の絶縁膜をエ
ッチングして第２のゲート絶縁膜の一部となる絶縁膜を
形成するときに、下地の半導体膜により第１の島状半導
体膜が保護されるため、第１の島状半導体膜のチャネル
領域が絶縁膜のエッチングガスのプラズマに曝されな
い。このため、薄い膜厚の第１のゲート絶縁膜を有する
薄膜トランジスタの特性が劣化するのを防止して、厚い
膜厚の第２のゲート絶縁膜を有する薄膜トランジスタ及
び薄い膜厚の第１のゲート絶縁膜を有する薄膜トランジ
スタともに良好な特性を確保することができる。
【００２９】また、第１及び第２の島状半導体膜の下地
の基板も半導体膜により保護されているため、基板表面
に絶縁膜が形成されている場合、第１及び第２の島状半
導体膜の端部で基板表面の絶縁膜がエッチングされるこ
とによる「えぐれ」も生じない。
【００３０】さらに、半導体膜上の絶縁膜をエッチング
して第２のゲート絶縁膜の一部となる絶縁膜を形成する
ときに、絶縁膜のエッチャントに対して半導体膜はエッ
チング耐性を有するため膜減りしない。この実施の形態
では、半導体膜を酸化して第１のゲート絶縁膜を形成し
ているため、第１のゲート絶縁膜の膜厚を精度よく、か
つ容易に制御することが可能である。
【００３１】本願請求項３記載の薄膜トランジスタ装置
の製造方法は、基板上に第１の半導体膜を形成する工程
と、前記第１の半導体膜上に第１の絶縁膜と第２の半導
体膜と第２の絶縁膜とをこの順に形成する工程と、前記
第２の絶縁膜を選択的にエッチングして前記第２の絶縁
膜のパターンを形成する工程と、前記第２の半導体膜を
選択的にエッチングして、前記第２の絶縁膜のパターン
を含まない島状の第２の半導体膜と、前記第２の絶縁膜
のパターンを含む島状の第２の半導体膜とを形成する工
程と、前記第２の絶縁膜のパターンの下部及びその他の
部分の島状の第２の半導体膜を酸化するとともに、前記
島状の第２の半導体膜で覆われていない領域の第１の半
導体膜を前記第１の絶縁膜を介して酸化し、前記第２の
絶縁膜のパターンを含まない島状の第２の半導体膜で覆
われていた領域に前記第１の半導体膜からなる第１の島
状半導体膜を形成し、前記第２の絶縁膜のパターンを含
む島状の第２の半導体膜で覆われていた領域に前記第１
の半導体膜からなる第２の島状半導体膜を形成するとと
もに、前記第１の島状半導体膜上に前記第２の半導体膜
を酸化してなる絶縁膜と前記第１の絶縁膜とからなる第
１のゲート絶縁膜を形成し、前記第２の島状半導体膜上
に前記第２の絶縁膜のパターンと前記第２の半導体膜を
酸化してなる絶縁膜と前記第１の絶縁膜とからなる第２
のゲート絶縁膜を形成する工程と、前記第１のゲート絶
縁膜上に第１のゲート電極を形成し、前記第２のゲート
絶縁膜上に第２のゲート電極を形成する工程とを有する
ことを特徴とする。
【００３２】本発明によれば、第２の半導体膜上の第２
の絶縁膜をエッチングして第２のゲート絶縁膜の一部と
なる絶縁膜を形成するときに、下地の第２の半導体膜に
より第１の島状半導体膜が保護されるため、第１の島状
半導体膜のチャネル領域が第２の絶縁膜のエッチングガ
スのプラズマに曝されない。このため、薄い膜厚の第１
のゲート絶縁膜を有する薄膜トランジスタの特性が劣化
するのを防止して、厚い膜厚の第２のゲート絶縁膜を有
する薄膜トランジスタ及び薄い膜厚の第１のゲート絶縁
膜を有する薄膜トランジスタともに良好な特性を確保す
ることができる。
【００３３】また、第２のゲート絶縁膜のうち厚い絶縁
膜となる、第２の半導体膜上の第２の絶縁膜をエッチン
グした後に、第２の半導体膜を酸化するとともに、第２
の半導体膜下の第１の半導体膜を選択的に酸化して第１
及び第２の島状半導体膜を形成している。このように、
下地の基板表面は絶縁膜のエッチングガス等に曝されな
いため、第１及び第２の島状半導体膜の端部で所謂「え
ぐれ」を生じない。
【００３４】さらに、第２の絶縁膜をエッチングして第
２のゲート絶縁膜の一部となる絶縁膜を形成するとき
に、第２の絶縁膜のエッチャントに対して第２の半導体
膜はエッチング耐性を有するため膜減りしない。この実
施の形態では、第２の半導体膜を酸化してなる絶縁膜と
第１の絶縁膜とにより第１のゲート絶縁膜を形成してい
るため、第１のゲート絶縁膜の膜厚を精度よく、かつ容
易に制御することが可能である。
【００３５】本願請求項４記載の薄膜トランジスタ装置
は、チャネル領域を挟んで形成された一対のソース／ド
レイン領域を有する第１の島状半導体膜と、前記第１の
島状半導体膜の前記チャネル領域上に形成された第１の
絶縁膜からなる第１のゲート絶縁膜と、前記第１のゲー
ト絶縁膜上に形成された第１の導電体膜からなる第１の
ゲート電極とにより構成された第１の薄膜トランジスタ
と、チャネル領域を挟んで形成された一対のソース／ド
レイン領域を有する第２の島状半導体膜と、前記第２の
島状半導体膜の前記チャネル領域上に形成された前記第
１の絶縁膜及び第２の絶縁膜からなる第２のゲート絶縁
膜と、前記第２のゲート絶縁膜上に形成された第２の導
電体膜からなる第２のゲート電極とにより構成された第
２の薄膜トランジスタとを同一の基板上に有し、前記第
１の薄膜トランジスタは前記第１の島状半導体膜の両側
部のエッジの上方で、かつ前記第１のゲート電極上に前
記第２の絶縁膜を介して前記第２の導電体膜からなる電
界緩和電極を有し、前記第２の薄膜トランジスタは前記
第２のゲート電極下で、かつ前記第２の島状半導体膜の
両側部のエッジの上に前記第１の絶縁膜を介して前記第
１の導電体膜からなる電界緩和電極を有することを特徴
とする。
【００３６】本発明によれば、第１の薄膜トランジスタ
においては、第１の島状半導体膜の両側部のエッジの上
方で、かつ第１のゲート電極上に、第２の絶縁膜を介し
て電界緩和電極を有している。従って、この部分の寄生
容量は、第１の島状半導体膜と第１の絶縁膜と第１のゲ
ート電極とで形成される容量に対して、第１のゲート電
極と第２の絶縁膜と電界緩和電極とで形成される静電容
量分だけ大きくなる。このため、薄膜トランジスタのゲ
ートを交流で駆動する場合、第１の島状半導体膜の両側
部のエッジ部分にかかるゲート電位は遅く立ち上がる。
従って、第１の島状半導体膜の両側部のエッジ部の寄生
トランジスタが動作するのを抑制することができる。
【００３７】また、第２の薄膜トランジスタにおいて
は、第２のゲート電極下で、かつ第２の島状半導体膜の
両側部のエッジの上に第１の絶縁膜を介して電界緩和電
極を有している。従って、電界緩和電極の電位を第２の
島状半導体膜の両側部のエッジ部のチャネルが導通しな
い電位に設定しておくことで、第２の島状半導体膜の両
側部のエッジ部のチャネルが導通するのを抑制し、ま
た、第２のゲート電極からの電界の影響をシールドし
て、寄生トランジスタがオンするのを抑制することがで
きる。
【００３８】本願請求項５記載の薄膜トランジスタ装置
の製造方法は、基板上に第１及び第２の島状半導体膜を
形成する工程と、前記第１及び第２の島状半導体膜を被
覆する第１の絶縁膜を形成する工程と、全面に第１の導
電体膜を形成し、さらに前記第１の導電体膜を選択的に
エッチングして前記第１の島状半導体膜の上方の第１の
絶縁膜上に第１のゲート電極を形成する工程と、全面に
第２の絶縁膜と第２の導電体膜をこの順に形成する工程
と、前記第２の導電体膜の上にマスクパターンを形成
し、該マスクパターンをマスクとして前記第２の導電体
膜をサイドエッチングして前記マスクパターンよりも幅
が狭い第２のゲート電極を形成する工程と、前記マスク
パターンをマスクとして前記第２の絶縁膜を異方性エッ
チングし、さらに前記第１のゲート電極及び前記マスク
パターンをマスクとして前記第１の絶縁膜を異方性エッ
チングして、前記第１のゲート電極下に前記第１の絶縁
膜からなる第１のゲート絶縁膜を形成するとともに、前
記第２のゲート電極下に前記第１及び第２の絶縁膜から
なる第２のゲート絶縁膜を形成する工程と、前記マスク
パターンを除去する工程と、前記第１のゲート電極をマ
スクとして前記第１の島状半導体膜に不純物をイオン注
入して前記第１のゲート電極の両側に高濃度不純物領域
を形成し、前記第２のゲート電極及び前記第２のゲート
絶縁膜をマスクとして前記第２の島状半導体膜に不純物
をイオン注入して、前記第２のゲート電極の両側に一対
の高濃度不純物領域を形成する工程と、前記第２のゲー
ト電極をマスクとし、かつ前記第２のゲート電極の周辺
部の第２のゲート絶縁膜を透過する条件で前記第２の島
状半導体膜に不純物をイオン注入して、前記第２のゲー
ト電極の両側で前記第２のゲート絶縁膜下に一対の低濃
度不純物領域を形成する工程とを有することを特徴とす
る。
【００３９】本発明によれば、マスクパターンに基づ
き、第２の導電体膜をサイドエッチングして、マスクパ
ターンよりも幅が狭い第２のゲート電極を形成し、さら
に、同じマスクパターンに基づき、第１及び第２の絶縁
膜を異方性エッチングして第２のゲート電極よりも幅が
広い第２のゲート絶縁膜を形成している。そして、第２
のゲート電極及び第２のゲート絶縁膜を透過しないよう
な条件でイオン注入して高濃度不純物領域を形成し、さ
らに第２のゲート電極を透過せず、かつ第２のゲート絶
縁膜を透過するような条件でイオン注入して、第２の島
状半導体膜に低濃度不純物領域を形成している。これに
より、第２のゲート電極下のチャネル領域を挟んでチャ
ネル領域の近くから低濃度不純物領域と高濃度不純物領
域とが第２の島状半導体膜に形成される。
【００４０】従って、サイドエッチングの幅がＬＤＤ領
域として必要な幅となるように調整することにより、露
光用マスクを増やさずに、ゲート電極やゲート絶縁膜を
利用して自己整合的にＬＤＤ構造を形成することができ
る。
【００４１】また、膜厚の異なる第１及び第２のゲート
絶縁膜を一度のエッチングにより形成することができる
ので、工程の簡略化を図ることができる。この場合、第
１及び第２の島状半導体膜のチャネル領域はお互いにエ
ッチングガスのプラズマに曝されないので、第１及び第
２の島状半導体膜のチャネル領域表面にダメージ層が発
生するのを防止することができる。
【００４２】本願請求項６記載の液晶表示装置は、基板
上に形成された第１の薄膜トランジスタと、第２の薄膜
トランジスタと、前記第２の薄膜トランジスタのソース
／ドレイン領域と接続された画素電極と、前記画素電極
と交差する蓄積容量バスラインとを有し、前記第１の薄
膜トランジスタは、チャネル領域を挟んで形成された一
対のソース／ドレイン領域を有する第１の島状半導体膜
と、前記第１の島状半導体膜の前記チャネル領域上に形
成された第１の絶縁膜からなる第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の導電体膜
からなる第１のゲート電極とにより構成され、前記第２
の薄膜トランジスタは、チャネル領域を挟んで形成され
た一対のソース／ドレイン領域を有し、そのうち何れか
一が前記画素電極と接続した第２の島状半導体膜と、前
記第２の島状半導体膜の前記チャネル領域上に形成され
た前記第１の絶縁膜及び第２の絶縁膜からなる第２のゲ
ート絶縁膜と、前記第２のゲート絶縁膜上に形成された
第２の導電体膜からなる第２のゲート電極とにより構成
され、前記蓄積容量バスラインは、前記第１の導電体膜
により構成され、その一部領域で、前記蓄積容量バスラ
イン上に前記第２の絶縁膜と前記画素電極と接続された
第２の導電体膜とがこの順に積層されてなることを特徴
とする。
【００４３】本発明によれば、第１の薄膜トランジスタ
の第１のゲート電極と同じ材料の表示部の蓄積容量バス
ラインを有し、蓄積容量バスライン上に第２の絶縁膜と
画素電極と接続された第２の導電体膜とがこの順に積層
されてなる。言い換えれば、蓄積容量バスラインを一方
の電極とし、第２のゲート絶縁膜のうち第２の絶縁膜と
同じ材料の絶縁膜を容量絶縁膜とし、第２のゲート電極
と同じ材料の第２の導電体膜を他方の電極とする容量素
子が形成される。
【００４４】これにより、ゲート絶縁膜は通常薄く形成
されるので、ＩＴＯ膜を他方の電極とし、層間絶縁膜を
容量絶縁膜とする容量素子よりも、単位面積当たり高い
容量値の容量素子を得ることができる。これにより、蓄
積容量を形成するために必要な蓄積容量バスラインの面
積、即ち遮光領域を減らすことができるので、開口率を
向上させることができる。
【００４５】本願請求項７記載の液晶表示装置は、基板
上に形成された第１の薄膜トランジスタと、第２の薄膜
トランジスタと、前記第２の薄膜トランジスタのソース
／ドレイン領域と接続された画素電極と、前記画素電極
と交差する蓄積容量バスラインとを有し、前記第１の薄
膜トランジスタは、チャネル領域を挟んで形成された一
対のソース／ドレイン領域を有する第１の島状半導体膜
と、前記第１の島状半導体膜の前記チャネル領域上に形
成された第１の絶縁膜からなる第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の導電体膜
からなる第１のゲート電極とにより構成され、前記第２
の薄膜トランジスタは、チャネル領域を挟んで形成され
た一対のソース／ドレイン領域を有し、そのうち何れか
一が前記画素電極と接続した第２の島状半導体膜と、前
記第２の島状半導体膜の前記チャネル領域上に形成され
た前記第１の絶縁膜及び第２の絶縁膜からなる第２のゲ
ート絶縁膜と、前記第２のゲート絶縁膜上に形成された
第２の導電体膜からなる第２のゲート電極とにより構成
され、前記蓄積容量バスラインは、前記第１の導電体膜
により構成され、その一部領域で、前記蓄積容量バスラ
インをゲート電極とし、前記画素電極と接続されたソー
ス／ドレイン領域を有する第３の島状半導体膜と、前記
第１の絶縁膜からなるゲート絶縁膜とを有する第３の薄
膜トランジスタを備えていることを特徴とする。
【００４６】本発明によれば、蓄積容量バスラインは、
第１のゲート電極と同じ材料である第１の導電体膜によ
り構成され、その一部領域で、蓄積容量バスラインをゲ
ート電極とし、画素電極と接続されたソース／ドレイン
領域を有する第３の島状半導体膜と、第２のゲート絶縁
膜のうち第１の絶縁膜と同じ材料の絶縁膜からなるゲー
ト絶縁膜とを有している。
【００４７】言い換えれば、これらは薄膜トランジスタ
を構成している。チャネルが常に導通するようなゲート
電圧をゲート電極に印加することにより、第３の島状半
導体膜は低抵抗の電極となり得る。従って、蓄積容量バ
スラインを一方の電極とし、第１の絶縁膜を容量絶縁膜
とし、第３の島状半導体膜を他方の電極とする蓄積容量
素子が形成される。
【００４８】これにより、ゲート絶縁膜は通常薄く形成
されるので、ＩＴＯ膜を他方の電極とし、層間絶縁膜を
容量絶縁膜とする蓄積容量素子よりも、単位面積当たり
高い容量値の蓄積容量素子を得ることができる。これに
より、蓄積容量を形成するために必要な蓄積容量バスラ
インの面積、即ち遮光領域を減らすことができるので、
開口率を向上させることができる。
【００４９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００５０】（第１の実施の形態） （薄膜トランジスタ装置の構造）図１は、本発明の第１
の実施の形態である薄膜トランジスタ装置（透過型液晶
表示装置）の構成を示すブロック図である。図２は表示
部の一画素の構成を示す平面図である。但し、以下の例
ではＸＧＡ（１０２４×７６８ピクセル）モードの液晶
表示装置について説明する。１個のピクセルはＲ（赤
色）、Ｇ（緑色）、及びＢ（青色）の３個の画素により
構成される。
【００５１】この実施の形態の液晶表示装置は、制御回
路１０１、データドライバ１０２、ゲートドライバ１０
３及び表示部１０４により構成されている。この液晶表
示装置には、コンピュータ等の外部装置（図示せず）か
ら表示信号ＲＧＢ、水平同期信号Ｈsync及び垂直同期信
号Ｖsync等の信号が供給され、電源（図示せず）から高
電圧ＶH（１８Ｖ）、低電圧ＶL（３．３Ｖ又は５Ｖ）及
び接地電位Ｖgndが供給される。
【００５２】表示部１０４には、水平方向に３０７２
（１０２４×ＲＧＢ）個、垂直方向に７６８個の画素が
配列されている。各画素は、ｎチャネル型のＴＦＴ（以
下、ｎ型ＴＦＴと称する。特に断らない限りＴＦＴの記
載はｎ型ＴＦＴのことをいう。）１０５と、このＴＦＴ
１０５のソース電極に接続された表示セル（液晶セル）
１０６及び蓄積容量１０７とにより構成されている。
【００５３】表示セル１０６は、ＴＦＴ１０５のソース
電極と接続された画素電極１１０を一方の電極とし、Ｃ
Ｆ基板上の電極（図示しない）を他方の電極とする一対
の電極と、それらの電極間の液晶（図示しない）とによ
り構成される。
【００５４】また、表示部１０４には、垂直方向に延び
る３０７２本のデータバスライン１０８と、水平方向に
延びる７６８本のゲートバスライン１０９と、同じく水
平方向に延びる蓄積容量バスライン１１１とが設けられ
ている。水平方向に並ぶ画素の各ＴＦＴ１０５のゲート
電極は同一のゲートバスライン１０９に接続され、垂直
方向に並ぶ各画素のＴＦＴ１０５のドレイン電極は同一
のデータバスライン１０８に接続されている。また、蓄
積容量バスライン１１１は画素電極１１０と交差するよ
うに形成され、蓄積容量１０７の一対の電極のうち一方
の電極となる。蓄積容量１０７は画素電極１１０と蓄積
容量バスライン１１１を一対の電極とし、一対の電極間
に挟まれた層間絶縁膜を容量絶縁膜とする。
【００５５】制御回路１０１は、水平同期信号Ｈsync及
び垂直同期信号Ｖsyncを入力し、１水平同期期間の開始
時にアクティブになるデータスタート信号DSIと、１水
平期間を一定の間隔に分割するデータクロックDCLKと、
１垂直同期期間の開始時にアクティブになるゲートスタ
ート信号GSIと、１垂直同期期間を一定の間隔に分割す
るゲートクロックGCLKとを出力する。この制御回路１０
１は、低電圧ＶLで駆動するｎ型ＴＦＴ及びｐチャネル
型のＴＦＴ（ｐ型ＴＦＴ）により構成されている。
【００５６】データドライバ１０２は、シフトレジスタ
１０２ａ、レベルシフタ１０２ｂ及びアナログスイッチ
１０２ｃにより構成されている。
【００５７】シフトレジスタ１０２ａは、３０７２個の
出力端子を有している。このシフトレジスタ１０２ａは
データスタート信号DSIにより初期化され、データクロ
ックDCLKに同期したタイミングで各出力端子から順番に
低電圧（３．３Ｖ又は５Ｖ）のアクティブ信号を出力す
る。このシフトレジスタ１０２ａは低電圧ＶLで駆動す
るｎ型ＴＦＴ及びｐ型ＴＦＴにより構成されている。
【００５８】レベルシフタ１０２ｂは、３０７２個の入
力端子と３０７２個の出力端子を備えている。そして、
シフトレジスタ１０２ａから出力された低電圧のアクテ
ィブ信号を、高電圧（１８Ｖ）に変換して出力する。こ
のレベルシフタ１０２ｂは、低電圧ＶLで駆動するｎ型
ＴＦＴ及びｐ型ＴＦＴと、高電圧ＶHで駆動するｎ型Ｔ
ＦＴ及びｐ型ＴＦＴとにより構成されている。
【００５９】アナログスイッチ１０２ｃも３０７２個の
入力端子と３０７２個の出力端子とを有している。アナ
ログスイッチ１０２ｃの各出力端子は、それぞれ対応す
るデータバスライン１０８に接続されている。アナログ
スイッチ１０２ｃは、レベルシフタ１０２ｂからアクテ
ィブ信号を入力すると、アクティブ信号を入力した入力
端子に対応する出力端子に表示信号ＲＧＢ（Ｒ信号、Ｇ
信号及びＢ信号の何れか１つ）を出力する。このアナロ
グスイッチ１０２ｃは、高電圧ＶHで駆動するｎ型ＴＦ
Ｔ及びｐ型ＴＦＴにより構成されている。
【００６０】すなわち、データドライバ１０２は、１水
平期間内にデータクロックDCLKに同期したタイミング
で、表示部１０４の３０７２本のデータバスライン１０
８にＲ信号、Ｇ信号及びＢ信号を順番に出力する。
【００６１】ゲートドライバ１０３は、シフトレジスタ
１０３ａ、レベルシフタ１０３ｂ及び出力バッファ１０
３ｃにより構成されている。
【００６２】シフトレジスタ１０３ａは、７６８個の出
力端子を有している。このシフトレジスタ１０３ａはゲ
ートスタート信号により初期化され、ゲートクロックGC
LKに同期したタイミングで各出力端子から順番に低電圧
（３．３Ｖ又は５Ｖ）の走査信号を出力する。このシフ
トレジスタ１０３ａは、低電圧ＶLで駆動するｎ型ＴＦ
Ｔ及びｐ型ＴＦＴにより構成されている。
【００６３】レベルシフタ１０３ｂは、７６８個の入力
端子と７６８個の出力端子とを有している。出力バッフ
ァ１０３ｃの各出力端子は、それぞれ対応するゲートバ
スライン１０９に接続されている。出力バッファ１０３
ｃは、レベルシフタ１０３ｂから入力された走査信号
を、入力端子に対応する出力端子を介してゲートバスラ
イン１０９に供給する。この出力バッファ１０３ｃは、
高電圧ＶHで駆動するｎ型ＴＦＴ及びｐ型ＴＦＴにより
構成されている。
【００６４】すなわち、ゲートドライバ１０３からは、
１垂直同期期間内にゲートクロックGCLKに同期したタイ
ミングで、表示部１０４の７６８本のゲートバスライン
１０９に走査信号を順番に供給する。
【００６５】表示部１０４のＴＦＴ１０５は、ゲートバ
スライン１０９に走査信号が供給されるとオンとなる。
このとき、データバスライン１０８に表示信号ＲＧＢ
（Ｒ信号、Ｇ信号及びＢ信号の何れか１つ）が供給され
ると、表示セル１０６及び蓄積容量１０７に表示信号Ｒ
ＧＢが書き込まれる。表示セル１０６では、書き込まれ
た表示信号ＲＧＢにより液晶分子の傾きが変化し、その
結果表示セル１０６の光透過率が変化する。各画素毎に
表示セル１０６の光透過率を制御することによって、所
望の画像が表示される。
【００６６】以下の実施の形態では、表示部１０４内に
設けられたＴＦＴを画素ＴＦＴという。また、データド
ライバ１０２及びゲートドライバ１０３内のＴＦＴのう
ち高電圧（１８Ｖ）で駆動するＴＦＴを、高電圧駆動用
ＴＦＴという。さらに、制御回路１０１、データドライ
バ１０２及びゲートドライバ１０３内のＴＦＴのうち低
電圧（３．３Ｖ又は５Ｖ）で駆動するＴＦＴを、低電圧
駆動用ＴＦＴという。
【００６７】（液晶表示装置に用いられた薄膜トランジ
スタの構造）以下に、上記３種類のＴＦＴの構造につい
て説明する。ここで、高電圧駆動用ＴＦＴは画素ＴＦＴ
とほぼ同じ構造を有するので、それらを代表して画素Ｔ
ＦＴについて説明し、高電圧駆動用ＴＦＴはその説明を
省略する。また、ｐ型ＴＦＴはｎ型ＴＦＴとほぼ同じ構
造を有するので、その説明を省略する。
【００６８】図１０（ｂ）の左の図は低電圧駆動用ＴＦ
Ｔの構造を示す断面図である。同じく右の図は画素ＴＦ
Ｔの構造を示す断面図であり、図２のＩ−Ｉ線に沿う断
面を示す。
【００６９】まず、低電圧駆動用ＴＦＴにおいては、図
１０（ｂ）の左の図に示すように、ガラス基板２１上に
シリコン窒化膜２２ａとシリコン酸化膜２２ｂの積層構
造からなる下地絶縁膜２２が形成されている。この下地
絶縁膜２２の上にＴＦＴの動作層となるポリシリコン膜
からなる第１の島状半導体膜２４ａが形成されている。
この第１の島状半導体膜２４ａには、ＴＦＴのソース／
ドレインである一対の高濃度不純物領域（オーミックコ
ンタクト領域）２４ａａ、２４ａｂがチャネル領域２４
ａｃを挟んで形成されている。
【００７０】下地絶縁膜２２及び第１の島状半導体膜２
４ａの上には、厚さが３０ｎｍのシリコン酸化膜（Ｓｉ
Ｏ2膜）２８ａからなるゲート絶縁膜が形成されてい
る。また、このシリコン酸化膜２８ａの上には、ゲート
電極２９ａが形成されている。低電圧駆動用ＴＦＴで
は、高濃度不純物領域２４ａａ、２４ａｂのチャネル領
域側のエッジが、いずれもゲート電極２９ａのエッジの
ほぼ真下に位置している。
【００７１】シリコン酸化膜２８ａ及びゲート電極２９
ａの上には、厚さが９０ｎｍのシリコン酸化膜３１と厚
さが３５０ｎｍのシリコン窒化膜（ＳｉＮ膜）３２とが
積層されている。シリコン窒化膜３２の上には電極（ソ
ース電極及びドレイン電極）３４ａ、３４ｂが形成され
ている。これらの電極３４ａ、３４ｂは、シリコン窒化
膜３２の上面から高濃度不純物領域２４ａａ、２４ａｂ
に通じるコンタクトホール３３ａ、３３ｂ内に埋め込ま
れた金属により、高濃度不純物領域２４ａａ、２４ａｂ
に電気的に接続されている。
【００７２】以上のように、低電圧駆動用ＴＦＴは、ゲ
ート絶縁膜が厚さ３０ｎｍのシリコン酸化膜２８ａのみ
で構成されており、さらにＬＤＤ領域が設けられていな
いので、低電圧での高速動作が可能である。また、不純
物領域２４ａａ、２４ａｂがゲート電極２９ａに対し、
自己整合的に形成できるので、素子の微細化が容易であ
る。なお、この低電圧駆動用ＴＦＴにはＬＤＤ領域が設
けられていないが、低電圧駆動するのでホットエレクト
ロンが少なく、ホットエレクトロンに起因するオン特性
の劣化とオフ電流の増大が回避される。
【００７３】次に、画素ＴＦＴにおいては、図１０
（ｂ）の右側の図に示すように、ガラス基板２１の上に
は上記したと同じ積層構造の下地絶縁膜２２が形成され
ている。この下地絶縁膜２２上には、ＴＦＴの動作層と
なるポリシリコン膜からなる第２の島状半導体膜２４ｂ
が形成されている。第２の島状半導体膜２４ｂにＴＦＴ
のソース／ドレインである一対のｎ型高濃度不純物領域
（オーミックコンタクト領域）２４ｂａ、２４ｂｂがチ
ャネル領域２４ｂｅを挟んで形成されている。また、こ
れらのｎ型高濃度不純物領域２４ｂａ、２４ｂｂのチャ
ネル領域２４ｂｅ側の端部には、ｎ型低濃度不純物領域
であるＬＤＤ領域２４ｂｃ、２４ｂｄが形成されてい
る。
【００７４】下地絶縁膜２２及び第２の島状半導体膜２
４ｂの上には、厚さが９０ｎｍのシリコン酸化膜２５ａ
と厚さが３０ｎｍのシリコン酸化膜２８ｂとを積層して
なるゲート絶縁膜が形成されている。そして、シリコン
酸化膜２８ｂの上にはゲート電極２９ｂが形成されてい
る。ゲート電極２９ｂはゲートバスライン１０９と一体
的に形成されている。また、ゲート電極２９ｂと同じ材
料で蓄積容量バスライン１１１が形成されている。
【００７５】この画素ＴＦＴでは、上から見たときに、
ゲート電極２９ｂの両側のエッジのほぼ真下に、ＬＤＤ
領域２４ｂｃ、２４ｂｄのチャネル領域側エッジが配置
されている。画素ＴＦＴでは、表示信号として正及び負
の信号が与えられるので、ソース側及びドレイン側の両
方にＬＤＤ領域２４ｂｃ、２４ｂｄを設けないと、ホッ
トエレクトロンによるトランジスタ特性の劣化が発生す
る。
【００７６】ゲート電極２９ｂの露出した表面を被覆す
るようにシリコン酸化膜３１と厚さ３５０ｎｍのシリコ
ン窒化膜３２が形成されている。シリコン窒化膜３２の
上には電極（ソース／ドレイン電極）３４ｃ、３４ｄが
形成されている。これらの電極３４ｃ、３４ｄは、シリ
コン窒化膜３２の上面から高濃度不純物領域２４ｂａ、
２４ｂｂに通じるコンタクトホール３３ｃ、３３ｄ内に
埋め込まれた金属により、高濃度不純物領域２４ｂａ、
２４ｂｂに電気的に接続されている。一対のソース／ド
レイン電極３４ｃ、３４ｄのうちドレイン側のソース／
ドレイン電極３４ｃはデータバスライン１０８と一体的
に形成されている。
【００７７】以上のように、これらの画素ＴＦＴによれ
ば、ゲート絶縁膜が１２０ｎｍと厚いシリコン酸化膜
（シリコン酸化膜２５ａ＋シリコン酸化膜２８ｂ）で形
成されているので、耐圧が高く、高電圧で駆動させるこ
とができる。
【００７８】なお、説明を省略した高電圧駆動用ＴＦＴ
において、画素ＴＦＴと異なるところは高電圧のかかる
ドレイン側にのみＬＤＤ領域を有している点である。ま
た、説明を省略した周辺回路の高電圧駆動用ｐ型ＴＦＴ
ではＬＤＤ領域は設けられていない。これは、ｐ型ＴＦ
Ｔの場合は、キャリアが正孔であるので、ホットキャリ
アの発生がほとんどなく、ＬＤＤ領域を設けなくてもト
ランジスタ特性に支障がないからである。
【００７９】（薄膜トランジスタ装置の製造方法）次
に、本実施の形態の薄膜トランジスタ装置の製造方法に
ついて、図３乃至図１２を参照して説明する。なお、こ
れらの図のうち図３乃至１０において、左の図が低電圧
駆動用ＴＦＴの形成領域における断面図であり、右の図
は画素ＴＦＴの形成領域における断面図である。また、
図１１（ａ）は低電圧駆動用ＴＦＴの製造工程途中の図
８（ａ）における平面図、同図（ｂ）は同じく図８
（ｂ）における平面図及びII-II線に沿う断面図であ
る。図１２（ａ）は画素ＴＦＴの製造工程途中の図８
（ａ）における平面図、同図（ｂ）は同じく図８（ｂ）
における平面図及びIII-III線に沿う断面図である。
【００８０】まず、図３（ａ）に示すように、プラズマ
ＣＶＤ法により、ガラス基板２１の上に、下地絶縁膜と
してシリコン窒化膜２２ａを約５０ｎｍ、シリコン酸化
膜２２ｂを２００ｎｍの厚さに形成する。続いて、シリ
コン酸化膜２２ｂの上にアモルファスシリコン膜２４を
約５０ｎｍの厚さで形成する。
【００８１】次に、アモルファスシリコン膜２４中の水
素を低減するために、４５０℃の温度でアニールする。
そして、アモルファスシリコン膜２４にエキシマレーザ
を照射して、アモルファスシリコン膜２４をポリシリコ
ン膜に変化させる。
【００８２】次に、ポリシリコン膜の上にフォトレジス
トを塗布し、選択露光及び現像工程を経て、所定のレジ
ストマスク（図示せず）を形成する。そして、このレジ
ストマスクに基づき、ポリシリコン膜をドライエッチン
グし、図３（ｂ）に示すように、所定の領域のみにポリ
シリコン膜からなる第１及び第２の島状半導体膜２４
ａ、２４ｂを残す。その後、レジストマスクを除去す
る。
【００８３】次に、図４（ａ）に示すように、プラズマ
ＣＶＤ法により、ガラス基板２１の上側全面に第１のシ
リコン酸化膜（第１の絶縁膜）２５を９０ｎｍの厚さに
成膜する。続いて、塗布法により第１のシリコン酸化膜
２５の上にネガティブフォトレジスト膜２６を形成す
る。次いで、低電圧駆動用ＴＦＴの形成領域の第１の島
状半導体膜２４ａ全体を遮光するようなマスクを用い
て、ネガティブフォトレジスト膜２６を露光する。これ
により、低電圧駆動用ＴＦＴの形成領域の第１の島状半
導体膜２４ａ上方であって、第１の島状半導体膜２４ａ
の形成領域よりも広い範囲でネガティブフォトレジスト
膜２６の未露光領域が残る。
【００８４】次に、図４（ｂ）に示すように、背面から
ガラス基板２１を介してネガティブフォトレジスト膜２
６を露光する。このとき、露光光は第１の島状半導体膜
２４ａにより遮光されるが、周縁部での光の回折によ
り、第１の島状半導体膜２４ａの周縁よりも内側の一定
の範囲までネガティブフォトレジスト膜２６が露光され
る。
【００８５】次に、図５（ａ）に示すように、ネガティ
ブフォトレジスト膜２６を現像する。これにより、ネガ
ティブフォトレジスト膜２６には第１の島状半導体膜２
４ａの周縁よりも内側の領域に開口部２６ａが形成され
る。
【００８６】次に、図５（ｂ）に示すように、現像によ
り形成されたレジストマスク２６の開口部２６ａを通し
て第１のシリコン酸化膜２５をドライエッチングする。
これにより、第１の島状半導体膜２４ａの周縁よりも内
側の領域に第１のシリコン酸化膜２５の開口部２５ａが
形成される。即ち、第１のシリコン酸化膜２５は第１の
島状半導体膜２４ａの周縁部を覆うように残る。その
後、ネガティブフォトレジスト膜２６を除去する。
【００８７】次に、図６（ａ）に示すように、プラズマ
ＣＶＤ法により、ガラス基板２１の上側全面に第２のシ
リコン酸化膜（第２の絶縁膜）２８を３０ｎｍの厚さに
形成する。
【００８８】次に、図６（ｂ）に示すように、第２のシ
リコン酸化膜２８の上にＡｌ−Ｎｄ（アルミニウム−ネ
オジム：Ｎｄ含有量は２at.％、導電体膜）膜２９を約
３００ｎｍの厚さに形成する。続いて、Ａｌ−Ｎｄ膜２
９の上にフォトレジスト膜３０を形成する。
【００８９】次に、フォトレジスト膜３０を選択露光
し、現像して、図７（ａ）に示すように、各ＴＦＴのゲ
ート電極を形成すべき領域にレジストマスク３０ａ、３
０ｂを形成する。次いで、図７（ｂ）に示すように、レ
ジストマスク３０ａ、３０ｂに基づき、Ａｌ−Ｎｄ膜２
９をエッチングして、低電圧駆動用ＴＦＴのゲート電極
２９ａと、画素ＴＦＴのゲート電極２９ｂとを形成す
る。
【００９０】次に、図８（ａ）に示すように、レジスト
マスク３０ａ、３０ｂに基づき、第２のシリコン酸化膜
２８を異方性エッチングする。このとき、低電圧駆動用
ＴＦＴの形成領域を上から見た場合、図１１（ａ）に示
すようになっている。また、画素ＴＦＴの形成領域を上
から見た場合、図１２（ａ）に示すようになっている。
【００９１】続いて、図８（ｂ）に示すように、ガラス
基板２１上方に残る、かつレジストマスク３０ａ、３０
ｂで覆われていないシリコン酸化膜２５をエッチングに
より除去する。このとき、低電圧駆動用ＴＦＴの形成領
域において、第１の島状半導体膜２４ａの周縁部をゲー
ト電極２９ａが横切る領域では、図１１（ｂ）に示すよ
うに、ゲート電極２９ａの下に第１の島状半導体膜２４
ａを覆ってシリコン酸化膜２５ｂ、２８ａが残る。ま
た、画素ＴＦＴの形成領域においても、第２の島状半導
体膜２４ｂの周縁部をゲート電極２９ｂが横切る領域で
は、図１２（ｂ）に示すように、ゲート電極２９ｂの下
に第２の島状半導体膜２４ｂを覆ってシリコン酸化膜２
５ａ、２８ｂが残る。なお、高電圧駆動用ＴＦＴの形成
領域においても同様にゲート電極の下に島状半導体膜を
覆って厚いシリコン酸化膜と薄いシリコン酸化膜がとも
に残る。
【００９２】その後、レジストマスク３０ａ、３０ｂを
除去する。
【００９３】次に、図９（ａ）に示すように、ゲート電
極２９ａ、２９ｂ及びゲート絶縁膜２８ｂ及び２５ｂを
透過せずに、ゲート絶縁膜２８ａを透過するような条
件、例えば、加速電圧が２５ｋｅＶ、注入量が７×１０
14ｃｍ-2の条件で第１及び第２の島状半導体膜２４ａ、
２４ｂにリン（Ｐ）をイオン注入する。これにより、低
電圧駆動用ＴＦＴの形成領域のゲート電極２９ａに覆わ
れていない領域の第１の島状半導体膜２４ａに高濃度不
純物領域（ソース／ドレイン領域）２４ａａ、２４ａｂ
が形成される。また、画素ＴＦＴの形成領域のゲート電
極２９ｂ及びゲート絶縁膜２８ｂ及び２５ｂに覆われて
いない領域の第２の島状半導体膜２４ｂに高濃度不純物
領域（ソース／ドレイン領域）２４ｂａ、２４ｂｂが形
成される。このとき、高電圧駆動用ＴＦＴの形成領域の
島状半導体膜にも高濃度不純物領域（ソース／ドレイン
領域）が形成される。
【００９４】次に、ゲート電極２９ａ、２９ｂを透過せ
ず、ゲート絶縁膜２８ｂ及び２５ｂを透過するような加
速電圧の条件、例えば加速電圧が７０ｋｅＶで、低ドー
ズ量、例えば２×１０13ｃｍ-2の条件でリンをイオン注
入して、画素ＴＦＴの形成領域のゲート電極２９ｂエッ
ジとゲート絶縁膜２８ｂ及び２５ｂエッジとの間に、低
濃度不純物領域（低濃度ソース／ドレイン領域）２４ｂ
ｃ、２４ｂｄを形成する。このとき、高電圧駆動用ＴＦ
Ｔの形成領域の島状半導体膜にもドレイン側に低濃度不
純物領域であるＬＤＤ領域が形成される。なお、低電圧
駆動用ＴＦＴの形成領域では、注入イオンは加速電圧が
高いため、第１の島状半導体膜２４ａを透過し、このた
め、第１の島状半導体膜２４ａ中には不純物が導入され
ない。
【００９５】次に、図９（ｂ）に示すように、プラズマ
ＣＶＤ法により、ガラス基板２１の上側全面にシリコン
酸化膜３１を９０ｎｍの厚さで形成し、さらにその上に
シリコン窒化膜３２を３５０ｎｍの厚さで形成する。
【００９６】次に、図１０（ａ）に示すように、低電圧
駆動用ＴＦＴの形成領域において、高濃度不純物領域２
４ａａ、２４ａｂ上のシリコン窒化膜３２とシリコン酸
化膜３１を貫通するコンタクトホール３３ａ、３３ｂを
形成するとともに、画素ＴＦＴの形成領域において、高
濃度不純物領域２４ｂａ、２４ｂｂ上のシリコン窒化膜
３２とシリコン酸化膜３１を貫通するコンタクトホール
３３ｃ、３３ｄを形成する。
【００９７】次に、図１０（ｂ）に示すように、スパッ
タ法により、ガラス基板２１の上側全面に、Ｔｉ膜を１
００ｎｍ、Ａｌ膜を２００ｎｍ、Ｔｉ膜を５０ｎｍの厚
さに順次堆積し、これらの金属膜でコンタクトホール３
３ａ、３３ｂ、３３ｃ、３３ｄを埋め込むとともにシリ
コン窒化膜３２上に金属の積層膜を形成する。その後、
フォトリソグラフィによりレジストマスク（不図示）を
形成し、続いて、このレジストマスクを基に金属膜をド
ライエッチングする。このようにして、低電圧駆動用Ｔ
ＦＴの高濃度不純物領域２４ａａ、２４ａｂと接触した
ソース／ドレイン電極３４ａ、３４ｂを形成し、同時
に、画素ＴＦＴの高濃度不純物領域２４ｂａ、２４ｂｂ
と接触したソース／ドレイン電極３４ｃ、３４ｄを形成
する。
【００９８】なお、液晶表示装置の表示部１０４では、
ソース／ドレイン電極３４ａ乃至３４ｄの形成と同時
に、データバスライン１０８を形成する。また、制御回
路１０１、データドライバ１０２及びゲートドライバ１
０３の形成領域では、ソース／ドレイン電極３４ａ乃至
３４ｄの形成と同時に、所定の配線パターンを形成す
る。続いて、感光性樹脂を塗布して厚さが３．０μｍの
樹脂膜３５を形成する。
【００９９】以上のようにして、薄膜トランジスタ装置
が完成する。液晶表示装置を作成するため、引き続き以
下の工程を行う。
【０１００】次に、樹脂膜３５の所定領域に、配線パタ
ーンを介してソース／ドレイン電極３４ｄに繋がるビア
ホールを形成する。その後、スパッタ法により、ガラス
基板２１の上側全面に厚さが７０ｎｍのＩＴＯ（indium
-tin oxide：インジウム酸化スズ）膜を成膜した後、通
常のフォトリソグラフィ工程によりＩＴＯ膜をパターニ
ングして、画素ＴＦＴのソース側不純物領域に電気的に
接続した画素電極３６を形成する。その後、ガラス基板
２１の上側全面に、液晶分子の初期状態（電圧無印加
時）の配向方向を決める配向膜（図示せず）を形成す
る。
【０１０１】このようにして、液晶表示装置のＴＦＴ基
板が完成する。
【０１０２】液晶表示装置の対向基板は、公知の方法で
作成する。すなわち、ガラス基板上に、例えばＣｒ（ク
ロム）により、画素間の領域を遮光するタメのブラック
マトリクスを形成する。また、ガラス基板上に赤色、緑
色及び青色のカラーフィルタを形成し、各画素毎に赤
色、緑色及び青色の何れか１色のカラーフィルタを配置
する。その後、ガラス基板の上側全面にＩＴＯ膜からな
る透明電極を形成し、透明電極の上に配向膜を形成す
る。
【０１０３】このようにして製造されたＴＦＴ基板と対
向基板とを貼り合わせ、両者の間に液晶を封入して液晶
パネルとする。この液晶パネルの両面に偏光板を配置
し、裏面側にバックライトを配置すると、液晶表示装置
が完成する。
【０１０４】以上のように、本発明の第１の実施の形態
によれば、図５（ｂ）に示すように、低電圧駆動用ＴＦ
Ｔの形成領域において、ゲート絶縁膜２８を形成する前
に、第１の島状半導体膜２４ａの周縁部を高電圧駆動用
ＴＦＴの厚いゲート絶縁膜の一部となる厚いシリコン酸
化膜２５で覆っている。従って、厚いシリコン酸化膜２
５上にゲート絶縁膜となるシリコン酸化膜２８とゲート
電極となる金属膜２９とを積層し、図８（ｂ）に示すよ
うに、第１の島状半導体膜２４ａと交差する帯状のレジ
ストマスク３０ａに基づき、ゲート電極２９ａ及びゲー
ト絶縁膜２８ａをエッチングにより形成すると、図１１
（ｂ）に示すように、ゲート電極２９ａ下の第１の島状
半導体膜２４ａの周縁部はシリコン酸化膜２８ａのほか
に厚いシリコン酸化膜２５ｂで覆われる。このため、第
１の島状半導体膜２４ａの周縁部でゲート電圧印加時の
電界集中を緩和して寄生ＴＦＴが動作するのを防止する
ことができる。
【０１０５】また、図４（ａ）、（ｂ）に示すように、
低電圧駆動用ＴＦＴの形成領域において、第１の島状半
導体膜２４ａの上方のネガティブフォトレジスト膜２６
の未露光領域に対して、第１の島状半導体膜２４ａをマ
スクとしてガラス基板２１の裏面から露光光を照射して
いるので、第１の島状半導体膜２４ａの周縁から光が回
折する範囲で自己整合的にその未露光領域が露光され
る。このため、極めて精度よく第１の島状半導体膜２４
ａの周縁部をシリコン酸化膜２５で覆うことができるの
で、第１の島状半導体膜２４ａのチャネル幅方向の寸法
マージンを最小にすることができ、従ってＴＦＴの微細
化が可能である。
【０１０６】（第２の実施の形態）次に、本発明の第２
の実施の形態について図面を参照して説明する。
【０１０７】（液晶表示装置に用いられた薄膜トランジ
スタ装置の構造）以下に、第２の実施の形態である、液
晶表示装置に用いられた薄膜トランジスタ装置の構造に
ついて、図１６（ｂ）を参照して説明する。ここで、高
電圧駆動用ＴＦＴは画素ＴＦＴとほぼ同じ構造を有する
ので、それらを代表して画素ＴＦＴについて説明し、高
電圧駆動用ＴＦＴはその説明を省略する。また、ｐ型Ｔ
ＦＴはｎ型ＴＦＴとほぼ同じ構造を有するので、その説
明を省略する。
【０１０８】図１６（ｂ）の左の図はｎチャネル型の低
電圧駆動用ＴＦＴの構造を示す断面図であり、同じく右
の図はｎチャネル型の画素ＴＦＴの構造を示す断面図で
ある。
【０１０９】まず、低電圧駆動用ＴＦＴにおいては、図
１６（ｂ）の左の図に示すように、ガラス基板２１上に
厚さが５０ｎｍのシリコン窒化膜２２ａと厚さが２００
ｎｍのシリコン酸化膜２２ｂとの積層構造からなる下地
絶縁膜２２が形成されている。この下地絶縁膜２２の上
にＴＦＴの動作層となる厚さが４０ｎｍのポリシリコン
膜からなる第１の島状半導体膜２４ａが形成されてい
る。この第１の島状半導体膜２４ａには、ＴＦＴのソー
ス／ドレインである一対の高濃度不純物領域（オーミッ
クコンタクト領域）２４ａａ、２４ａｂがチャネル領域
２４ａｃを挟んで形成されている。
【０１１０】下地絶縁膜２２及び第１の島状半導体膜２
４ａの上には、厚さが約３０ｎｍのシリコン酸化膜から
なる第１のゲート絶縁膜５１ａが形成されている。この
シリコン酸化膜５１ａはアモルファスシリコン膜を酸化
して形成されている。
【０１１１】また、この第１のゲート絶縁膜５１ａの上
には、第１のゲート電極５４ａが形成されている。高濃
度不純物領域２４ａａ、２４ａｂのチャネル領域側のエ
ッジが、いずれもゲート電極５４ａのエッジのほぼ真下
に位置している。
【０１１２】第１のゲート絶縁膜５１ａ及び第１のゲー
ト電極５４ａの上には、厚さが３７０ｎｍのシリコン窒
化膜（第１の層間絶縁膜）５５が形成されている。シリ
コン窒化膜５５の上には一対のソース／ドレイン電極５
７ａ、５７ｂが形成されている。これらのソース／ドレ
イン電極５７ａ、５７ｂは、シリコン窒化膜５５の上面
から高濃度不純物領域２４ａａ、２４ａｂに通じるコン
タクトホール５６ａ、５６ｂ内に埋め込まれた金属によ
り、高濃度不純物領域２４ａａ、２４ａｂに電気的に接
続されている。
【０１１３】以上のように、低電圧駆動用ＴＦＴは、第
１のゲート絶縁膜５１ａが厚さ約３０ｎｍのシリコン酸
化膜のみで構成されており、さらにＬＤＤ領域が設けら
れていないので、低電圧での高速動作が可能である。ま
た、高濃度不純物領域２４ａａ、２４ａｂが第１のゲー
ト電極５４ａに対し、自己整合的に形成できるので、素
子の微細化が容易である。なお、この低電圧駆動用ＴＦ
ＴにはＬＤＤ領域が設けられていないが、低電圧駆動す
るのでホットエレクトロンが少なく、ホットエレクトロ
ンに起因するオン特性の劣化とオフ電流の増大が回避さ
れる。
【０１１４】次に、画素ＴＦＴにおいては、図１６
（ｂ）の右側の図に示すように、ガラス基板２１の上に
は上記したと同じ積層構造の下地絶縁膜２２が形成され
ている。この下地絶縁膜２２上には、ＴＦＴの動作層と
なる第２の島状半導体膜２４ｂが形成されている。第２
の島状半導体膜２４ｂにＴＦＴのソース／ドレインのオ
ーミックコンタクト領域である一対のｎ型の高濃度不純
物領域２４ｂａ、２４ｂｂがチャネル領域２４ｂｅを挟
んで形成されている。また、これらの高濃度不純物領域
２４ｂａ、２４ｂｂのチャネル領域２４ｂｅ側の端部に
は、それぞれｎ型の低濃度不純物領域（ＬＤＤ領域）２
４ｂｃ、２４ｂｄが形成されている。
【０１１５】下地絶縁膜２２及び第２の島状半導体膜２
４ｂの上には、厚さが約１０ｎｍのシリコン酸化膜５１
ａと厚さが１００ｎｍのシリコン酸化膜５２ａが積層し
て形成されている。そして、シリコン酸化膜５２ａの上
には第２のゲート電極５４ｂが形成されている。第２の
ゲート電極５４ｂ下のシリコン酸化膜５１ａとシリコン
酸化膜５２ａとで構成された絶縁膜の積層構造が第２の
ゲート絶縁膜となる。
【０１１６】この画素ＴＦＴでは、上から見たときに、
第２のゲート電極５４ｂの両側のエッジのほぼ真下に、
ＬＤＤ領域２４ｂｃ、２４ｂｄのチャネル領域側エッジ
が配置されている。画素ＴＦＴでは、表示信号として正
及び負の信号が与えられるので、ソース側及びドレイン
側の両方にＬＤＤ領域２４ｂｃ、２４ｂｄを設けない
と、ホットエレクトロンによるトランジスタ特性の劣化
が発生する。
【０１１７】第２のゲート電極５４ｂ及びシリコン酸化
膜５１ａの上には厚さ３７０ｎｍのシリコン窒化膜５５
が形成されている。シリコン窒化膜５５の上には一対の
ソース／ドレイン電極５７ｃ、５７ｄが形成されてい
る。これらのソース／ドレイン電極５７ｃ、５７dはコ
ンタクトホール５６ｃ、５６ｄを通して高濃度不純物領
域２４ｂａ、２４ｂｂと接触している。
【０１１８】以上のように、上記画素ＴＦＴによれば、
第２のゲート絶縁膜が１１０ｎｍと厚いシリコン酸化膜
（シリコン酸化膜５１ａ＋シリコン酸化膜５２ａ）で形
成されているので、耐圧が高く、高電圧で駆動させるこ
とができる。
【０１１９】なお、説明を省略した高電圧駆動用ＴＦＴ
において、画素ＴＦＴと異なるところは高電圧のかかる
ドレイン側にのみＬＤＤ領域を有している点である。ま
た、説明を省略した周辺回路の高電圧駆動用ｐ型ＴＦＴ
ではＬＤＤ領域は設けられていない。これは、ｐ型ＴＦ
Ｔの場合は、キャリアが正孔であるので、ホットキャリ
アの発生がほとんどなく、ＬＤＤ領域を設けなくてもト
ランジスタ特性に支障がないからである。
【０１２０】（液晶表示装置に用いられた薄膜トランジ
スタの製造方法）次に、本実施の形態の液晶表示装置に
用いられた薄膜トランジスタ装置の製造方法について、
図１３乃至図１６を参照して説明する。なお、これらの
図において、左の図が低電圧駆動用ＴＦＴの形成領域に
おける断面図であり、右の図は画素ＴＦＴの形成領域に
おける断面図である。
【０１２１】まず、図１３（ａ）に示すように、プラズ
マＣＶＤ法により、ガラス基板２１の上に、下地絶縁膜
としてシリコン窒化膜２２ａを約５０ｎｍの厚さで、シ
リコン酸化膜２２ｂを２００ｎｍの厚さでこの順に形成
する。続いて、シリコン酸化膜２２ｂの上にアモルファ
スシリコン膜を約４０ｎｍの厚さで形成する。
【０１２２】次に、アモルファスシリコン膜中の水素を
低減するために、４５０℃の温度でアニールする。そし
て、アモルファスシリコン膜にエキシマレーザを照射し
て、アモルファスシリコン膜をポリシリコン膜に変化さ
せる。
【０１２３】次に、ポリシリコン膜の上にフォトレジス
トを塗布し、露光及び現像工程を経て、所定のレジスト
マスク（図示せず）を形成する。そして、このレジスト
マスクに基づき、ポリシリコン膜をドライエッチング
し、所定の領域のみにポリシリコン膜からなる第１の島
状半導体膜２４ａ及び第２の島状半導体膜２４ｂを残
す。その後、レジストマスクを除去する。
【０１２４】次に、プラズマＣＶＤ法により、ガラス基
板２１の上側全面にアモルファスシリコン膜５１を１０
ｎｍの厚さに成膜し、さらにシリコン酸化膜（絶縁膜）
５２を１００ｎｍの厚さに成膜する。
【０１２５】続いて、塗布法によりシリコン酸化膜５２
の上にフォトレジスト膜を形成した後、露光及び現像工
程を経て、図１３（ｂ）に示すように、画素ＴＦＴの形
成領域にレジストマスク５３を形成する。
【０１２６】次いで、レジストマスク５３に基づいてシ
リコン酸化膜５２を希フッ酸によりウエットエッチング
する。このとき、希フッ酸に対してエッチング耐性のあ
る、シリコン酸化膜５２下のアモルファスシリコン膜５
１をエッチングのストッパとする。これにより、レジス
トマスク５３の下にシリコン酸化膜のパターン（絶縁膜
のパターン）５２ａを形成する。その後、レジストマス
ク５３を除去する。
【０１２７】次に、図１４（ａ）に示すように、高圧酸
化法によりシリコン酸化膜のパターン５２ａの下部を含
む全体のアモルファスシリコン膜５１を酸化して、シリ
コン酸化膜（半導体膜を酸化してなる絶縁膜）５１ａを
形成する。高圧酸化は、例えば圧力２ＭＰａに調整され
た水蒸気雰囲気中、温度５５０℃、酸化時間１時間の条
件で行う。なお、高圧酸化法の代わりによく知られた熱
酸化法、或いはプラズマ酸化法などの方法を用いること
が可能である。
【０１２８】これにより、第１の島状半導体膜２４ａ上
にシリコン酸化膜５１ａからなる第１のゲート絶縁膜が
形成され、第２の島状半導体膜２４ｂ上にシリコン酸化
膜５１ａとシリコン酸化膜のパターン５２ａとからなる
第２のゲート絶縁膜が形成される。
【０１２９】次に、図１４（ｂ）に示すように、スパッ
タ法により、Ａｌ−Ｎｄ膜を厚さ３００ｎｍで成膜した
後、図示しないレジストマスクに基づいてＡｌ−Ｎｄ膜
をエッチングし、低電圧駆動用ＴＦＴの形成領域におい
て第１のゲート絶縁膜５１ａ上に第１のゲート電極５４
ａを形成し、画素ＴＦＴの形成領域において、第２のゲ
ート絶縁膜５１ａ及び５２ａ上に第２のゲート電極５４
ｂを形成する。このとき、第２のゲート電極５４ｂは第
２のゲート絶縁膜５２ａの上面の面積よりも小さい面積
で、かつ第２のゲート絶縁膜５２ａの上面の周縁よりも
内側に形成する。その後、レジストマスクを除去する。
【０１３０】次に、図１５（ａ）に示すように、第１の
ゲート電極５４ａをマスクとして第１の島状半導体膜２
４ａ内に高濃度のリンをイオン注入する。同時に、第２
のゲート電極５４ｂ及び第２のゲート絶縁膜５１ａ及び
５２ａをマスクとして第２の島状半導体膜２４ｂ内に高
濃度のリンをイオン注入する。このとき、イオン注入の
条件を、例えば、加速電圧が２５ｋｅＶ、注入量が７×
１０14ｃｍ-2とする。これにより、第１のゲート電極５
４ａの両側の第１の島状半導体膜２４ａにｎ型の高濃度
不純物領域２４ａａ、２４ａｂが形成され、第２のゲー
ト絶縁膜５１ａ及び５２ａの両側の第２の島状半導体膜
２４ｂ内にｎ型の高濃度不純物領域２４ｂａ、２４ｂｂ
が形成される。
【０１３１】続いて、第１及び第２のゲート電極を透過
せず、かつ第１及び第２の島状半導体膜２４ａ、２４ｂ
を透過し、第２のゲート絶縁膜５１ａ及び５２ａを透過
する条件で第２の島状半導体膜２４ｂ内に低濃度のリン
をイオン注入する。イオン注入の条件を、例えば、加速
電圧が７０ｋｅＶで、低いドーズ量２×１０13ｃｍ-2と
する。これにより、第２のゲート電極５４ｂのエッジと
高濃度不純物領域２４ｂａ、２４ｂｂのエッジの間の第
２の島状半導体膜２４ｂ内にｎ型の低濃度不純物領域
（ＬＤＤ領域）２４ｂｃ、２４ｂｄが形成される。
【０１３２】次に、図１５（ｂ）に示すように、プラズ
マＣＶＤ法により、ガラス基板２１表面の全面にシリコ
ン窒化膜５５を厚さ３７０ｎｍで成膜する。
【０１３３】次に、図１６（ａ）に示すように、図示し
ないレジストマスクに基づき、シリコン窒化膜（第１の
層間絶縁膜）５５をＳＦ6ガスによりドライエッチング
し、第１の島状半導体膜２４ａの高濃度不純物領域２４
ａａ、２４ａｂ上のシリコン窒化膜５５を貫通するコン
タクトホール５６ａ、５６ｂを形成する。同時に、第２
の島状半導体膜２４ｂの高濃度不純物領域２４ｂａ、２
４ｂｂ上のシリコン窒化膜５５を貫通するコンタクトホ
ール５６ｃ、５６ｄを形成する。その後、レジストマス
クを除去する。
【０１３４】次いで、図１６（ｂ）に示すように、スパ
ッタ法により、ガラス基板２１の上側全面に、Ｔｉ膜を
５０ｎｍ、Ａｌ膜を１００ｎｍ、Ｔｉ膜を５０ｎｍの厚
さに順次堆積し、これらの金属膜でコンタクトホール５
６ａ、５６ｂ、５６ｃ、５６ｄを埋め込むとともにシリ
コン窒化膜５５上に金属の積層膜を形成する。その後、
フォトリソグラフィによりレジストマスク（不図示）を
形成し、続いて、このレジストマスクに基づいて、金属
膜をドライエッチングする。これにより、低電圧駆動用
ＴＦＴの高濃度不純物領域（ソース／ドレイン領域）２
４ａａ、２４ａｂと接触したソース／ドレイン電極５７
ａ、５７ｂを形成する。同時に、画素ＴＦＴの高濃度不
純物領域（ソース／ドレイン領域）２４ｂａ、２４ｂｂ
と接触したソース／ドレイン電極５７ｃ、５７ｄを形成
する。
【０１３５】なお、ソース／ドレイン電極５７ａ乃至５
７ｄの形成と同時に、表示部１０４ではデータバスライ
ン１０８を形成し、制御回路１０１、データドライバ１
０２及びゲートドライバ１０３の形成領域では、所定の
配線パターンを形成する。
【０１３６】次に、感光性樹脂を塗布して厚さが３．０
μｍの樹脂膜（第２の層間絶縁膜）５８を形成する。以
上のようにして、薄膜トランジスタ装置が完成する。引
き続き、液晶表示装置を作成するため、以下の工程を行
う。
【０１３７】次に、この樹脂膜５８のソース／ドレイン
電極５７ｄ上にビアホール５９を形成する。その後、ス
パッタ法により、ガラス基板２１の上側全面に厚さが７
０ｎｍのＩＴＯ膜を成膜した後、通常のフォトリソグラ
フィ工程によりＩＴＯ膜をパターニングして、画素ＴＦ
Ｔのソース側不純物領域に接触する画素電極６０を形成
する。その後、ガラス基板２１の上側全面に、液晶分子
の初期状態（電圧無印加時）の配向方向を決める配向膜
（図示せず）を形成する。
【０１３８】このようにして、液晶表示装置のＴＦＴ基
板が完成する。
【０１３９】液晶表示装置の対向基板は、公知の方法で
作成する。すなわち、ガラス基板上に、例えばＣｒ（ク
ロム）により、画素間の領域を遮光するためのブラック
マトリクスを形成する。また、ガラス基板上に赤色、緑
色及び青色のカラーフィルタを形成し、各画素毎に赤
色、緑色及び青色の何れか１色のカラーフィルタを配置
する。その後、ガラス基板の上側全面にＩＴＯ膜からな
る透明電極を形成し、透明電極の上に配向膜を形成す
る。
【０１４０】このようにして製造されたＴＦＴ基板と対
向基板とを貼り合わせ、両者の間に液晶を封入して液晶
パネルとする。この液晶パネルの両面に偏光板を配置
し、裏面側にバックライトを配置すると、液晶表示装置
が完成する。
【０１４１】以上のように、第２の実施の形態によれ
ば、図１３（ｂ）に示すように、シリコン酸化膜５２を
エッチングして第２のゲート絶縁膜の一部となる絶縁膜
を形成するときに、下地のアモルファスシリコン膜５１
により第１の島状半導体膜２４ａが保護されるため、第
１の島状半導体膜２４ａのチャネル領域がシリコン酸化
膜５２のエッチングガスのプラズマに曝されない。この
ため、低電圧駆動用ＴＦＴで代表される薄膜部のＴＦＴ
の特性が劣化するのを防止して、画素ＴＦＴで代表され
る厚膜部のＴＦＴ及び薄膜部のＴＦＴともに良好な特性
を確保することができる。
【０１４２】また、第１及び第２の島状半導体膜２４
ａ、２４ｂの下地のシリコン酸化膜２２ｂもアモルファ
スシリコン膜５１により保護されているため、第１及び
第２の島状半導体膜２４ａ、２４ｂの端部でシリコン酸
化膜２２ｂがエッチングされることによる「えぐれ」も
生じない。
【０１４３】さらに、シリコン酸化膜５２をエッチング
して第２のゲート絶縁膜の一部となる絶縁膜を形成する
ときに、シリコン酸化膜５２のエッチャントに対してア
モルファスシリコン膜５１はエッチング耐性を有するた
め膜減りしない。この実施の形態では、アモルファスシ
リコン膜５１を酸化して第１のゲート絶縁膜５１ａを形
成しているため、第１のゲート絶縁膜５１ａの膜厚を精
度よく、かつ容易に制御することが可能である。
【０１４４】なお、上記の実施の形態においては、第１
及び第２の島状半導体膜２４ａ、２４ｂの上に直接アモ
ルファスシリコン膜５１を形成しているが、第１及び第
２の島状半導体膜２４ａ、２４ｂを被覆するシリコン酸
化膜を形成し、その上にアモルファスシリコン膜５１と
シリコン酸化膜５２とを形成してもよい。これにより、
上記の効果のほかに、アモルファスシリコン膜５１を酸
化して第１のゲート絶縁膜を形成するときに、第１のゲ
ート絶縁膜の膜厚の制御がさらに容易になる。この場
合、第１のゲート絶縁膜の膜厚は第１の島状半導体膜２
４ａを被覆するシリコン酸化膜と、アモルファスシリコ
ン膜を酸化してなるシリコン酸化膜５１ａとで構成さ
れ、第２のゲート絶縁膜は第２の島状半導体膜２４ｂを
被覆するシリコン酸化膜と、アモルファスシリコン膜を
酸化してなるシリコン酸化膜５１ａと、シリコン酸化膜
５２ａとで構成されることになる。
【０１４５】（薄膜トランジスタ装置の他の製造方法）
図１７乃至図１８はこの発明の第２の実施の形態である
薄膜トランジスタ装置の他の製造方法について説明する
断面図である。
【０１４６】図１７（ａ）に示すように、第１の実施の
形態と同様に、ガラス基板２１上に膜厚５０ｎｍのシリ
コン窒化膜２２ａと膜厚２００ｎｍのシリコン酸化膜２
２ｂと膜厚４０ｎｍのアモルファスシリコン膜を形成し
た後、アモルファスシリコン膜にエキシマレーザを照射
してアモルファスシリコン膜をポリシリコン膜（第１の
半導体膜）２４に変換する。
【０１４７】次いで、プラズマＣＶＤ法により、膜厚１
０ｎｍの第１のシリコン酸化膜（第１の絶縁膜）６２
と、膜厚１０ｎｍのアモルファスシリコン膜（第２の半
導体膜）６３と、膜厚１００ｎｍの第２のシリコン酸化
膜（第２の絶縁膜）６４とを成膜する。
【０１４８】次に、図１７（ｂ）に示すように、画素Ｔ
ＦＴの形成領域にレジストマスク６５を形成した後、レ
ジストマスク６５に基づき、希フッ酸によりシリコン酸
化膜６４をエッチングし、第２のシリコン酸化膜のパタ
ーン（第２の絶縁膜のパターン）６４ａを形成する。そ
の後レジストマスク６５を除去する。
【０１４９】次いで、図１８（ａ）に示すように、図示
しない新たなレジストマスクを形成した後、新たなレジ
ストマスクに基づき、フッ素を含むエッチングガスを用
いてアモルファスシリコン膜６３をドライエッチングし
て、第１の島状のアモルファスシリコン膜（第２の絶縁
膜のパターンを含まない島状の第２の半導体膜）６３ａ
と第２の島状のアモルファスシリコン膜（第２の絶縁膜
のパターンを含む島状の第２の半導体膜）６３ｂを形成
する。その後、レジストマスクを除去する。
【０１５０】次に、例えば、高圧酸化法により、第１の
島状のアモルファスシリコン膜６３ａ、及び第２のシリ
コン酸化膜のパターン６４ａの下部及びその他の部分の
第２の島状のアモルファスシリコン膜６３ｂを酸化す
る。同時に、第１の島状のアモルファスシリコン膜６３
ａで覆われていなかった領域のポリシリコン膜２４と、
第２の島状のアモルファスシリコン膜６３ｂで覆われて
いなかった領域のポリシリコン膜２４とを第１のシリコ
ン酸化膜６２を介して酸化する。これにより、図１８
（ｂ）に示すように、第１の島状のアモルファスシリコ
ン膜６３ａで覆われていた領域にポリシリコン膜からな
る第１の島状半導体膜２４ａを形成し、第２の島状のア
モルファスシリコン膜６３ｂで覆われていた領域にポリ
シリコン膜からなる第２の島状半導体膜２４ｂを形成す
る。従って、第１の島状半導体膜２４ａ上に、第１のシ
リコン酸化膜６２及び第１の島状のアモルファスシリコ
ン膜６３ａを酸化してなる絶縁膜で構成される第１のゲ
ート絶縁膜６５を形成する。同時に、第２の島状半導体
膜２４ｂ上に、第１のシリコン酸化膜６２及び第２の島
状のアモルファスシリコン膜６３ｂを酸化してなる絶縁
膜で構成される絶縁膜６５と、第２のシリコン酸化膜の
パターン６４ａとからなる第２のゲート絶縁膜を形成す
る。
【０１５１】以降、図１４（ｂ）乃至図１５（ｂ）の工
程と同様な工程を経て、薄膜トランジスタ装置を作成
し、さらに、第１及び別の第２の実施の形態で説明した
液晶表示装置の製造方法における通常の工程を経て液晶
表示装置を作成する。
【０１５２】以上のように、第２の実施の形態である他
の薄膜トランジスタ装置の製造方法によれば、図１７
（ｂ）に示すように、シリコン酸化膜６４をエッチング
して第２のゲート絶縁膜の一部となる絶縁膜６４ａを形
成するときに、下地のアモルファスシリコン膜６３によ
り第１の島状半導体膜２４ａが保護されるため、第１の
島状半導体膜２４ａのチャネル領域がシリコン酸化膜６
４のエッチングガスのプラズマに曝されない。このた
め、薄膜部のＴＦＴの特性が劣化するのを防止して、厚
膜部のＴＦＴ及び薄膜部のＴＦＴともに良好な特性を確
保することができる。
【０１５３】また、図１８（ｂ）に示すように、第２の
ゲート絶縁膜のうち厚い絶縁膜となる、アモルファスシ
リコン膜６３上のシリコン酸化膜６４をエッチングした
後に、アモルファスシリコン膜６３下のポリシリコン膜
２４を選択的に酸化して第１及び第２の島状半導体膜２
４ａ、２４ｂを形成している。このように、下地のシリ
コン酸化膜２２ｂはエッチングガス等に曝されない。こ
のため、第１及び第２の島状半導体膜２４ａ、２４ｂの
端部で下地のシリコン酸化膜２２ｂがエッチングされる
ことによる「えぐれ」を生じない。
【０１５４】さらに、シリコン酸化膜６４をエッチング
して第２のゲート絶縁膜の一部となる絶縁膜を形成する
ときに、シリコン酸化膜６４のエッチャントに対してア
モルファスシリコン膜６３はエッチング耐性を有するた
め膜減りしない。この実施の形態では、アモルファスシ
リコン膜６３を酸化してなる絶縁膜６３ａと第１のシリ
コン酸化膜６２とにより第１のゲート絶縁膜を形成して
いるため、第１のゲート絶縁膜の膜厚を精度よく、かつ
容易に制御することが可能である。
【０１５５】（第３の実施の形態）次に、本発明の第３
の実施の形態の薄膜トランジスタ装置の構造について図
面を参照して説明する。
【０１５６】第３の実施の形態の薄膜トランジスタ装置
は、ｎ型ＴＦＴ及びｐ型ＴＦＴのうち少なくとも何れか
一の薄いゲート絶縁膜を有するＴＦＴ（以下、薄膜部の
ＴＦＴと称する。）と、ｎ型ＴＦＴ及びｐ型ＴＦＴのう
ち少なくとも何れか一の厚いゲート絶縁膜を有するＴＦ
Ｔ（厚膜部のＴＦＴと称する。）とを同一基板上に搭載
している。以下に、薄膜部のｎ型ＴＦＴ及び厚膜部のｎ
型ＴＦＴの構造を説明する。
【０１５７】図２３（ａ）は薄膜部のＴＦＴの上から見
た平面図であり、図２１（ｂ）の左の図は図２３（ａ）
のIV-IV線に沿う断面図である。また、図２３（ｂ）
は、図２３（ａ）のＶ−Ｖ線に沿う断面図である。
【０１５８】薄膜部のＴＦＴ（第１の薄膜トランジス
タ）は、図２３（ａ）、図２１（ｂ）の左の図に示すよ
うに、チャネル領域２４ａｃを挟んで一対のｎ型のソー
ス／ドレイン領域２４ａａ、２４ａｂが形成された膜厚
約５０ｎｍのポリシリコン膜からなる第１の島状半導体
膜２４ａと、第１の島状半導体膜２４ａのチャネル領域
２４ａｃ上に形成された膜厚３０ｎｍの第１のシリコン
酸化膜（第１の絶縁膜）からなる第１のゲート絶縁膜８
１ａと、第１のゲート絶縁膜８１ａ上に形成された膜厚
３００ｎｍの第１のＡｌ−Ｎｄ膜（第１の導電体膜）か
らなる第１のゲート電極８２とを有する。
【０１５９】また、第１の島状半導体膜２４ａと第１の
ゲート電極８２とを覆う膜厚４００ｎｍのシリコン窒化
膜からなる第１の層間絶縁膜８７と、第１の層間絶縁膜
８７に形成されたコンタクトホール８７ａ、８７ｂと、
コンタクトホール８７ａ、８７ｂを通してソース／ドレ
イン領域２４ａａ、２４ａｂとそれぞれ接続された全膜
厚２００ｎｍのＴｉ膜／Ａｌ膜／Ｔｉ膜の３層の金属膜
からなるソース／ドレイン電極８８ａ、８８ｂと、ソー
ス／ドレイン電極８８ａ、８８ｂを覆う膜厚４００ｎｍ
のシリコン窒化膜からなる第２の層間絶縁膜８９とを有
する。
【０１６０】さらに、薄膜ゲートＴＦＴは、図２３
（ａ）、（ｂ）に示すように、第１の島状半導体膜２４
ａの両側部のエッジの上方で、かつ第１のゲート電極８
２上に、第２のシリコン酸化膜（第２の絶縁膜）８３ｂ
を介して膜厚３００ｎｍの第２のＡｌ−Ｎｄ膜（第２の
導電体膜）からなる電界緩和電極８４ｃ乃至８４ｆを有
している。
【０１６１】次に、厚膜部のＴＦＴについて説明する。
図２４（ａ）は厚膜部のＴＦＴの上から見た平面図であ
り、図２１（ｂ）の右の図は図２４（ａ）のVI-VI線に
沿う断面図であり、図２４（ｂ）は、図２４（ａ）のVI
I-VII線に沿う断面図である。
【０１６２】厚膜部のＴＦＴ（第２の薄膜トランジス
タ）は、図２４（ａ）、図２１（ｂ）の右の図に示すよ
うに、チャネル領域２４ｂｅを挟んで一対のｎ型のソー
ス／ドレイン領域２４ｂａ、２４ｂｂが形成された膜厚
約５０ｎｍのポリシリコン膜からなる第２の島状半導体
膜２４ｂと、第２の島状半導体膜２４ｂのチャネル領域
２４ｂｅ上に形成された膜厚３０ｎｍの第１のシリコン
酸化膜８１ａ及び膜厚７０ｎｍの第２のシリコン酸化膜
８３ｂからなる第２のゲート絶縁膜と、第２のゲート絶
縁膜上に形成された膜厚３００ｎｍの第２のＡｌ−Ｎｄ
膜（第２の導電体膜）からなる第２のゲート電極８４ａ
とを有する。
【０１６３】さらに、厚膜部のＴＦＴ（第２の薄膜トラ
ンジスタ）は、第２の島状半導体膜２４ｂと第２のゲー
ト電極８４ａとを覆うシリコン窒化膜（第１の層間絶縁
膜）８７と、シリコン窒化膜８７に形成されたコンタク
トホール８７ｃ、８７ｄを通してソース／ドレイン領域
２４ｂａ、２４ｂｂとそれぞれ接続されたソース／ドレ
イン電極８８ｃ、８８ｄと、ソース／ドレイン電極８８
ｃ、８８ｄを覆うシリコン酸化膜（第２の層間絶縁膜）
８９とを有する。
【０１６４】また、厚膜部のＴＦＴは、図２４（ａ）、
（ｂ）に示すように、第２のゲート電極８４ａ下で、か
つ第２の島状半導体膜２４ｂの側部のエッジの上に第１
のシリコン酸化膜８１ｂを介して第１のＡｌ−Ｎｄ膜か
らなる電界緩和電極８２ｂ、８２ｃを有している。
【０１６５】以上のように、本発明の第３の実施の形態
の薄膜トランジスタ装置によれば、薄膜部のＴＦＴにお
いては、第１の島状半導体膜２４ａの両側部のエッジの
上方で、かつ第１のゲート電極８２上に、第２のシリコ
ン酸化膜８３ｂを介して電界緩和電極８４ｃ乃至８４ｆ
を有している。従って、この部分の寄生容量は、第１の
島状半導体膜２４ａと第１のシリコン酸化膜８１ａと第
１のゲート電極８２とで形成される容量に対して、第１
のゲート電極８２と電界緩和電極８４ｃ乃至８４ｆとで
形成される静電容量分だけ大きくなる。このため、ＴＦ
Ｔのゲートを交流で駆動する場合、第１の島状半導体膜
２４ａの両側部のエッジ部分にかかるゲート電位の変化
は遅くなる。従って、第１の島状半導体膜２４ａの両側
部のエッジ部の寄生トランジスタが動作するのを抑制す
ることができる。
【０１６６】また、厚膜部のＴＦＴにおいては、第２の
ゲート電極８４ａ下で、かつ第２の島状半導体膜２４ｂ
の両側部のエッジの上に第１のシリコン酸化膜８１ｂを
介して電界緩和電極８２ｂ、８２ｃを有している。従っ
て、電界緩和電極８２ｂ、８２ｃの電位を第２の島状半
導体膜２４ｂの両側部のエッジ部のチャネルが導通しな
い電位に設定しておくことで、第２の島状半導体膜２４
ｂの両側部のエッジ部のチャネルが導通するのを抑制
し、また、第２のゲート電極８４ａからの電界の影響を
シールドして、寄生トランジスタがオンするのを抑制す
ることができる。
【０１６７】次に、第３の実施の形態の薄膜トランジス
タ装置の製造方法について図１９乃至図２１を参照して
説明する。
【０１６８】図１９（ａ）に示すように、ガラス基板２
１上に膜厚５０ｎｍのシリコン窒化膜２２ａと膜厚２５
０ｎｍのシリコン酸化膜２２ｂとを順次積層して基板を
作成する。なお、場合により、シリコン窒化膜２２ａを
省略してもよい。
【０１６９】その後、基板上に膜厚５０ｎｍのアモルフ
ァスシリコン膜を形成した後、温度４００℃で加熱して
水素出しを行う。次いで、エキシマレーザを用いてエネ
ルギ３００ｍＪ／ｃｍ2の条件でアモルファスシリコン
膜をアニールし、ポリシリコン膜に変換する。続いて、
ポリシリコン膜をパターニングして第１及び第２の島状
半導体膜２４ａ、２４ｂを形成する。
【０１７０】次に、第１及び第２の島状半導体膜２４
ａ、２４ｂを被覆する膜厚３０ｎｍの第１のシリコン酸
化膜（第１の絶縁膜）８１をＣＶＤ法により形成した
後、全面に膜厚３００ｎｍの第１のＡｌ−Ｎｄ膜（第１
の導電体膜）をＰＶＤ法により形成する。さらに、燐酸
と酢酸を含む溶液により図示しないレジストマスクを基
に第１のＡｌ−Ｎｄ膜を選択的にエッチングして第１の
島状半導体膜２４ａの上方の第１のシリコン酸化膜８１
上に第１のゲート電極８２を形成する。
【０１７１】このとき、厚膜部のＴＦＴの第２のゲート
電極８４ａと交差する領域で、かつ第２の島状半導体膜
２４ｂの両側部のエッジの上に、第１のシリコン酸化膜
８１を介して、図２４（ａ）、（ｂ）に示す第１のＡｌ
−Ｎｄ膜からなる電界緩和電極８２ｂ、８２ｃを形成す
る。
【０１７２】次いで、薄膜部のＴＦＴの形成領域を図示
しないレジストマスクで覆った後、フッ酸を含む溶液で
シリコン酸化膜をスライトエッチングする。その後、レ
ジストマスクを除去する。なお、薄膜部のＴＦＴのゲー
ト絶縁膜８１の材料をシリコン窒化膜とし、第１のゲー
ト電極８２の材料をクロム（Ｃｒ）とした場合、これら
の材料はフッ酸を含む溶液に対してエッチング耐性があ
るため、薄膜部のＴＦＴの形成領域をレジストマスクで
保護しなくてもよい。
【０１７３】次に、図１９（ｂ）に示すように、全面に
膜厚７０ｎｍの第２のシリコン酸化膜（第２の絶縁膜）
８３をＣＶＤ法により形成し、続いて膜厚３００ｎｍの
第２のＡｌ−Ｎｄ膜（第２の導電体膜）８４をＰＶＤ法
により形成する。
【０１７４】次に、図２０（ａ）に示すように、第２の
Ａｌ−Ｎｄ膜８４の上にレジストマスク（マスクパター
ン）８５を形成し、レジストマスク８５に基づき、燐酸
と酢酸を含む溶液で第２のＡｌ−Ｎｄ膜８４をウエット
エッチングしてレジストマスク８５で覆われていない領
域の第２のＡｌ−Ｎｄ膜８４を除去し、さらにレジスト
マスク８５下の第２のＡｌ−Ｎｄ膜８４をサイドエッチ
ングしてレジストマスク８５よりも片側でＬＤＤ領域分
だけ幅を狭くした第２のゲート電極８４ａを形成する。
【０１７５】このとき、第１の島状半導体膜２４ａの両
側部のエッジの上方で、かつ第１のゲート電極２４ａ上
に、第２のシリコン酸化膜８３ｂ、８３ｃを介して図２
３（ａ）、（ｂ）に示す第２のＡｌ−Ｎｄ膜からなる電
界緩和電極８４ｃ乃至８４ｆを形成する。
【０１７６】次に、図２０（ｂ）に示すように、同じレ
ジストマスク８５に基づき、ＣＨＦ ３を含むエッチング
ガスを用いて第２のシリコン酸化膜８３を異方性エッチ
ングし、さらに第１のゲート電極８２及びレジストマス
ク８５に基づき、第１のシリコン酸化膜８１を異方性エ
ッチングして、第１のゲート電極８２下に第１のシリコ
ン酸化膜８１ａからなる第１のゲート絶縁膜を形成す
る。また、同時に、第２のゲート電極８４ａ下に第１及
び第２のシリコン酸化膜８１ｂ、８３ａからなる第２の
ゲート絶縁膜８６を形成する。
【０１７７】なお、このとき、図２２に示すように、島
状半導体膜２４ａ、２４ｂ上及びその他の領域に第１の
シリコン酸化膜８１ｃを膜厚１０ｎｍ程度残すようにし
てもよい。
【０１７８】その後、レジストマスク８５を除去する。
【０１７９】次に、図２１（ａ）に示すように、第１の
ゲート電極８２をマスクとして第１の島状半導体膜２４
ａにリン（不純物）を高濃度でイオン注入して第１のゲ
ート電極８２の両側に高濃度不純物領域２４ａａ、２４
ａｂを形成する。同時に、第２のゲート電極８４ａ及び
第２のゲート絶縁膜８３ａ、８１ｂをマスクとして第２
の島状半導体膜２４ｂにリン（不純物）を高濃度でイオ
ン注入して、第２のゲート電極８４ａの両側に一対の高
濃度不純物領域２４ｂａ、２４ｂｂを形成する。このと
き、イオン注入条件を、例えば、加速電圧１０ｋＶ、ド
ーズ量１×１０ 15／ｃｍ2とする。
【０１８０】次いで、第２のゲート電極８４ａをマスク
とし、かつ第２のゲート電極８４ａの周辺部の第２のゲ
ート絶縁膜８３ａ、８１ｂを透過する条件で第２の島状
半導体膜２４ｂにリン（不純物）を低濃度でイオン注入
して、第２のゲート電極８４ａの両側で第２のゲート絶
縁膜８３ａ、８１ｂ下にＬＤＤ領域である一対の低濃度
不純物領域２４ｂｃ、２４ｂｄを形成する。このとき、
イオン注入条件を、例えば、加速電圧１００ｋＶ、ドー
ズ量１×１０14／ｃｍ2とする。
【０１８１】なお、ｐチャネル型ＴＦＴが混在している
場合、リンのイオン注入ではｐチャネル型ＴＦＴの動作
層をマスクせずにイオン注入し、その前でも後でもよい
が、ボロンを高濃度に、例えば加速電圧１０ｋＶ、ドー
ズ量１×１０16／ｃｍ2の条件でイオン注入すること
で、リンの濃度を補償してp型化する。
【０１８２】次いで、温度４００℃でアニールすること
により、第１及び第２の島状半導体膜２４ａ、２４ｂ内
の水素出しを行う。次いで、２５０ｍＪ／ｃｍ2の条件
で、レーザ照射してアニールし、第１及び第２の島状半
導体膜２４ａ、２４ｂ内のリンを活性化する。
【０１８３】次に、図２１（ｂ）に示すように、ＣＶＤ
法により、シリコン窒化膜（第１の層間絶縁膜）８７を
厚さ４００ｎｍで成膜する。続いて、第１のシリコン窒
化膜８７をパターニングし、薄膜部のＴＦＴの形成領域
の高濃度不純物領域２４ａａ、２４ａｂ上にコンタクト
ホール８７ａ、８７ｂを形成する。同時に厚膜部のＴＦ
Ｔの形成領域の高濃度不純物領域２４ｂａ、２４ｂｂ上
にコンタクトホール８７ｃ、８７ｄを形成する。
【０１８４】次に、ＰＶＤ法により、Ｔｉ膜／Ａｌ膜／
Ｔｉ膜の３層の金属膜を全膜厚２００ｎｍで成膜した
後、パターニングしてコンタクトホール８７ａ、８７ｂ
を通して高濃度不純物領域２４ａａ、２４ａｂと接触す
るソース／ドレイン電極８８ａ、８８ｂを形成する。同
時に、コンタクトホール８７ｃ、８７ｄを通して高濃度
不純物領域２４ｂａ、２４ｂｂと接触するソース／ドレ
イン電極８８ｃ、８８ｄを形成する。
【０１８５】次に、ＣＶＤ法により、ソース／ドレイン
電極８８ａ乃至８８ｄを被覆するシリコン窒化膜（第２
の層間絶縁膜）８９を膜厚４００ｎｍで成膜する。これ
により、薄膜トランジスタ装置が完成する。
【０１８６】液晶表示装置のＴＦＴ基板及び液晶表示装
置を作成する場合、図２１（ｂ）の右の図に示すよう
に、ソース／ドレイン電極８８ｄ上のシリコン窒化膜８
９にビアホール８９ａを形成する。続いて、ＩＴＯ膜を
成膜した後、ＩＴＯ膜をパターニングし、ビアホール８
９ａを介してソース／ドレイン電極８８ｄと接触する画
素電極９０を形成する。その後、第１及び第２の実施の
形態で説明した製造方法に従う。
【０１８７】以上のように、本発明の第３の実施の形態
の薄膜トランジスタ装置の製造方法においては、図２０
（ａ）に示すように、レジストマスク８５に基づき、Ａ
ｌ−Ｎｄ膜をサイドエッチングして、レジストマスク８
５のエッジから片側でＬＤＤ領域分だけ小さい第２のゲ
ート電極８４ａを形成し、さらに、レジストマスク８５
に基づき、シリコン酸化膜８３、８１を異方性エッチン
グして第２のゲート電極８４ａよりも片側でＬＤＤ領域
分だけ大きい第２のゲート絶縁膜８６を形成している。
そして、図２１（ａ）に示すように、イオン注入の際に
第２のゲート絶縁膜８６を透過しないような条件で高ド
ーズ量のイオン注入を行い、さらに第２のゲート絶縁膜
８６を透過するような条件で低ドーズ量のイオン注入を
行うことにより、第２の島状半導体膜２４ｂにＬＤＤ構
造を形成している。
【０１８８】このように、露光用マスクを増やさずに、
ゲート電極８４ａやゲート絶縁膜８６を利用して自己整
合的にＬＤＤ構造を形成することができる。
【０１８９】また、図２０（ａ）、（ｂ）に示すよう
に、膜厚の異なるゲート絶縁膜８１ａ、８６を一度のエ
ッチングにより形成することができるので、工程の簡略
化を図ることができる。この場合、島状半導体膜２４
ａ、２４ｂのチャネル領域はお互いにエッチングガスの
プラズマに曝されないので、島状半導体膜２４ａ、２４
ｂのチャネル領域表面にダメージ層が発生するのを防止
することができる。
【０１９０】（第４の実施の形態）次に、本発明の第４
の実施の形態の薄膜トランジスタ装置を搭載した液晶表
示装置の構造について図面を参照して説明する。
【０１９１】その液晶表示装置においては、第１の実施
の形態で既に説明したように、同一の基板上に薄膜部の
ＴＦＴ（第１の薄膜トランジスタ）と、厚膜部のＴＦＴ
（第２の薄膜トランジスタ）とが形成されている。薄膜
部のＴＦＴは周辺回路部で用いられ、厚膜部のＴＦＴは
表示部で用いられる。また、周辺回路部でも高電圧を扱
うバッファ部では、厚膜部のＴＦＴ類似のＴＦＴが用い
られる。
【０１９２】この第４の実施の形態では、表示部の構
造、特に蓄積容量バスラインに付属する蓄積容量素子の
構造に特徴があるので、それを中心に説明する。
【０１９３】図２５は、本発明の第４の実施の形態の液
晶表示装置の表示部の一画素を上から見た構造を示す平
面図である。図２５のIIIV-IIIV線に沿う断面図はＴＦ
Ｔの断面であり、図２１（ｂ）の右の図に示す。図２６
（ａ）は図２５のIX-IX線に沿う断面図、同図（ｂ）は
図２５のＸ−Ｘ線に沿う断面図である。
【０１９４】図２５に示すように、画素電極１１０（９
０）が厚膜部のＴＦＴのソース／ドレイン電極８８ｄを
介してソース／ドレイン領域２４ｂｂと接続され、画素
電極９０と交差するように蓄積容量バスライン１１１
（８２ｃ）が設けられている。蓄積容量バスライン８２
ｃは薄膜部のＴＦＴの第１のゲート電極８２と同じ材料
で形成されており、厚膜部のＴＦＴのソース／ドレイン
電極８８ｄと接続されている。
【０１９５】データバスライン１０８はソース／ドレイ
ン電極８８ｃと同じ材料で形成されており、厚膜部のＴ
ＦＴのもう一方のソース／ドレイン領域２４ｂａと接続
されている。また、ゲートバスライン１０９は厚膜部の
ＴＦＴの第２のゲート電極８４ａと同じ材料で形成さ
れ、かつその第２のゲート電極８４ａと繋がっている。
【０１９６】厚膜部のＴＦＴは、図２１（ｂ）の右の図
に示すように、チャネル領域２４ｂｅを挟んで形成され
た一対のソース／ドレイン領域２４ｂａ、２４ｂｂを有
し、そのうち何れか一が画素電極９０と接続した第２の
島状半導体膜２４ｂと、第２の島状半導体膜２４ｂのチ
ャネル領域２４ｂｅ上に形成された第１及び第２のシリ
コン酸化膜８１ｂ、８３ａからなる第２のゲート絶縁膜
８６と、第２のゲート絶縁膜８６上に形成された第２の
Ａｌ−Ｎｄからなる第２のゲート電極８４ａとにより構
成されている。
【０１９７】蓄積容量バスライン８２ｃは、図２６
（ａ）、（ｂ）のそれぞれ右の図に示すように、第１の
Ａｌ−Ｎｄ膜により構成され、その一部領域で、蓄積容
量バスライン８２ｃ上に第２のシリコン酸化膜８３ｄと
第２のＡｌ−Ｎｄ膜８４ｆとがこの順に積層されてな
る。また、図２６（ａ）に示すように、第２のＡｌ−Ｎ
ｄ膜８４ｆは厚膜部のＴＦＴのソース／ドレイン電極８
８ｄと接続され、さらに、図２６（ｂ）の左の図に示す
ように、ソース／ドレイン電極８８ｄを介して画素電極
９０と接続されている。なお、ソース／ドレイン電極８
８ｄはＴｉ膜８８ｄａ／Ａｌ膜８８ｄｂ／Ｔｉ膜８８ｄ
ｃの３層構造となっている。図中、図２１（ｂ）と同じ
符号で示すものは図２１（ｂ）と同じものを示すので、
その説明を省略する。
【０１９８】なお、薄膜部のＴＦＴは、図２１（ｂ）の
左の図と同じ構造を有するので、説明を省略する。
【０１９９】以上のように、本発明の第４の実施の形態
の液晶表示装置によれば、薄膜部のＴＦＴの第１のゲー
ト電極８２と同じ材料により表示部の蓄積容量バスライ
ン１０８を形成している。また、蓄積容量バスライン１
０８を一方の電極とし、第２のゲート絶縁膜８６のうち
第２の絶縁膜８３ａと同じ材料で容量絶縁膜８３ｄを形
成し、第２のゲート電極８４ａと同じ材料で他方の電極
８４ｆを形成した容量素子を有している。
【０２００】これにより、ゲート絶縁膜は通常薄く形成
されるので、ＩＴＯ膜を他方の電極とし、層間絶縁膜を
容量絶縁膜とする容量素子よりも、単位面積当たり高い
容量値の容量素子を得ることができる。従って、蓄積容
量を形成するために必要な蓄積容量バスライン１０８の
面積、即ち遮光領域を減らすことができるので、開口率
を向上させることができる。
【０２０１】この液晶表示装置に用いる薄膜トランジス
タ装置の作成は、第３の実施の形態の薄膜トランジスタ
装置の製造方法を適用する。この場合、蓄積容量バスラ
イン８２ｃ等は、以下のように、ＴＦＴのゲート電極等
の形成工程と共通の工程で形成される。
【０２０２】蓄積容量バスライン８２ｃは、第１のゲー
ト電極８２を形成するときに同時に第１のＡｌ−Ｎｄ膜
で形成する。また、厚膜部のＴＦＴの第２のゲート絶縁
膜８６を形成するため第２のシリコン酸化膜８３をエッ
チングするときに、蓄積容量バスライン８２ａ上に第２
のシリコン酸化膜８３ｄを残す。第２のシリコン酸化膜
８３ｄ上の第２のＡｌ−Ｎｄ膜８４ｆは第２のゲート電
極８４ａを形成するときに同時にパターニングして形成
する。また、ゲート電極８４ａの形成と同時にゲートバ
スライン１０９を形成し、ソース／ドレイン電極８８ａ
乃至８８ｄの形成と同時にデータバスライン１０８を形
成する。
【０２０３】その後、第３の実施の形態で説明したシリ
コン窒化膜８９を形成する工程に続いて、シリコン窒化
膜８９をパターニングし、ソース／ドレイン電極８８ｄ
上にビアホール８９ａを形成する。次に、ＰＶＤ法によ
り、膜厚１００ｎｍのＩＴＯ膜を形成した後、パターニ
ングして画素電極９０を形成する。
【０２０４】次いで、ガラス基板２１の上側全面に、液
晶分子の初期状態（電圧無印加時）の配向方向を決める
配向膜（図示せず）を形成する。
【０２０５】このようにして、液晶表示装置のＴＦＴ基
板が完成する。
【０２０６】液晶表示装置の対向基板は、公知の方法で
作成する。すなわち、ガラス基板上に、例えばＣｒ（ク
ロム）により、画素間の領域を遮光するタメのブラック
マトリクスを形成する。また、ガラス基板上に赤色、緑
色及び青色のカラーフィルタを形成し、各画素毎に赤
色、緑色及び青色の何れか１色のカラーフィルタを配置
する。その後、ガラス基板の上側全面にＩＴＯ膜からな
る透明電極を形成し、透明電極の上に配向膜を形成す
る。
【０２０７】このようにして製造されたＴＦＴ基板と対
向基板とを貼り合わせ、両者の間に液晶を封入して液晶
パネルとする。この液晶パネルの両面に偏光板を配置
し、裏面側にバックライトを配置すると、液晶表示装置
が完成する。
【０２０８】（第５の実施の形態）次に、本発明の第５
の実施の形態の薄膜トランジスタ装置を搭載した液晶表
示装置の構造について図面を参照して説明する。
【０２０９】第５の実施の形態の液晶表示装置は、第４
の実施の形態の液晶表示装置と同様に、基板上に形成さ
れた薄膜部のＴＦＴと、厚膜部のＴＦＴと、厚膜部のＴ
ＦＴのソース／ドレイン領域と接続された画素電極１１
０（９０）及びデータバスライン１０８（８８ｃ）と、
厚膜部のＴＦＴのゲート電極と接続されたゲートバスラ
イン１０９（８４ａ）と、画素電極９０と交差する蓄積
容量バスライン１１１（８２ｃ）とを有する。
【０２１０】第４の実施の形態と異なるところは、表示
部、特に蓄積容量バスライン８２ｃに付属する蓄積容量
素子の構造である。
【０２１１】図２７は本発明の第５の実施の形態である
液晶表示装置の表示部の一画素を上から見た構造を示す
平面図である。図２７のXI-XI線に沿う断面図はＴＦＴ
の断面であり、図２１（ｂ）の右の図に示す。図２８
（ａ）は図２７のXII-XII線に沿う断面図であり、図２
８（ｂ）は図２７のXIII-XIII線に沿う断面図である。
【０２１２】表示部の構成要素のうち、薄膜部のＴＦＴ
及び厚膜部のＴＦＴは、第４の実施の形態と同じ構造な
ので、その詳細な説明を省略する。
【０２１３】蓄積容量バスライン８２ｃ（１１１）は、
図２８（ａ）、（ｂ）に示すように、薄膜部のＴＦＴの
第１のゲート電極８２と同じ材料である第１のＡｌ−Ｎ
ｄ膜（第１の導電体膜）により構成され、その一部領域
で、蓄積容量バスライン８２ｃを一方の電極とする蓄積
容量素子を備えている。その蓄積容量素子は蓄積容量バ
スライン８２ｃからなる一方の電極と、薄膜部のＴＦＴ
の第１のゲート絶縁膜８１ａと同じ材料である第１のシ
リコン酸化膜８１ｅからなる容量絶縁膜と、第１及び第
２の島状半導体膜２４ａ、２４ｂと同じ材料である第３
の島状半導体膜２４ｃからなる他方の電極とにより構成
される。蓄積容量バスライン８２ｃの両側の第３の島状
半導体膜２４ｃに一対のｐ型不純物領域が形成されてい
る。一対のｐ型不純物領域のうち何れか一は画素電極９
０と接続されている。言い換えれば、蓄積容量バスライ
ン８２ｃを第３のゲート電極とし、第１のシリコン酸化
膜８１ｅを第３のゲート絶縁膜とし、第３の島状半導体
膜２４ｃを動作層とし、一対のｐ型不純物領域をソース
／ドレイン領域とする、ｐチャネル型の第３の薄膜トラ
ンジスタと同じ構造となっている。
【０２１４】ここで、ｐチャネル型の第３の薄膜トラン
ジスタを用いているのは、以下の理由による。即ち、画
素ＴＦＴをｎチャネル型とするとオン電流が高く、画素
の蓄積電荷量を増やし易い。また、画素ＴＦＴをｎチャ
ネル型とし、寄生ＴＦＴの影響を防止するために、図２
４のような構造を用いた場合、画素ＴＦＴの電界緩和電
極８２ａ、８２ｂへの印加電圧を負にすることが好まし
い。さらに、画素ＴＦＴの電界緩和電極８２ａ、８２ｂ
と蓄積容量素子のゲート電極（蓄積容量バスライン）８
２ｃとを同電位とすることで電源を減らすことができ
る。以上より、蓄積容量素子のゲート電極（蓄積容量バ
スライン）８２ｃには負の電位がかかるので、第３の薄
膜トランジスタをｐチャネル型とすることで、常にチャ
ネルが導通している状態を保持することができる、即ち
電極として用いることができるからである。
【０２１５】次に、第５の実施の形態の液晶表示装置の
製造方法について説明する。そのうち、薄膜トランジス
タ装置の作成は、第３の実施の形態の薄膜トランジスタ
装置の製造方法を適用する。この場合、蓄積容量バスラ
イン８２ｃ等は、以下のように、ＴＦＴのゲート電極等
の形成工程と共通の工程で形成される。
【０２１６】第３の島状半導体膜２４ｃは、第１及び第
２の島状半導体膜２４ａ、２４ｂを形成するときに、同
時にパターニングして形成する。第１のシリコン酸化膜
８１ｅからなるゲート絶縁膜は、第１のシリコン酸化膜
８１をパターニングして第１のゲート絶縁膜８１ａと、
第２のゲート絶縁膜８６の一部を形成するときに同時に
パターニングして形成する。蓄積容量バスライン８２ｃ
は第１のＡｌ−Ｎｄ膜をパターニングして第１のゲート
電極８２を形成するときに同時にパターニングして形成
する。
【０２１７】その後、第３の実施の形態で説明したシリ
コン窒化膜８９を形成する工程に続いて、シリコン窒化
膜８９をパターニングし、ソース／ドレイン電極８８ｄ
上にビアホール８９ａを形成する。次に、ＰＶＤ法によ
り、膜厚１００ｎｍのＩＴＯ膜を形成した後、パターニ
ングして画素電極９０を形成する。
【０２１８】次いで、ガラス基板２１の上側全面に、液
晶分子の初期状態（電圧無印加時）の配向方向を決める
配向膜（図示せず）を形成する。
【０２１９】このようにして、液晶表示装置のＴＦＴ基
板が完成する。
【０２２０】液晶表示装置の対向基板は、公知の方法で
作成する。すなわち、ガラス基板上に、例えばＣｒ（ク
ロム）により、画素間の領域を遮光するタメのブラック
マトリクスを形成する。また、ガラス基板上に赤色、緑
色及び青色のカラーフィルタを形成し、各画素毎に赤
色、緑色及び青色の何れか１色のカラーフィルタを配置
する。その後、ガラス基板の上側全面にＩＴＯ膜からな
る透明電極を形成し、透明電極の上に配向膜を形成す
る。
【０２２１】このようにして製造されたＴＦＴ基板と対
向基板とを貼り合わせ、両者の間に液晶を封入して液晶
パネルとする。この液晶パネルの両面に偏光板を配置
し、裏面側にバックライトを配置すると、液晶表示装置
が完成する。
【０２２２】以上のように、本発明の第５の実施の形態
においては、薄膜部のＴＦＴの第１のゲート電極８２と
同じ材料である蓄積容量バスライン１０８を一方の電極
とし、第２のゲート絶縁膜８６のうち第１の絶縁膜８１
ｂと同じ材料で容量絶縁膜８１ｅを形成し、第１及び第
２の島状半導体膜２４ａ、２４ｂと同じ材料で他方の電
極２４ｃを形成した蓄積容量素子を有している。
【０２２３】これにより、ゲート絶縁膜は通常薄く形成
されるので、ＩＴＯ膜を他方の電極とし、層間絶縁膜を
容量絶縁膜とする蓄積容量素子よりも、単位面積当たり
高い容量値の蓄積容量素子を得ることができる。これに
より、蓄積容量を形成するために必要な蓄積容量バスラ
イン１０８の面積、即ち遮光領域を減らすことができる
ので、開口率を向上させることができる。
【０２２４】また、画素ＴＦＴを図２４の電界緩和電極
８２ａ、８２ｂを備えたような構造としても、蓄積容量
素子のゲート電極８２ｃと電界緩和電極８２ａ、８２ｂ
に一つの蓄積容量バスライン８２ｃから電圧を供給する
ことができる。従って、蓄積容量素子のゲート電極８２
ｃ及び電界緩和電極８２ａ、８２ｂへの電圧供給のため
の余分な配線を増やす必要がないので、開口率の低下を
防止することができる。
【０２２５】以上、実施の形態によりこの発明を具体的
に説明したが、この発明は上記実施の形態に具体的に示
した例に限られるものではなく、この発明の要旨を逸脱
しない範囲の上記実施の形態の変更はこの発明の範囲に
含まれる。
【０２２６】例えば、上記では薄膜トランジスタ装置を
液晶表示装置に応用しているが、有機ＥＬ表示装置に適
用することも可能である。
【０２２７】また、基板として、ガラス基板上にシリコ
ン窒化膜及びシリコン酸化膜を積層した透明な基板を用
いているが、裏面から露光光を照射する工程を有する製
造方法を適用している場合を除き、不透明な基板を用い
ることもできる。
【０２２８】(付記１) 透明基板の表面に第１及び第２
の島状半導体膜を形成する工程と、前記第１及び第２の
島状半導体膜を被覆する第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上にネガティブフォトレジスト膜
を形成する工程と、前記第１の島状半導体膜の全域を遮
光するマスクを介して前記ネガティブフォトレジスト膜
を露光する工程と、前記透明基板の裏面側から前記ネガ
ティブフォトレジスト膜を露光する工程と、前記ネガテ
ィブフォトレジスト膜を現像して前記第１の島状半導体
膜の周縁から内側の表面に開口部を有するレジストパタ
ーンを形成する工程と、前記レジストパターンの開口部
内の前記第１の絶縁膜をエッチングする工程と、前記レ
ジストパターンを除去する工程と、前記透明基板の表面
側全面に第２の絶縁膜を形成し、さらにその上に導電体
膜を形成する工程と、前記第１の島状半導体膜上方の導
電体膜上に第１のマスクパターンを形成し、前記第２の
島状半導体膜上方の導電体膜上に第２のマスクパターン
を形成する工程と、前記第１のマスクパターンをマスク
として前記導電体膜をエッチングして第１のゲート電極
を形成し、前記第２のマスクパターンをマスクとして前
記導電体膜をエッチングして第２のゲート電極を形成す
る工程とを有することを特徴とする薄膜トランジスタ装
置の製造方法。
【０２２９】（付記２） 前記透明基板の裏面側から前
記ネガティブフォトレジスト膜を露光する工程におい
て、前記露光に用いる光はｇ線、ｈ線、ｉ線、エキシマ
レーザ又はＵＶ光であることを特徴とする付記１記載の
薄膜トランジスタ装置の製造方法。
【０２３０】（付記３） 基板上に第１及び第２の島状
半導体膜を形成する工程と、前記第１及び第２の島状半
導体膜を被覆する半導体膜を形成し、さらに該半導体膜
上に絶縁膜を形成する工程と、前記第２の島状半導体膜
上方の前記絶縁膜を選択的にエッチングして前記絶縁膜
のパターンを形成する工程と、前記絶縁膜のパターンの
下部及びその他の部分の半導体膜を酸化して、前記第１
の島状半導体膜上に前記半導体膜を酸化してなる絶縁膜
からなる第１のゲート絶縁膜を形成し、前記第２の島状
半導体膜上に前記半導体膜を酸化してなる絶縁膜と前記
絶縁膜のパターンとからなる第２のゲート絶縁膜を形成
する工程と、前記第１のゲート絶縁膜上に第１のゲート
電極を形成し、前記第２のゲート絶縁膜上に第２のゲー
ト電極を形成する工程とを有することを特徴とする薄膜
トランジスタ装置の製造方法。
【０２３１】（付記４） 前記第１及び第２の島状半導
体膜はポリシリコン膜であり、前記半導体膜はアモルフ
ァスシリコン膜であることを特徴とする付記３記載の薄
膜トランジスタ装置の製造方法。
【０２３２】（付記５） 前記第２の島状半導体膜上方
の前記絶縁膜を選択的にエッチングして前記絶縁膜のパ
ターンを形成する工程において、前記絶縁膜をエッチン
グする際に前記半導体膜をエッチングのストッパとする
ことを特徴とする付記３記載の薄膜トランジスタ装置の
製造方法。
【０２３３】（付記６） 前記半導体膜を形成する前
に、前記第１及び第２の島状半導体膜を被覆する絶縁膜
を形成する工程を有し、前記第１のゲート絶縁膜は前記
第１の島状半導体膜を被覆する絶縁膜と前記半導体膜を
酸化してなる絶縁膜とからなり、前記第２のゲート絶縁
膜は前記第２の島状半導体膜を被覆する絶縁膜と前記半
導体膜を酸化してなる絶縁膜と前記絶縁膜のパターンと
からなることを特徴とする付記３記載の薄膜トランジス
タ装置の製造方法。
【０２３４】（付記７） 基板上に第１の半導体膜を形
成する工程と、前記第１の半導体膜上に第１の絶縁膜と
第２の半導体膜と第２の絶縁膜とをこの順に形成する工
程と、前記第２の絶縁膜を選択的にエッチングして前記
第２の絶縁膜のパターンを形成する工程と、前記第２の
半導体膜を選択的にエッチングして、前記第２の絶縁膜
のパターンを含まない島状の第２の半導体膜と、前記第
２の絶縁膜のパターンを含む島状の第２の半導体膜とを
形成する工程と、前記第２の絶縁膜のパターンの下部及
びその他の部分の島状の第２の半導体膜を酸化するとと
もに、前記島状の第２の半導体膜で覆われていない領域
の第１の半導体膜を前記第１の絶縁膜を介して酸化し、
前記第２の絶縁膜のパターンを含まない島状の第２の半
導体膜で覆われていた領域に前記第１の半導体膜からな
る第１の島状半導体膜を形成し、前記第２の絶縁膜のパ
ターンを含む島状の第２の半導体膜で覆われていた領域
に前記第１の半導体膜からなる第２の島状半導体膜を形
成するとともに、前記第１の島状半導体膜上に前記第２
の半導体膜を酸化してなる絶縁膜と前記第１の絶縁膜と
からなる第１のゲート絶縁膜を形成し、前記第２の島状
半導体膜上に前記第２の絶縁膜のパターンと前記第２の
半導体膜を酸化してなる絶縁膜と前記第１の絶縁膜とか
らなる第２のゲート絶縁膜を形成する工程と、前記第１
のゲート絶縁膜上に第１のゲート電極を形成し、前記第
２のゲート絶縁膜上に第２のゲート電極を形成する工程
とを有することを特徴とする薄膜トランジスタ装置の製
造方法。
【０２３５】（付記８） 前記第１の半導体膜はポリシ
リコン膜であり、第２の半導体膜はアモルファスシリコ
ン膜であることを特徴とする付記７記載の薄膜トランジ
スタ装置の製造方法。
【０２３６】（付記９） 前記第２の絶縁膜を選択的に
エッチングして前記第２の絶縁膜のパターンを形成する
工程において、前記第２の絶縁膜をエッチングする際に
前記第２の半導体膜をエッチングのストッパとすること
を特徴とする付記７記載の薄膜トランジスタ装置の製造
方法。
【０２３７】（付記１０） 前記第２の半導体膜を選択
的にエッチングして、前記第２の絶縁膜のパターンを含
まない島状の第２の半導体膜と、前記第２の絶縁膜のパ
ターンを含む島状の第２の半導体膜とを形成する工程に
おいて、前記第２の半導体膜を選択的にエッチングする
際に前記第１の絶縁膜をエッチングのストッパとするこ
とを特徴とする付記７記載の薄膜トランジスタ装置の製
造方法。
【０２３８】（付記１１） チャネル領域を挟んで形成
された一対のソース／ドレイン領域を有する第１の島状
半導体膜と、前記第１の島状半導体膜の前記チャネル領
域上に形成された第１の絶縁膜からなる第１のゲート絶
縁膜と、前記第１のゲート絶縁膜上に形成された第１の
導電体膜からなる第１のゲート電極とにより構成された
第１の薄膜トランジスタと、チャネル領域を挟んで形成
された一対のソース／ドレイン領域を有する第２の島状
半導体膜と、前記第２の島状半導体膜の前記チャネル領
域上に形成された前記第１の絶縁膜及び第２の絶縁膜か
らなる第２のゲート絶縁膜と、前記第２のゲート絶縁膜
上に形成された第２の導電体膜からなる第２のゲート電
極とにより構成された第２の薄膜トランジスタとを同一
の基板上に有し、前記第１の薄膜トランジスタは前記第
１の島状半導体膜の側部のエッジの上方で、かつ第１の
ゲート電極上に前記第２の絶縁膜を介して前記第２の導
電体膜からなる電界緩和電極を有し、前記第２の薄膜ト
ランジスタは前記第２のゲート電極下で、かつ前記第２
の島状半導体膜の側部のエッジの上に前記第１の絶縁膜
を介して前記第１の導電体膜からなる電界緩和電極を有
することを特徴とする薄膜トランジスタ装置。
【０２３９】（付記１２） 基板上に第１及び第２の島
状半導体膜を形成する工程と、前記第１及び第２の島状
半導体膜を被覆する第１の絶縁膜を形成する工程と、全
面に第１の導電体膜を形成し、さらに前記第１の導電体
膜を選択的にエッチングして前記第１の島状半導体膜の
上方の第１の絶縁膜上に第１のゲート電極を形成する工
程と、全面に第２の絶縁膜と第２の導電体膜をこの順に
形成する工程と、前記第２の導電体膜の上にマスクパタ
ーンを形成し、該マスクパターンをマスクとして前記第
２の導電体膜をサイドエッチングして前記マスクパター
ンよりも幅が狭い第２のゲート電極を形成する工程と、
前記マスクパターンをマスクとして前記第２の絶縁膜を
異方性エッチングし、さらに前記第１のゲート電極及び
前記マスクパターンをマスクとして前記第１の絶縁膜を
異方性エッチングして、前記第１のゲート電極下に前記
第１の絶縁膜からなる第１のゲート絶縁膜を形成すると
ともに、前記第２のゲート電極下に前記第１及び第２の
絶縁膜からなる第２のゲート絶縁膜を形成する工程と、
前記マスクパターンを除去する工程と、前記第１のゲー
ト電極をマスクとして前記第１の島状半導体膜に不純物
をイオン注入して前記第１のゲート電極の両側に高濃度
不純物領域を形成し、前記第２のゲート電極及び前記第
２のゲート絶縁膜をマスクとして前記第２の島状半導体
膜に不純物をイオン注入して、前記第２のゲート電極の
両側に一対の高濃度不純物領域を形成する工程と、前記
第２のゲート電極をマスクとし、かつ前記第２のゲート
電極の周辺部の第２のゲート絶縁膜を透過する条件で前
記第２の島状半導体膜に不純物をイオン注入して、前記
第２のゲート電極の両側で前記第２のゲート絶縁膜下に
一対の低濃度不純物領域を形成する工程とを有すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０２４０】（付記１３） 前記マスクパターンをマス
クとして前記第２の絶縁膜を異方性エッチングし、さら
に前記第１のゲート電極及び前記マスクパターンをマス
クとして前記第１の絶縁膜を異方性エッチングする工程
において、前記第１及び第２の島状半導体膜が前記第１
の絶縁膜で被覆されるように、前記第１の絶縁膜を残す
ことを特徴とする付記１２記載の薄膜トランジスタ装置
の製造方法。
【０２４１】（付記１４） 全面に第１の導電体膜を形
成し、さらに前記第１の導電体膜を選択的にエッチング
して前記第１の島状半導体膜の上方の第１の絶縁膜上に
第１のゲート電極を形成する工程において、第２のゲー
ト電極を形成すべき領域で、かつ前記第２の島状半導体
膜の両側部のエッジの上に前記第１の絶縁膜を介して前
記第１の導電体膜からなる電界緩和電極を形成すること
を特徴とする付記１２記載の薄膜トランジスタ装置の製
造方法。
【０２４２】（付記１５） 前記第２の導電体膜の上に
マスクパターンを形成し、該マスクパターンをマスクと
して前記第２の導電体膜をサイドエッチングして前記マ
スクパターンよりも幅が狭い第２のゲート電極を形成す
る工程において、前記第１の島状半導体膜の両側部のエ
ッジの上方で、かつ前記第１のゲート電極上に前記第２
の絶縁膜を介して前記第２の導電体膜からなる電界緩和
電極を形成することを特徴とする付記１２記載の薄膜ト
ランジスタ装置の製造方法。
【０２４３】（付記１６） 基板上に形成された第１の
薄膜トランジスタと、第２の薄膜トランジスタと、前記
第２の薄膜トランジスタのソース／ドレイン領域と接続
された画素電極と、前記画素電極と交差する蓄積容量バ
スラインとを有し、前記第１の薄膜トランジスタは、チ
ャネル領域を挟んで形成された一対のソース／ドレイン
領域を有する第１の島状半導体膜と、前記第１の島状半
導体膜の前記チャネル領域上に形成された第１の絶縁膜
からなる第１のゲート絶縁膜と、前記第１のゲート絶縁
膜上に形成された第１の導電体膜からなる第１のゲート
電極とにより構成され、前記第２の薄膜トランジスタ
は、チャネル領域を挟んで形成された一対のソース／ド
レイン領域を有し、そのうち何れか一が前記画素電極と
接続した第２の島状半導体膜と、前記第２の島状半導体
膜の前記チャネル領域上に形成された前記第１の絶縁膜
及び第２の絶縁膜からなる第２のゲート絶縁膜と、前記
第２のゲート絶縁膜上に形成された第２の導電体膜から
なる第２のゲート電極とにより構成され、前記蓄積容量
バスラインは、前記第１の導電体膜により構成され、そ
の一部領域で、前記蓄積容量バスライン上に前記第２の
絶縁膜と前記画素電極と接続された第２の導電体膜とが
この順に積層されてなることを特徴とする液晶表示装
置。
【０２４４】（付記１７） 基板上に形成された第１の
薄膜トランジスタと、第２の薄膜トランジスタと、前記
第２の薄膜トランジスタのソース／ドレイン領域と接続
された画素電極と、前記画素電極と交差する蓄積容量バ
スラインとを有し、前記第１の薄膜トランジスタは、チ
ャネル領域を挟んで形成された一対のソース／ドレイン
領域を有する第１の島状半導体膜と、前記第１の島状半
導体膜の前記チャネル領域上に形成された第１の絶縁膜
からなる第１のゲート絶縁膜と、前記第１のゲート絶縁
膜上に形成された第１の導電体膜からなる第１のゲート
電極とにより構成され、前記第２の薄膜トランジスタ
は、チャネル領域を挟んで形成された一対のソース／ド
レイン領域を有し、そのうち何れか一が前記画素電極と
接続した第２の島状半導体膜と、前記第２の島状半導体
膜の前記チャネル領域上に形成された前記第１の絶縁膜
及び第２の絶縁膜からなる第２のゲート絶縁膜と、前記
第２のゲート絶縁膜上に形成された第２の導電体膜から
なる第２のゲート電極とにより構成され、前記蓄積容量
バスラインは、前記第１の導電体膜により構成され、そ
の一部領域で、前記蓄積容量バスラインをゲート電極と
し、前記画素電極と接続されたソース／ドレイン領域を
有する第３の島状半導体膜と、前記第１の絶縁膜からな
るゲート絶縁膜とを有する第３の薄膜トランジスタを備
えていることを特徴とする液晶表示装置。
【０２４５】（付記１８） 前記第１及び第２の薄膜ト
ランジスタはｎチャネル型であり、前記第３の薄膜トラ
ンジスタはｐチャネル型であることを特徴とする付記１
７記載の液晶表示装置。
【０２４６】（付記１９） 前記第１、第２及び第３の
島状半導体膜は同一の半導体膜からなることを特徴とす
る付記１７記載の液晶表示装置。
【０２４７】
【発明の効果】以上説明したように、本発明によれば、
薄い膜厚の第１のゲート絶縁膜を有する薄膜トランジス
タの形成領域において、第１のゲート絶縁膜を形成する
前に、厚い膜厚の第２のゲート絶縁膜を有する薄膜トラ
ンジスタのゲート絶縁膜の一部となる第１の絶縁膜で第
１の島状半導体膜の周縁部を覆っているため、ゲート部
を作成したときに第１のゲート電極下の第１の島状半導
体膜の周縁部は第２の絶縁膜のほかに第１の絶縁膜で覆
われる。このため、第１の島状半導体膜の周縁部でゲー
ト電圧印加時の電界集中を緩和して寄生薄膜トランジス
タが動作するのを防止することができる。
【０２４８】また、第１の島状半導体膜の周縁部を覆う
第１の絶縁膜をパターニングする際に、第１の島状半導
体膜をマスクとして透明基板の裏面から露光光を照射し
ているため、自己整合的に極めて精度よく第１の島状半
導体膜の周縁部を第１の絶縁膜で覆うことができる。こ
れにより、第１の島状半導体膜のチャネル幅方向の寸法
マージンを最小にすることができ、従って薄膜トランジ
スタの微細化が可能である。
【０２４９】また、本発明によれば、絶縁膜をエッチン
グして第２のゲート絶縁膜の一部となる絶縁膜を形成す
るときに、下地の半導体膜等によりエッチングガス等か
ら第１の島状半導体膜が保護されるため、厚い膜厚の第
２のゲート絶縁膜を有する薄膜トランジスタ及び薄い膜
厚の第１のゲート絶縁膜を有する薄膜トランジスタとも
に良好な特性を確保することができる。
【０２５０】また、第１及び第２の島状半導体膜の下地
の基板も半導体膜等により保護されているため、基板表
面に絶縁膜が形成されている場合、第１及び第２の島状
半導体膜の端部で基板表面の絶縁膜がエッチングされる
ことによる「えぐれ」も生じない。
【０２５１】さらに、半導体膜を酸化してゲート絶縁膜
を形成しているため、ゲート絶縁膜の膜厚を精度よく、
かつ容易に制御することが可能である。
【０２５２】さらに、本発明によれば、第１の薄膜トラ
ンジスタにおいては、第１の島状半導体膜の両側部のエ
ッジの上方で、かつ第１のゲート電極上に、第２の絶縁
膜を介して電界緩和電極を有している。従って、第１の
島状半導体膜の両側部のエッジ部分にかかるゲート電位
の立ち上がりを遅らせることにより、第１の島状半導体
膜の両側部のエッジ部の寄生トランジスタが動作するの
を抑制することができる。また、第２の薄膜トランジス
タにおいては、第２のゲート電極下で、かつ第２の島状
半導体膜の両側部のエッジの上に第１の絶縁膜を介して
電界緩和電極を有しているので、第２の島状半導体膜の
両側部のエッジ部のチャネルが導通するのを抑制し、ま
た、第２のゲート電極からの電界の影響をシールドし
て、寄生トランジスタがオンするのを抑制することがで
きる。
【０２５３】また、本発明によれば、サイドエッチング
によりマスクパターンよりも幅が狭い第２のゲート電極
を形成し、さらに、同じマスクパターンに基づき、異方
性エッチングにより第２のゲート電極よりも幅が広い第
２のゲート絶縁膜を形成している。そして、第２のゲー
ト電極と第２のゲート絶縁膜をマスクとしてイオン注入
することにより、高濃度不純物領域を形成し、さらに低
濃度不純物領域を形成している。これにより、露光用マ
スクを増やさずに、ゲート電極やゲート絶縁膜を利用し
て自己整合的にＬＤＤ構造を形成することができる。
【０２５４】また、膜厚の異なる第１及び第２のゲート
絶縁膜を一度のエッチングにより形成することができる
ので、工程の簡略化を図ることができる。
【０２５５】さらに、本発明によれば、蓄積容量バスラ
インを一方の電極とし、第２のゲート絶縁膜のうち第２
の絶縁膜と同じ材料の絶縁膜を容量絶縁膜とし、第２の
ゲート電極と同じ材料の第２の導電体膜を他方の電極と
する蓄積容量素子を備えている。また、蓄積容量バスラ
インを一方の電極とし、第１の絶縁膜を容量絶縁膜と
し、第３の島状半導体膜を他方の電極とする蓄積容量素
子を備えている。
【０２５６】ゲート絶縁膜は通常薄く形成されるので、
ＩＴＯ膜を他方の電極とし、層間絶縁膜を容量絶縁膜と
する蓄積容量素子よりも、単位面積当たり高い容量値の
蓄積容量素子を得ることができる。これにより、蓄積容
量を形成するために必要な蓄積容量バスラインの面積、
即ち遮光領域を減らすことができるので、開口率を向上
させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の薄膜トランジスタ
装置（透過型液晶表示装置）の構成を示すブロック図で
ある。
【図２】本発明の第１の実施の形態の薄膜トランジスタ
装置を示す平面図である。
【図３】（ａ）、（ｂ）は本発明の第１の実施の形態の
薄膜トランジスタ装置の製造方法を示す断面図（その
１）である。
【図４】（ａ）、（ｂ）は本発明の第１の実施の形態の
薄膜トランジスタ装置の製造方法を示す断面図（その
２）である。
【図５】（ａ）、（ｂ）は本発明の第１の実施の形態の
薄膜トランジスタ装置の製造方法を示す断面図（その
３）である。
【図６】（ａ）、（ｂ）は本発明の第１の実施の形態の
薄膜トランジスタ装置の製造方法を示す断面図（その
４）である。
【図７】（ａ）、（ｂ）は本発明の第１の実施の形態の
薄膜トランジスタ装置の製造方法を示す断面図（その
５）である。
【図８】（ａ）、（ｂ）は本発明の第１の実施の形態の
薄膜トランジスタ装置の製造方法を示す断面図（その
６）である。
【図９】（ａ）、（ｂ）は本発明の第１の実施の形態の
薄膜トランジスタ装置の製造方法を示す断面図（その
７）である。
【図１０】（ａ）、（ｂ）は本発明の第１の実施の形態
の薄膜トランジスタ装置の製造方法を示す断面図（その
８）である。
【図１１】（ａ）は、本発明の第１の実施の形態の薄膜
トランジスタ装置の製造方法の途中工程を示す平面図で
あり、（ｂ）の上の図は同じく薄膜トランジスタ装置の
製造方法の他の途中工程を示す平面図であり、下の図は
II-II線に沿う断面図である。
【図１２】（ａ）は、本発明の第１の実施の形態の薄膜
トランジスタ装置の製造方法の途中工程を示す平面図で
あり、（ｂ）の上の図は同じく薄膜トランジスタ装置の
製造方法の他の途中工程を示す平面図であり、下の図は
III-III線に沿う断面図である。
【図１３】（ａ）、（ｂ）は本発明の第２の実施の形態
の薄膜トランジスタ装置の製造方法を示す断面図（その
１）である。
【図１４】（ａ）、（ｂ）は本発明の第２の実施の形態
の薄膜トランジスタ装置の製造方法を示す断面図（その
２）である。
【図１５】（ａ）、（ｂ）は本発明の第２の実施の形態
の薄膜トランジスタ装置の製造方法を示す断面図（その
３）である。
【図１６】（ａ）、（ｂ）は本発明の第２の実施の形態
の薄膜トランジスタ装置の製造方法を示す断面図（その
４）である。
【図１７】（ａ）、（ｂ）は本発明の第２の実施の形態
の薄膜トランジスタ装置の他の製造方法を示す断面図
（その１）である。
【図１８】（ａ）、（ｂ）は本発明の第２の実施の形態
の薄膜トランジスタ装置の他の製造方法を示す断面図
（その２）である。
【図１９】（ａ）、（ｂ）は本発明の第３の実施の形態
の薄膜トランジスタ装置の製造方法を示す断面図（その
１）である。
【図２０】（ａ）、（ｂ）は本発明の第３の実施の形態
の薄膜トランジスタ装置の製造方法を示す断面図（その
２）である。
【図２１】（ａ）、（ｂ）は本発明の第３の実施の形態
の薄膜トランジスタ装置の製造方法を示す断面図（その
３）である。
【図２２】本発明の第３の実施の形態の薄膜トランジス
タ装置の他の製造方法を示す断面図である。
【図２３】（ａ）は、本発明の第３の実施の形態の薄膜
トランジスタ装置を示す平面図であり、（ｂ）は同図
（ａ）のIV-IV線に沿う断面図である。
【図２４】（ａ）は、本発明の第３の実施の形態の薄膜
トランジスタ装置を示す平面図であり、（ｂ）は同図
（ａ）のVI-VI線に沿う断面図である。
【図２５】本発明の第４の実施の形態の薄膜トランジス
タ装置を備えた液晶表示装置を示す平面図である。
【図２６】（ａ）は、同じく図２５のIX-IX線に沿う断
面図であり、（ｂ）は同じく図２５のＸ-Ｘ線に沿う断
面図である。
【図２７】本発明の第５の実施の形態の薄膜トランジス
タ装置を備えた液晶表示装置を示す平面図である。
【図２８】（ａ）は、同じく図２７のXII-XII線に沿う
断面図であり、（ｂ）は同じく図２７のXIII-XIII線に
沿う断面図である。
【図２９】従来例の薄膜トランジスタ装置を示す断面図
である。
【図３０】従来例の薄膜トランジスタ装置の製造方法に
おける問題点を示す断面図である。
【図３１】（ａ）、（ｂ）は、従来例の薄膜トランジス
タ装置の製造方法における他の問題点を示す断面図であ
る。
【図３２】（ａ）は、従来例の薄膜トランジスタ装置の
製造方法の途中工程を示す平面図であり、（ｂ）の上の
図は同じく薄膜トランジスタ装置の製造方法の他の途中
工程を示す平面図であり、下の図はXIV-XIV線に沿う断
面図である。
【図３３】従来例の他の薄膜トランジスタ装置を示す断
面図である。
【図３４】（ａ）、（ｂ）は、従来例の他の薄膜トラン
ジスタ装置の製造方法における問題点を示す断面図であ
る。
【符号の説明】
２１ ガラス基板、 ２２ 下地絶縁膜、 ２２ａ、３２ シリコン窒化膜、 ２２ｂ、３１ シリコン酸化膜、 ２４ ポリシリコン膜（第１の半導体膜）、 ２４ａ 第１の島状半導体膜、 ２４ａａ、２４ａｂ、２４ｂａ、２４ｂｂ 高濃度不純
物領域（オーミックコンタクト領域、ソース／ドレイン
領域）、 ２４ａｃ、２４ｂｅ チャネル領域、 ２４ｂ 第２の島状半導体膜、 ２４ｂｃ、２４ｂｄ 低濃度不純物領域（ＬＤＤ領域、
低濃度ソース／ドレイン領域）、 ２５、６２、８１、８１ｂ 第１のシリコン酸化膜（第
１の絶縁膜）、 ２５ａ ２８ａ、２８ｂ ゲート絶縁膜、 ２６ ネガティブフォトレジスト膜、 ２８、６４、８３、８３ａ、８３ｂ、８３ｃ 第２のシ
リコン酸化膜（第２の絶縁膜）、 ２９ Ａｌ−Ｎｄ膜（導電体膜）、 ２９ａ、５４ａ、８２ 第１のゲート電極、 ２９ｂ、５４ｂ 第２のゲート電極、 ３０ａ レジストマスク（第１のマスクパターン）、 ３０ｂ レジストマスク（第２のマスクパターン）、 ３４ａ乃至３４ｄ ソース／ドレイン電極、 ３６、９０、１１０ 画素電極、 ５１ アモルファスシリコン膜（半導体膜）、 ５１ａ シリコン酸化膜（半導体膜を酸化してなる絶縁
膜、第１のゲート絶縁膜） ５２ シリコン酸化膜（絶縁膜）、 ５２ａ シリコン酸化膜のパターン（絶縁膜のパター
ン）、 ５５、８７ シリコン窒化膜（第１の層間絶縁膜）、 ５８ 樹脂膜（第２の層間絶縁膜）、 ６３ アモルファスシリコン膜（第２の半導体膜）、 ６３ａ 第１の島状のアモルファスシリコン膜（第２の
絶縁膜のパターンを含まない第２の半導体膜）、 ６３ｂ 第２の島状のアモルファスシリコン膜（第２の
絶縁膜のパターンを含む第２の半導体膜）、 ６４ａ 第２のシリコン酸化膜のパターン（第２の絶縁
膜のパターン）、 ８１ａ 第１のシリコン酸化膜（第１のゲート絶縁
膜）、 ８２ａ、８２ｂ、８４ｂ乃至８４ｅ 電界緩和電極、 ８２ｃ、１１１ 蓄積容量バスライン、 ８３ｄ 容量絶縁膜、 ８４ 第２のＡｌ−Ｎｄ膜（第２の導電体膜）、 ８４ａ 第２のゲート電極（ゲートバスライン）、 ８４ｆ 電極、 ８５ レジストマスク（マスクパターン）、 ８６ 第２のゲート絶縁膜、 ８８ｃ、１０８ ソース／ドレイン電極（データバスラ
イン）、 ８８ｄ ソース／ドレイン電極、 ８９ シリコン窒化膜（第２の層間絶縁膜）、 １０９ ゲートバスライン。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 29/78 ６１７Ｓ 27/08 ３３１ ６２７Ｃ 27/092 ６１３Ａ 29/786 ６１２Ｂ ６１６Ａ ６１７Ｎ ６１３Ｚ 27/08 ３２１Ｄ (72)発明者 堀田 和重 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 平野 琢也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 梁井 健一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H092 GA59 HA04 JA25 JA33 JA35 JA36 JA47 JB57 JB69 KA04 KA05 KA12 KA16 KA17 KB04 MA05 MA08 MA16 MA17 MA30 MA42 NA21 NA23 5C094 AA05 AA42 AA43 BA03 BA43 CA19 DA15 EA04 EA07 GB10 HA08 5F048 AA05 AA07 AB10 AC04 BA16 BB16 BC06 BC16 BG05 5F110 AA12 AA16 AA26 BB02 BB04 CC02 DD02 DD13 DD14 DD17 EE04 EE06 EE24 EE29 EE44 FF02 FF03 FF09 FF12 FF22 FF23 FF25 FF30 FF35 GG02 GG13 GG25 HJ01 HJ04 HJ13 HJ23 HL03 HL04 HL07 HL12 HL23 HM15 NN03 NN04 NN23 NN24 NN27 NN35 NN36 NN73 NN78 PP03 PP35 QQ11 QQ12 5G435 AA01 AA17 BB12 CC09 KK05 KK09 LL07

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 透明基板の表面に第１及び第２の島状半
    導体膜を形成する工程と、 前記第１及び第２の島状半導体膜を被覆する第１の絶縁
    膜を形成する工程と、 前記第１の絶縁膜上にネガティブフォトレジスト膜を形
    成する工程と、 前記第１の島状半導体膜の全域を遮光するマスクを介し
    て前記ネガティブフォトレジスト膜を露光する工程と、 前記透明基板の裏面側から前記ネガティブフォトレジス
    ト膜を露光する工程と、 前記ネガティブフォトレジスト膜を現像して前記第１の
    島状半導体膜の周縁から内側の表面に開口部を有するレ
    ジストマスクを形成する工程と、 前記レジストマスクの開口部内の前記第１の絶縁膜をエ
    ッチングする工程と、 前記レジストマスクを除去する工程と、 前記透明基板の表面側全面に第２の絶縁膜を形成し、さ
    らにその上に導電体膜を形成する工程と、 前記第１の島状半導体膜上方の導電体膜上に第１のマス
    クパターンを形成し、前記第２の島状半導体膜上方の導
    電体膜上に第２のマスクパターンを形成する工程と、 前記第１のマスクパターンをマスクとして前記導電体膜
    をエッチングして第１のゲート電極を形成し、前記第２
    のマスクパターンをマスクとして前記導電体膜をエッチ
    ングして第２のゲート電極を形成する工程とを有するこ
    とを特徴とする薄膜トランジスタ装置の製造方法。
  2. 【請求項２】 基板上に第１及び第２の島状半導体膜を
    形成する工程と、 前記第１及び第２の島状半導体膜を被覆する半導体膜を
    形成し、さらに該半導体膜上に絶縁膜を形成する工程
    と、 前記絶縁膜を選択的にエッチングして前記第２の島状半
    導体膜上方に前記絶縁膜のパターンを形成する工程と、 前記絶縁膜のパターンの下部及びその他の部分の半導体
    膜を酸化して、前記第１の島状半導体膜上に前記半導体
    膜を酸化してなる絶縁膜からなる第１のゲート絶縁膜を
    形成し、前記第２の島状半導体膜上に前記半導体膜を酸
    化してなる絶縁膜と前記絶縁膜のパターンとからなる第
    ２のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１のゲート電極を形成
    し、前記第２のゲート絶縁膜上に第２のゲート電極を形
    成する工程とを有することを特徴とする薄膜トランジス
    タ装置の製造方法。
  3. 【請求項３】 基板上に第１の半導体膜を形成する工程
    と、 前記第１の半導体膜上に第１の絶縁膜と第２の半導体膜
    と第２の絶縁膜とをこの順に形成する工程と、 前記第２の絶縁膜を選択的にエッチングして前記第２の
    絶縁膜のパターンを形成する工程と、 前記第２の半導体膜を選択的にエッチングして、前記第
    ２の絶縁膜のパターンを含まない島状の第２の半導体膜
    と、前記第２の絶縁膜のパターンを含む島状の第２の半
    導体膜とを形成する工程と、 前記第２の絶縁膜のパターンの下部及びその他の部分の
    島状の第２の半導体膜を酸化するとともに、前記島状の
    第２の半導体膜で覆われていない領域の第１の半導体膜
    を前記第１の絶縁膜を介して酸化し、前記第２の絶縁膜
    のパターンを含まない島状の第２の半導体膜で覆われて
    いた領域に前記第１の半導体膜からなる第１の島状半導
    体膜を形成し、前記第２の絶縁膜のパターンを含む島状
    の第２の半導体膜で覆われていた領域に前記第１の半導
    体膜からなる第２の島状半導体膜を形成するとともに、
    前記第１の島状半導体膜上に前記第２の半導体膜を酸化
    してなる絶縁膜と前記第１の絶縁膜とからなる第１のゲ
    ート絶縁膜を形成し、前記第２の島状半導体膜上に前記
    第２の絶縁膜のパターンと前記第２の半導体膜を酸化し
    てなる絶縁膜と前記第１の絶縁膜とからなる第２のゲー
    ト絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１のゲート電極を形成
    し、前記第２のゲート絶縁膜上に第２のゲート電極を形
    成する工程とを有することを特徴とする薄膜トランジス
    タ装置の製造方法。
  4. 【請求項４】 チャネル領域を挟んで形成された一対の
    ソース／ドレイン領域を有する第１の島状半導体膜と、
    前記第１の島状半導体膜の前記チャネル領域上に形成さ
    れた第１の絶縁膜からなる第１のゲート絶縁膜と、前記
    第１のゲート絶縁膜上に形成された第１の導電体膜から
    なる第１のゲート電極とにより構成された第１の薄膜ト
    ランジスタと、 チャネル領域を挟んで形成された一対のソース／ドレイ
    ン領域を有する第２の島状半導体膜と、前記第２の島状
    半導体膜の前記チャネル領域上に形成された前記第１の
    絶縁膜及び第２の絶縁膜からなる第２のゲート絶縁膜
    と、前記第２のゲート絶縁膜上に形成された第２の導電
    体膜からなる第２のゲート電極とにより構成された第２
    の薄膜トランジスタとを同一の基板上に有し、 前記第１の薄膜トランジスタは前記第１の島状半導体膜
    の両側部のエッジの上方で、かつ前記第１のゲート電極
    上に前記第２の絶縁膜を介して前記第２の導電体膜から
    なる電界緩和電極を有し、前記第２の薄膜トランジスタ
    は前記第２のゲート電極下で、かつ前記第２の島状半導
    体膜の両側部のエッジの上に前記第１の絶縁膜を介して
    前記第１の導電体膜からなる電界緩和電極を有すること
    を特徴とする薄膜トランジスタ装置。
  5. 【請求項５】 基板上に第１及び第２の島状半導体膜を
    形成する工程と、 前記第１及び第２の島状半導体膜を被覆する第１の絶縁
    膜を形成する工程と、 全面に第１の導電体膜を形成し、さらに前記第１の導電
    体膜を選択的にエッチングして前記第１の島状半導体膜
    の上方の第１の絶縁膜上に第１のゲート電極を形成する
    工程と、 全面に第２の絶縁膜と第２の導電体膜をこの順に形成す
    る工程と、 前記第２の導電体膜の上にマスクパターンを形成し、該
    マスクパターンをマスクとして前記第２の導電体膜をサ
    イドエッチングして前記マスクパターンよりも幅が狭い
    第２のゲート電極を形成する工程と、 前記マスクパターンをマスクとして前記第２の絶縁膜を
    異方性エッチングし、 さらに前記第１のゲート電極及び前記マスクパターンを
    マスクとして前記第１の絶縁膜を異方性エッチングし
    て、前記第１のゲート電極下に前記第１の絶縁膜からな
    る第１のゲート絶縁膜を形成するとともに、前記第２の
    ゲート電極下に前記第１及び第２の絶縁膜からなる第２
    のゲート絶縁膜を形成する工程と、 前記マスクパターンを除去する工程と、 前記第１のゲート電極をマスクとして前記第１の島状半
    導体膜に不純物をイオン注入して前記第１のゲート電極
    の両側に高濃度不純物領域を形成し、前記第２のゲート
    電極及び前記第２のゲート絶縁膜をマスクとして前記第
    ２の島状半導体膜に不純物をイオン注入して、前記第２
    のゲート電極の両側に一対の高濃度不純物領域を形成す
    る工程と、 前記第２のゲート電極をマスクとし、かつ前記第２のゲ
    ート電極の周辺部の第２のゲート絶縁膜を透過する条件
    で前記第２の島状半導体膜に不純物をイオン注入して、
    前記第２のゲート電極の両側で前記第２のゲート絶縁膜
    下に一対の低濃度不純物領域を形成する工程とを有する
    ことを特徴とする薄膜トランジスタ装置の製造方法。
  6. 【請求項６】 基板上に形成された第１の薄膜トランジ
    スタと、第２の薄膜トランジスタと、前記第２の薄膜ト
    ランジスタのソース／ドレイン領域と接続された画素電
    極と、前記画素電極と交差する蓄積容量バスラインとを
    有し、 前記第１の薄膜トランジスタは、 チャネル領域を挟んで形成された一対のソース／ドレイ
    ン領域を有する第１の島状半導体膜と、 前記第１の島状半導体膜の前記チャネル領域上に形成さ
    れた第１の絶縁膜からなる第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１の導電体膜
    からなる第１のゲート電極とにより構成され、 前記第２の薄膜トランジスタは、 チャネル領域を挟んで形成された一対のソース／ドレイ
    ン領域を有し、そのうち何れか一が前記画素電極と接続
    した第２の島状半導体膜と、 前記第２の島状半導体膜の前記チャネル領域上に形成さ
    れた前記第１の絶縁膜及び第２の絶縁膜からなる第２の
    ゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成された第２の導電体膜
    からなる第２のゲート電極とにより構成され、 前記蓄積容量バスラインは、 前記第１の導電体膜により構成され、その一部領域で、
    前記蓄積容量バスライン上に前記第２の絶縁膜と前記画
    素電極と接続された第２の導電体膜とがこの順に積層さ
    れてなることを特徴とする液晶表示装置。
  7. 【請求項７】 基板上に形成された第１の薄膜トランジ
    スタと、第２の薄膜トランジスタと、前記第２の薄膜ト
    ランジスタのソース／ドレイン領域と接続された画素電
    極と、前記画素電極と交差する蓄積容量バスラインとを
    有し、 前記第１の薄膜トランジスタは、 チャネル領域を挟んで形成された一対のソース／ドレイ
    ン領域を有する第１の島状半導体膜と、 前記第１の島状半導体膜の前記チャネル領域上に形成さ
    れた第１の絶縁膜からなる第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１の導電体膜
    からなる第１のゲート電極とにより構成され、 前記第２の薄膜トランジスタは、 チャネル領域を挟んで形成された一対のソース／ドレイ
    ン領域を有し、そのうち何れか一が前記画素電極と接続
    した第２の島状半導体膜と、 前記第２の島状半導体膜の前記チャネル領域上に形成さ
    れた前記第１の絶縁膜及び第２の絶縁膜からなる第２の
    ゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成された第２の導電体膜
    からなる第２のゲート電極とにより構成され、 前記蓄積容量バスラインは、 前記第１の導電体膜により構成され、その一部領域で、
    前記蓄積容量バスラインをゲート電極とし、前記画素電
    極と接続されたソース／ドレイン領域を有する第３の島
    状半導体膜と、前記第１の絶縁膜からなるゲート絶縁膜
    とを有する第３の薄膜トランジスタを備えていることを
    特徴とする液晶表示装置。
JP2001388306A 2001-12-20 2001-12-20 薄膜トランジスタ装置、その製造方法及び液晶表示装置 Pending JP2003188183A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2001388306A JP2003188183A (ja) 2001-12-20 2001-12-20 薄膜トランジスタ装置、その製造方法及び液晶表示装置
US10/314,880 US6900464B2 (en) 2001-12-20 2002-12-09 Thin film transistor device and method of manufacturing the same, and liquid crystal display device
KR1020020080612A KR100812492B1 (ko) 2001-12-20 2002-12-17 박막 트랜지스터 장치 및 그 제조 방법과 액정 표시 장치
TW091136718A TW578243B (en) 2001-12-20 2002-12-19 Thin film transistor device and method of manufacturing the same, and liquid crystal display device
US11/087,152 US20050161673A1 (en) 2001-12-20 2005-03-23 Thin film transistor device and method of manufacturing the same, and liquid crystal display device
US12/029,249 US7700495B2 (en) 2001-12-20 2008-02-11 Thin film transistor device and method of manufacturing the same, and liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001388306A JP2003188183A (ja) 2001-12-20 2001-12-20 薄膜トランジスタ装置、その製造方法及び液晶表示装置

Publications (1)

Publication Number Publication Date
JP2003188183A true JP2003188183A (ja) 2003-07-04

Family

ID=19188133

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001388306A Pending JP2003188183A (ja) 2001-12-20 2001-12-20 薄膜トランジスタ装置、その製造方法及び液晶表示装置

Country Status (4)

Country Link
US (3) US6900464B2 (ja)
JP (1) JP2003188183A (ja)
KR (1) KR100812492B1 (ja)
TW (1) TW578243B (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183774A (ja) * 2003-12-22 2005-07-07 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US6939750B2 (en) 2001-12-28 2005-09-06 Fujitsu Display Technologies Corporation Thin film transistor device and method of manufacturing the same
JP2005331902A (ja) * 2004-04-21 2005-12-02 Sharp Corp 表示装置用アクティブマトリクス基板およびその製造方法
JP2007533121A (ja) * 2004-03-18 2007-11-15 インターナショナル・ビジネス・マシーンズ・コーポレーション 複数誘電体のｆｉｎｆｅｔ構造および方法
US7727822B2 (en) 2005-03-03 2010-06-01 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display device, production methods thereof and electronic device
US7859078B2 (en) 2004-08-11 2010-12-28 Sharp Kabushiki Kaisha Thin film transistor device and method of manufacturing the same
US8092981B2 (en) 2008-01-04 2012-01-10 Samsung Electronics Co., Ltd. Negative photoresist composition and method of manufacturing array substrate using the same
JP2020512567A (ja) * 2017-03-10 2020-04-23 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． アレイ基板およびその製造方法、駆動用トランジスタ、並びに表示パネル

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8603870B2 (en) * 1996-07-11 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW548686B (en) * 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
US7045861B2 (en) 2002-03-26 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, liquid-crystal display device and method for manufacturing same
JP4084080B2 (ja) * 2002-05-10 2008-04-30 株式会社日立製作所 薄膜トランジスタ基板の製造方法
JP4406540B2 (ja) * 2003-03-28 2010-01-27 シャープ株式会社 薄膜トランジスタ基板およびその製造方法
JP4015068B2 (ja) * 2003-06-17 2007-11-28 株式会社東芝 半導体装置の製造方法
US8441049B2 (en) * 2003-07-16 2013-05-14 Samsung Display Co., Ltd. Flat panel display device comprising polysilicon thin film transistor and method of manufacturing the same
JP4447304B2 (ja) * 2003-12-22 2010-04-07 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
KR101028662B1 (ko) * 2004-05-31 2011-04-12 엘지디스플레이 주식회사 액정표시장치용 박막트랜지스터 및 반도체막 패턴 제조방법
US7033902B2 (en) * 2004-09-23 2006-04-25 Toppoly Optoelectronics Corp. Method for making thin film transistors with lightly doped regions
TWI242290B (en) * 2004-11-22 2005-10-21 Au Optronics Corp Fabrication method of thin film transistor
TWI402935B (zh) * 2005-05-17 2013-07-21 Koninkl Philips Electronics Nv 彩色主動矩陣顯示器
TWI401802B (zh) * 2005-06-30 2013-07-11 Samsung Display Co Ltd 薄膜電晶體板及其製造方法
KR100978263B1 (ko) 2006-05-12 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
US8420520B2 (en) 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
JP5090708B2 (ja) * 2006-10-20 2012-12-05 株式会社ジャパンディスプレイイースト 画像表示装置とその製造方法
US8102097B2 (en) * 2006-10-30 2012-01-24 Sanyo Electric Co., Ltd. Electrostatic acting device including an electret film
US7947981B2 (en) * 2007-01-30 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device
US8581260B2 (en) * 2007-02-22 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory
JP2009103732A (ja) * 2007-10-19 2009-05-14 Sony Corp 表示装置およびその製造方法
JP5346477B2 (ja) * 2008-02-29 2013-11-20 株式会社ジャパンディスプレイ 表示装置およびその製造方法
KR101844972B1 (ko) * 2009-11-27 2018-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
TWI416735B (zh) * 2010-07-30 2013-11-21 Century Display Shenzhen Co 一種薄膜電晶體陣列基板及其製造方法
TWI449004B (zh) * 2010-08-30 2014-08-11 Au Optronics Corp 畫素結構及其製造方法
US9105652B2 (en) * 2011-05-24 2015-08-11 Sharp Kabushiki Kaisha Method of manufacturing semiconductor device
CN104662646B (zh) * 2012-09-21 2018-01-09 凸版印刷株式会社 薄膜晶体管及其制造方法、图像显示装置
CN103107095A (zh) * 2013-01-25 2013-05-15 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
CN103178006B (zh) * 2013-03-29 2015-09-23 上海和辉光电有限公司 调整低温多晶硅晶体管阀值电压的方法
KR20150055919A (ko) * 2013-11-14 2015-05-22 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
CN104078469B (zh) * 2014-06-17 2017-01-25 京东方科技集团股份有限公司 一种阵列基板及其制备方法，显示面板、显示装置
CN104377247B (zh) * 2014-11-24 2017-12-08 深圳市华星光电技术有限公司 薄膜晶体管、显示装置及薄膜晶体管的制造方法
CN104952887A (zh) * 2015-06-26 2015-09-30 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
KR102470044B1 (ko) * 2016-05-13 2022-11-24 삼성디스플레이 주식회사 플렉서블 표시 장치 및 이의 제조 방법
JP2018110184A (ja) * 2017-01-04 2018-07-12 株式会社ジャパンディスプレイ 半導体装置およびその製造方法
CN107154346B (zh) * 2017-05-19 2021-03-16 京东方科技集团股份有限公司 一种膜层的掺杂方法、薄膜晶体管及其制作方法
CN107910301B (zh) * 2017-11-23 2020-08-04 合肥鑫晟光电科技有限公司 显示基板的制作方法、显示基板及显示装置
CN112513959B (zh) * 2018-07-30 2022-11-01 夏普株式会社 显示设备

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5550066A (en) * 1994-12-14 1996-08-27 Eastman Kodak Company Method of fabricating a TFT-EL pixel
JPH08250742A (ja) 1995-03-14 1996-09-27 Toshiba Corp 半導体装置
KR100205388B1 (ko) * 1995-09-12 1999-07-01 구자홍 액정표시장치 및 그 제조방법
JPH1012882A (ja) 1996-06-20 1998-01-16 Toshiba Corp 薄膜トランジスタ及びその製造方法
US6746905B1 (en) * 1996-06-20 2004-06-08 Kabushiki Kaisha Toshiba Thin film transistor and manufacturing process therefor
JP3454340B2 (ja) * 1996-11-22 2003-10-06 シャープ株式会社 液晶表示装置
KR19990009248A (ko) * 1997-07-08 1999-02-05 문정환 트랜지스터 및 그 제조 방법
KR100269520B1 (ko) * 1997-07-29 2000-10-16 구본준 박막트랜지스터, 액정표시장치와 그 제조방법
US6469317B1 (en) * 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
DE69942442D1 (de) * 1999-01-11 2010-07-15 Semiconductor Energy Lab Halbleiteranordnung mit Treiber-TFT und Pixel-TFT auf einem Substrat
US6593592B1 (en) * 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
JP2000305112A (ja) 1999-04-26 2000-11-02 Toshiba Corp アクティブマトリクス基板及びアクティブマトリクス基板の製造方法
US6646287B1 (en) * 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
JP2001228457A (ja) * 1999-12-08 2001-08-24 Sharp Corp 液晶表示装置
JP3753613B2 (ja) * 2000-03-17 2006-03-08 セイコーエプソン株式会社 電気光学装置及びそれを用いたプロジェクタ
KR100551590B1 (ko) * 2000-10-23 2006-02-13 엘지.필립스 엘시디 주식회사 액정표시장치의 잔상측정방법
JP2002305112A (ja) 2001-04-05 2002-10-18 Matsushita Electric Ind Co Ltd リニアリティコイル

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323351B2 (en) 2001-12-28 2008-01-29 Sharp Kabushiki Kaisha Thin film transistor device and method of manufacturing the same
US6939750B2 (en) 2001-12-28 2005-09-06 Fujitsu Display Technologies Corporation Thin film transistor device and method of manufacturing the same
US7161181B2 (en) 2001-12-28 2007-01-09 Sharp Kabushiki Kaisha Thin film transistor device and method of manufacturing the same
US7279348B2 (en) 2001-12-28 2007-10-09 Sharp Kabushiki Kaisha Thin film transistor device and method of manufacturing the same
JP2005183774A (ja) * 2003-12-22 2005-07-07 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007533121A (ja) * 2004-03-18 2007-11-15 インターナショナル・ビジネス・マシーンズ・コーポレーション 複数誘電体のｆｉｎｆｅｔ構造および方法
JP2005331902A (ja) * 2004-04-21 2005-12-02 Sharp Corp 表示装置用アクティブマトリクス基板およびその製造方法
US7808570B2 (en) 2004-04-21 2010-10-05 Sharp Kabushiki Kaisha Active matrix substrate for display device and its manufacture method
US7859078B2 (en) 2004-08-11 2010-12-28 Sharp Kabushiki Kaisha Thin film transistor device and method of manufacturing the same
US7727822B2 (en) 2005-03-03 2010-06-01 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display device, production methods thereof and electronic device
US8092981B2 (en) 2008-01-04 2012-01-10 Samsung Electronics Co., Ltd. Negative photoresist composition and method of manufacturing array substrate using the same
JP2020512567A (ja) * 2017-03-10 2020-04-23 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． アレイ基板およびその製造方法、駆動用トランジスタ、並びに表示パネル
JP7001590B2 (ja) 2017-03-10 2022-01-19 京東方科技集團股▲ふん▼有限公司 アレイ基板およびその製造方法、駆動用トランジスタ、並びに表示パネル

Also Published As

Publication number Publication date
US20050161673A1 (en) 2005-07-28
US20080283840A1 (en) 2008-11-20
TW578243B (en) 2004-03-01
US6900464B2 (en) 2005-05-31
US7700495B2 (en) 2010-04-20
KR100812492B1 (ko) 2008-03-11
TW200301940A (en) 2003-07-16
KR20030052995A (ko) 2003-06-27
US20030124778A1 (en) 2003-07-03

Similar Documents

Publication Publication Date Title
KR100812492B1 (ko) 박막 트랜지스터 장치 및 그 제조 방법과 액정 표시 장치
US7399662B2 (en) Method of manufacturing a thin film transistor device
JP4021194B2 (ja) 薄膜トランジスタ装置の製造方法
US7897445B2 (en) Fabrication methods for self-aligned LDD thin-film transistor
KR100657387B1 (ko) 박막 트랜지스터 및 그 제조방법과 그것을 구비한 액정표시장치
US7682881B2 (en) Thin film transistor substrate and method of manufacturing the same
JP4302347B2 (ja) 薄膜トランジスタ基板及びその製造方法
JP2001013518A (ja) 液晶表示装置およびその製造方法
JP2002313810A (ja) 表示装置およびその製造方法
JP2001085702A (ja) トップゲート形ポリシリコン薄膜トランジスター製造方法
US20050074914A1 (en) Semiconductor device and method of fabrication the same
JP4017886B2 (ja) 薄膜トランジスタ装置及びその製造方法
JP2006093714A (ja) 薄膜トランジスタ表示板及びその製造方法
JP4884660B2 (ja) 薄膜トランジスタ装置の製造方法
JP2009200528A (ja) 薄膜トランジスタ装置及びその製造方法
JP2006259241A (ja) 電気光学装置の製造方法
JP2005217368A (ja) 薄膜トランジスタおよびその製造方法
JP2904188B2 (ja) 薄膜トランジスタの製造方法
JP2001028394A (ja) 半導体装置の製造方法及び電気光学装置の製造方法並びにこれらの製造方法により製造された半導体装置及び電気光学装置
JP2001028439A (ja) 薄膜トランジスタの製造方法及び電気光学装置の製造方法並びにこれらにより製造された薄膜トランジスタ及び電気光学装置
JP2001102445A (ja) 配線基板、半導体装置及び電気光学装置並びにこれらの製造方法
KR20040066967A (ko) 디스플레이 픽셀 및 이의 제조 방법