JP4884660B2 - 薄膜トランジスタ装置の製造方法 - Google Patents
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Description
(薄膜トランジスタ装置の全体構成)
図2は、本発明の第1の実施の形態の薄膜トランジスタ装置(透過型液晶表示パネル)の全体構成を示すブロック図である。
図3(a)は液晶表示パネルの1画素を示す平面図、図3(b)は図3(a)のA−A’線の位置における模式断面を示す図である。
図4〜図18は、本発明の第1の実施形態の薄膜トランジスタ装置(液晶表示パネル)の製造方法を工程順に示す断面図である。これらの図4〜図18において、(a)はn型低電圧駆動TFT形成領域における断面を示し、(b)はn型高電圧駆動TFT形成領域における断面を示し、(c)はp型低電圧駆動TFT形成領域における断面を示し、(d)はp型高電圧駆動TFT形成領域における断面を示している。なお、実際には、オフリーク電流を低減するとともに信頼性を確保するために、周辺回路部では2つのTFTが接続した構造とすることが多い。しかし、ここでは説明を簡単にするために、各TFTが個別に形成されているものとする。
図24〜図37は、本発明の第2の実施形態の薄膜トランジスタ装置(液晶表示パネル)の製造方法を工程順に示す断面図である。これらの図24〜図37において、(a)はn型低電圧駆動TFT形成領域における断面を示し、(b)はn型高電圧駆動TFT形成領域における断面を示し、(c)はp型低電圧駆動TFT形成領域における断面を示し、(d)はp型高電圧駆動TFT形成領域における断面を示している。なお、本実施形態においても、液晶表示パネルの全体構成は図2に示す第1の実施形態と基本的に同じであるので、重複する部分の説明は省略する。
図43〜図56は、本発明の第3の実施形態の薄膜トランジスタ装置(液晶表示パネル)の製造方法を工程順に示す断面図である。これらの図43〜図56において、(a)はn型低電圧駆動TFT形成領域における断面を示し、(b)はn型高電圧駆動TFT形成領域における断面を示し、(c)はp型低電圧駆動TFT形成領域における断面を示し、(d)はp型高電圧駆動TFT形成領域における断面を示している。なお、本実施形態においても、液晶表示パネルの全体構成は図2に示す第1の実施形態と基本的に同じであるので、重複する部分の説明は省略する。
前記基板上に形成されて第1の絶縁膜をゲート絶縁膜とする第1の薄膜トランジスタと、
前記基板上に形成されて前記第1の絶縁膜と第2の絶縁膜との積層膜をゲート絶縁膜とする第2の薄膜トランジスタとを有し、
前記第2の薄膜トランジスタのゲート電極が前記第1の薄膜トランジスタのゲート電極よりも低抵抗且つ低融点の導電体からなることを特徴とする薄膜トランジスタ装置。
前記基板上に形成されて第1の絶縁膜をゲート絶縁膜とする第1のn型薄膜トランジスタ及び第1のp型薄膜トランジスタと、
前記基板上に形成されて前記第1の絶縁膜と第2の絶縁膜との積層膜をゲート絶縁膜とする第2のn型薄膜トランジスタ及び第2のp型薄膜トランジスタとを有し、
前記第2のn型薄膜トランジスタ及び前記第2のp型薄膜トランジスタのゲート電極が、前記第1のn型薄膜トランジスタ及び前記第1のp型薄膜トランジスタのゲート電極よりも低抵抗且つ低融点の導電体からなることを特徴とする薄膜トランジスタ装置。
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
前記第1の絶縁膜の上に第1の金属膜を形成する第3の工程と、
前記第1の金属膜をパターニングして前記第1の薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2の薄膜トランジスタ形成領域上に少なくともチャネルとなる領域を覆うマスク膜を形成する第4の工程と、
前記ゲート電極及び前記マスク膜をマスクとして前記第1及び第2の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入し、ソース/ドレインとなる不純物領域を形成する第5の工程と、
前記マスク膜を除去する第6の工程と、
前記基板の上側全面に第2の絶縁膜を形成する第7の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第8の工程と、
前記第2の金属膜をパターニングして前記第2の薄膜トランジスタ形成領域に第2のゲート電極を形成する第9の工程とを有し、
前記第5の工程の終了から前記第8の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
前記第1の絶縁膜の上に第1の金属膜を形成する第3の工程と、
前記第1の金属膜をパターニングして前記第1の薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2の薄膜トランジスタ形成領域上に少なくともチャネルとなる領域を覆うマスク膜を形成する第4の工程と、
前記ゲート電極及び前記マスク膜をマスクとして前記第1及び第2の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して低濃度不純物領域を形成する第5の工程と、
前記マスク膜及びその近傍の領域を覆うレジスト膜を形成する第6の工程と、
前記ゲート電極及び前記レジスト膜をマスクとして前記第1及び第2の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して、前記低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域を形成する第7の工程と、
前記レジスト膜を除去する第8の工程と、
前記マスク膜を除去する第9の工程と、
前記基板の上側全面に第2の絶縁膜を形成する第10の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第11の工程と、
前記第2の金属膜をパターニングして前記第2の薄膜トランジスタ形成領域に第2のゲート電極を形成する第12の工程とを有し、
前記第8の工程の終了から前記第11の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
フォトレジスト法により前記第1及び第2の薄膜トランジスタ形成領域のチャネルとなる領域の上にレジスト膜を形成する第3の工程と、
前記レジスト膜をマスクとして前記第1及び第2の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して低濃度不純物領域を形成する第4の工程と、
前記レジスト膜を除去する第5の工程と、
前記第1の絶縁膜の上に第1の金属膜を形成する第6の工程と、
前記第1の金属膜をパターニングして前記第1の薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2の薄膜トランジスタ形成領域のLDD領域となる領域の一部とチャネルとなる領域とを覆うマスク膜を形成する第7の工程と、
前記ゲート電極及び前記マスク膜をマスクとして前記第1及び第2の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して前記低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域を形成する第8の工程と、
前記マスク膜を除去する第9の工程と、
前記基板の上側全面に第2の絶縁膜を形成する第10の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第11の工程と、
前記第2の金属膜をパターニングして前記第2の薄膜トランジスタ形成領域に第2のゲート電極を形成する第12の工程とを有し、
前記第8の工程の終了から前記第11の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
前記第1の絶縁膜の上に第1の金属膜を形成する第3の工程と、
前記第1の金属膜をパターニングして前記第1の薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2の薄膜トランジスタ形成領域のチャネルとなる領域及びLDDとなる領域を覆うマスク膜を形成する第4の工程と、
前記第1のゲート絶縁膜及び前記マスク膜をマスクとして前記第1及び第2の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して、ソース/ドレインとなる高濃度不純物領域を形成する第5の工程と、
前記マスク膜を除去する第6の工程と、
前記基板の上側全面に第2の絶縁膜を形成する第7の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第8の工程と、
前記第2の金属膜をパターニングして前記第2の薄膜トランジスタ形成領域に第2のゲート電極を形成する第9の工程と、
前記第2のゲート電極をマスクとして前記第2の薄膜トランジスタ形成領域の前記半導体膜のチャネル領域と前記高濃度不純物領域との間に前記高濃度不純物領域よりも不純物濃度が低い低濃度不純物領域を形成する第10の工程とを有し、
前記第5の工程の終了から前記第8の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
前記第1の絶縁膜の上に第1の金属膜を形成する第3の工程と、
前記第1の金属膜をパターニングして前記第1のn型薄膜トランジスタ形成領域及び前記第1のp型薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域上に少なくともチャネルとなる領域を覆うマスク膜を形成する第4の工程と、
前記第1のゲート電極及び前記マスク膜をマスクとして前記第1のn型薄膜トランジスタ形成領域、前記第1のp型薄膜トランジスタ形成領域、前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記半導体膜にn型不純物を注入してn型低濃度不純物領域を形成する第5の工程と、
前記第2のn型薄膜トランジスタ形成領域のマスク膜及びその近傍の領域を覆うとともに、前記第1のp型薄膜トランジスタ形成領域全体及び前記第2のp型薄膜トランジスタ形成領域全体を覆う第1のレジスト膜を形成する第6の工程と、
前記第1のゲート電極と前記第1のレジスト膜とをマスクとして、前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域の前記半導体膜にn型不純物を注入して、前記n型低濃度不純物領域よりも不純物濃度が高いn型高濃度不純物領域を形成する第7の工程と、
前記第1のレジスト膜を除去する第8の工程と、
前記第1のn型薄膜トランジスタ形成領域全体及び前記第2のn型薄膜トランジスタ形成領域全体を覆う第2のレジスト膜を形成する第9の工程と、
前記第1のゲート電極と前記第2のレジスト膜とをマスクとして前記第1のp型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記半導体膜にp型不純物を注入してソース/ドレインとなるp型高濃度不純物領域を形成する第10の工程と、
前記第2のレジスト膜を除去する第11の工程と、
前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記マスク膜を除去する第12の工程と、
前記基板の上側全体に第2の絶縁膜を形成する第13の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第14の工程と、
前記第2の金属膜をパターニングして前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域に第2のゲート電極を形成する第15の工程とを有し、
前記第11の工程の終了から前記第14の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
フォトレジスト法により、前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域のチャネルとなる領域の上と、前記第1のp型薄膜トランジスタ形成領域全体及び前記第2のp型薄膜トランジスタ形成領域全体とを覆うレジスト膜を形成する第3の工程と、
前記レジスト膜をマスクとして前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域の前記半導体膜にn型不純物を注入してn型低濃度不純物領域を形成する第4の工程と、
前記レジスト膜を除去する第5の工程と、
前記第1の絶縁膜上に第1の金属膜を形成する第6の工程と、
前記第1のp型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記第1の金属膜をパターニングして前記第1のn型薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2のp型薄膜トランジスタ形成領域のチャネルとなる領域を覆う第1のマスク膜を形成する第7の工程と、
前記第1のゲート電極及び前記第1のマスク膜をマスクとして前記第1のp型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記半導体膜にp型不純物を注入して、ソース/ドレインとなるp型高濃度不純物領域を形成する第8の工程と、
前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域の前記第1の金属膜をパターニングして前記第1のn型薄膜トランジスタ形成領域に第2のゲート電極を形成するとともに、前記第2のn型薄膜トランジスタ形成領域のLDD領域となる領域の一部とチャネルとなる領域とを覆う第2のマスク膜を形成する第9の工程と、
前記第2のゲート電極及び前記第2のマスク膜をマスクとして前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域にn型不純物を注入し、前記n型低濃度不純物領域よりも不純物濃度が高いn型高濃度不純物領域を形成する第10の工程と、
前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記第1及び第2のマスク膜を除去する第11の工程と、
前記基板の上側全面に第2の絶縁膜を形成する第12の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第13の工程と、
前記第2の金属膜をパターニングして前記第2のn型薄膜トランジスタ形成領域に第3のゲート電極を形成するとともに、前記第2のp型薄膜トランジスタ形成領域に第4のゲート電極を形成する第14の工程とを有し、
前記第10の工程の終了から前記第13の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
前記第1の絶縁膜の上に第1の金属膜を形成する第3の工程と、
前記第1のp型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記第1の金属膜をパターニングして、前記第1のp型薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2のp型薄膜トランジスタ形成領域のチャネルとなる領域を覆う第1のマスク膜を形成する第4の工程と、
前記第1のゲート電極及び前記第1のマスク膜をマスクとして前記第1のp型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記半導体膜にp型不純物を注入して、ソース/ドレインとなるp型高濃度不純物領域を形成する第5の工程と、
前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域の前記第1の金属膜をパターニングして、前記第1のn型薄膜トランジスタ形成領域に第2のゲート電極を形成するとともに、前記第2のn型薄膜トランジスタ形成領域のLDDとなる領域及びチャネルとなる領域を覆う第2のマスク膜を形成する第6の工程と、
前記第2のゲート電極及び前記第2のマスク膜をマスクとして前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域の前記半導体膜にn型不純物を注入して、ソース/ドレインとなるn型高濃度不純物領域を形成する第7の工程と、
前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記第1及び第2のマスク膜を除去する第8の工程と、
前記基板の上側全面に第2の絶縁膜を形成する第9の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第10の工程と、
前記第2の金属膜をパターニングして前記第2のn型薄膜トランジスタ形成領域に第3のゲート電極を形成するとともに、前記第2のp型薄膜トランジスタ形成領域に第4のゲート電極を形成する第11の工程と、
前記第3のゲート電極をマスクとして前記第2のn型薄膜トランジスタ形成領域の前記半導体膜にn型不純物を注入し、チャネルと前記n型高濃度不純物領域との間に前記n型高濃度不純物領域よりも不純物濃度が低いn型低濃度不純物領域を形成する第12の工程とを有し、
前記第7の工程の終了から前記第10の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
12,20,112,129,212,229,312,330…SiN膜、
13,15,16,18,113,117,126,213,217,226,313,317,326…SiO2 膜、
14,115,215,315…多結晶シリコン膜、
17a,17b,105g、127a,227a,327a…ゲート電極、
19a,19b,131,231,332…ソース/ドレイン電極、
101…制御回路、
102…データドライバ、
103…ゲートドライバ、
104…表示部、
105…TFT、
106…表示セル、
107…補助容量、
108,131b,231b,332b…データバスライン、
109,127b,227b,327b…ゲートバスライン、
110…TFT基板、
114…アモルファスシリコン膜、
116,121,123,125,128,216,218,221,223,225,228,316,319,321,3223…レジスト膜、
118,220,318…Mo膜、
120,219,329…n型低濃度不純物領域、
122,224,322…n型高濃度不純物領域、
124,222,320…p型高濃度不純物領域、
127,227,327…Al−Nd膜、
137,237,337…有機絶縁膜、
139,239,339…画素電極、
150…対向基板、
152…ブラックマトリクス、
153…カラーフィルタ、
154…コモン電極、
160…液晶、
171…第1の絶縁膜、
172…第2の絶縁膜、
173…第3の絶縁膜、
174…補助容量バスライン、
175…補助容量電極。
Claims (5)
- 基板の第1及び第2の薄膜トランジスタ形成領域上に半導体膜を形成する第1の工程と、
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
前記第1の絶縁膜の上に第1の金属膜を形成する第3の工程と、
前記第1の金属膜をパターニングして前記第1の薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2の薄膜トランジスタ形成領域上に少なくともチャネルとなる領域を覆うマスク膜を形成する第4の工程と、
前記第1のゲート電極及び前記マスク膜をマスクとして前記第1及び第2の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して低濃度不純物領域を形成する第5の工程と、
前記マスク膜及びその近傍の領域を覆うレジスト膜を形成する第6の工程と、
前記第1のゲート電極及び前記レジスト膜をマスクとして前記第1及び第2の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して、前記低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域を形成する第7の工程と、
前記レジスト膜を除去する第8の工程と、
前記マスク膜を除去する第9の工程と、
前記基板の上側全面に第2の絶縁膜を形成する第10の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第11の工程と、
前記第2の金属膜をパターニングして前記第2の薄膜トランジスタ形成領域に第2のゲート電極を形成する第12の工程とを有し、
前記第8の工程の終了から前記第11の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。 - 基板の第1及び第2の薄膜トランジスタ形成領域上に半導体膜を形成する第1の工程と、
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
フォトレジスト法により前記第1及び第2の薄膜トランジスタ形成領域のチャネルとなる領域の上にレジスト膜を形成する第3の工程と、
前記レジスト膜をマスクとして前記第1及び第2の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して低濃度不純物領域を形成する第4の工程と、
前記レジスト膜を除去する第5の工程と、
前記第1の絶縁膜の上に第1の金属膜を形成する第6の工程と、
前記第1の金属膜をパターニングして前記第1の薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2の薄膜トランジスタ形成領域のLDD領域となる領域の一部とチャネルとなる領域とを覆うマスク膜を形成する第7の工程と、
前記第1のゲート電極及び前記マスク膜をマスクとして前記第1及び第2の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して前記低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域を形成する第8の工程と、
前記マスク膜を除去する第9の工程と、
前記基板の上側全面に第2の絶縁膜を形成する第10の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第11の工程と、
前記第2の金属膜をパターニングして前記第2の薄膜トランジスタ形成領域に第2のゲート電極を形成する第12の工程とを有し、
前記第8の工程の終了から前記第11の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。 - 基板の第1のn型薄膜トランジスタ形成領域、第1のp型薄膜トランジスタ形成領域、第2のn型薄膜トランジスタ形成領域及び第2のp型薄膜トランジスタ形成領域上に半導体膜を形成する第1の工程と、
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
前記第1の絶縁膜の上に第1の金属膜を形成する第3の工程と、
前記第1の金属膜をパターニングして前記第1のn型薄膜トランジスタ形成領域及び前記第1のp型薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域上に少なくともチャネルとなる領域を覆うマスク膜を形成する第4の工程と、
前記第1のゲート電極及び前記マスク膜をマスクとして前記第1のn型薄膜トランジスタ形成領域、前記第1のp型薄膜トランジスタ形成領域、前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記半導体膜にn型不純物を注入してn型低濃度不純物領域を形成する第5の工程と、
前記第2のn型薄膜トランジスタ形成領域のマスク膜及びその近傍の領域を覆うとともに、前記第1のp型薄膜トランジスタ形成領域全体及び前記第2のp型薄膜トランジスタ形成領域全体を覆う第1のレジスト膜を形成する第6の工程と、
前記第1のゲート電極と前記第1のレジスト膜とをマスクとして、前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域の前記半導体膜にn型不純物を注入して、前記n型低濃度不純物領域よりも不純物濃度が高いn型高濃度不純物領域を形成する第7の工程と、
前記第1のレジスト膜を除去する第8の工程と、
前記第1のn型薄膜トランジスタ形成領域全体及び前記第2のn型薄膜トランジスタ形成領域全体を覆う第2のレジスト膜を形成する第9の工程と、
前記第1のゲート電極と前記第2のレジスト膜とをマスクとして前記第1のp型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記半導体膜にp型不純物を注入してソース/ドレインとなるp型高濃度不純物領域を形成する第10の工程と、
前記第2のレジスト膜を除去する第11の工程と、
前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記マスク膜を除去する第12の工程と、
前記基板の上側全体に第2の絶縁膜を形成する第13の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第14の工程と、
前記第2の金属膜をパターニングして前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域に第2のゲート電極を形成する第15の工程とを有し、
前記第11の工程の終了から前記第14の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。 - 基板の第1のn型薄膜トランジスタ形成領域、第1のp型薄膜トランジスタ形成領域、第2のn型薄膜トランジスタ形成領域及び第2のp型薄膜トランジスタ形成領域上に半導体膜を形成する第1の工程と、
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
フォトレジスト法により、前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域のチャネルとなる領域の上と、前記第1のp型薄膜トランジスタ形成領域全体及び前記第2のp型薄膜トランジスタ形成領域全体とを覆うレジスト膜を形成する第3の工程と、
前記レジスト膜をマスクとして前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域の前記半導体膜にn型不純物を注入してn型低濃度不純物領域を形成する第4の工程と、
前記レジスト膜を除去する第5の工程と、
前記第1の絶縁膜上に第1の金属膜を形成する第6の工程と、
前記第1のp型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記第1の金属膜をパターニングして前記第1のn型薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2のp型薄膜トランジスタ形成領域のチャネルとなる領域を覆う第1のマスク膜を形成する第7の工程と、
前記第1のゲート電極及び前記第1のマスク膜をマスクとして前記第1のp型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記半導体膜にp型不純物を注入して、ソース/ドレインとなるp型高濃度不純物領域を形成する第8の工程と、
前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域の前記第1の金属膜をパターニングして前記第1のn型薄膜トランジスタ形成領域に第2のゲート電極を形成するとともに、前記第2のn型薄膜トランジスタ形成領域のLDD領域となる領域の一部とチャネルとなる領域とを覆う第2のマスク膜を形成する第9の工程と、
前記第2のゲート電極及び前記第2のマスク膜をマスクとして前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域にn型不純物を注入し、前記n型低濃度不純物領域よりも不純物濃度が高いn型高濃度不純物領域を形成する第10の工程と、
前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記第1及び第2のマスク膜を除去する第11の工程と、
前記基板の上側全面に第2の絶縁膜を形成する第12の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第13の工程と、
前記第2の金属膜をパターニングして前記第2のn型薄膜トランジスタ形成領域に第3のゲート電極を形成するとともに、前記第2のp型薄膜トランジスタ形成領域に第4のゲート電極を形成する第14の工程とを有し、
前記第10の工程の終了から前記第13の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。 - 基板の第1のn型薄膜トランジスタ形成領域、第1のp型薄膜トランジスタ形成領域、第2のn型薄膜トランジスタ形成領域及び第2のp型薄膜トランジスタ形成領域上に半導体膜を形成する第1の工程と、
前記基板の上側全面に第1の絶縁膜を形成する第2の工程と、
前記第1の絶縁膜の上に第1の金属膜を形成する第3の工程と、
前記第1のp型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記第1の金属膜をパターニングして、前記第1のp型薄膜トランジスタ形成領域に第1のゲート電極を形成するとともに、前記第2のp型薄膜トランジスタ形成領域のチャネルとなる領域を覆う第1のマスク膜を形成する第4の工程と、
前記第1のゲート電極及び前記第1のマスク膜をマスクとして前記第1のp型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記半導体膜にp型不純物を注入して、ソース/ドレインとなるp型高濃度不純物領域を形成する第5の工程と、
前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域の前記第1の金属膜をパターニングして、前記第1のn型薄膜トランジスタ形成領域に第2のゲート電極を形成するとともに、前記第2のn型薄膜トランジスタ形成領域のLDDとなる領域及びチャネルとなる領域を覆う第2のマスク膜を形成する第6の工程と、
前記第2のゲート電極及び前記第2のマスク膜をマスクとして前記第1のn型薄膜トランジスタ形成領域及び前記第2のn型薄膜トランジスタ形成領域の前記半導体膜にn型不純物を注入して、ソース/ドレインとなるn型高濃度不純物領域を形成する第7の工程と、
前記第2のn型薄膜トランジスタ形成領域及び前記第2のp型薄膜トランジスタ形成領域の前記第1及び第2のマスク膜を除去する第8の工程と、
前記基板の上側全面に第2の絶縁膜を形成する第9の工程と、
前記第2の絶縁膜の上に、前記第1の金属膜に比べて低抵抗且つ低融点の金属からなる第2の金属膜を形成する第10の工程と、
前記第2の金属膜をパターニングして前記第2のn型薄膜トランジスタ形成領域に第3のゲート電極を形成するとともに、前記第2のp型薄膜トランジスタ形成領域に第4のゲート電極を形成する第11の工程と、
前記第3のゲート電極をマスクとして前記第2のn型薄膜トランジスタ形成領域の前記半導体膜にn型不純物を注入し、チャネルと前記n型高濃度不純物領域との間に前記n型高濃度不純物領域よりも不純物濃度が低いn型低濃度不純物領域を形成する第12の工程とを有し、
前記第7の工程の終了から前記第10の工程の開始までの間に、前記第1の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
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