KR101182445B1 - 평판 표시 장치 및 그 제조방법 - Google Patents

평판 표시 장치 및 그 제조방법 Download PDF

Info

Publication number
KR101182445B1
KR101182445B1 KR1020100030000A KR20100030000A KR101182445B1 KR 101182445 B1 KR101182445 B1 KR 101182445B1 KR 1020100030000 A KR1020100030000 A KR 1020100030000A KR 20100030000 A KR20100030000 A KR 20100030000A KR 101182445 B1 KR101182445 B1 KR 101182445B1
Authority
KR
South Korea
Prior art keywords
insulating layer
thin film
film transistor
gate electrode
active layer
Prior art date
Application number
KR1020100030000A
Other languages
English (en)
Other versions
KR20110110597A (ko
Inventor
박경민
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020100030000A priority Critical patent/KR101182445B1/ko
Priority to US13/042,986 priority patent/US8610126B2/en
Publication of KR20110110597A publication Critical patent/KR20110110597A/ko
Application granted granted Critical
Publication of KR101182445B1 publication Critical patent/KR101182445B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors

Abstract

제1 박막트랜지스터와 제2 박막트랜지스터를 구비한 평판 표시 장치와 그 제조방법이 개시된다. 개시된 평판 표시 장치는 제1 박막트랜지스터와 제2 박막트랜지스터 및 커패시터를 구비하며, 제1 박막트랜지스터로는 제1 활성층과 그 제1 활성층 상에 위치하는 제1 절연층 및 제1 절연층 상에 위치하는 제1 게이트 전극을 포함하고, 제2 박막트랜지스터로는 제2 활성층과 그 제2 활성층 상에 위치하는 제1 절연층과, 제1 절연층 상에 위치하는 제2 절연층 및 제2 절연층 상에 위치하는 제2 게이트 전극을 포함한다. 이러한 구조에 의하면, 제1 박막트랜지스터와 제2 박막트랜지스터에서 활성층과 게이트전극 간에 개재되는 절연층의 층수가 서로 다르기 때문에, 문턱전압 차이가 극명하게 벌어져서 두 박막트랜지스터 간의 제어가 용이해진다.

Description

평판 표시 장치 및 그 제조방법{Flat display device and the manufacturing method thereof}
본 발명은 액정 디스플레이 장치나 유기 발광 디스플레이 장치와 같은 평판 표시 장치 및 그 제조방법에 관한 것이다.
일반적으로 액정 디스플레이 장치나 유기 발광 디스플레이 장치와 같은 평판 표시 장치는 복수의 박막트랜지스터를 구비하고 있다.
이 박막트랜지스터로는 N형 박막트랜지스터와 P형 박막트랜지스터가 구비될 수 있다.
기존에는 한 가지 불순물만 도핑하면서 그 농도 차이로 이 두 종류의 박막트랜지스터 역할을 수행하게 하는 구조가 사용되기도 했는데, 이렇게 되면 두 종류의 박막트랜지스터 사이에 문턱전압(threshold voltage) 차이가 크지 않아서 제어가 매우 어려워진다.
따라서, N형 박막트랜지스터와 P형 박막트랜지스터를 각각 구비하는 것이 바람직한데, 각 박막트랜지스터마다 차례로 마스크를 사용하여 패턴을 형성해나가면 공정이 상당히 복잡해진다.
따라서, 이를 N형 박막트랜지스터와 P형 박막트랜지스터를 간소한 공정으로제조할 수 있고 문턱전압의 차이도 크게 유지할 수 있는 방안이 요구된다.
본 발명의 실시예는 복수의 박막트랜지스터를 간소한 공정으로 제조할 수 있으며, 서로 다른 타입의 박막트랜지스터들 간의 문턱전압 차이도 크게 유지할 수 있도록 개선된 평판 표시 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 평판 표시 장치는, 제1 활성층, 상기 제1 활성층 상에 위치하는 제1 절연층 및 상기 제1 절연층 상에 위치하는 제1 게이트 전극을 포함하는 제1박막 트랜지스터; 제2 활성층, 상기 제2 활성층 상에 위치하는 상기 제1 절연층, 상기 제1 절연층 상에 위치하는 제2 절연층 및 상기 제2 절연층 상에 위치하는 제2 게이트 전극을 포함하고 상기 제1박막 트랜지스터와 전기적으로 연결된 제2박막 트랜지스터; 및 상기 제1박막 트랜지스터 및 제2박막 트랜지스터와 전기적으로 연결된 커패시터;를 포함한다.
상기 제2 절연층은 상기 제1 게이트 전극 상까지 연장할 수 있다.
상기 커패시터는, 상기 제1 절연층 상에 위치하는 제1 전극; 및 상기 제1전극과 중첩되도록 대향된 제2 전극;을 포함하고, 상기 제2 절연층은 상기 제1 전극과 상기 제2 전극의 사이에 개재될 수 있다.
상기 제1 게이트 전극과 상기 제1 전극은 동일한 물질을 포함할 수 있으며,상기 제2 게이트 전극과 상기 제2 전극은 동일한 물질을 포함할 수 있다.
상기 제1 활성층은, 상기 제1 게이트 전극과 중첩하고 제1 형 불순물들을 포함하는 제1 채널영역; 및 상기 제1 채널영역의 측부에 위치하고 상기 제1 형 불순물과 다른 극성을 갖는 제2 형 불순물들을 포함하는 제1 소스 영역 및 제1 드레인 영역;을 포함할 수 있다.
상기 제1 형 불순물은 N형 불순물이고, 상기 제2 형 불순물은 P형 불순물일 수 있다.
상기 제2 활성층은, 상기 제2 게이트 전극과 중첩하고 제2 형 불순물들을 포함하는 제2 채널영역; 상기 제2 채널 영역의 측부에 위치하고 상기 제2 형 불순물과 다른 극성을 갖는 제1 형 불순물들을 포함하는 제2 소스 영역 및 제2 드레인 영역; 및 상기 제2 채널 영역 및 상기 제2 소스 영역 및 제2 드레인 영역의 사이에 위치하고 상기 제2 소스 영역 및 제2 드레인 영역에 포함된 상기 제1 형 불순물들의 농도 보다 낮은 농도의 상기 제1 형 불순물들을 포함하는 저농도 불순물 영역;을 포함할 수 있다.
상기 제1 형 불순물들은 N형 불순물이고, 상기 제2 형 불순물은 P형 불순물일 수 있다.
또한, 본 발명의 실시예에 따른 평판 표시 장치 제조방법은, (a) 기판 위에 제1 박막트랜지스터의 제1 활성층과 제2 박막트랜지스터의 제2 활성층을 형성하는 단계; (b) 상기 제1 활성층과 상기 제2 활성층 위에 제1 절연층을 형성하는 단계; (c) 상기 제2 활성층 상의 상기 제1절연층 위에 제2절연층을 형성하는 단계; (d) 상기 제1 절연층을 사이에 두고 상기 제1활성층과 대향되는 상기 제1박막트랜지스터의 제1 게이트전극을 형성하는 단계; 및, (e) 상기 제1 절연층 및 제2 절연층을 사이에 두고 상기 제2활성층과 대향되는 상기 제2 박막트랜지스터의 제2 게이트전극을 형성하는 단계;를 포함한다.
상기 제2절연층을 상기 제1 게이트 전극 위까지 연장되도록 형성할 수 있다.
상기 제1절연층의 형성 후 상기 제1 활성층과 상기 제2 활성층에 제1 형 불순물을 도핑하는 단계를 더 포함할 수 있다.
상기 제1 게이트전극의 형성 후 및 상기 제2절연층과 상기 제2게이트 전극의 형성 전에, 상기 제2 활성층 전체 영역과 상기 제1 활성층의 상기 제1 게이트전극으로 가려지지 않는 영역에 상기 제1 형 불순물과 다른 극성을 갖는 제2 형 불순물을 도핑하는 단계를 더 포함할 수 있다.
상기 제1 형 불순물은 N형 불순물이고, 상기 제2 형 불순물은 P형 불순물일 수 있다.
상기 제1절연층과 상기 제2절연층 사이에 상기 제1 게이트전극과 동일 물질로 커패시터의 제1전극을 형성하는 단계를 더 포함할 수 있다.
상기 제1절연층 위에 상기 제1 게이트 전극과 동일 물질로 커패시터의 제1전극을 형성하는 단계를 더 포함 할 수 있다.
상기 제2절연층 위에 금속층을 형성하는 단계; 상기 금속층 상에 제1포토레지스트층을 형성하는 단계; 상기 제1포토레지스트층을 패터닝하는 단계; 및 상기 패터닝된 제1포토레지스트층에 의해 노출된 금속층을 패터닝하여 상기 제2 게이트전극과 상기 커패시터의 제2전극을 형성하는 단계를 더 포함 할 수 있다.
상기 제1포토레지스트층의 패터닝 전에, 상기 제1 활성층의 상기 제1 게이트전극으로 가려지지 않는 영역에 제2 형 불순물을 도핑하는 단계를 더 포함 할 수 있다.
상기 제2 게이트전극 및 상기 제2전극 형성 후에, 상기 제1 박막트랜지스터를 가리도록 제2포토레지스트층을 형성하는 단계와, 상기 제1포토레지스트층으로 가려지지 않은 상기 제2 박막트랜지스터에 대응하는 영역에 제1 형 불순물을 도핑하는 단계 및, 상기 제1 및 제2포토레지스트층을 제거하는 단계를 더 포함 할 수 있다.
상기 제1,2포토레지스트층 제거 후에, 상기 제2 활성층의 상기 제2 게이트전극으로 가려지지 않는 영역에 제1 형 불순물을 추가로 도핑하여 저농도 불순물 영영을 형성하는 단계를 더 포함 할 수 있다.
본 발명의 실시예에 따른 평판 표시 장치는 서로 다른 타입의 박막트랜지스터 간 문턱전압의 차이가 크므로 제어가 용이해지며, 각 박막트랜지스터마다 차례로 마스크 공정을 거치는 것이 아니므로 제조공정도 간단하다.
또한, 커패시터의 전극 간 절연층 두께가 얇아서 충전 용량의 증가도 기대할 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 디스플레이 장치의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 디스플레이 장치의 단면도이다.
도 3a 내지 도 3e는 도 2에 도시된 박막 트랜지스터 유닛의 주요 제조과정을 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 1 및 도 2는 본 발명의 바람직한 일 실시예에 따른 평판 표시 장치로서, 각각 액정 디스플레이 장치와 유기 발광 디스플레이 장치를 예시한 단면도이다. 두 장치 모두 박막트랜지스터가 포함된 어레이 기판(100)은 동일한 구조를 가지고 있으며, 다만 그 어레이 기판(100) 위에 형성되어 박막트랜지스터에 의해 구동되는 대상이 도 1의 경우는 액정층(220)이고, 도 2의 경우는 유기발광층(320)인 점이 다르다.
즉, 평판 표시 장치가 도 1의 액정 디스플레이 장치인 경우에는, 어레이 기판(100)에서 오는 전기신호에 의해 화소전극(160)과 대향전극(230) 사이에 있는 액정층(220)의 배열상태가 변화되며, 이에 따라 기판(10)의 후방에 위치한 백라이트 램프(미도시)의 빛이 선택적으로 통과되면서 전방 측에 화상이 구현된다. 참조부호 211과 231은 배향막을 나타내며, 참조부호 240은 칼라필터를, 참조부호 250은 블랙매트릭스를 각각 나타낸다.
또한, 평판 표시 장치가 도 2의 유기 발광 디스플레이 장치인 경우에는, 어레이 기판(100)에서 오는 전기신호에 의해 화소전극(160)과 대향전극(330) 사이의 유기발광층(320)이 발광하면서 화상을 구현하게 된다. 참조부호 340은 픽셀정의막을 나타낸다.
따라서, 도 1과 도 2의 예에서 알 수 있듯이 이하에 주로 설명될 평판 표시 장치의 어레이 기판(100) 구조는 상기와 같이 액정 디스플레이 장치와 유기 발광 디스플레이 장치 중 어느 하나에서만 사용될 수 있는 것이 아니라, 양측 모두에서 다 사용될 수 있음을 미리 언급해두려는 것이다.
도 1을 참조하여 상기 어레이 기판(100)의 구조를 자세히 살펴보기로 한다.
도시된 바와 같이 어레이 기판(100)은 기판(10) 상에 배치된 P형 박막트랜지스터(110;이하 제1 박막트랜지스터라 함)와 N형 박막트랜지스터(120;이하 제2 박막트랜지스터라 함) 및 커패시터(130) 등을 구비하고 있다. 본 실시예에서는 도면에서 커패시터(130)의 좌측에 있는 제2 박막트랜지스터(120)가 화소전극(160)과 연결된 픽셀 구동용 트랜지스터로서 픽셀 영역 안에 배치되어 되고, 커패시터(130) 우측에 있는 제2 박막트랜지스터(120)와 제1 박막트랜지스터(110)는 픽셀 영역 바깥 측에 배치되는 구조를 예시하고 있는데, 이는 예시적으로 일 부위를 도시한 것일 뿐이고, 박막 트랜지스터 유닛(100)에 제2 박막트랜지스터(120)와 제1 박막트랜지스터(110) 및 커패시터(130)가 각각 복수 개 배치되어 있다고 보면 된다. 그리고, 참조부호 101은 기판(10) 상에 형성된 버퍼층을 나타내는데, 이것은 반드시 필요한 층이 아니라 기판(10)의 평탄도 개선 등의 목적에 따라 선택적으로 구비될 수 있는 층이다.
먼저, 제2 박막트랜지스터(120)는 N활성층(121;이하 제2 활성층이라 함)과 제1절연층(11)과 제2절연층(12) 및 N게이트전극(122;이하 제2 게이트전극이라 함)이 차례로 적층된 구조를 가지고 있다. 즉, 제2 활성층(121)과 제2 게이트전극(122) 사이에 두 개의 절연층(11)(12)이 복층으로 개재된 구조로 이루어져 있다. 이렇게 절연층을 복층으로 개재한 것은 이하에 설명될 제1 박막트랜지스터(110)와의 문턱전압 차이를 크게 하는데 유효한 구조가 된다. 상기 제2 활성층(121)은 P형 불순물인 예컨대 붕소(B) 이온이 도핑되며 제2 게이트전극(122)과 중첩되는 중앙부(121b;이하 제2 채널영역이라 함)과, N형 불순물인 예컨대 인(P) 이온이 도핑된 양측부(121a;이하 제2 소스/드레인 영역이라 함)을 구비하며, 제2 채널영역(121b)과 제2 소스/드레인 영역(121a) 사이에는 N형 불순물이 저농도로 도핑된 저농도 불순물 영역(121a)가 형성되어 있다. 그리고, 상기 제2 소스/드레인 영역(121a)은 비어홀을 통해 소스드레인전극(123)과 연결된다. 여기서, N형 불순물은 전자를 제공하는 불순물이고, P형 불순물은 정공을 제공하는 불순물로서, 본 명세서에서는 이들을 각각 제1형 불순물과 제2형 불순물이라고도 칭하기로 한다.
다음으로, 제1 박막트랜지스터(110)는 P활성층(111;이하 제1 활성층이라 함)과 제1절연층(11)과 P게이트전극(112;이하 제1 게이트전극이라 함) 및 제2절연층(12)이 차례로 적층된 구조를 가지고 있다. 즉, 제1 활성층(111)과 제1 게이트전극(112) 사이에 제1절연층(11)만이 단층으로 개재된 구조로 이루어져 있다. 따라서, 상기한 제2 박막트랜지스터(120)에서는 제2 활성층(121)과 제2 게이트전극(122) 사이에 두 절연층(11)(12)이 복층으로 개재된 데 반해, 제1 박막트랜지스터(110)에서는 이렇게 제1절연층(11)만 단층으로 개재되어 있으므로, 두 박막트랜지스터(110)(120) 사이의 문턱전압 차이가 크게 벌어지게 된다. 이렇게 되면 두 박막트랜지스터(110)(120)의 문턱전압을 제어하기가 쉬워진다. 다시 말해서, 제1 박막트랜지스터(110)와 제2 박막트랜지스터(120)에서 각 활성층(111)(121)과 게이트전극(112)(122) 간에 개재되는 절연층(11)(12)의 층수를 서로 다르게 구성함으로써 문턱전압 차이가 극명하게 벌어지도록 하여 결국 두 박막트랜지스터(110)(120)간의 문턱전압의 제어가 쉬워지도록 한 것이다. 여기서 상기 제1 활성층(111)은 전자를 제공하는 N형 불순물인 예컨대 인(P) 이온이 도핑되며 제1 게이트전극(112)과 중첩되는 중앙부(111b;이하 제1 채널영역이라 함)와, 정공을 제공하는 P형 불순물인 예컨대 붕소(B) 이온이 도핑된 양측부(111a;이하 제1 소스/드레인 영역이라 함)를 구비하며, 상기 제1 소스/드레인 영역(111a)은 비어홀을 통해 소스드레인전극(113)과 연결된다.
다음으로, 상기 커패시터(130)는 제1절연층(11), 제1전극(131), 제2절연층(12), 제2전극(132)가 순차 적층된 구조로 이루어져 있다. 즉, 제1,2전극(131)(132)가 제2절연층(12)을 사이에 두고 중첩되게 대면하고 있는 구조로 이루어져 있다. 이렇게 제1,2전극(131)(132) 사이에 제2절연층(12)만 개재되면 두 개의 절연층이 개재되는 경우에 비해 충전 용량의 증가를 기대할 수도 있다.
이상과 같은 구조의 제1 박막트랜지스터(110)와 제2 박막트랜지스터(120) 및 커패시터(130)는 도 3a 내지 도 3e와 같은 공정을 통해 제조될 수 있다.
먼저, 도 3a에 도시된 바와 같이, 기판(10) 상의 버퍼층(101) 위에 제2 박막트랜지스터(120)의 제2 활성층(121)과 제1 박막트랜지스터(110)의 제1 활성층(111)을 각각 형성한다. 각 활성층(111)(121) 재료로는 예컨대 폴리 실리콘과 같은 실리콘 반도체가 사용될 수 있다.
그리고 상기 제1 활성층(111)과 제2 활성층(121) 위에 제1절연층(11)을 형성한 후, N형 불순물인 인(P) 이온을 도핑한다. 이에 따라 두 활성층(111)(121) 모두 전체 영역에 전자를 제공하는 N형 불순물이 도핑된 상태가 된다. 상기 제1절연층(11)과 이하에 설명될 제2절연층(12)은 예컨대 실리콘 옥사이드, 탄탈륨 옥사이드실리콘 또는 알루미늄 옥사이드 등으로 형성될 수 있다.
이어서, 도 3b에 도시된 바와 같이 제1절연층(11) 위에 커패시터(130)의 제1전극(131)과 제1 박막트랜지스터(110)의 제1 게이트전극(112)을 동일 물질로 형성한다. 제1전극(131)과 제1 게이트전극(112)은 도전성 금속층으로서 예컨대 몰리브덴이나 ITO등이 사용될 수 있다. 그리고는 P형 불순물인 붕소(B) 이온을 도핑한다. 이에 따라 제2 박막트랜지스터(120)의 제2 활성층(121)은 전체 영역이 P형 불순물로 도핑되며, 제1 박막트랜지스터(110)의 경우에는 상기 제1 게이트전극(112)으로 가려지지 않은 제1 활성층(111)의 제1 소스/드레인 영역(111a)만 P형 불순물로 도핑된다. 중앙부의 제1 채널영역(111b)은 N형 불순물로 도핑된 상태가 그대로 유지된다. 이에 따라 제1 채널영역(111b)에 N도핑부가, 제1 소스/드레인 영역(111a)에 P도핑부가 형성된다.
다음으로 도 3c와 같이 제2절연층(12)과 금속층(140) 및 제1포토레지스트층(151)을 차례로 형성한다. 상기 제2절연층(12)은 제2 박막트랜지스터(120)와 커패시터(130) 및 제1 박막트랜지스터(110) 영역에 모두 형성되며, 금속층(140) 및 제1포토레지스트층(151)은 제1 박막트랜지스터(110) 영역을 제외한 제2 박막트랜지스터(120)와 커패시터(130) 영역에 형성된다. 상기 금속층(140)은 제2 박막트랜지스터(120)의 제2 게이트전극(122)과 커패시터(130)의 제2전극(132)이 될 층이고, 제1포토레지스트층(151)은 그것을 패터닝하기 위해 형성되는 층이다. 금속층(140)으로는 예컨대 몰리브덴이나 ITO등이 사용될 수 있다. 이 상태에서 P형 불순물인 붕소(B) 이온을 추가로 더 도핑한다. 그러면, 제1포토레지스트층(151)으로 가려진 제2 박막트랜지스터(120)와 커패시터(130) 영역에는 도핑이 되지 않고, 제1 박막트랜지스터(110)의 제1 활성층(111)에서 제1 게이트전극(112)으로 가려지지 않은 제1 소스/드레인 영역(111a)에만 도핑이 진행된다. 따라서, 제1 박막트랜지스터(110)의 제1 활성층(111) 제1 소스/드레인 영역(111a)에는 P형 불순물이 추가된다. 이 제1 소스/드레인 영역(111a)은 나중에 소스드레인전극(113)과 연결될 부분이므로 접촉 저항을 줄이기 위해 불순물을 더 추가해주는 것이다.
그리고 상기 제1포토레지스트층(151)과 금속층(140)을 패터닝하면, 도 3d와 같이 제2 박막트랜지스터(120)의 제2 게이트전극(122)과 커패시터(130)의 제2전극(132)이 동일 물질로 형성된다. 이때 제2 게이트전극(122)과 제2전극(132)은 약간 오버 에칭되는데 이 부분은 다음의 저밀도 도핑에 이용된다. 이 상태에서 상기 제1 박막트랜지스터(110)에 제2포토레지스트층(152)을 형성하고 N형 불순물인 인(P) 이온을 도핑한다. 그러면, 제1,2포토레지스트층(151)(152)으로 가려진 부분에는 도핑이 되지 않고, 가려지지 않은 제2 박막트랜지스터(120)의 제2 활성층(121)의 제2 소스/드레인 영역(121a)에만 도핑이 진행된다. 따라서, 제2 박막트랜지스터(120)의 제2 활성층(121)은 제2 채널영역(121b)에 P형 불순물이 도핑된 P도핑부가, 제2 소스/드레인 영역(121a)에 N형 불순물이 도핑된 N도핑부가 형성된다.
이어서 제1,2포토레지스트층(151)(152)을 제거하면, 도 3e에 도시된 바와 같은 구조가 얻어진다. 이 상태에서 필요에 따라 N형 불순물의 도핑을 한번 더 진행할 수 있는데, 그렇게 되면 제2 박막트랜지스터(120)의 제2 소스/드레인 영역(121a)은 불순물 농도가 더 올라가고, 그 제2 소스/드레인 영역(121a)과 제2 채널영역(121b) 사이에는 상대적으로 농도가 낮은 저농도 불순물 영역(121a)이 형성된다. 즉, 도 3d에서 오버 에칭된 제2 게이트전극(122) 부분이 제1포토레지스트층(151)를 제거함에 따라 노출되는데, 이 상태에서 N형 불순물 도핑을 추가하면, 그 노출된 부분을 통해 N형 불순물이 제2 활성층(121)에 새롭게 도핑되면서 제2 소스/드레인 영역(121a) 보다 상대적으로 농도가 낮은 저농도 불순물 영역(121a)이 형성되는 것이다.
이후에 소스드레인전극(113)(123)을 형성하여 각 박막트랜지스터(110)(120)의 제1 활성층(111) 및 제2 활성층(121)과 연결하고, 화소영역의 제2 박막트랜지스터(120)의 소스드레인전극(123)을 화소전극(160)과 연결하면, 도 1 및 도 2에 도시한 바와 같은 어레이 기판(100)이 만들어진다. 그리고, 그 위에 액정층(220)을 배치하고 칼라필터(240) 등을 설치해나가면 도 1에 도시한 액정 디스플레이 장치가 제조되며, 어레이 기판(100) 위에 유기발광층(320)과 대향전극(330) 등을 형성해나가면 도 2에 도시된 유기 발광 디스플레이 장치가 된다.
그러므로, 이상에서 설명한 바와 같은 방식으로 액정 표시 장치를 제조하게 되면, 제1 박막트랜지스터(110)와 제2 박막트랜지스터(120)를 도핑할 때 각각 별도의 마스크 공정으로 형성하는 것이 아니라 전체적으로 같이 형성해나가기 때문에 제조공정이 간소화될 수 있다.
또한, 제1 박막트랜지스터(110)와 제2 박막트랜지스터(120)에서 활성층(111)(121)과 게이트전극(112)(122) 간에 개재되는 절연층(11)(12)의 층수가 서로 다르기 때문에, 문턱전압 차이가 극명하게 벌어져서 두 박막트랜지스터(110)(120)간의 문턱전압의 제어가 용이해진다.
그리고, 커패시터(130)에서는 제1,2전극(131)(132) 사이에 제2절연층(12)만 개재되므로 두 개의 절연층이 개재되는 경우에 비해 충전 용량의 증가를 기대할 수도 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
10:기판 11:제1절연층
12:제2절연층 20:상부기판
30:액정 100:박막트랜지스터 유닛
101:버퍼층 110:제1 박막트랜지스터
111:제1 활성층 112:제1 게이트전극
121:제2 활성층 122:제2 게이트전극
113,123:소스드레인전극
120:제2 박막트랜지스터 130:커패시터
131:제1전극 132:제2전극
140:금속층 151:제1포토레지스트층
152:제2포토레지스트층

Claims (20)

  1. 제1 활성층, 상기 제1 활성층 상에 위치하는 제1 절연층 및 상기 제1 절연층 상에 위치하는 제1 게이트 전극을 포함하는 제1박막 트랜지스터; 제2 활성층, 상기 제2 활성층 상에 위치하는 상기 제1 절연층, 상기 제1 절연층 상에 위치하는 제2 절연층 및 상기 제2 절연층 상에 위치하는 제2 게이트 전극을 포함하고 상기 제1박막 트랜지스터와 전기적으로 연결된 제2박막 트랜지스터; 및 상기 제1박막 트랜지스터 및 제2박막 트랜지스터와 전기적으로 연결된 커패시터;를 포함하며,
    상기 커패시터는, 상기 제1 절연층 상에 위치하며 상기 제1 게이트전극과 동일 물질인 제1 전극; 및 상기 제1전극과 중첩되도록 대향되며 상기 제2게이트전극과 동일 물질인 제2 전극;을 포함하고, 상기 제1 전극과 상기 제2 전극의 사이에 상기 제2 절연층이 단일층으로 개재되며, 상기 제2 절연층은 상기 제1 게이트 전극 상까지 연장된 평판 표시 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 제1 활성층은,
    상기 제1 게이트 전극과 중첩하고 제1 형 불순물들을 포함하는 제1 채널영역; 및
    상기 제1 채널영역의 측부에 위치하고 상기 제1 형 불순물과 다른 극성을 갖는 제2 형 불순물들을 포함하는 제1 소스 영역 및 제1 드레인 영역;을 포함하는 평판 표시 장치.
  7. 제 6 항에 있어서, 상기 제1 형 불순물은 N형 불순물이고, 상기 제2 형 불순물은 P형 불순물인 평판 표시 장치.
  8. 제 1 항에 있어서, 상기 제2 활성층은,
    상기 제2 게이트 전극과 중첩하고 제2 형 불순물들을 포함하는 제2 채널영역;
    상기 제2 채널 영역의 측부에 위치하고 상기 제2 형 불순물과 다른 극성을 갖는 제1 형 불순물들을 포함하는 제2 소스 영역 및 제2 드레인 영역; 및
    상기 제2 채널 영역 및 상기 제2 소스 영역 및 제2 드레인 영역의 사이에 위치하고 상기 제2 소스 영역 및 제2 드레인 영역에 포함된 상기 제1 형 불순물들의 농도 보다 낮은 농도의 상기 제1 형 불순물들을 포함하는 저농도 불순물 영역;을 포함하는 평판 표시 장치.
  9. 제 8 항에 있어서, 상기 제1 형 불순물들은 N형 불순물이고, 상기 제2 형 불순물은 P형 불순물인 평판 표시 장치.
  10. (a) 기판 위에 제1 박막트랜지스터의 제1 활성층과 제2 박막트랜지스터의 제2 활성층을 형성하는 단계;
    (b) 상기 제1 활성층과 상기 제2 활성층 위에 제1 절연층을 형성하는 단계;
    (c) 상기 제2 활성층 상의 상기 제1절연층 위에 제2절연층을 형성하는 단계;
    (d) 상기 제1 절연층을 사이에 두고 상기 제1활성층과 대향되는 상기 제1박막트랜지스터의 제1 게이트전극을 형성하는 단계;
    (e) 상기 제1 절연층 및 제2 절연층을 사이에 두고 상기 제2활성층과 대향되는 상기 제2 박막트랜지스터의 제2 게이트전극을 형성하는 단계;
    (f) 상기 제1절연층과 상기 제2절연층 사이에 상기 제1 게이트전극과 동일 물질로 커패시터의 제1전극을 형성하는 단계; 및
    (g) 상기 제2절연층 위에 상기 제2 게이트전극과 동일 물질로 상기 커패시터의 제2전극을 형성하여 상기 제1전극과 제2전극 사이에 상기 제2절연층이 단일층으로 개재되도록 하는 단계;를 포함하며,
    상기 제2절연층을 상기 제1 게이트 전극 위까지 연장되도록 형성하는 평판 표시 장치 제조방법.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 제1절연층의 형성 후 상기 제1 활성층과 상기 제2 활성층에 제1 형 불순물을 도핑하는 단계를 더 포함하는 평판 표시 장치 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 게이트전극의 형성 후 및 상기 제2절연층과 상기 제2게이트 전극의 형성 전에, 상기 제2 활성층 전체 영역과 상기 제1 활성층의 상기 제1 게이트전극으로 가려지지 않는 영역에 상기 제1 형 불순물과 다른 극성을 갖는 제2 형 불순물을 도핑하는 단계를 더 포함하는 평판 표시 장치 제조방법.
  14. 제 13 항에 있어서,
    상기 제1 형 불순물은 N형 불순물이고, 상기 제2 형 불순물은 P형 불순물인 평판 표시 장치 제조방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020100030000A 2010-04-01 2010-04-01 평판 표시 장치 및 그 제조방법 KR101182445B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100030000A KR101182445B1 (ko) 2010-04-01 2010-04-01 평판 표시 장치 및 그 제조방법
US13/042,986 US8610126B2 (en) 2010-04-01 2011-03-08 Flat panel display device with simplified efficient structure and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100030000A KR101182445B1 (ko) 2010-04-01 2010-04-01 평판 표시 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20110110597A KR20110110597A (ko) 2011-10-07
KR101182445B1 true KR101182445B1 (ko) 2012-09-12

Family

ID=44708596

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100030000A KR101182445B1 (ko) 2010-04-01 2010-04-01 평판 표시 장치 및 그 제조방법

Country Status (2)

Country Link
US (1) US8610126B2 (ko)
KR (1) KR101182445B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102006352B1 (ko) * 2012-11-20 2019-08-02 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102060536B1 (ko) 2013-04-26 2019-12-31 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102239840B1 (ko) * 2014-04-28 2021-04-14 삼성디스플레이 주식회사 표시장치 및 그 제조방법
CN106024811B (zh) * 2016-07-14 2018-11-23 京东方科技集团股份有限公司 显示基板及其制作方法、显示器件
CN113284909B (zh) * 2020-02-18 2024-02-13 京东方科技集团股份有限公司 显示背板及其制作方法、显示面板和显示设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100661417B1 (ko) * 2004-08-11 2006-12-27 샤프 가부시키가이샤 박막 트랜지스터 장치 및 그 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930007567B1 (ko) 1990-07-14 1993-08-12 금성일렉트론 주식회사 다입력 디코더회로
KR100270956B1 (ko) 1998-05-04 2000-11-01 윤종용 오픈 드레인 입출력단을 구비한 반도체 소자 및 그 제조방법
EP2284605A3 (en) * 1999-02-23 2017-10-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and fabrication method thereof
US6580475B2 (en) * 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
KR100674238B1 (ko) 2000-12-30 2007-01-25 비오이 하이디스 테크놀로지 주식회사 고이동도 자기정렬 티에프티 제조방법
KR100399356B1 (ko) 2001-04-11 2003-09-26 삼성전자주식회사 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법
JP3989761B2 (ja) * 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
TWI269248B (en) * 2002-05-13 2006-12-21 Semiconductor Energy Lab Display device
KR101006439B1 (ko) 2003-11-12 2011-01-06 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
TWI251348B (en) * 2004-04-13 2006-03-11 Toppoly Optoelectronics Corp Thin film transistor and its manufacturing method
KR101172015B1 (ko) 2005-06-30 2012-08-08 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20070072208A (ko) 2005-12-31 2007-07-04 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법
KR20070112954A (ko) * 2006-05-24 2007-11-28 엘지.필립스 엘시디 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
KR101254589B1 (ko) * 2006-06-29 2013-04-15 엘지디스플레이 주식회사 유기전계 발광소자와 그 제조방법
KR101295192B1 (ko) * 2006-06-29 2013-08-09 엘지디스플레이 주식회사 유기전계 발광소자와 그 제조방법
KR101276662B1 (ko) * 2006-06-30 2013-06-19 엘지디스플레이 주식회사 유기전계 발광소자와 그 제조방법
TWI316763B (en) * 2006-12-01 2009-11-01 Au Optronics Corp Lcd pixel array structure and fabrication method thereof
JP5245287B2 (ja) * 2007-05-18 2013-07-24 ソニー株式会社 半導体装置の製造方法、薄膜トランジスタ基板の製造方法および表示装置の製造方法
TWI418910B (zh) * 2009-05-26 2013-12-11 Au Optronics Corp 陣列基板及其形成方法
KR101073301B1 (ko) * 2009-07-15 2011-10-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치 및 그 제조방법
KR101073542B1 (ko) * 2009-09-03 2011-10-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20110052213A (ko) * 2009-11-12 2011-05-18 삼성모바일디스플레이주식회사 표시 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100661417B1 (ko) * 2004-08-11 2006-12-27 샤프 가부시키가이샤 박막 트랜지스터 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US8610126B2 (en) 2013-12-17
US20110241010A1 (en) 2011-10-06
KR20110110597A (ko) 2011-10-07

Similar Documents

Publication Publication Date Title
US9831461B2 (en) Display substrate and manufacturing method thereof, display panel and mask
US7315076B2 (en) Display device and manufacturing method of the same
US8928044B2 (en) Display device, switching circuit and field effect transistor
US20210335978A1 (en) Array substrate and fabrication method thereof, array substrate motherboard and display device
US8704235B2 (en) Semiconductor circuit having capacitor and thin film transistor, flat panel display including the semiconductor circuit, and method of manufacturing the semiconductor circuit
CN107394057B (zh) 有机发光显示面板及其制作方法
CN110581144B (zh) 薄膜晶体管组件、阵列基板和显示面板
KR101182445B1 (ko) 평판 표시 장치 및 그 제조방법
US20220208910A1 (en) Display panel and fabrication method thereof, and display device
US7268405B2 (en) Flat panel display and method of fabricating the same
US7612377B2 (en) Thin film transistor array panel with enhanced storage capacitors
CN109952532A (zh) 阵列基板、显示装置和制造阵列基板的方法
US20170301705A1 (en) Ltps pixel unit and manufacturing method for the same
US20080048191A1 (en) Organic light emitting display device and method of fabricating the same
US6646308B2 (en) Flat panel display device
JP5241966B2 (ja) 半導体装置、ｔｆｔ基板、ならびに半導体装置およびｔｆｔ基板の製造方法
KR102317835B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치
KR102261007B1 (ko) 표시장치용 박막 트랜지스터 기판 및 그 제조 방법
US9035299B2 (en) Semiconductor device and method for producing same
JP4319517B2 (ja) アレイ基板および平面表示装置
CN108231869B (zh) 晶体管、显示基板、显示装置及其制造方法
KR102235421B1 (ko) 어레이 기판 및 그 제조방법
KR20160065398A (ko) 표시 장치의 박막 트랜지스터 제조 방법
CN115331606A (zh) 一种复位电路、复位电路的驱动方法及像素电路
KR102142477B1 (ko) 어레이 기판 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
N231 Notification of change of applicant
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160831

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180829

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190822

Year of fee payment: 8