CN108231869B - 晶体管、显示基板、显示装置及其制造方法 - Google Patents

晶体管、显示基板、显示装置及其制造方法 Download PDF

Info

Publication number
CN108231869B
CN108231869B CN201810002293.5A CN201810002293A CN108231869B CN 108231869 B CN108231869 B CN 108231869B CN 201810002293 A CN201810002293 A CN 201810002293A CN 108231869 B CN108231869 B CN 108231869B
Authority
CN
China
Prior art keywords
region
layer
semiconductor
transistor
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810002293.5A
Other languages
English (en)
Other versions
CN108231869A (zh
Inventor
王骏
黄中浩
赵永亮
林承武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chongqing BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201810002293.5A priority Critical patent/CN108231869B/zh
Priority to PCT/CN2018/085433 priority patent/WO2019134313A1/en
Priority to US16/330,860 priority patent/US20210328066A1/en
Publication of CN108231869A publication Critical patent/CN108231869A/zh
Application granted granted Critical
Publication of CN108231869B publication Critical patent/CN108231869B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

本公开提供了一种晶体管、显示基板、显示装置及其制造方法，属于半导体领域。其中的晶体管包括半导体结构，所述半导体结构包括：源极区和漏极区；沟道区，位于所述源极区和所述漏极区之间，被构造为在所述晶体管的开态下提供所述源极区和所述漏极区之间的载流子迁移通路；俘获区，至少部分地嵌入所述沟道区，被构造为在所述晶体管的关态下俘获在所述源极区和所述漏极区之间迁移的载流子。基于俘获区嵌入沟道区的设计，本公开能够利用俘获区对形成关态漏电流的迁移载流子起到束缚作用，因而能够降低晶体管的关态漏电流，有助于提升相关器件和产品的性能。

Description

晶体管、显示基板、显示装置及其制造方法
技术领域
本公开涉及半导体领域，特别涉及一种晶体管、显示基板、显示装置及其制造方法。
背景技术
理想的开关元件应当在关态时具有无穷大的开关电阻，使得开关触点之间的漏电流为零。然而在现实场景下，开关元件总不可避免地具有一定的关态漏电流，这一缺陷可能会对产品性能造成不利影响。例如，显示装置中使用晶体管控制每个像素内显示数据的写入和保持，晶体管在关态下的漏电流会使像素无法长久保持显示状态，导致显示装置必须在一定频率以上进行画面的刷新，使得显示产品在显示静态画面时具有高功耗。而且，关态漏电流的存在还会劣化像素在每个显示帧内保持显示状态的能力，导致画面显示质量的下降。
发明内容
本公开提供一种晶体管、显示基板、显示装置及其制造方法，有助于降低降低晶体管的关态漏电流，提升相关器件和产品的性能。
第一方面，本公开提供了一种晶体管，所述晶体管包括半导体结构，所述半导体结构包括：
源极区和漏极区；
沟道区，位于所述源极区和所述漏极区之间，被构造为在所述晶体管的开态下提供所述源极区和所述漏极区之间的载流子迁移通路；
俘获区，至少部分地嵌入所述沟道区，被构造为在所述晶体管的关态下俘获在所述源极区和所述漏极区之间迁移的载流子。
在一种可能的实现方式中，所述俘获区将所述沟道区分隔为至少两个相互分离的子沟道区。
在一种可能的实现方式中，所述俘获区包括至少两个相互分离的子俘获区，所述至少两个相互分离的子俘获区分别嵌入所述沟道区。
在一种可能的实现方式中，所述俘获区与所述沟道区的半导体基质材料不同。
在一种可能的实现方式中，所述源极区和所述漏极区中的至少一个与所述俘获区之间具有相同的半导体基质材料和掺杂状态。
在一种可能的实现方式中，所述源极区、所述漏极区、所述沟道区和所述俘获区的半导体基质材料相同。
在一种可能的实现方式中，所述半导体结构为单层的半导体材料薄膜，所述源极区、所述漏极区、所述沟道区和所述俘获区各自占据所述半导体材料薄膜的一部分。
在一种可能的实现方式中，所述半导体结构包括依次层叠的第一半导体层、第二半导体层、第三半导体层和第四半导体层，所述沟道区位于所述第一半导体层和所述第三半导体层中，所述俘获区位于所述第二半导体层中，所述源极区和所述漏极区位于所述第四半导体层中。
在一种可能的实现方式中，所述第一半导体层和所述第三半导体层被所述第二半导体层分隔在两侧。
在一种可能的实现方式中，至少部分所述第二半导体层位于所述源极区和所述第一半导体层之间，和/或，至少部分所述第二半导体层位于所述漏极区和所述第一半导体层之间。
在一种可能的实现方式中，所述沟道区为未经掺杂的氢化非晶硅材料，所述源极区、所述漏极区以及所述俘获区均为N型重掺杂的氢化非晶硅材料。
在一种可能的实现方式中，所述晶体管还包括：
与所述沟道区重叠的栅电极；
设置在所述栅电极和所述半导体结构之间的绝缘体；
电连接到所述源极区的源电极；以及，
电连接到所述漏极区的漏电极。
第二方面，本公开还提供了一种显示基板，所述显示基板包括至少一个上述任意一种的晶体管。
第三方面，本公开还提供了一种显示装置，所述显示装置包括上述任意一种的显示基板，或者至少一个上述任意一种的晶体管。
第四方面，本公开还提供了一种显示装置的制造方法，所述制造方法包括：
形成半导体图案；
其中，所述半导体图案包括：
源极区和漏极区；
沟道区，位于所述源极区和所述漏极区之间，被构造为在所述晶体管的开态下提供所述源极区和所述漏极区之间的载流子迁移通路；
俘获区，至少部分地嵌入所述沟道区，被构造为在所述晶体管的关态下俘获在所述源极区和所述漏极区之间迁移的载流子。
在一种可能的实现方式中，所述形成半导体图案，包括：
形成半导体材料层；
在所述半导体材料层上形成掩膜层，所述掩膜层的布置区域与所述半导体图案的布置区域重合，所述掩膜层在与所述源极区、所述漏极区以及所述俘获区对应的区域内具有第一厚度，所述掩膜层在与所述沟道区对应的区域内具有第二厚度，所述第一厚度小于第二厚度；
去除未被所述掩膜层覆盖的半导体材料层；
去除所述掩膜层中具有第一厚度的部分；
对未被所述掩膜层覆盖的半导体材料层进行掺杂；
去除所述掩膜层的剩余部分。
在一种可能的实现方式中，所述形成半导体图案，包括：
由所述沟道区的形成材料形成第一半导体层；
在所述第一半导体层上由所述俘获区的形成材料形成第二半导体层；
在所述第二半导体层上由所述沟道区的形成材料形成第三半导体层；
在所述第三半导体层上由所述源极区和所述漏极区的形成材料形成第四半导体层；
去除所述半导体图案的布置区域以外的第一半导体层、第二半导体层、第三半导体层和第四半导体层；
形成源漏导电层；
以所述源漏导电层为掩膜，去除上方没有所述源漏导电层的第四半导体层、第三半导体层和第二半导体层。
由上述技术方案可知，基于俘获区嵌入沟道区的设计，本公开能够利用俘获区对形成关态漏电流的迁移载流子起到束缚作用，因而能够降低晶体管的关态漏电流，有助于提升相关器件和产品的性能。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，这些附图的合理变型也都涵盖在本公开的保护范围中。
图1是本公开一个实施例提供的晶体管处于开态时的内部状态示意图；
图2是本公开一个实施例提供的晶体管处于关态时的内部状态示意图；
图3是本公开一个实施例提供的晶体管的结构示意图；
图4是本公开一个实施例提供的晶体管处于关态时内部的能级结构图；
图5是本公开又一实施例提供的一种晶体管的结构示意图；
图6是本公开一个实施例提供的一种显示装置的制造方法的流程示意图；
图7是本公开一个实施例提供的一种形成半导体图形的流程示意图；
图8是本公开一个实施例提供的晶体管在制作过程中的结构示意图；
图9是本公开又一实施例提供的一种形成半导体图形的流程示意图；
图10是本公开又一实施例提供的晶体管在制作过程中的结构示意图；
图11是本公开又一实施例提供的晶体管在制作过程中的结构示意图；
图12是本公开一个实施例提供的显示装置的结构示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
图1和图2分别是本公开一个实施例提供的晶体管处于开态和关态时的内部状态示意图。参见图1和图2，在晶体管所包括的半导体结构中，设置有源极区11、漏极区12、沟道区13和俘获区14。其中，沟道区13位于源极区和漏极区之间，俘获区14至少部分地嵌入沟道区13。在此基础之上，沟道区13被构造为在晶体管的开态下提供源极区11和漏极区12之间的载流子迁移通路，例如图1中示出的电荷藉由沟道区13内形成的载流子迁移通路从源极区11向漏极区12不断迁移。俘获区14被构造为在晶体管的关态下俘获在源极区11和漏极区12之间迁移的载流子，例如图2中在俘获区14的俘获作用下电荷从源极区11向漏极区12的迁移受到阻碍。
可以看出，基于俘获区嵌入沟道区的设计，本公开实施例能够利用俘获区对形成关态漏电流的迁移载流子起到束缚作用，因而能够降低晶体管的关态漏电流，有助于提升相关器件和产品的性能。
在一个示例中，上述源极区和漏极区可以具有相对较高的载流子迁移率或电导率，并可以与例如导体电极的结构形成欧姆接触以接收或输送载流子。而沟道区可以依照晶体管所需要具有的特性而具有相对应的半导体特性，使得其可以在例如栅电极的电压大小的影响下控制由源极区11和漏极区12之间迁移的载流子迁移而形成的源漏电流的大小。
在一个示例中，上述俘获区可以例如被构造为在晶体管处于开态时不对载流子进行俘获，或者相比于晶体管处于关态时所具有的俘获作用大大减弱。由此，晶体管处于开态时由载流子迁移而形成的源漏电流可以不受俘获区影响或受到较小影响，或者说使得俘获区仅在晶体管处于关态时起到显著的作用。
图3是本公开一个实施例提供的晶体管的结构示意图。参见图3，该晶体管在基板50上制作形成，该基板50上依次设置了提供晶体管的栅电极30的栅极导电层、栅绝缘层40、半导体层、源漏导电层和钝化层60。其中，栅绝缘层40作为晶体管中设置在半导体结构与栅电极之间的绝缘体，并为半导体结构与栅电极之间提供所期望的间距。源漏导电层提供了晶体管的源电极21和漏电极22。半导体层作为晶体管所包括的半导体结构，包括依次层叠的第一半导体层、第二半导体层、第三半导体层和第四半导体层，其中第一沟道区位131和第二沟道区132位于所述第一半导体层中，第三沟道区133位于第三半导体层中，第一俘获区141和第二俘获区142位于第二半导体层中，源极区11和漏极区12位于第四半导体层中。而且，栅电极30与每一沟道区均重叠，源电极21电连接到源极区11，漏电极22电连接到漏极区12。在一个示例中，基板50、栅绝缘层40以及钝化层60采用绝缘材料形成，其中的绝缘材料可以包括氧化硅、氮化硅、绝缘树脂等等。栅极导电层和源漏导电层采用导电材料形成，其中的导电材料可以包括金属材料、导电树脂、碳纳米管、石墨烯等等。半导体层采用半导体材料形成，其中的半导体材料可以包括非晶硅、多晶硅、单晶硅、金属氧化物半导体等等，并可以依照所要实现的晶体管的特性对至少部分区域进行掺杂。
在一个示例中，第一沟道区131、第二沟道区132、第三沟道区133均为未经掺杂的氢化非晶硅材料(a-Si:H)，而源极区11、漏极区12、第一俘获区141和第二俘获区142均为N型重掺杂的氢化非晶硅材料(N+a-Si:H)，为方便叙述，本文以“a-Si”和“N+a-Si”表示上述两种材料。其中，“重掺杂”可以指大致上1017至1021原子/cm3的掺杂剂浓度的掺杂。掺杂的方式可以例如是离子注入或热扩散，掺杂可以是在膜层沉积之前就已完成的，也可以是在膜层沉积之后再进行的。由此，晶体管处于关态时半导体结构内部的能级结构将如图4所示。
参见图4，晶体管处于关态时，基于源电极与漏电极之间的电压，半导体结构内部的电场方向从漏极区12指向源极区11。在电场作用下，漏极区12和第二俘获区142处的N+a-Si的能带会相对偏低，而第三沟道区133和第二沟道区132处的a-Si的能带会相对偏高。此时，晶体管内部的漏电流由电子从源极区11向漏极区12的迁移形成，图4中以空白圆圈表示出了在此情况下空穴的大致分布。在晶体管处于关态时本应不存在电子迁移的漏极区12与第三沟道区133之间，电子可以通过以下三种方式实现迁移：(1)缺陷杂质辅助隧穿；(2)热能辅助隧穿；(3)电场辅助隧穿。通常情况下，上述三种方式共同作用于漏电流的形成，且电场强度越高，隧穿几率越大。从图4中可以看出，电子可以从第三沟道区133的a-Si隧穿到漏极区12处的N+a-Si处。然而，由于第二沟道区132与第三沟道区133之间被第二俘获区142相互间隔开，而第二俘获区142处的N+a-Si对导带上的电子形成了一个很高的势垒，且电场强度越大，该势垒越高，从而电子很难从第二沟道区132的a-Si处越过第二俘获区142的N+a-Si处而到达第三沟道区133的a-Si处，因此电子的迁移会在第一俘获区141和第二俘获区142处受到很强的阻碍，因此所形成漏电流的会相应的减小。可以推想的是，如果不存在第一俘获区141和第二俘获区142，隧穿的电子在沟道区的a-Si中的迁移会更容易地发生，因而所形成的漏电流会相对较大。
参见图3，在又一种解释方式中，在晶体管处于关态时，从漏极区12注入半导体结构的空穴必须要经过第二俘获区142才能从第三沟道区133迁移至第二沟道区132，但是第二俘获区142的N+a-Si会对导带上的空穴有与电场强度成正比的俘获能力，因此空穴很难从第三沟道区133迁移到第二沟道区132，并由于漏极区12与源极区11之间空穴迁移速率的降低而使漏电流减小。需要说明的是，虽然第一沟道区131、第二沟道区132和第三沟道区133均与源电极21或漏电极22的表面相接触，但由于没有N+a-Si材料间隔在中间，相接触的表面上会存在非常大的接触电阻，使得在这些表面上发生迁移的载流子的数量相对于因隧穿而形成的漏电流来说可以忽略不计。
可以看出，本实施例通过在沟道区的a-Si中插入作为俘获区的N+a-Si，实现了晶体管的关态漏电流的减小，因此可以按照类似方式在晶体管的沟道区中设置俘获区，来降低晶体管的关态漏电流，并进一步提升相关产品的性能。
在一个示例中，第一俘获区141和第二俘获区142中的至少一个可以仅有一部分间隔在相邻的沟道区之间，使得相邻的沟道区有部分表面相互接触而不会相互分离。相对来说，俘获区将沟道区分隔为至少两个相互分离的子沟道区的设置方式更有利于降低晶体管的关态漏电流，但俘获区包括至少两个分别嵌入沟道区且相互分离的子俘获区的设置方式能够降低对晶体管的开态电流所造成的影响，因而可以根据实际的应用需求进行选择。
在一个示例中，第一俘获区141和第二俘获区142可以择一设置，例如至少部分第二半导体层位于源极区和第一半导体层之间，和至少部分第二半导体层位于漏极区和第一半导体层之间择一设置。由此，可使得俘获区不包含相互分离的至少两个子俘获区。而相比于此，俘获区包括至少两个分别嵌入沟道区且相互分离的子俘获区的设置方式(例如图3中均提供沟道区的第一半导体层和第三半导体层被提供俘获区的第二半导体层分隔在两侧)在本实施例中能够在不增加工艺步骤的情况下实现更好的降低晶体管的关态漏电流的效果。此外，在总体积不变的情况下，至少两个体积较小的子俘获区的组合相比于一个体积较大的俘获区更有利于增大与沟道区相接触的表面面积，因此更有利于降低晶体管的关态漏电流。
在一个示例中，俘获区与沟道区的半导体基质材料不同，比如沟道区采用a-Si形成而俘获区采用多晶硅材料形成，由此更有利于阻挡载流子在源极区与漏极区之间的迁移，从而更有利于降低晶体管的关态漏电流；而且，有助于减轻掺杂离子在俘获区与沟道区之间的扩散，有助于延长器件寿命。相比之下，源极区、漏极区、沟道区和俘获区也可以都具有相同的半导体基质材料，比如上文所述的那样均采用非晶硅材料作为半导体基质材料，如此可以通过例如掺杂的方式在沟道区中形成俘获区，更有利于简化制作工艺。
在一个示例中，源极区和漏极区中的至少一个与俘获区之间具有相同的半导体基质材料和掺杂状态，例如三者均采用完全相同的N+a-Si材料形成。相比于源极区和漏极区中的至少一个与俘获区之间具有不同的半导体基质材料和掺杂状态而言，可以通过与源极区和漏极区中的至少一个相同的材料和/或工艺形成俘获区，更有利于简化制作工艺，降低制作成本。
图5是本公开又一实施例提供的一种晶体管的结构示意图。参见图5，该晶体管在基板50上制作形成，该基板50上依次设置了提供晶体管的栅电极30的栅极导电层、栅绝缘层40、半导体层、源漏导电层和钝化层60。其中，栅绝缘层40作为晶体管中设置在半导体结构与栅电极之间的绝缘体，并为半导体结构与栅电极之间提供所期望的间距。源漏导电层提供了晶体管的源电极21和漏电极22。半导体层作为晶体管所包括的半导体结构，在图5中从左至右依次包括源极区11、第一沟道区131、第一俘获区141、第二沟道区132、第二俘获区142、第三沟道区133和漏极区12。而且，栅电极30与每一沟道区均重叠，源电极21电连接到源极区11，漏电极22电连接到漏极区12。在一个示例中，基板50、栅绝缘层40以及钝化层60采用绝缘材料形成，其中的绝缘材料可以包括氧化硅、氮化硅、绝缘树脂等等。栅极导电层和源漏导电层采用导电材料形成，其中的导电材料可以包括金属材料、导电树脂、碳纳米管、石墨烯等等。半导体层采用半导体材料形成，其中的半导体材料可以包括非晶硅、多晶硅、单晶硅、金属氧化物半导体等等，并可以依照所要实现的晶体管的特性对至少部分区域进行掺杂。可以看出，相比于图3所示的晶体管，本实施例的晶体管将半导体结构设置为单层的半导体材料薄膜，而源极区、漏极区、沟道区和俘获区各自占据该半导体材料薄膜的一部分。如此，相对而言本实施例的晶体管所需要沉积的膜层数较少，并且半导体结构中各个区域可以通过掺杂工艺在同一个半导体材料薄膜中形成，因而总体上具有更简单的制作工艺。
图6是本公开一个实施例提供的一种显示装置的制造方法的流程示意图，该显示装置包括上述任意一种的晶体管。参见图6，所述显示装置的制造方法包括如下过程：
步骤601、在基板上形成栅极导电层。
在一个示例中，在对基板的表面进行清洗和烘干之后，可以在基板的表面上采用金属材料的物理气相沉积工艺(Physical Vapor Deposition，PVD)沉积还未图案化的栅极导电层，膜层厚度等参数的设置可以通过例如调整相关工艺参数的手段来实现。在此基础之上，对整面分布的栅极导电层进行图案化处理：在还未图案化的栅极导电层上采用例如旋涂的方式涂覆一层光刻胶(此处以正性光刻胶为例进行说明)，采用紫外光透过掩膜板照射全部待刻蚀区域内的光刻胶以使其充分曝光，再将其置于显影液中以通过显影将待刻蚀区域内的光刻胶全部去除，将余留下来的光刻胶作为掩膜对未图案化的栅极导电层进行刻蚀，刻蚀完成后再去除剩余的光刻胶。
步骤602、在基板和栅极导电层上形成栅绝缘层。
在一个示例中，该步骤包括在基板和栅极导电层之上采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)沉积覆盖在基板和栅极导电层的栅绝缘层的过程，栅绝缘层的膜层厚度可能需要满足对于薄膜晶体管的栅绝缘层的厚度的相关要求，对于膜层厚度等参数的设置可以通过例如调整相关工艺参数的手段来实现。
步骤603、在栅绝缘层上形成半导体图案。
其中，所述半导体图案包括：源极区和漏极区；沟道区，位于所述源极区和所述漏极区之间，被构造为在所述晶体管的开态下提供所述源极区和所述漏极区之间的载流子迁移通路；俘获区，至少部分地嵌入所述沟道区，被构造为在所述晶体管的关态下俘获在所述源极区和所述漏极区之间迁移的载流子。例如，所述半导体图案可以是上述任意一种晶体管中的半导体结构所组成的图形。
步骤604、在栅绝缘层和半导体图案上形成源漏导电层。
在一个示例中，可以在栅绝缘层和半导体图案上采用金属材料的物理气相沉积工艺沉积还未图案化的源漏导电层，膜层厚度等参数的设置可以通过例如调整相关工艺参数的手段来实现。在此基础之上，对整面分布的源漏导电层进行图案化处理：在还未图案化的源漏导电层上采用例如旋涂的方式涂覆一层光刻胶(此处以正性光刻胶为例进行说明)，采用紫外光透过掩膜板照射全部待刻蚀区域内的光刻胶以使其充分曝光，再将其置于显影液中以通过显影将待刻蚀区域内的光刻胶全部去除，将余留下来的光刻胶作为掩膜对未图案化的源漏导电层进行刻蚀，刻蚀完成后再去除剩余的光刻胶。
步骤605、在栅绝缘层、半导体图案和源漏导电层上形成钝化层。
在一个示例中，该步骤包括在栅绝缘层、半导体图案和源漏导电层之上采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)沉积覆盖在栅绝缘层、半导体图案和源漏导电层之上的钝化层的过程。
当然，除了上述步骤601至步骤605的步骤之外，在所述显示装置还包括其他结构时，还可以在步骤601至步骤605之前和/或之后加入其他过程，以制作得到所期望的显示装置。可以看出，基于俘获区嵌入沟道区的设计，本公开实施例能够利用俘获区对形成关态漏电流的迁移载流子起到束缚作用，因而能够降低晶体管的关态漏电流，有助于提升相关器件和产品的性能。
在一个示例中，所述显示装置包括的晶体管具有如图3所示的结构。此时，上述制造方法包括如图7所示的下述步骤：
步骤701、由沟道区的形成材料形成第一半导体层。
步骤702、在第一半导体层上由俘获区的形成材料形成第二半导体层。
步骤703、在第二半导体层上由沟道区的形成材料形成第三半导体层。
步骤704、在第三半导体层上由源极区和漏极区的形成材料形成第四半导体层。
例如，先采用a-Si材料按照所需要的第二沟道区的厚度沉积一层半导体薄膜，然后采用N+a-Si材料按照所需要的第一俘获区及第二俘获区的厚度沉积一层半导体薄膜，再采用a-Si材料按照所需要的第一沟道区和第三沟道区的厚度沉积一层半导体薄膜，最后采用N+a-Si材料按照所需要的源极区及漏极区的厚度沉积一层半导体薄膜。
步骤705、去除半导体图案的布置区域以外的第一半导体层、第二半导体层、第三半导体层和第四半导体层。
例如，在还未图案化的半导体层上采用例如旋涂的方式涂覆一层光刻胶(此处以正性光刻胶为例进行说明)，采用紫外光透过掩膜板照射全部待刻蚀区域内的光刻胶以使其充分曝光，再将其置于显影液中以通过显影将待刻蚀区域内的光刻胶全部去除，将余留下来的光刻胶作为掩膜对未图案化的半导体层进行刻蚀，以刻蚀掉半导体图案的布置区域以外的第一半导体层、第二半导体层、第三半导体层和第四半导体层，刻蚀完成后再去除剩余的光刻胶。从而形成如图8中所示的依次层叠的第一半导体层101、第二半导体层102、第三半导体层103和第四半导体层104。
步骤706、形成源漏导电层。
例如，采用上述步骤604中所描述的过程形成源漏导电层，从而形成如图8所示的结构。
步骤707、以源漏导电层为掩膜，去除上方没有源漏导电层的第四半导体层、第三半导体层和第二半导体层。
参见图8，由于源漏导电层已经遮盖了部分半导体层，因此可以直接将源漏导电层作为掩膜，而将未被源漏导电层遮盖的第四半导体层104、第三半导体层103和第二半导体层102去除，为避免第二半导体层102残留还可以通过控制刻蚀深度来刻蚀掉一部分的第一半导体层101，从而形成如图3所示的半导体层。例如，可以采用湿法刻蚀工艺，选用不会腐蚀金属材料或者对金属材料来说刻蚀速率非常小的刻蚀剂来进行a-Si和N+a-Si材料的刻蚀，在刻蚀过程中源漏导电层的可以保护其下方的a-Si和N+a-Si材料不被刻蚀。其中，所选用的刻蚀剂可以例如是氢氧化钾。
在又一示例中，所述显示装置包括的晶体管具有如图5所示的结构。此时，上述制造方法包括如图9所示的下述步骤：
步骤901、形成半导体材料层。
例如，采用a-Si材料，通过化学气相沉积工艺在已经形成的栅极导电层30和栅绝缘层40之上形成一层如图10中虚线框所示出的半导体材料层100。此时，源极区、漏极区、各沟道区以及各俘获区均未制作形成，半导体材料层100整面覆盖于栅绝缘层40之上，并且各处的半导体材料均处于未掺杂的状态。
步骤902、在所述半导体材料层上形成掩膜层。
其中，掩膜层的布置区域与半导体图案的布置区域重合，掩膜层在与源极区、漏极区以及俘获区对应的区域内具有第一厚度，掩膜层在与沟道区对应的区域内具有第二厚度，第一厚度小于第二厚度。
例如，该步骤中形成如图10中示出的掩膜层70，该掩膜层70的布置区域与所要形成的半导体图案的布置区域重合，并且该掩膜层70在与源极区11、漏极区21以及俘获区141/142对应的区域内具有相对较小的第一厚度，而在与沟道区131/132/133对应的区域内具有相对较大的第二厚度。
步骤903、去除未被所述掩膜层覆盖的半导体材料层。
例如，以图10中所示的掩膜层70作为掩膜进行a-Si材料的刻蚀，从而去除图10中未被掩膜层70覆盖的半导体材料层100，而仅保留源极区11、漏极区21沟道区131/132/133以及俘获区141/142中的a-Si材料。
步骤904、去除所述掩膜层中具有第一厚度的部分。
例如，通过灰化工艺整体上减薄如图10中所示的掩膜层70，使得掩膜层70中仅有原始厚度为第二厚度的部分保留下来，形成如图11中所示的掩膜层70。此时，漏极区21以及俘获区141/142内的a-Si材料将被暴露出来。
步骤905、对未被所述掩膜层覆盖的半导体材料层进行掺杂。
例如，以图11中所示出的掩膜层70作为掩膜，进行离子注入工艺，使得漏极区21以及俘获区141/142内的a-Si材料得以N型重掺杂。由此，形成了与如图5中所示的半导体层相同的半导体层。
步骤906、去除所述掩膜层的剩余部分。
例如，继续灰化去除图11中所示出的剩余的掩膜层70。由此，可以在此基础上继续制作例如源漏导电层和钝化层的结构。
从如上所述的显示装置的制造方法的示例可以看出，图3所示的晶体管结构所包括的半导体层的制作过程相比于未设置俘获区而言并不需要增加额外的掩膜工艺次数，而图5所示的晶体管结构所包括的半导体层的制作过程相比于未设置俘获区而言也并不需要增加额外的掩膜工艺次数，前者通过利用源漏导电层作为掩膜避免了逐次对第二半导体层、第三半导体层和第四半导体层进行图案化的过程，而后者则通过一次半灰阶掩膜工艺与离子注入工艺的配合避免了不同掺杂浓度的半导体材料的多次沉积，因而各自在不同方面简化了制作工艺，有助于降低相应产品的制作成本。
而相比于图5所示的半导体层，图3所示的半导体层因为包含了依次形成的多个半导体材料层，因而可以不需要加入掺杂过程，避免离子轰击对其他膜层表面的损失，还可以有助于减轻掺杂离子在不同区域之间的扩散，有助于延长器件的使用寿命。
基于同样的发明构思，本公开实施例提供一种包括至少一个上述任意一种晶体管的显示基板，该显示基板可以例如是阵列基板、彩膜基板、有机发光二极管(OLED)面板、用于显示装置的触控面板等等。基于所包含的晶体管具有更小的关态漏电流的特点，显示面板可以在显示静态画面时以更低的帧频驱动显示，从而具有更低的功耗，并有助于改善由关态漏电流引发的串扰(crosstalk)、残像、闪烁(flicker)等问题。
基于同样的发明构思，本公开实施例提供一种显示装置，该显示装置包括由上述任意一种的显示基板或者至少一个上述任意一种晶体管。本公开实施例中的显示装置可以为：显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。作为一种示例，图12是本公开一个实施例提供的显示装置的结构示意图。参见图12，显示装置在显示区域内包括行列设置的子像素单元Px，上述晶体管可以设置在每一个子像素单元Px当中。基于所包含的晶体管具有更小的关态漏电流的特点，显示装置可以在显示静态画面时以更低的帧频驱动显示，从而具有更低的功耗，而且有助于改善由关态漏电流引发的串扰(crosstalk)、残像、闪烁(flicker)等问题。
在可能的范围内，上述各示例所说明的不同方面的技术要素可以相互组合。而且，以上所述仅为本公开的实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (15)

1.一种晶体管，包括半导体结构，其特征在于，所述晶体管还包括栅电极和设置在所述栅电极和所述半导体结构之间的绝缘体，所述半导体结构包括：
源极区和漏极区；
沟道区，位于所述源极区和所述漏极区之间，被构造为在所述晶体管的开态下提供所述源极区和所述漏极区之间的载流子迁移通路，所述沟道区的每一部分均与所述栅电极重叠；
俘获区，至少部分地嵌入所述沟道区，被构造为在所述晶体管的关态下俘获在所述源极区和所述漏极区之间迁移的载流子；
其中，所述源极区、所述漏极区以及所述俘获区均为同样的N型重掺杂。
2.根据权利要求1所述的晶体管，其特征在于，所述俘获区将所述沟道区分隔为至少两个相互分离的子沟道区。
3.根据权利要求1所述的晶体管，其特征在于，所述俘获区包括至少两个相互分离的子俘获区，所述至少两个相互分离的子俘获区分别嵌入所述沟道区。
4.根据权利要求1所述的晶体管，其特征在于，所述源极区和所述漏极区中的至少一个与所述俘获区之间具有相同的半导体基质材料和掺杂状态。
5.根据权利要求1所述的晶体管，其特征在于，所述源极区、所述漏极区、所述沟道区和所述俘获区的半导体基质材料相同。
6.根据权利要求1所述的晶体管，其特征在于，所述半导体结构为单层的半导体材料薄膜，所述源极区、所述漏极区、所述沟道区和所述俘获区各自占据所述半导体材料薄膜的一部分。
7.根据权利要求1所述的晶体管，其特征在于，所述半导体结构包括依次层叠的第一半导体层、第二半导体层、第三半导体层和第四半导体层，所述沟道区位于所述第一半导体层和所述第三半导体层中，所述俘获区位于所述第二半导体层中，所述源极区和所述漏极区位于所述第四半导体层中。
8.根据权利要求7所述的晶体管，其特征在于，所述第一半导体层和所述第三半导体层被所述第二半导体层分隔在两侧。
9.根据权利要求7所述的晶体管，其特征在于，至少部分所述第二半导体层位于所述源极区和所述第一半导体层之间，和/或，至少部分所述第二半导体层位于所述漏极区和所述第一半导体层之间。
10.根据权利要求1所述的晶体管，其特征在于，所述沟道区为未经掺杂的氢化非晶硅材料，所述源极区、所述漏极区以及所述俘获区均为N型重掺杂的氢化非晶硅材料。
11.根据权利要求1所述的晶体管，其特征在于，所述晶体管还包括：
电连接到所述源极区的源电极；以及，
电连接到所述漏极区的漏电极。
12.一种显示基板，其特征在于，包括至少一个如权利要求1至11中任意一项所述的晶体管。
13.一种显示装置，其特征在于，包括至少一个如权利要求12所述的显示基板，或者至少一个如权利要求1至11中任意一项所述的晶体管。
14.一种显示装置的制造方法，其特征在于，包括：
在基板上形成栅极导电层，所述栅极导电层包括栅电极；
在所述基板和所述栅极导电层上形成栅绝缘层；
在所述栅绝缘层上形成半导体图案；
其中，所述半导体图案包括：
源极区和漏极区；
沟道区，位于所述源极区和所述漏极区之间，被构造为在晶体管的开态下提供所述源极区和所述漏极区之间的载流子迁移通路，所述沟道区的每一部分均与所述栅电极重叠；
俘获区，至少部分地嵌入所述沟道区，被构造为在所述晶体管的关态下俘获在所述源极区和所述漏极区之间迁移的载流子；
其中，所述源极区、所述漏极区以及所述俘获区均为同样的N型重掺杂。
15.根据权利要求14所述的制造方法，其特征在于，
所述形成半导体图案，包括：
形成半导体材料层；
在所述半导体材料层上形成掩膜层，所述掩膜层的布置区域与所述半导体图案的布置区域重合，所述掩膜层在与所述源极区、所述漏极区以及所述俘获区对应的区域内具有第一厚度，所述掩膜层在与所述沟道区对应的区域内具有第二厚度，所述第一厚度小于第二厚度；
去除未被所述掩膜层覆盖的半导体材料层；
去除所述掩膜层中具有第一厚度的部分；
对未被所述掩膜层覆盖的半导体材料层进行掺杂；
去除所述掩膜层的剩余部分；
或者，
所述形成半导体图案，包括：
由所述沟道区的形成材料形成第一半导体层；
在所述第一半导体层上由所述俘获区的形成材料形成第二半导体层；
在所述第二半导体层上由所述沟道区的形成材料形成第三半导体层；
在所述第三半导体层上由所述源极区和所述漏极区的形成材料形成第四半导体层；
去除所述半导体图案的布置区域以外的第一半导体层、第二半导体层、第三半导体层和第四半导体层；
形成源漏导电层；
以所述源漏导电层为掩膜，去除上方没有所述源漏导电层的第四半导体层、第三半导体层和第二半导体层。
CN201810002293.5A 2018-01-02 2018-01-02 晶体管、显示基板、显示装置及其制造方法 Active CN108231869B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201810002293.5A CN108231869B (zh) 2018-01-02 2018-01-02 晶体管、显示基板、显示装置及其制造方法
PCT/CN2018/085433 WO2019134313A1 (en) 2018-01-02 2018-05-03 Thin film transistor, display substrate, display panel, and method of fabricating thin film transistor
US16/330,860 US20210328066A1 (en) 2018-01-02 2018-05-03 Thin film transistor, display substrate, display panel, and method of fabricating a thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810002293.5A CN108231869B (zh) 2018-01-02 2018-01-02 晶体管、显示基板、显示装置及其制造方法

Publications (2)

Publication Number Publication Date
CN108231869A CN108231869A (zh) 2018-06-29
CN108231869B true CN108231869B (zh) 2021-04-30

Family

ID=62642570

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810002293.5A Active CN108231869B (zh) 2018-01-02 2018-01-02 晶体管、显示基板、显示装置及其制造方法

Country Status (3)

Country Link
US (1) US20210328066A1 (zh)
CN (1) CN108231869B (zh)
WO (1) WO2019134313A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151616B (zh) * 2020-08-20 2022-12-16 中国科学院微电子研究所 一种堆叠mos器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194890A (zh) * 2010-03-15 2011-09-21 三星移动显示器株式会社 薄膜晶体管及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205171B2 (en) * 2004-02-11 2007-04-17 Au Optronics Corporation Thin film transistor and manufacturing method thereof including a lightly doped channel
US8349671B2 (en) * 2007-09-03 2013-01-08 Semiconductor Energy Laboratory Co., Ltd. Methods for manufacturing thin film transistor and display device
KR102377750B1 (ko) * 2011-06-17 2022-03-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치
CN105789317A (zh) * 2014-12-25 2016-07-20 昆山国显光电有限公司 薄膜晶体管器件及其制备方法
CN107482065A (zh) * 2017-09-15 2017-12-15 京东方科技集团股份有限公司 一种薄膜晶体管制作方法、薄膜晶体管及背板、显示设备
CN107482066B (zh) * 2017-09-20 2021-01-15 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194890A (zh) * 2010-03-15 2011-09-21 三星移动显示器株式会社 薄膜晶体管及其制造方法

Also Published As

Publication number Publication date
WO2019134313A1 (en) 2019-07-11
US20210328066A1 (en) 2021-10-21
CN108231869A (zh) 2018-06-29

Similar Documents

Publication Publication Date Title
CN105702744B (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
CN111415948B (zh) 阵列基板、显示面板、显示装置及阵列基板的制备方法
US10644159B2 (en) Array substrate, method for manufacturing array substrate, and display device
CN109037150B (zh) 金属氧化物半导体薄膜晶体管阵列基板及其制作方法
CN110729313A (zh) 显示面板、显示面板制备方法、显示装置
CN105390551A (zh) 薄膜晶体管及其制造方法、阵列基板、显示装置
CN104241389A (zh) 薄膜晶体管和有源矩阵有机发光二极管组件及制造方法
CN107316874B (zh) 阵列基板及其制作方法、显示装置
CN110993610A (zh) 阵列基板及其制备方法、显示面板
US10304963B2 (en) Polysilicon thin film transistor and manufacturing method thereof, array substrate, display panel
CN210723028U (zh) 显示面板、显示装置
US10629633B2 (en) Array substrate and manufacturing method thereof, display device
CN104241390A (zh) 薄膜晶体管和有源矩阵有机发光二极管组件及制造方法
CN108511464B (zh) Cmos型ltps tft基板的制作方法
KR101182445B1 (ko) 평판 표시 장치 및 그 제조방법
CN108231869B (zh) 晶体管、显示基板、显示装置及其制造方法
CN112992936A (zh) 一种显示背板的制作方法、显示背板及显示装置
WO2021041060A1 (en) Hydrogen trap layer for display device and the same
KR20040092916A (ko) 박막 트랜지스터 및 이를 이용한 표시장치
CN109119427B (zh) 背沟道蚀刻型tft基板的制作方法及背沟道蚀刻型tft基板
US8815692B2 (en) Thin film transistor array substrate and method for manufacturing the same
CN110197851A (zh) 薄膜晶体管及其制造方法、阵列基板和电子装置
CN100373633C (zh) 不对称的薄膜晶体管结构
CN108987485B (zh) 薄膜晶体管及其制造方法、显示装置
CN106711155B (zh) 一种阵列基板、显示面板及显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant