KR102261007B1 - 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 4 층의 캐패시터 전극을 적층하여 3중 캐패시터를 형성함으로써, 더 작은 면적으로 동일 혹은 더 큰 용량을 확보하여, 캐패시터의 면적 비율을 최소화한 표시장치용 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다. 본 발명에 의한 표시장치용 박막 트랜지스터 기판은, 기판 위에 형성된 다수의 화소; 상기 화소에 형성된 박막 트랜지스터; 상기 박막 트랜지스터와 전기적으로 연결된 캐패시터를 포함하며; 상기 캐패시터는 제 1 캐패시터 전극과 제 2 캐패시터 전극 사이의 제 1 절연층, 제2 캐패시터 전극과 제 3 캐패시터 전극 사이의 제 2 절연층, 제 3 캐패시터 전극과 제 4 캐패시터 전극 사이의 제 3 절연층을 포함한다.
Description
본 발명은 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 캐패시터의 용량을 높이고 면적을 줄여 개구율 및 해상도를 높일 수 있는 기술에 관한 것이다.
최근의 정보화 사회에서 디스플레이는 시각정보 전달매체로서 그 중요성이 더 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다. 현재 평판 표시장치(Flat Panel Display; FPD)는 디스플레이의 이러한 조건들을 만족시킬 수 있는 성능뿐만 아니라 양산성까지 갖추었기 때문에, 이를 이용한 각종 신제품 창출이 급속도로 이루어지고 있으며 기존의 브라운관(Cathode Ray Tube; CRT)을 점진적으로 대체할 수 있는 핵심부품 산업으로서 자리 잡았다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 유기전계발광표시장치 (Organic Light Emitting Diode Display, OLED) 등이 있다.
평판 표시장치는 매트릭스 형태로 배열된 화소들에 화상신호에 따른 데이터 신호를 개별적으로 공급하여 각 화소가 원하는 화상을 표시할 수 있도록 하는 능동 매트릭스(Active Matrix) 방식을 주로 사용하고 있다.
능동 매트릭스 방식은 도 1 또는 2와 같이 화소별로 스위칭 소자 또는 구동 소자가 있어 각 화소의 화상을 제어한다. 스위칭 소자 또는 구동 소자는 박막 트랜지스터와 캐패시터 등으로 구성되며 외부로부터 신호를 입력받아 화소에 공급되는 전압 또는 전류를 조절한다. 액정 표시장치의 경우에는 액정에 가해지는 전압을 조절하여 투과되는 빛의 양을 조절하고, 플라즈마 디스플레이 패널이나 유기전계발광표시장치의 경우에는 발광 소자에 공급되는 전압 또는 전류를 조절하여 발광되는 빛의 양을 조절한다.
스위칭 소자 또는 구동 소자의 박막 트랜지스터는 스위치 역할 또는 구동 역할을 하며, 캐패시터는 화소의 데이터 신호를 저장하는 스토리지 역할을 하거나, 하나 이상의 박막 트랜지스터와 하나 이상의 캐패시터를 조합하여 화소의 열화를 보상하는 역할을 하기도한다.
캐패시터가 화소의 데이터 신호를 저장하는 능력은 캐패시터의 용량에 비례하며, 화소 설계에 따라 적정한 용량을 갖는 것이 필요하다. 캐패시터는 두 캐패시터 전극 사이의 절연층으로 구성되며, 캐패시터의 용량은 캐패시터 전극의 크기에 비례한다. 원하는 용량에 따라 캐패시터 전극 및 캐패시터의 크기가 결정된다.
도 3은 종래의 표시장치용 박막 트랜지스터 기판의 화소에 포함된 캐패시터와 박막 트랜지스터의 단면을 나타낸 도면이다. 표시장치의 종류에 따라 캐패시터와 박막 트랜지스터 외에 액정층 또는 발광 소자를 추가로 포함할 수 있다. 캐패시터와 박막 트랜지스터는 전기적으로 연결되어 스위칭 소자 또는 구동 소자를 구성한다.
종래의 캐패시터는 3층의 캐패시터 전극과 2층의 절연층으로 2중 캐패시터를 형성한다. 제 1 캐패시터 전극(21), 제2 캐패시터 전극(22) 및 제 1 절연층(31)이 제 1 캐패시터를 형성하고, 제 2 캐패시터 전극(22), 제 3 캐패시터 전극(23) 및 제 2 절연층(32)이 제 2 캐패시터를 형성한다. 제 1 캐패시터 및 제 2 캐패시터는 병렬로 연결되어 전체 캐패시터의 용량은 제 1 캐패시터의 용량과 제 2 캐패시터의 용량을 더한 값이 된다.
평판 표시장치의 화질의 향상을 위해 해상도가 증가하고 있으며 각 화소의 크기는 점점 작아져야 한다. 화소의 크기가 작아짐에 따라 스위칭 소자 또는 구동 소자가 차지하는 면적의 비율이 커져서, 스위칭 소자 또는 구동 소자에 의해 개구율이 감소하거나 화소 크기를 줄이지 못하게 된다.
본 발명은 종래기술의 문제점을 해결하기 위해 캐패시터의 용량을 유지하면서 캐패시터의 크기를 줄여 스위칭 소자 또는 구동 소자가 차지하는 면적을 줄이는 것을 목적으로 한다.
또한, 본 발명은 4 층의 캐패시터 전극과 3층의 절연층으로 3중의 캐패시터를 중첩하여 형성하여 캐패시터의 크기를 최소화 할 수 있는 표시장치용 박막 트랜지스터 기판 및 그 제조 방법을 제공한다.
본 발명에 의한 표시장치용 박막 트랜지스터 기판은, 기판 위에 형성된 다수의 화소; 상기 화소에 형성된 박막 트랜지스터; 상기 박막 트랜지스터와 전기적으로 연결된 캐패시터를 포함하며; 상기 캐패시터는 제 1 캐패시터 전극과 제 2 캐패시터 전극 사이의 제 1 절연층, 제2 캐패시터 전극과 제 3 캐패시터 전극 사이의 제 2 절연층, 제 3 캐패시터 전극과 제 4 캐패시터 전극 사이의 제 3 절연층을 포함한다.
상기 제 1 캐패시터 전극은 상기 제 3 캐패시터 전극과 전기적으로 연결되고, 상기 제 2 캐패시터 전극은 상기 제 4 캐패시터 전극과 전기적으로 연결되는 것을 특징으로 한다.
상기 제 1 캐패시터 전극은 상기 제 1 절연층 및 상기 제 2 절연층의 컨택홀을 통해 상기 제 3 캐패시터 전극과 전기적으로 연결되고, 상기 제 2 캐패시터 전극은 상기 제 2 절연층 및 상기 제 3 절연층의 컨택홀을 통해 상기 제 4 캐패시터 전극과 전기적으로 연결되는 특징으로 한다.
상기 제 1 내지 제 4 캐패시터 전극은 서로 일부 중첩되는 것을 특징으로 한다.
상기 박막 트랜지스터는 반도체 층, 게이트 전극, 소스 전극, 드레인 전극을 포함하며, 상기 반도체 층은 상기 제 1 캐패시터 전극과 동일한 층으로 형성되고, 상기 게이트 전극은 상기 제 2 캐패시터 전극 또는 상기 제 3 캐패시터 전극과 동일한 층으로 형성되고, 상기 소스 전극 및 드레인 전극은 상기 제 4 캐패시터 전극과 동일한 층으로 형성되는 것을 특징으로 한다.
상기 제 1 캐패시터 전극 및 상기 제 3 캐패시터 전극은 상기 제 2 캐패시터 전극 및 상기 제 4 캐패시터 전극과 전기적으로 절연되는 것을 특징으로 한다.
상기 제 1 캐패시터 전극은 반도체 층을 도체화하여 형성된 것을 특징으로 한다.
또한, 본 발명에 의한 액정 표시장치는 기판 위에 형성된 다수의 화소; 상기 화소에 형성된 박막 트랜지스터; 상기 박막 트랜지스터와 전기적으로 연결된 화소 전극; 상기 박막 트랜지스터와 전기적으로 연결된 캐패시터를 포함하며; 상기 캐패시터는 제 1 캐패시터 전극과 제 2 캐패시터 전극 사이의 제 1 절연층, 제2 캐패시터 전극과 제 3 캐패시터 전극 사이의 제 2 절연층, 제 3 캐패시터 전극과 제 4 캐패시터 전극 사이의 제 3 절연층을 포함한다.
또한, 본 발명에 의한 유기전계발광표시장치는 기판 위에 형성된 다수의 화소; 상기 화소에 형성된 박막 트랜지스터; 상기 박막 트랜지스터와 전기적으로 연결된 음극 전극 또는 양극 전극; 상기 음극 전극과 양극 사이에 형성된 유기층; 상기 박막 트랜지스터와 전기적으로 연결된 캐패시터를 포함하며; 상기 캐패시터는 제 1 캐패시터 전극과 제 2 캐패시터 전극 사이의 제 1 절연층, 제2 캐패시터 전극과 제 3 캐패시터 전극 사이의 제 2 절연층, 제 3 캐패시터 전극과 제 4 캐패시터 전극 사이의 제 3 절연층을 포함한다.
또한 본 발명에 의한 표시장치용 박막 트랜지스터 기판의 제조 방법은, 기판 위에 제 1 캐패시터 전극을 형성하는 단계; 제 1 절연층을 형성하는 단계; 제 2 캐패시터 전극을 형성하는 단계; 제 2 절연층을 형성하는 단계; 제 3 캐패시터 전극을 형성하는 단계; 제 3 절연층을 형성하는 단계; 4 캐패시터 전극을 형성하는 단계; 상기 제 1 절연층 및 상기 제 2 절연층에 제 1 컨택홀을 형성하는 단계; 상기 제 2 절연층 및 상기 제 3 절연층에 제 2 컨택홀을 형성하는 단계; 상기 제 1 컨택홀을 통해 상기 제 1 캐패시터 전극과 상기 제 3 캐패시터 전극을 전기적으로 연결하는 단계; 상기 제 2 컨택홀을 통해 상기 제 2 캐패시터 전극과 상기 제 4 캐패시터 전극을 전기적으로 연결하는 단계를 포함한다.
상기 제 2 캐패시터 전극을 형성하는 단계는 하프톤 공정을 통해 상기 제 1 캐패시터 전극 및 제 1 절연층을 동일한 마스크로 패터닝하는 것을 특징으로 한다.
상기 제 1 컨택홀 및 제 2 컨택홀을 형성하는 단계는 동시에 이루어지는 것을 특징으로 한다.
본 발명에 의한 표시장치용 박막 트랜지스터 기판은, 4 층의 캐패시터 전극을 적층하여 3중 캐패시터를 형성함으로써, 더 작은 면적으로 동일 혹은 더 큰 용량을 확보하여, 캐패시터의 면적 비율을 최소화할 수 있다. 따라서, 화소 영역 내에서 비 개구 영역인 캐패시터의 면적을 줄이고, 개구 영역을 더 증가할 수 있어 고 개구율 또는 고 해상도를 갖는 표시장치를 구현할 수 있다. 또한, 종래 기술에 의한 제조 방법과 비교하여, 제조 공정수의 큰 증가 없이 고 개구율을 또는 고 해상도를 갖는 표시장치를 구현할 수 있다.
도 1은 일반적인 액정표시장치에서 한 화소의 구조를 나타내는 등가 회로도.
도 2는 일반적인 유기전계발광표시장치의 한 화소의 구조를 나타내는 등가 회로도.
도 3은 종래의 평판 표시장치용 박막 트랜지스터 기판의 구조를 도식화한 단면도.
도 4는 본 발명에 따른 표시장치용 박막 트랜지스터 기판의 구조를 도식화한 단면도.
도 5a 내지 5i는 본 발명에 따른 표시장치용 박막 트랜지스터 기판의 제조 방법을 도식화한 단면도.
도 2는 일반적인 유기전계발광표시장치의 한 화소의 구조를 나타내는 등가 회로도.
도 3은 종래의 평판 표시장치용 박막 트랜지스터 기판의 구조를 도식화한 단면도.
도 4는 본 발명에 따른 표시장치용 박막 트랜지스터 기판의 구조를 도식화한 단면도.
도 5a 내지 5i는 본 발명에 따른 표시장치용 박막 트랜지스터 기판의 제조 방법을 도식화한 단면도.
도 4는 본 발명의 실시예에 따른 표시장치용 박막 트랜지스터 기판의 화소에 포함된 캐패시터와 박막 트랜지스터의 단면을 나타낸 도면이다. 표시장치의 종류에 따라 캐패시터와 박막 트랜지스터 외에 액정층 또는 발광 소자를 추가로 포함할 수 있다. 캐패시터와 박막 트랜지스터는 전기적으로 연결되어 스위칭 소자 또는 구동 소자를 구성한다.
캐패시터는 절연층을 사이에 두고 두 전극이 마주보고 배치되어 형성되며, 캐패시터의 전극에 전압이 가해지면 절연층에 의해 전류가 흐르지 못하고 전하가 충전되게 된다. 캐패시터의 용량이 클 수록 충전되는 전하의 양이 커지게 된다. 캐패시터의 용량은 절연층의 유전율과 전극의 면적에 비례하고 전극 간의 거리 또는 절연층의 두께에 반비례한다. 절연층의 유전율은 물질 고유의 특성으로 쉽게 조절하기 어렵다. 절연층의 두께가 얇을수록 캐패시터의 용량은 늘어나나 너무 얇을 경우 전극 간에 단락이 일어날 수 있으며, 일정한 두께로 형성하려면 공정 편차를 줄이기 위해 일정 두께 이하로 줄이기는 어렵다. 따라서 캐패시터 전극의 면적을 조절하여 캐패시터의 용량을 비교적 쉽게 조절할 수 있으나. 캐패시터 전극의 면적이 늘어나면 기판에서 캐패시터가 차지하는 크기가 늘어나게 된다.
본 발명은 캐패시터의 전극을 서로 공유하여 4개의 전극만으로 3개의 캐패시터를 형성할 수 있으며, 3개의 캐패시터를 3중으로 겹쳐서 형성하여 캐패시터의 용량을 늘이고 캐패시터가 차지하는 면적을 줄일 수 있다.
본 발명의 실시예에 따른 캐패시터는 4층의 캐패시터 전극과 3층의 절연층으로 3중 캐패시터를 형성한다. 제 1 캐패시터 전극(121), 제2 캐패시터 전극(122) 및 제 1 절연층(131)이 제 1 캐패시터를 형성한다. 제 2 캐패시터 전극(122), 제 3 캐패시터 전극(123) 및 제 2 절연층(132)이 제 2 캐패시터를 형성한다. 그리고, 제 3 캐패시터 전극(123), 제 4 캐패시터 전극(124) 및 제 3 절연층(133)이 제 3 캐패시터를 형성한다. 제 1 캐패시터, 제 2 캐패시터 및 제 3 캐패시터는 병렬로 연결되어 전체 캐패시터의 용량은 제 1 캐패시터의 용량, 제 2 캐패시터의 용량, 제 3 캐패시터의 용량을 더한 값이 된다. 캐패시터를 3중으로 중첩하여 배치함으로써 동일한 면적에서 더 큰 캐패시터 용량을 얻을 수 있다.
제 1 캐패시터와 제 2 캐패시터는 제 2 캐패시터 전극(122)을 공유하고 있고, 제 1 캐패시터의 또 다른 전극인 제 1 캐패시터 전극(121)은 제 1 절연층(131)과 제 2 절연층(132)에 형성된 컨택홀을 통해 제 2 캐패시터의 또 다른 전극인 제 3 캐패시터 전극(123)과 전기적으로 연결된다. 따라서 각 전극 간의 연결을 통해 제 1 캐패시터와 제 2 캐패시터는 병렬로 연결이 된다.
제 2 캐패시터와 제 3 캐패시터는 제 3 캐패시터 전극(123)을 공유하고 있고, 제 2 캐패시터의 또 다른 전극인 제 2 캐패시터 전극(122)은 제 2 절연층(132)과 제 3 절연층(133)에 형성된 컨택홀을 통해 제 3 캐패시터의 또 다른 전극인 제 4 캐패시터 전극(124)과 전기적으로 연결된다. 따라서 각 전극 간의 연결을 통해 제 2 캐패시터와 제 3 캐패시터는 병렬로 연결이 된다. 이때, 제 3 절연층(133) 위에는 제 4 캐패시터 전극(124)과 동일 물질로 형성된 소스드레인전극층(147)이 구비되어 제 1 절연층(131)과 제 2 절연층(132) 및 제 3 절연층(133)에 형성된 컨택홀을 통해 제 1 캐패시터 전극과 제 2 캐패시터 전극을 전기적으로 연결한다. 또한, 제 4 캐패시터 전극(124)은 제 2 절연층(132)과 제 3 절연층(133)에 형성된 컨택홀로 연장되어 상기 제 2 캐패시터 전극(122)과 전기적으로 연결된다.
제 1 캐패시터의 전극인 제 1 캐패시터 전극(121)은 제 3 캐패시터의 전극인 제 3 캐패시터 전극(123)과 전기적으로 연결되고, 제 1 캐패시터 전극(121)의 또 다른 전극인 제 2 캐패시터 전극(122)은 제 3 캐패시터의 또 다른 전극인 제 4 캐패시터 전극(124)과 전기적으로 연결된다. 따라서 각 전극 간의 연결을 통해 제 1 캐패시터와 제 3 캐패시터는 병렬로 연결이 된다.
제 1 캐패시터 전극(121) 및 제 3 캐패시터 전극(123)은 제 2 캐패시터 전극(122) 및 제 4 캐패시터 전극(124)과 절연층들을 사이에 두고 서로 절연되어 있다.
제 1 캐패시터, 제 2 캐패시터 및 제 3 캐패시터는 상술한 것과 같이 서로 간에 병렬로 연결이 되고 전체적으로 하나의 큰 캐패시터를 형성하게 된다. 하지만, 3개의 캐패시터는 서로 중첩되어있어 차지하는 면적은 2~3배 줄어들 수 있으며, 중첩된 캐패시터 간에 캐패시터 전극을 공유하여 4개의 캐패시터 전극만으로 3개의 캐패시터를 형성할 수 있다.
평판 표시장치용 박막 트랜지스터 기판의 스위칭 소자 또는 구동 소자는 캐패시터와 박막 트랜지스터를 포함한다. 박막 트랜지스터는 반도체 층(141), 게이트 절연막(142, 143), 게이트 전극(145), 층간 절연막(146), 소스 전극 및 드레인 전극(147) 중 적어도 하나를 포함한다.
본 발명의 실시예에 따른 캐패시터는 박막 트랜지스터를 구성하는 층과 동일한 층으로 형성할 수 있다. 제 1 캐패시터 전극(121)은 반도체 층(141)과 동일 물질을 도체화하여 동시에 형성할 수 있다. 제 1 절연층(131)은 제 1 게이트 절연막(142)과 동일 물질을 이용해 동시에 형성할 수 있다. 제 2 캐패시터 전극(122) 또는 제 3 캐패시터 전극(123)은 게이트 전극(145)과 동일 물질을 이용해 동시에 형성할 수 있다. 제 2 절연층(132)은 제 2 게이트 절연막(144)과 동일 물질을 이용해 동시에 형성할 수 있다. 제 3 절연층(133)은 층간 절연막(146)과 동일 물질을 이용해 동시에 형성할 수 있다. 제 3 캐패시터 전극(123)은 소스 전극 또는 드레인 전극과 동일한 물질을 이용해 동시에 형성할 수 있다.
도면 4의 평판 표시장치용 박막 트랜지스터 기판은 트랜지스터와 캐패시터만 나타나있으나, 그 위에 보호막 등이 더 형성될 수 있다. 또한, 표시장치의 종류에 따라 화소 전극 또는 발광 소자가 추가로 구성될 수 있다. 액정표시장치의 경우에는 박막 트랜지스터 또는 캐패시터와 전기적으로 연결된 화소 전극, 액정층을 포함할 수 있다. 유기전계발광표시장치의 경우 음극 및 양극과 그 사이에 발광층을 포함하는 유기층을 포함하고, 음극 또는 양극은 박막 트랜지스터 또는 캐패시터와 전기적으로 연결된다.
도 5a 내지 도 5i는 본 발명의 실시예에 따른 평판 표시장치용 박막 트랜지스터의 제조 방법을 나타낸다.
도 5a와 같이 기판 위에 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx)으로 버퍼층(110)을 형성한다. 버퍼층(110)은 기판 내에 존재하는 나트륨(Sodium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
버퍼층(110) 위에 반도체 층(141)을 형성한다. 반도체 층(141)을 형성하는 방법은 비정질 실리콘 박막을 CVD 방법 등을 이용해 증착한 후 탈수소화 공정 및 결정화 공정을 통해 다결정 실리콘 박막을 형성한다. 결정화 공정으로는 고상 결정화 방법, 엑시머 레이저 어닐링 방법, 순차적 수평결정화 방법 등이 있다.
반도체 층(141) 위에 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx)으로 제 1 게이트 절연막(142)을 형성한다.
다음, 도 5b와 같이 제 1 게이트 절연막(142)이 형성된 기판에 포토 공정을 통해 제 1 캐패시터 전극 영역을 노출하는 포토 레지스트 패턴(151)을 형성한다. 이 후 이온 도핑공정을 통해 노출된 영역의 반도체 층(141)에 이온을 주입한다. 다결절 실리콘 박막에 불순물이 일정량 주입하면 박막이 도체화 되어 전기 전도성을 가지게 된다. 반도체 층(141)을 도체화 하여 제 1 캐패시터 전극(121)을 형성한다. 박막 트랜지스터가 N 타입인 경우 인(phosphorus; P) 또는 비소(arsenic; As) 등의 N 타입 불순물을 이온 주입하여 제 1 캐패시터 전극(121)을 형성하고, 박막 트랜지스터가 P 타입인 경우 붕소(boron; B) 등의 P 타입 불순물 이온을 주입하여 제 1 캐패시터 전극(121)을 형성할 수 있다. 박막 트랜지스터와 같은 타입으로 캐패시터 전극을 형성하여 오믹컨택의 형성을 용이하게 할 수 있다. 도핑되는 불순물의 종류나 양은 공정 조건에 따라 달라질 수 있으며, 박막 트랜지스터와 캐패시터 전극을 다른 타입으로 형성할 수도 있다.
다음, 도 5c와 같이 포토 레지스트 패턴을 제거하고 기판위에 제 2 캐패시터 전극층(143)을 형성한다. 제 2 캐패시터 전극층(143)은 제 1 게이트 절연막(142) 및 반도체 층(141)과 식각 선택비가 차이나는 물질로 형성하는 것이 바람직하다. 제 2 캐패시터 전극층(143)은 금속이나 투명 도전물질(ITO, IZO) 등의 전도성 물질을 스퍼터링 등의 방법을 통해 형성한다.
다음 도 5d와 같이 제 2 캐패시터 전극(122)층 위에 포토 레지스트 패턴(152)을 형성한다. 포토 레지스트 패턴(152)은 하프톤 마스크 또는 슬릿 마스크를 사용하여 하프톤 노광 또는 회절 노광을 통해 두께가 두꺼운 부분과 두께가 얇은 부분을 한 번에 형성한다. 그 후 습식 식각 또는 건식 식각 공정을 통해 노출된 영역의 제 2 캐패시터 전극층(143)을 제거한다. 습식 식각을 통해 제 2 캐패시터 전극층(143)을 식각하고, 제 1 게이트 절연막(142)은 되도록 식각되지 않도록 하는 것이 바람직하다.
다음, 도 5e와 같이 건식 식각 또는 습식 식각 공정을 통해 남아있는 제 2 캐패시터 전극층(143)과 포토 레지스트 패턴(152)을 마스크로 하여 노출된 제 1 게이트 절연막(142)과 반도체 층(141)을 제거한다. 건식 식각을 통해 제 1 게이트 절연막(142)과 반도체 층(141)을 식각하고, 제 2 캐패시터 전극층(143)은 되도록 식각되지 않도록 하는 것이 바람직하다. 캐패시터 영역의 제 2 캐패시터 전극층(143) 아래에는 제 1 절연층(131)과 제 1 캐패시터 전극(121)이 남아있게 된다. 그 후 애싱 공정을 통해 포토 레지스트 패턴을 일부 제거한다. 두께가 얇은 부분의 포토 레지스트 패턴은 모두 제거 되어 제 2 캐패시터 전극층(143)을 노출하게 되고, 두께가 두꺼운 부분의 포토 레지스트 패턴(153)은 두께가 얇아지지만 남아있게 된다.
다음, 도 5f 와 같이 건식 식각 또는 습식 식각 공정을 통해 노출된 제 2 캐패시터 전극층(143)을 제거한다. 습식 식각을 통해 제 2 캐패시터 전극층(143)을 식각하고, 제 1 게이트 절연막(142)과 반도체 층(141)은 되도록 식각되지 않도록 하는 것이 바람직하다. 박막 트랜지스터 영역의 제 2 캐패시터 전극층(143)은 모두 제거되고, 캐패시터 영역에는 제 2 캐패시터 전극(122)이 형성된다.
상술한 바와 같이 하프톤 공정을 사용하여 반도체 층(141)을 패터닝하면서 한 번의 마스크 공정으로 제 1 캐패시터 전극(121)과 제 2 캐패시터 전극(122)을 패터닝하기 때문에 캐패시터 전극이 추가되더라도 마스크 공정은 늘어나지 않는다.
다음, 도 5g와 같이 남아있는 포토 레지스트 패턴(153)을 제거하고 기판 위에 제 2 게이트 절연막(144)을 형성한다.
다음, 도 5h와 같이 제 2 게이트 절연막(144) 위에 게이트 전극층을 형성하고 패터닝하여 제 3 캐패시터 전극(123)과 게이트 전극(145)을 형성한다. 제 3 캐패시터 전극(123) 아래의 제 2 게이트 절연막(144)은 제 2 절연층(132)이 된다. 게이트 전극(145) 형성 후에는 반도체 층(141)의 소정영역에 불순물 이온을 주입하여 저항성 접촉층 (ohmic contact layer)인 소스영역과 드레인영역을 형성한다. 이때, 게이트 전극(145)은 반도체 층(141)의 채널영역에 도펀트(dopant)가 침투하는 것을 방지하는 이온-스타퍼(ion stopper)의 역할을 하게 된다.
한편, 반도체 층(141)의 전기적 특성은 주입되는 도펀트의 종류에 따라 바뀌게 되며, 전술한 바와 같이 주입되는 도펀트가 붕소 등의 3족 원소에 해당하면 P 타입 박막 트랜지스터로, 인 또는 비소 등의 5족 원소에 해당하면 N 타입 박막 트랜지스터로 동작을 하게 된다.
다음, 도 5i와 같이 제 3 캐패시터 전극(123)과 게이트 전극(145) 위에 층간 절연막(146)을 증착하고 제 1 내지 제 4 컨택홀을 형성한다. 제 1 컨택홀(161)은 제 1 캐패시터 전극(121)과 제 3 캐패시터 전극(123)을 노출하고, 제 2 컨택홀(162)은 제 2 캐패시터 전극(122)을 노출하고, 제 3 및 제 4 컨택홀(163, 164)은 소스영역과 드레인영역을 노출한다.
다음, 도4와 같이 소스드레인층(147)을 증착하고 패터닝하여 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하고, 캐패시터 영역에 제 4 캐패시터 전극(124)을 형성한다. 제 3 캐패시터 전극(123)과 제 4 캐패시터 전극(124) 사이의 층간 절연막(146)은 제 3 절연층(133)이 된다. 제 1 컨택홀(161)에 소스드레인층(147)을 형성하여 제 1 캐패시터 전극(121)과 제 3 캐패시터 전극(123)을 연결하고, 제 2 컨택홀(162)에 소스드레인층(147)을 형성하여 제 2 캐패시터 전극(122)과 제 4 캐패시터 전극(124)을 연결한다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
121: 제 1 캐패시터 전극
122: 제 2 캐패시터 전극
123: 제 3 캐패시터 전극
124: 제 4 캐패시터 전극
131: 제 1 절연층
132: 제 2 절연층
133: 제 3 절연층
122: 제 2 캐패시터 전극
123: 제 3 캐패시터 전극
124: 제 4 캐패시터 전극
131: 제 1 절연층
132: 제 2 절연층
133: 제 3 절연층
Claims (14)
- 기판 위에 형성된 다수의 화소;
상기 화소에 형성되며, 반도체층, 상기 반도체층 상부에 형성된 제 1 게이트 절연막 및 제 2 게이트 절연막, 상기 제 2 게이트 절연막 위에 형성된 게이트 전극, 상기 게이트 전극 상부에 형성된 층간 절연막, 및 상기 층간 절연막 위에 형성된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터와 전기적으로 연결된 캐패시터로 구성되며;
상기 캐패시터는 제 1 캐패시터 전극, 제 2 캐패시터 전극, 제 3 캐패시터 전극, 제 4 캐패시터 전극, 상기 제 1 캐패시터 전극과 상기 제 2 캐패시터 전극 사이의 제 1 절연층, 상기 제2 캐패시터 전극과 상기 제 3 캐패시터 전극 사이의 제 2 절연층, 및 상기 제 3 캐패시터 전극과 상기 제 4 캐패시터 전극 사이의 제 3 절연층을 포함하며,
상기 제 1 절연층은 상기 제 1 게이트 절연막과 동일한 물질 및 두께로 구성되고, 상기 제 2 절연층은 상기 제 2 게이트 절연막과 동일한 물질 및 두께로 구성되며, 상기 제 3 절연층은 상기 층간 절연막과 동일한 물질 및 두께로 구성되며,
상기 제 1 캐패시터 전극은 상기 반도체 층과 동일한 물질로 동일한 층에 형성되고, 상기 제 3 캐패시터 전극은 상기 게이트 전극과 동일한 물질로 동일한 층에 형성되고, 상기 제 4 캐패시터 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 동일한 층에 형성되며,
상기 제 2 캐패시터전극은 상기 제 1 캐패시터 전극 상부의 상기 제1절연층 및 상기 제2절연층 사이에 배치되며,
상기 제 1 캐패시터 전극은 제 1 이온 도핑된 영역과 제 1 이온 및 제 2 이온 도핑된 영역을 포함하며,
상기 제 1 절연층과 상기 제 2 절연층 및 상기 제 3 절연층에는 제 1 컨택홀이 형성되고 상기 제 2 절연층과 상기 제 3 절연층에는 제 2 컨택홀이 형성되며,
상기 제 3 절연층 위에는 상기 제 1 컨택홀 내부로 연장되는 소스드레인층이 형성되어 상기 제 1 캐패시터 전극의 제 1 이온 및 제 2 이온 도핑된 영역에 상기 소스드레인층과 접촉하여 상기 제 2 캐패시터 전극 및 상기 제 3 캐패시터 전극이 전기적으로 연결되고, 상기 제 4 캐패시터 전극이 상기 제 2 컨택홀 내부로 연장되어 상기 제 2 캐패시터 전극 및 상기 제 4 캐패시터 전극이 전기적으로 연결되는 것을 특징으로 하는 평판표시장치용 박막트랜지스터 기판
- 삭제
- 삭제
- 청구항 1에 있어서,
상기 제 1 내지 상기 제 4 캐패시터 전극은 서로 일부 중첩되는 것을 특징으로 하는 평판표시장치용 박막트랜지스터 기판.
- 삭제
- 청구항 1에 있어서,
상기 제 1 캐패시터 전극 및 상기 제 3 캐패시터 전극은 상기 제 2 캐패시터 전극 및 상기 제 4 캐패시터 전극과 전기적으로 절연되는 것을 특징으로 하는 평판표시장치용 박막트랜지스터 기판.
- 청구항 1에 있어서,
상기 제 1 캐패시터 전극은 상기 반도체 층을 도체화하여 형성된 것을 특징으로 하는 평판 표시장치용 박막트랜지스터 기판.
- 기판 위에 형성된 다수의 화소;
상기 화소에 형성 형성되며, 반도체층, 상기 반도체층 상부에 형성된 제 1 게이트 절연막 및 제 2 게이트 절연막, 상기 제 2 게이트 절연막 위에 형성된 게이트 전극, 상기 게이트 전극 상부에 형성된 층간 절연막, 및 상기 층간 절연막 위에 형성된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터와 전기적으로 연결된 화소 전극;
상기 박막 트랜지스터와 전기적으로 연결된 캐패시터로 구성되며;
상기 캐패시터는 제 1 캐패시터 전극, 제 2 캐패시터 전극, 제 3 캐패시터 전극, 제 4 캐패시터 전극, 상기 제 1 캐패시터 전극과 상기 제 2 캐패시터 전극 사이의 제 1 절연층, 상기 제2 캐패시터 전극과 상기 제 3 캐패시터 전극 사이의 제 2 절연층, 및 상기 제 3 캐패시터 전극과 상기 제 4 캐패시터 전극 사이의 제 3 절연층을 포함하며,
상기 제 1 절연층은 상기 제 1 게이트 절연막과 동일한 물질 및 두께로 구성되고, 상기 제 2 절연층은 상기 제 2 게이트 절연막과 동일한 물질 및 두께로 구성되며, 상기 제 3 절연층은 상기 층간 절연막과 동일한 물질 및 두께로 구성되며,
상기 제 1 캐패시터 전극은 상기 반도체 층과 동일한 물질로 형성되고, 상기 제 3 캐패시터 전극은 상기 게이트 전극과 동일한 물질로 형성되고, 상기 제 4 캐패시터 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 형성되며,
상기 제 2 캐패시터전극은 상기 제 1 캐패시터 전극 상부의 상기 제1절연층 및 상기 제2절연층 사이에 배치되며,
상기 제 1 캐패시터 전극은 제 1 이온 도핑된 영역과 제 1 이온 및 제 2 이온 도핑된 영역을 포함하며,
상기 제 1 절연층과 상기 제 2 절연층 및 상기 제 3 절연층에는 제 1 컨택홀이 형성되고 상기 제 2 절연층과 상기 제 3 절연층에는 제 2 컨택홀이 형성되며,
상기 제 3 절연층 위에는 상기 제 1 컨택홀 내부로 연장되는 소스드레인층이 형성되어 상기 제 1 캐패시터 전극의 제 1 이온 및 제 2 이온 도핑된 영역에 상기 소스드레인층과 접촉하여 상기 제 2 캐패시터 전극 및 상기 제 3 캐패시터 전극이 전기적으로 연결되고, 상기 제 4 캐패시터 전극이 상기 제 2 컨택홀 내부로 연장되어 상기 제 2 캐패시터 전극 및 상기 제 4 캐패시터 전극이 전기적으로 연결되는 것을 특징으로 하는 액정 표시장치.
- 기판 위에 형성된 다수의 화소;
상기 화소에 형성되며, 반도체층, 상기 반도체 층 상부에 형성된 제 1 게이트 절연막 및 제 2 게이트 절연막, 상기 제 2 게이트 절연막 위에 형성된 게이트 전극, 상기 게이트 전극 상부에 형성된 층간 절연막, 및 상기 층간 절연막 위에 형성된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터와 전기적으로 연결된 음극 전극 또는 양극 전극;
상기 음극 전극과 양극 사이에 형성된 유기층;
상기 박막 트랜지스터와 전기적으로 연결된 캐패시터로 구성되며;
상기 캐패시터는 제 1 캐패시터 전극, 제 2 캐패시터 전극, 제 3 캐패시터 전극, 제 4 캐패시터 전극, 상기 제 1 캐패시터 전극과 상기 제 2 캐패시터 전극 사이의 제 1 절연층, 상기 제2 캐패시터 전극과 상기 제 3 캐패시터 전극 사이의 제 2 절연층, 및 상기 제 3 캐패시터 전극과 상기 제 4 캐패시터 전극 사이의 제 3 절연층을 포함하며,
상기 제 1 절연층은 상기 제 1 게이트 절연막과 동일한 물질 및 두께로 구성되고, 상기 제 2 절연층은 상기 제 2 게이트 절연막과 동일한 물질 및 두께로 구성되며, 상기 제 3 절연층은 상기 층간 절연막과 동일한 물질 및 두께로 구성되며,
상기 제 1 캐패시터 전극은 상기 반도체 층과 동일한 물질로 형성되고, 상기 제 3 캐패시터 전극은 상기 게이트 전극과 동일한 물질로 형성되고, 상기 제 4 캐패시터 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 형성되며,
상기 제 2 캐패시터전극은 상기 제 1 캐패시터 전극 상부의 상기 제1절연층 및 상기 제2절연층 사이에 배치되며,
상기 제 1 캐패시터 전극은 제 1 이온 도핑된 영역과 제 1 이온 및 제 2 이온 도핑된 영역을 포함하며,
상기 제 1 절연층과 상기 제 2 절연층 및 상기 제 3 절연층에는 제 1 컨택홀이 형성되고 상기 제 2 절연층과 상기 제 3 절연층에는 제 2 컨택홀이 형성되며,
상기 제 3 절연층 위에는 상기 제 1 컨택홀 내부로 연장되는 소스드레인층이 형성되어 상기 제 1 캐패시터 전극의 제 1 이온 및 제 2 이온 도핑된 영역에 상기 소스드레인층과 접촉하여 상기 제 2 캐패시터 전극 및 상기 제 3 캐패시터 전극이 전기적으로 연결되고, 상기 제 4 캐패시터 전극이 상기 제 2 컨택홀 내부로 연장되어 상기 제 2 캐패시터 전극 및 상기 제 4 캐패시터 전극이 전기적으로 연결되는 것을 특징으로 하는 유기전계발광표시장치.
- 기판 위에 반도체층을 형성하는 단계;
상기 반도체층 위에 절연물질을 적층하는 단계;
상기 절연물질 위에 제1포토레지스트패턴을 형성하는 단계;
상기 제1포토레지스트패턴을 마스크로 하여 상기 반도체층의 일부 영역에 제1 이온을 주입하여 도체화하는 단계;
상기 절연물질 위에 전도성 물질을 적층하는 단계;
상기 전도성 물질 위에 제2포토레지스트패턴을 형성하고 상기 제2포토레지스트패턴을 마스크로 하여 상기 반도체층, 상기 절연물질 및 상기 전도성 물질을 식각하여 도체화된 제 1 캐패시터 전극, 제1절연층 및 제 2 캐패시터 전극을 형성하는 단계;
상기 제 2 캐패시터 전극 및 상기 제1절연층 위에 제 2 절연층을 형성하는 단계;
상기 제 2 절연층 위에 동일한 물질로 이루어진 게이트 전극 및 제 3 캐패시터 전극을 형성하는 단계;
상기 제 1 캐패시터 전극의 일부 영역에 제2이온을 도핑하는 단계;
상기 게이트 전극 및 상기 3 캐패시터 전극 위에 제 3 절연층을 형성하는 단계;
상기 제 1 절연층과 상기 제 2 절연층 및 제 3 절연층에 제 1 컨택홀을 형성하고 동시에 상기 제 2 절연층 및 상기 제 3 절연층에 제 2 컨택홀을 형성하는 단계;
상기 제 3 절연층 위에 동일한 물질로 이루어진 제 4 캐패시터 전극과 소스 전극 및 드레인전극, 소스드레인층을 형성하는 단계로 구성되며,
상기 제 1 캐패시터 전극의 제2이온 도핑된 영역과 상기 제 3 캐패시터 전극을 상기 소스드레인층에 의해 상기 제 1 컨택홀을 통해 전기적으로 접속하고 상기 제 4 캐패시터 전극을 상기 제 2 컨택홀 내부에 형성하여 상기 제 2 캐패시터 전극과 상기 제 4 캐패시터 전극을 전기적으로 연결하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
- 청구항 10 에 있어서,
상기 제 2 포토레지스트 패턴은 하프톤 공정을 통해 형성되는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
- 삭제
- 청구항 10에 있어서,
상기 도체화된 제 1 캐패시터 전극, 상기 제1절연층 및 상기 제 2 캐패시터 전극을 형성하는 단계는,
상기 전도성 물질 위에 상기 제2포토레지스트 패턴을 형성하는 단계;
상기 제2포토레지스트 패턴에 의해 상기 전도성 물질을 제1식각하는 단계;
상기 제2포토레지스트 패턴에 의해 상기 반도체층을 식각하여 상기 도체화된 제 1 캐패시터 전극을 형성하는 단계;
상기 제2포토레지스트 패턴을 애싱하는 단계; 및
상기 애싱된 제2포토레지스트 패턴에 의해 상기 전도성 물질을 제2식각하여 상기 제2캐패시터 전극을 형성하는 단계를 포함하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법. - 청구항 10에 있어서,
상기 제 4 캐패시터 전극과 상기 소스 전극 및 상기 드레인전극을 형성하는 단계는 상기 제 1 컨택홀을 통해 상기 제 1 캐패시터 전극과 상기 제 3 캐패시터 전극을 전기적으로 연결하고 상기 제 2 컨택홀을 통해 상기 제 2 캐패시터 전극과 상기 제 4 캐패시터 전극을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
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| KR1020140078994A KR102261007B1 (ko) | 2014-06-26 | 2014-06-26 | 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 |
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