以下、本発明の実施形態について、図面を参照して説明する。以下に説明する実施の形態は、本発明の一例を説明するものである。本発明は、以下の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲において実施される各種の変形例も、本発明に含まれる。
ここで、以下の各図においては、各部材を認識可能な程度の大きさにするため、各部材の尺度を実際とは異ならせしめている。また、以下の各図において、必要に応じて、相互に直交する座標軸としてXYZ軸を付し、各矢印が指す方向を+方向とし、+方向と反対の方向を-方向とする。なお、+Z方向を上方、-Z方向を下方ということもあり、+Z方向から見ることを平面視あるいは平面的という。さらに、以下の説明において、例えば基板に対して、「基板上に」との記載は、基板の上に接して配置される場合、基板の上に他の構造物を介して配置される場合、または基板の上に一部が接して配置され、一部が他の構造物を介して配置される場合のいずれかを表すものとする。
1.第1実施形態
本実施形態では、半導体装置として、画素ごとにトランジスターとしての薄膜トランジスター(Thin Film Transistor)を備えたアクティブ駆動型の液晶装置を例に挙げて説明する。なお、以降、薄膜トランジスターをTFTと略していう。この液晶装置は、例えば、投射型表示装置の光変調装置の他、投射型のHUD(Head-Up Display)、直視型のHMD(Head Mounted Display)、パーソナルコンピューター、デジタルカメラ、液晶テレビなどの電子機器に用いることができるものである。なお、半導体装置は、液晶装置以外にも様々な分野で適用され、例えば、ダイナミックランダムアクセスメモリー(DRAM)のような記憶素子にも適用することができる。
1.1.液晶装置の構成
本実施形態に係る半導体装置としての液晶装置の構成について、図1から図3を参照して説明する。図1は、第1実施形態に係る液晶装置の構成を示す概略平面図である。図2は、図1のH-H’線に沿った液晶装置の構造を示す模式断面図である。図3は、液晶装置の電気的な構成を示す等価回路図である。
図1および図2に示すように、本実施形態の液晶装置100は、素子基板10と、素子基板10と対向配置された対向基板20と、素子基板10および対向基板20の間に挟持された液晶を含む液晶層50と、を有している。
素子基板10は、平面視における形状が対向基板20よりも大きい。素子基板10と対向基板20とは、対向基板20の外縁に沿って配置されたシール材40を介して接合されている。素子基板10の基板10sおよび対向基板20の基板20sには、例えば、ガラス基板、石英基板などが用いられる。素子基板10と対向基板20との隙間に、正または負の誘電異方性を有する液晶が封入されて、液晶層50が設けられている。
シール材40の内側には、マトリクス状に配列した複数の画素Pを含む表示領域Eが設けられている。シール材40と表示領域Eとの間には、表示領域Eを取り囲んで見切り部24が設けられている。表示領域Eの周囲には、表示に寄与しない、図示しないダミー画素領域が設けられている。
素子基板10には、複数の外部接続端子104が配列した端子部が設けられている。該端子部に沿った第1辺部とシール材40との間にデータ線駆動回路101が設けられている。また、第1辺部に対向する第2辺部に沿ったシール材40と表示領域Eとの間に検査回路103が設けられている。
第1辺部と直交し、互いに対向する第3辺部および第4辺部に沿ったシール材40と表示領域Eとの間には、走査線駆動回路102が設けられている。また、第2辺部のシール材40と検査回路103との間には、2つの走査線駆動回路102を繋ぐ複数の配線107が設けられている。
これらデータ線駆動回路101、走査線駆動回路102に繋がる配線は、第1辺部に沿って配列した複数の外部接続端子104に接続されている。なお、検査回路103の配置は上記に限定されない。
ここで、本明細書では、第1辺部に沿った方向が±X方向となり、第1辺部と直交し、互いに対向する第3辺部および第4辺部に沿った方向が±Y方向となる。また、±X方向および±Y方向と直交し、素子基板10および対向基板20の法線方向が±Z方向となる。
図2に示すように、基板10sの液晶層50側の表面には、画素Pごとに設けられた透光性の画素電極15およびスイッチング素子であるTFT30と、信号配線と、これらを被覆する配向膜18とが設けられている。TFT30および画素電極15は、画素Pの構成要素である。素子基板10は、基板10s、基板10s上に設けられた画素電極15、TFT30、信号配線および配向膜18を含む。
基板20sの液晶層50側の表面には、見切り部24と、これを被覆して成膜された絶縁層25と、絶縁層25を被覆して設けられた共通電極としての対向電極21と、対向電極21を被覆する配向膜22とが設けられている。本実施形態における対向基板20は、少なくとも見切り部24、対向電極21および配向膜22を含む。なお、本実施形態では、共通電極を対向電極21として対向基板20側に配置した例を示したが、これに限定されない。
見切り部24は、図1に示すように、表示領域Eを取り囲むと共に、平面的に走査線駆動回路102および検査回路103と重なる位置に設けられている。
図2に戻り、絶縁層25は、例えば、光透過性を有する酸化シリコンなどの無機材料から成る。絶縁層25は、見切り部24を被覆すると共に、液晶層50側の表面が平坦となるように設けられている。
対向電極21は、例えばITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの透明導電膜から成り、絶縁層25を被覆すると共に、対向基板20の四隅に設けられた上下導通部106に電気的に接続されている。上下導通部106は、素子基板10側の配線に電気的に接続されている。
画素電極15を被覆する配向膜18、および対向電極21を被覆する配向膜22は、液晶装置100の光学設計に基づいて選定される。配向膜18,22としては、酸化シリコンなどの無機配向膜、ポリイミドなどの有機配向膜が挙げられる。
このような液晶装置100は、例えば透過型であって、電圧が印加されない時の画素Pの透過率が、電圧印加時の透過率よりも大きいノーマリーホワイトモードや、電圧が印加されない時の画素Pの透過率が、電圧印加時の透過率よりも小さいノーマリーブラックモードの光学設計が採用される。図示を省略するが、素子基板10と対向基板20とを含む液晶パネルにおいて、光の入射側と出射側とにそれぞれ偏光素子が光学設計に応じて配置されている。
本実施形態では、以降、配向膜18,22として上述した無機配向膜と、負の誘電異方性を有する液晶とを用い、ノーマリーブラックモードの光学設計が適用された例について説明する。
次に、図3を参照して、液晶装置100の電気的な構成について説明する。図3は、液晶装置の電気的な構成を示す等価回路図である。
図3に示すように、液晶装置100は、少なくとも表示領域Eにおいて互いに絶縁されて直交する信号配線として、第2走査線3、データ線6、およびデータ線6に沿って平行に配置された容量線8を、それぞれ複数有している。データ線6は±Y方向に延在している。第2走査線3は、±Y方向と交差する±X方向に延在している。なお、図3では、容量線8を±Y方向に沿って延在するように示したが、これに限定されない。
第2走査線3、データ線6および容量線8と、これらの信号配線類により区分された領域に、画素電極15、TFT30および容量素子16が設けられ、これらが画素Pの画素回路を構成している。画素電極15とTFT30と容量素子16とは、画素Pごとに配置されている。
第2走査線3はTFT30のゲートに電気的に接続され、データ線6はTFT30のデータ線側ソースドレイン領域の高濃度ソース領域に電気的に接続されている。第2走査線3は、同一行に設けられたTFT30のオン、オフを一斉に制御する機能を有している。画素電極15は、TFT30の画素電極側ソースドレイン領域の高濃度ドレイン領域に電気的に接続されている。
データ線6は、上述したデータ線駆動回路101に電気的に接続されており、データ線駆動回路101から供給される画像信号D1,D2,…,Dnを画素Pに供給する。第2走査線3は、上述した走査線駆動回路102に電気的に接続されており、走査線駆動回路102から供給される走査信号SC1,SC2,…,SCmを各画素Pに供給する。
データ線駆動回路101からデータ線6に供給される画像信号D1から画像信号Dnは、この順番に線順次にて供給してもよく、互いに隣り合う複数のデータ線6同士に対してグループごとに供給してもよい。走査線駆動回路102は、第2走査線3に対して、走査信号SC1から走査信号SCmを所定のタイミングでパルス的に線順次にて供給する。
液晶装置100は、スイッチング素子であるTFT30が走査信号SC1から走査信号SCmの入力により、一定期間だけオン状態とされる。これにより、データ線6から供給される画像信号D1から画像信号Dnが、所定のタイミングで画素電極15に書き込まれる。そして、画素電極15を介して液晶層50に書き込まれた所定レベルの画像信号D1から画像信号Dnは、画素電極15と、液晶層50を介して対向配置された対向電極21との間で一定期間保持される。
保持された画像信号D1から画像信号Dnがリークするのを防止するため、画素電極15と対向電極21との間に設けられた液晶容量に対して、並列に容量素子16が電気的に接続されている。容量素子16は、TFT30の半導体層と容量線8との間の層に設けられている。容量素子16は、TFT30および画素電極15と、容量線8との間で電気的に並列に接続された3つの容量素子16a,16b,16cから成る。容量素子16では、容量素子が1個の場合と比べて容量が増大されている。
ここで、図3では図示を省略しているが、データ線6には、上述した検査回路103が接続されている。そのため、液晶装置100の製造工程において、上記画像信号を検出して、液晶装置100の動作不具合などを確認することが可能である。
次に、液晶装置100における画素Pの構成について、図4を参照して説明する。図4は、画素の配置を示す概略平面図である。
図4に示すように、液晶装置100における画素Pは、表示領域Eにおいて±X方向および±Y方向にマトリクス状に配置されている。画素Pは、例えば、平面視で略四角形の開口領域OPを有している。開口領域OPは、±X方向および±Y方向に延在し、格子状に設けられた遮光性の非開口領域CLに囲まれている。
±X方向に延在する非開口領域CLには、上述した第2走査線3が設けられている。第2走査線3には遮光性の導電部材が用いられており、第2走査線3によって非開口領域CLの一部が構成されている。
±Y方向に延在する非開口領域CLには、上述したデータ線6が設けられている。データ線6にも遮光性の導電部材が用いられており、データ線6によって非開口領域CLの一部が構成されている。
非開口領域CLは、素子基板10に設けられた、第2走査線3およびデータ線6に加えて、後述する第1走査線、容量線8などを含めて構成されている。さらに、非開口領域CLは、対向基板20において、図2に示した見切り部24と同層に設けられ、格子状にパターニングされたブラックマトリクスである遮光部を含んでいてもよい。
非開口領域CLの交差部付近には、図3に示したTFT30や容量素子16の一部が設けられている。遮光性を有する非開口領域CLの交差部付近にTFT30を設けることにより、開口領域OPにおける開口率を確保している。画素Pの詳細な構造については後述するが、交差部付近にTFT30や容量素子16などを設けるために、交差部付近の非開口領域CLの幅は、他の部分に比べて大きくなっている。
画素Pごとに、平面視で略正方形の画素電極15が設けられている。画素電極15は、外縁が非開口領域CLと重なるように開口領域OPに設けられている。画素電極15は、画素Pに対応して、マトリクス状に複数配置されている。
本実施形態の液晶装置100は、上述したように透過型であって、対向基板20側から光が入射することを前提としている。そのため、素子基板10は、TFT30に対して、直接的に入射する光のみならず、入射光に由来する回折光や反射光などをも低減する構造を備えている。
なお、液晶装置100への光の入射方向は、対向基板20側からに限定されず、素子基板10側からとしてもよい。また、液晶装置100は、入射する光を画素Pごとに集光させるマイクロレンズなどの集光手段を、光が入射する側の基板に備える構成としてもよい。
1.2.素子基板の構成
液晶装置100に備わる素子基板10の構成について、図5を参照して説明する。図5は、素子基板の構造を示す模式断面図である。なお、図5では、図4におけるA-A’線に沿った断面を示し、配向膜18の図示を省略している。
図5に示すように、液晶装置100の素子基板10は、半導体層30aとゲート電極30gとを含むTFT30、第1走査線5、第2走査線3、容量素子16、データ線6、後述する複数の層間絶縁膜、および遮光膜SHを備えている。素子基板10の基板10s上には、複数の層として、第1層から第8層が積層されている。なお、本実施形態の素子基板10では、ゲート電極30gは第2走査線3の一部として構成されている。
素子基板10に設けられた複数の層は、下方から順に、第1走査線5を含む第1層、半導体層30aを含む第2層、第2走査線3およびゲート電極30gを含む第3層、複数の容量素子16a,16b,16cから成る容量素子16を含む第4層、遮光膜SHを含む第5層、データ線6を含む第6層、容量線8を含む第7層、画素電極15を含む第8層を有している。
第1層と第2層との間には第1層間絶縁膜11aが、第2層と第3層との間にはゲート絶縁膜11bが、第3層と第4層との間には第2層間絶縁膜11cが、第4層と第5層との間には第3層間絶縁膜12が、第5層と第6層との間には第4層間絶縁膜13が、第6層と第7層との間には第5層間絶縁膜14が、第7層と第8層との間には第6層間絶縁膜17が、それぞれ設けられている。これらによって、各層間における短絡の発生が防止される。
基板10s上の第1層には、第1走査線5が設けられている。第1走査線5は、平面視にて図4に示した非開口領域CLに設けられ、半導体層30aに対応して±Y方向に突出した部位と±X方向に延在する部位とを有している。
第1走査線5には、遮光性および導電性を有する公知の形成材料が採用可能である。そのため、第1走査線5は、主に下方から半導体層30aに入射する光を遮光する機能を有している。本実施形態では、第1走査線5の形成材料としてタングステンシリサイドを用いる。第1走査線5の厚さは、特に限定されないが、例えば約150nmである。
第1走査線5と第2層との間には、第1層間絶縁膜11aが設けられている。第1層間絶縁膜11aは、第1走査線5とTFT30とを絶縁する。
第1層間絶縁膜11aにはシリコン系酸化膜などが採用され、具体的な形成材料としては、例えば酸化シリコン(None-doped Silicate Glass:NSG)や窒化シリコンなどが挙げられる。本実施形態では、第1層間絶縁膜11aの形成材料として酸化シリコンを用いる。第1層間絶縁膜11aの膜厚は、特に限定されないが、例えば約200nmである。
第1層上の第2層および第3層には、TFT30が設けられている。TFT30は、第2層に設けられた半導体層30aと、第3層に設けられたゲート電極30gと、を有している。TFT30の半導体層30aには、LDD(Lightly Doped Drain)構造が形成されている。
半導体層30aは、第2層において±Y方向に延在して設けられている。半導体層30aは、例えば、非晶質シリコン膜に、結晶化処理が施されたポリシリコン膜から成り、チャネル領域、高濃度ソース領域、高濃度ドレイン領域、LDD領域である接続層としての低濃度ソース領域および低濃度ドレイン領域を有している。
半導体層30aに、チャネル領域を挟んで電気的に抵抗が高いLDD領域を設けることにより、オフ時のリーク電流が抑制される。オフ時におけるリーク電流抑制の観点では、容量素子16や画素電極15が電気的に接続される高濃度ドレイン領域とチャネル領域との接合部分に、LDD領域が含まれる構成とすればよい。半導体層30aの膜厚は、特に限定されないが、例えば約50nmである。
半導体層30aを被覆してゲート絶縁膜11bが設けられている。ゲート絶縁膜11bは、半導体層30aとゲート電極30gとの間にあって、半導体層30aとゲート電極30gとを絶縁する。ゲート絶縁膜11bは、例えば、2種類の酸化シリコンから成る2重構造である。ゲート絶縁膜11bの膜厚は、特に限定されないが、例えば約75nmである。
第3層には、半導体層30aのチャネル領域と±Z方向に対向して、ゲート電極30gが設けられている。ゲート電極30gは、例えば、導電性のポリシリコン、金属シリサイド、金属あるいは金属化合物などを用いて形成される。本実施形態では、ゲート電極30gは、導電性のポリシリコン膜とタングステンシリサイド膜との2層構造である。ゲート電極30gの膜厚は、特に限定されないが、例えば約150nmである。
ここで、本実施形態においては、以降、導電性のポリシリコン膜とは、燐原子がドープされて導電性が付与されたポリシリコン膜を指すこととする。なお、ドープされる原子は燐原子に限定されない。
ゲート電極30gは、上述したように、第2走査線3の一部として構成されている。第2走査線3は、平面視にて半導体層30aを±X方向に挟んで設けられた、一対のコンタクトホールCNT1によって、第1走査線5と電気的に接続されている。第2走査線3は、ゲート電極30gが設けられた部位が半導体層30aの上方と交差し、それ以外の部位が±X方向に延在している。第2走査線3には、第1走査線5と同様な形成材料が採用可能である。
ゲート電極30gおよび第2走査線3の上方には、これらを被覆して第2層間絶縁膜11cが設けられている。すなわち、第2層間絶縁膜11cは、TFT30と平面的に重なる位置にも設けられている。第2層間絶縁膜11cは、例えば、NSG膜、燐(P)を含むPSG(Phosphosilicate Glass)膜、ホウ素(B)を含むBSG(Borosilicate Glass)膜、ホウ素と燐とが含まれるBPSG(Borophosphosilicate Glass)膜などのシリコン系酸化膜の1種類以上を用いて形成される。本実施形態では、第2層間絶縁膜11cの形成材料として酸化シリコンを用いる。第2層間絶縁膜11cの膜厚は、特に限定されないが、例えば約400nmである。
第2層間絶縁膜11cには、図示しない複数のコンタクトホールが設けられている。複数のコンタクトホールは、第2層間絶縁膜11cおよびゲート絶縁膜11bを貫通して半導体層30aに到達している。詳しくは、複数のコンタクトホールは、半導体層30aの図示しない高濃度ドレイン領域に対して、容量素子16aの後述する容量電極16dを電気的に接続するもの、および容量素子16b,16cの後述する容量電極16hを電気的に接続するものを含む。換言すれば、該高濃度ドレイン領域と容量電極16d,16hとが、図示しないコンタクトホールによって電気的に接続されている。
また、複数のコンタクトホールは、ゲート絶縁膜11b、第2層間絶縁膜11cおよび第3層間絶縁膜12を貫通して、半導体層30aの図示しない高濃度ソース領域とデータ線6とを電気的に接続するものを含む。換言すれば、該高濃度ソース領域とデータ線6とが、図示しないコンタクトホールによって電気的に接続されている。
第3層上の第4層には、半導体層30aの上方を覆って容量素子16が設けられている。容量素子16は、3個の容量素子16a,16b,16cが積層されて成る。容量素子16では、容量素子16a、容量素子16b、容量素子16cが、基板10s側から上方に向かってこの順に積層されている。
容量素子16aは、第1容量電極としての容量電極16d、第1容量絶縁膜としての容量絶縁膜16e、および第2容量電極としての容量電極16fを含む。容量素子16aでは、容量電極16d、容量絶縁膜16e、容量電極16fが、上方に向かってこの順に積層されている。
容量電極16dの-X方向の端部上方には、第1ハードマスクとしてのハードマスクHM1が設けられている。容量素子16を形成する工程において、ハードマスクHM1がエッチングストッパーとして作用して、容量電極16dの-X方向の端部がパターニングされずに残存する。そのため、容量電極16dの-X方向の端部は、容量絶縁膜16eおよび容量電極16fなどよりも-X方向へ突出している。また、ハードマスクHM1の-X方向の端部も、上層の容量絶縁膜16eおよび容量電極16fで被覆されていない。
容量電極16dの-X方向の端部付近には、ハードマスクHM1を貫通して、第1コンタクトホールとしてのコンタクトホールCNT2が電気的に接続されている。コンタクトホールCNT2は、上層で電気的に接続される、後述する中継層7aと一緒に、貫通孔を埋めるようにして設けられる。
容量素子16bは、容量電極16f、第2容量絶縁膜としての容量絶縁膜16gおよび第3容量電極としての容量電極16hを含む。容量素子16bでは、容量電極16f、容量絶縁膜16g、容量電極16hが、上方に向かってこの順に積層されている。容量素子16bは、容量素子16aと容量電極16fを共通化している。つまり、容量素子16aと容量素子16bとは、積層方向が±Z方向に反転されて並列に配置されている。
容量電極16fの+X方向の端部上方には、第2ハードマスクとしてのハードマスクHM2が設けられている。容量素子16を形成する工程において、ハードマスクHM2がエッチングストッパーとして作用して、容量電極16fの+X方向の端部がパターニングされずに残存する。そのため、容量電極16fの+X方向の端部は、容量絶縁膜16gおよび容量電極16hよりも+X方向へ突出している。また、ハードマスクHM2の+X方向の端部も、上層の容量絶縁膜16gおよび容量電極16hで被覆されていない。
容量電極16fの+X方向の端部付近には、ハードマスクHM2を貫通して、第2コンタクトホールとしてのコンタクトホールCNT3が電気的に接続されている。コンタクトホールCNT3は、上層で電気的に接続される、後述する中継層7bと一緒に、貫通孔を埋めるようにして設けられる。
容量素子16cは、容量電極16h、第3容量絶縁膜としての容量絶縁膜16i、および第4容量電極としての容量電極16jを含む。容量素子16cでは、容量電極16h、容量絶縁膜16i、容量電極16jが、上方に向かってこの順に積層されている。容量素子16cは、容量素子16bと容量電極16hを共通化している。つまり、容量素子16bと容量素子16cとは、積層方向が±Z方向に反転されて並列に配置されている。
容量電極16hの-X方向の端部上方には、第3ハードマスクとしてのハードマスクHM3が設けられている。容量素子16を形成する工程において、ハードマスクHM3がエッチングストッパーとして作用して、容量電極16hの-X方向の端部がパターニングされずに残存する。そのため、容量電極16hの-X方向の端部は、容量絶縁膜16iおよび容量電極16jよりも-X方向へ突出している。また、ハードマスクHM3の-X方向の端部も、上層の容量絶縁膜16iおよび容量電極16jで被覆されていない。
容量電極16hの-X方向の端部付近には、ハードマスクHM3を貫通して、コンタクトホールCNT4が電気的に接続されている。コンタクトホールCNT4は、上層で電気的に接続される、後述する中継層7aと一緒に、貫通孔を埋めるようにして設けられる。また、容量電極16jの+X方向の端部には、コンタクトホールCNT5が電気的に接続されている。コンタクトホールCNT5は、上層で電気的に接続される、後述する中継層7bと一緒に、貫通孔を埋めるようにして設けられる。
容量素子16は、画素電極15における電位保持特性を向上させる機能を有している。容量素子16は、3個の容量素子16a,16b,16cを含むため、容量素子が1個の場合と比べて、上記の電位保持特性がさらに向上している。
容量素子16a,16b,16cは、TFT30と電気的に接続されている。詳しくは、上述したように、容量電極16d,16hは、図示しないコンタクトホールによって、半導体層30aの高濃度ドレイン領域と電気的に接続されている。
容量電極16d,16f,16h,16jの形成材料には、例えば、導電性のポリシリコンや窒化チタンが採用可能であり、本実施形態では導電性のポリシリコンを用いる。容量電極16d,16f,16h,16jの膜厚は、特に限定されないが、例えば約60nmである。
容量絶縁膜16e,16g,16iの形成材料には、例えば、酸化ハフニウム、酸化アルミニウム、酸化シリコン、窒化シリコン、酸化タンタルなどの誘電体材料が採用可能であり、これらを単層または組み合わせて用いる。本実施形態では、誘電体材料として窒化シリコンを用いる。容量絶縁膜16e,16g,16iの膜厚は、特に限定されないが、例えば約20nmである。
ハードマスクHM1,HM2,HM3の形成材料には、例えば、酸化シリコン、窒化シリコンなどが採用可能であり、本実施形態では酸化シリコンを用いる。ハードマスクHM1,HM2,HM3の膜厚は、特に限定されないが、例えば約100nmである。各々のハードマスクの形成材料および膜厚は異なっていてもよい。
容量素子16a,16b,16cおよびハードマスクHM1,HM2,HM3などの形成方法については後述する。
容量素子16の上方を被覆して第3層間絶縁膜12が設けられている。第3層間絶縁膜12には、第1層間絶縁膜11aと同様な形成材料が採用可能である。本実施形態では、第3層間絶縁膜12の形成材料として酸化シリコンを用いる。第3層間絶縁膜12の膜厚は、特に限定されないが、例えば、容量電極16jと後述する遮光膜SHとの間で約100nmである。
第4層上の第5層には、遮光膜SHが設けられている。遮光膜SHは、半導体層30aの上方を覆って、平面視にて±X方向に突出すると共に±Y方向に延在している。遮光膜SHが半導体層30aの上方を覆うことによって、主に上方から半導体層30aに入射する光が低減される。遮光膜SHの+X方向の端部には、上述したコンタクトホールCNT5の一部が電気的に接続され、共通電位が付与される。遮光膜SHには、遮光性および導電性を有する公知の形成材料が採用可能である。本実施形態では、遮光膜SHの形成材料としてタングステンシリサイドを用いる。遮光膜SHの厚さは、特に限定されないが、例えば約150nmである。
遮光膜SHおよび第3層間絶縁膜12を被覆して第4層間絶縁膜13が設けられている。第4層間絶縁膜13には、例えば、第1層間絶縁膜11aと同様な形成材料が採用される。本実施形態では、第4層間絶縁膜13に酸化シリコンを用いる。第4層間絶縁膜13の膜厚は、特に限定されないが、例えば最も薄い部位で約400nmである。
第4層間絶縁膜13には、コンタクトホールCNT2,CNT3,CNT4,CNT5が設けられている。コンタクトホールCNT2は、第4層間絶縁膜13、第3層間絶縁膜12およびハードマスクHM1を貫通して、容量電極16dの-X方向の端部付近に電気的に接続されている。コンタクトホールCNT3は、第4層間絶縁膜13、第3層間絶縁膜12およびハードマスクHM2を貫通して、容量電極16fの+X方向の端部付近に電気的に接続されている。コンタクトホールCNT4は、第4層間絶縁膜13、第3層間絶縁膜12およびハードマスクHM3を貫通して、容量電極16hの-X方向の端部付近に電気的に接続されている。コンタクトホールCNT5の一部は、第4層間絶縁膜13および第3層間絶縁膜12を貫通して、容量電極16jの+X方向の端部付近に電気的に接続されている。コンタクトホールCNT5の他部は、第4層間絶縁膜13を貫通して、遮光膜SHの+X方向の端部に電気的に接続されている。
第5層上の第6層には、データ線6および中継層7a,7bが設けられている。データ線6は、図4に示した非開口領域CLにおいて±Y方向に延在している。データ線6は、上述したように、図示しないコンタクトホールを介して半導体層30aの高濃度ソース領域に電気的に接続される。
中継層7a,7bは、平面視にて各々独立した島状に設けられている。中継層7aは、コンタクトホールCNT2,CNT4と電気的に接続されている。中継層7bは、コンタクトホールCNT3,CNT5と電気的に接続されている。
データ線6および中継層7a,7bの形成材料としては、導電性を有する低抵抗配線材料であれば特に限定されないが、例えば、アルミニウム(Al)、チタン(Ti)などの金属やその金属化合物が挙げられる。本実施形態では、データ線6および中継層7a,7bは、チタン(Ti)層/窒化チタン(TiN)層/アルミニウム(Al)層/窒化チタン(TiN)層の4層構造である。これらの膜厚は、特に限定されないが、例えば約350nmである。
データ線6および中継層7a,7bを被覆して第5層間絶縁膜14が設けられている。第5層間絶縁膜14には、例えば、第1層間絶縁膜11aと同様な形成材料が採用される。本実施形態では、第5層間絶縁膜14に酸化シリコンを用いる。第5層間絶縁膜14の膜厚は、特に限定されないが、例えば約400nmである。
第5層間絶縁膜14には、コンタクトホールCNT7,CNT9が設けられている。コンタクトホールCNT9は、中継層7aに電気的に接続されている。コンタクトホールCNT9は、上層で電気的に接続される、後述する中継層9aと一緒に、貫通孔を埋めるようにして設けられる。コンタクトホールCNT7は、中継層7bに電気的に接続されている。コンタクトホールCNT7は、上層で電気的に接続される、後述する容量線8と一緒に、貫通孔を埋めるようにして設けられる。
第6層上の第7層には、容量線8および中継層9aが設けられている。容量線8は、平面視にて、±Y方向に延在するデータ線6と重なると共に、TFT30の半導体層30aと重なるように設けられている。容量線8は、図示を省略するが、上述した対向基板20の上下導通部106と電気的に接続される。そのため、容量線8は、対向電極21と電気的に接続されて共通電位が与えられる。これにより、容量線8によって、データ線6や第2走査線3の電位の影響が画素電極15に及ぶことが抑えられる。
また、容量線8は、コンタクトホールCNT7、中継層7bおよびコンタクトホールCNT5を介して、遮光膜SHおよび容量電極16jと電気的に接続されている。さらに、容量線8は、コンタクトホールCNT7、中継層7bおよびコンタクトホールCNT3を介して、容量電極16fと電気的に接続されている。容量線8は、画素電極15に対するデータ線6の電位の影響を遮蔽する機能を有している。
中継層9aは、平面視にて独立した島状に設けられている。中継層9aは、コンタクトホールCNT9と電気的に接続されている。
容量線8および中継層9aの形成材料としては、データ線6と同様に、導電性を有する低抵抗配線材料であれば特に限定されないが、例えば、アルミニウム(Al)、チタン(Ti)などの金属やその金属化合物が挙げられる。本実施形態では、容量線8および中継層9aは、チタン(Ti)層/窒化チタン(TiN)層/アルミニウム(Al)層/窒化チタン(TiN)層の4層構造である。これらの膜厚は、特に限定されないが、例えば約250nmである。
容量線8および中継層9aを被覆して第6層間絶縁膜17が設けられている。第6層間絶縁膜17の形成材料としては、例えば、第1層間絶縁膜11aと同様なシリコン系酸化膜が挙げられる。本実施形態では、第6層間絶縁膜17に酸化シリコンを用いる。第6層間絶縁膜17の膜厚は、特に限定されないが、例えば約300nmである。
第6層間絶縁膜17には、コンタクトホールCNT10が設けられている。コンタクトホールCNT10は、中継層9aと、第6層間絶縁膜17の上層の画素電極15とを電気的に接続する。コンタクトホールCNT10は、上層で電気的に接続される、後述する画素電極15と一緒に、貫通孔を埋めるようにして設けられる。
第7層上の第8層には、画素電極15が設けられている。画素電極15は、コンタクトホールCNT10、中継層9a、コンタクトホールCNT9、中継層7aおよびコンタクトホールCNT2,CNT4を介して、容量電極16d,16hと電気的に接続される。
画素電極15は、例えばITOやIZOなどの透明導電膜を成膜した後、パターニングすることによって設けられる。本実施形態では、画素電極15としてITOを用いる。画素電極15の膜厚は、特に限定されないが、例えば約145nmである。
図示を省略するが、画素電極15を被覆して配向膜18が設けられている。素子基板10の配向膜18、および上述した対向基板20の配向膜22は、酸化シリコンなどの無機材料を、斜方向などの所定の方向から蒸着して柱状に成長させたカラムの集合体から成る。また、図2に示した液晶層50に含まれる液晶分子は、配向膜18,22に対して負の誘電異方性を有している。
1.3.液晶装置の製造方法
本実施形態に係る半導体装置としての液晶装置100の製造方法について、図6から図26を参照して説明する。図6は、液晶装置の製造方法のうち、素子基板の製造方法を示す工程フロー図である。図7は、素子基板の製造方法のうち、容量素子の形成方法を示す工程フロー図である。図8、図10、図12、図14、図16、図18、図20、図22、図24は、素子基板の製造方法を示す模式断面図である。図9、図11、図13、図15、図17、図19、図21、図23、図25、図26は、素子基板の製造方法を示す概略平面図である。以下の説明においては図5も参照することとする。
なお、図6および図7に示した工程フローは一例であって、これに限定されるものではない。また、上記の模式断面図では、図5に示した図4の線分A-A’における断面に対して、図示する領域を拡大している。さらに、上記の概略平面図では、図4に示した、非開口領域CLにおける±X方向および±Y方向に延在する部位の交差部周辺を拡大して示している。
本実施形態の半導体装置としての液晶装置100の製造方法は、以下に述べる素子基板10の製造方法を含み、素子基板10の製造方法に備わる工程以外では公知の技術が採用可能である。そのため、以下の説明では、素子基板10の製造方法についてのみ述べることとする。また、素子基板10の製造方法においても、特に断りがない限り公知の技術が採用可能である。
図6に示すように、本実施形態の素子基板10の製造方法は、工程S1から工程S9を備えている。以下、工程S1から工程S9の各工程について説明する。
工程S1では、図8に示すように、基板10s上に第1走査線5、第1層間絶縁膜11a、TFT30、および第2走査線3などを設ける。換言すれば、工程S1にて第1層から第3層を形成する。まず、基板10s上に第1走査線5を形成する。第1走査線5は、±X方向に延在する部位と、後述する半導体層30aと平面的に重なるような、上記部位から±Y方向に突出する部位とを有する。第1走査線5の形成には、例えば、フォトリソグラフィー法によるパターニング加工を用いる。
次いで、第1走査線5を含む第1層上に第1層間絶縁膜11aをベタ状に形成する。第1層間絶縁膜11aの形成には、例えば、モノシラン(SiH4)、2塩化シラン(SiCl2H2)、TEOS(Tetraethyl Orthosilicate)、アンモニアなどの処理ガスを用いた、常圧CVD法、減圧CVD法、あるいはプラズマCVD法などを用いる。
次いで、第1層間絶縁膜11a上に、ポリシリコン膜から成る半導体層30aを形成する。半導体層30aは、第1走査線5における±Y方向に突出する部位と略重なるように、±Y方向に延在している。半導体層30aの形成では、例えば、非晶質シリコン膜に550℃以上の高温処理を施して結晶化させる。
次いで、半導体層30aを含む第2層を覆ってゲート絶縁膜11bを形成する。ゲート絶縁膜11bとして、例えば、2種類の酸化シリコンからなる2重構造を採用する場合には、シリコンの半導体膜を熱酸化して得られる第1酸化シリコン膜を形成した後、減圧CVD法を用いて700℃から900℃の高温条件で第2酸化シリコン膜を形成する。
次いで、半導体層30aを±X方向に挟んで、第1層間絶縁膜11aおよびゲート絶縁膜11bを貫通する一対の貫通孔を形成する。一対の貫通孔の形成には、例えば、乾式エッチングが採用可能である。一対の貫通孔には、後述する第2走査線3を形成する際に、一対のコンタクトホールCNT1が形成される。
次いで、ゲート絶縁膜11b上に、ゲート電極30gを含む第2走査線3を形成する。図9に示すように、第2走査線3は、±X方向に延在している。ゲート電極30gは、第2走査線3と半導体層30aとが平面的に交差する領域に形成されている。ゲート電極30gは、半導体層30aの図示しないチャネル領域と平面的に重なるように、±X方向に延在する第2走査線3から+Y方向に突出して配置される。これによって、半導体層30aおよびゲート電極30gを含むTFT30が形成される。
第2走査線3およびゲート電極30gと一緒に、上記一対の貫通孔を埋めるようにして一対のコンタクトホールCNT1も形成する。コンタクトホールCNT1は、第1走査線5と第2走査線3とを電気的に接続する。コンタクトホールCNT1は半導体層30aを挟んで配置されるため、半導体層30aに対して、Z軸と交差する斜め方向から入射する光が低減される。
半導体層30aの+Y方向の端部には、後工程にて、半導体層30aの高濃度ソース領域と後述するデータ線6とを電気的に接続するコンタクトホールCNTaが形成される。半導体層30aの-Y方向の端部には、後工程にて、半導体層30aの高濃度ドレイン領域と後述する容量電極16d,16hとを電気的に接続するコンタクトホールCNTbが形成される。なお、コンタクトホールCNTbにおける高濃度ドレイン領域との配置は、公知の配置が採用可能である。コンタクトホールCNTbについては、以降の図示を省略する。そして工程S2へ進む。
工程S2では、第2走査線3およびTFT30を覆うように第2層間絶縁膜11cを形成する。第2層間絶縁膜11cである酸化シリコンの形成方法としては、例えば、モノシラン、2塩化シラン、TEOS、TEB(Triethyl Borate)などを用いた、常圧CVD法、減圧CVD法、あるいはプラズマCVD法などが挙げられる。なお、第2層間絶縁膜11cの表面には、ゲート電極30gを含むTFT30を被覆することで凹凸が生じることから、この後に形成される電極や配線などのパターニング性を考慮して該凹凸を緩和するCMP(Chemical&Mechanical Polishing)処理などの平坦化処理を施す。そして工程S3へ進む。
工程S3では、第2層間絶縁膜11cの上方に容量素子16を形成する。詳しくは、容量素子16を形成する工程S3は、図7に示すように、工程S301から工程S311を備えている。
工程S301では、第2層間絶縁膜11cを覆うように、ベタ状に第1導電膜116dを形成する。第1導電膜116dの形成には、公知の方法および上述した形成材料を用いる。そして、工程S302へ進む。
工程S302では、図10に示すように、第1導電膜116d上に、第1ハードマスクとしてのハードマスクHM1を形成する。ハードマスクHM1は、図11に示すように、平面視にて略矩形の島状であって、第2走査線3のゲート電極30gの-X方向に配置される。ハードマスクHM1の形成には、公知の方法および上述した形成材料を用いる。そして、工程S303へ進む。
工程S303では、図12に示すように、第1導電膜116dおよびハードマスクHM1を覆うように、ベタ状に第1絶縁膜116eを形成する。第1絶縁膜116eの形成には、公知の方法および上述した容量絶縁膜16eなどの形成材料を用いる。そして、工程S304へ進む。
工程S304では、第1絶縁膜116eを覆うように、ベタ状に第2導電膜116fを形成する。第2導電膜116fの形成には、第1導電膜116dと同様な方法および形成材料を用いる。そして、工程S305へ進む。
工程S305では、第2導電膜116f上に、第2ハードマスクとしてのハードマスクHM2を形成する。ハードマスクHM2は、図13に示すように、平面視にて略矩形の島状であって、第2走査線3のゲート電極30gの+X方向に配置される。ハードマスクHM2の形成には、ハードマスクHM1と同様な方法および形成材料を用いる。そして、工程S306へ進む。
工程S306では、図14に示すように、第2導電膜116fおよびハードマスクHM2を覆うように、ベタ状に第2絶縁膜116gを形成する。第2絶縁膜116gの形成には、第1絶縁膜116eと同様な方法および形成材料を用いる。そして、工程S307へ進む。
工程S307では、第2絶縁膜116gを覆うように、ベタ状に第3導電膜116hを形成する。第3導電膜116hの形成には、第1導電膜116dと同様な方法および形成材料を用いる。そして、工程S308へ進む。
工程S308では、第3導電膜116h上に、第3ハードマスクとしてのハードマスクHM3を形成する。ハードマスクHM3は、図15に示すように、平面視にて略矩形の島状である。また、ハードマスクHM3は、第2走査線3のゲート電極30gの-X方向にあって、ハードマスクHM1に対して+X方向へオフセットして配置される。ハードマスクHM3の形成には、ハードマスクHM1と同様な方法および形成材料を用いる。そして、工程S309へ進む。
工程S309では、図16に示すように、第3導電膜116hおよびハードマスクHM3を覆うように、ベタ状に第3絶縁膜116iを形成する。第3絶縁膜116iの形成には、第1絶縁膜116eと同様な方法および形成材料を用いる。そして、工程S310へ進む。
工程S310では、第3絶縁膜116iを覆うように、ベタ状に第4導電膜116jを形成する。第4導電膜116jは、第2絶縁膜116gの上方に配置される。換言すれば、第4導電膜116jは、下層の第2絶縁膜116gを覆うように形成される。第4導電膜116jの形成には、第1導電膜116dと同様な方法および形成材料を用いる。そして、工程S311へ進む。
工程S311では、パターニング加工によって容量素子16を形成する。具体的には、まず、第4導電膜116j上にレジストマスクREを形成する。レジストマスクREは、図17に示すように、±Y方向に延在する部位と、±X方向に突出する部位とを有している。レジストマスクREの形成には、例えば、ポジ型の感光性レジストを用いて、スピンコート法、ロールコート法などでレジスト層を形成する。次いで、所望のレジストマスクREの配置および形状に対応したマスクを介して、レジスト層を露光して現像する。レジスト層を露光して現像することで、レジスト層のうち、マスクによって遮光された領域以外の領域が露光されて除去される。これによって、レジストマスクREが形成される。
次いで、レジストマスクREを介して、第1導電膜116d、第1絶縁膜116e、第2導電膜116f、第2絶縁膜116g、第3導電膜116h、第3絶縁膜116iおよび第4導電膜116jを、それぞれ同時にパターニングして容量素子16を形成する。このとき、レジストマスクRE、およびエッチングストッパーとして機能するハードマスクHM1,HM2,HM3によって、容量素子16の形状が規定される。レジストマスクREを用いたパターニング加工には、公知の方法を用いる。なお、本明細書でいう同時とは、同一工程および同一装置にて処理を行うことを指す。
次いで、レジストマスクREを除去する。これにより工程S311において、図18および図19に示すように、3個の容量素子16a,16b,16cから成る容量素子16が一括で同時に形成される。詳しくは、第1導電膜116dは、レジストマスクRE、ハードマスクHM1およびハードマスクHM2に対応した形状を有する第1容量電極としての容量電極16dにパターニングされる。第1絶縁膜116eおよび第2導電膜116fは、レジストマスクREおよびハードマスクHM2,HM3に対応した形状を有する、第1容量絶縁膜としての容量絶縁膜16eおよび第2容量電極としての容量電極16fに、それぞれパターニングされる。
また、第2絶縁膜116gおよび第3導電膜116hは、レジストマスクREおよびハードマスクHM3に対応した形状を有する、第2容量絶縁膜としての容量絶縁膜16g、および第3容量電極としての容量電極16hに、それぞれパターニングされる。さらに、第3絶縁膜116iおよび第4導電膜116jは、レジストマスクREに対応した形状を有する、第3容量絶縁膜としての容量絶縁膜16i、および第4容量電極としての容量電極16jに、それぞれパターニングされる。
なお、上記パターニング加工によって形成された容量素子16の端面に対して、各層間の短絡の発生を防止するために酸化処理などを施してもよい。
ここで、例えば、従前の一般的な方法にて、TFTの上方に蓄積容量を1個形成する場合には、下部容量電極の形成、エッチングストッパーの形成、上部容量電極の形成の3工程を実施する。該工程フローでは、パターニング加工は3回施す必要がある。
これらに対して、本実施形態の容量素子の形成方法では、ハードマスク形成、一括エッチングによるパターニング加工、の2工程を実施し、パターニング加工は2回で済む。これに加えて、ハードマスクがエッチングストッパーとして機能するため、容量電極を薄くすることが可能となる。これによって、容量素子16を形成する工程を削減すると共に、TFT30に対する遮光性を向上させることができる。
なお、本実施形態では、3個の容量素子16a,16b,16cから成る、3層の容量素子16を例示したが、容量素子16は3層であることに限定されない。容量素子16は、2層または4層以上であってもよい。例えば、容量素子16を2層とする場合には、第3絶縁膜116iおよび第4導電膜116jなどの形成を省略すればよい。また、容量素子16を4層以上とする場合には、ハードマスク、絶縁膜および導電膜をさらに積層して形成すればよい。また、素子基板10における容量素子16の配置は、上述したTFT30の上方に限定されない。
上述した容量素子16の形成方法は、液晶装置100などの電気光学装置における蓄積容量の他、DRAM(Dynamic Random Access Memory)などにも適用が可能である。
以上が、容量素子16の形成方法である。これより図6の工程フローに戻り、素子基板10の製造方法における工程S4以降について説明する。
工程S4では、図20で示すように、容量素子16を覆って、第3層間絶縁膜12をベタ状に形成する。第3層間絶縁膜12の形成には、第1層間絶縁膜11aと同様な方法および形成材料を用いる。そして、工程S5に進む。
工程S5では、第3層間絶縁膜12の上層に遮光膜SHを形成する。図21に示すように、遮光膜SHは、±Y方向に延在すると共に±X方向に突出部を有し、TFT30の上方を覆うように形成される。遮光膜SHによって、主に上方からTFT30に入射する光が低減される。遮光膜SHの形成には、公知の方法および上述した形成材料を用いる。そして、工程S6に進む。
工程S6では、まず、遮光膜SHおよび第3層間絶縁膜12を覆うように、第4層間絶縁膜13をベタ状に形成する。第4層間絶縁膜13の形成には、第2層間絶縁膜11cと同様な方法および形成材料を用いる。なお、第4層間絶縁膜13の成膜後に、CMP処理などの平坦化処理を施す。
次いで、貫通孔HO2,HO3,HO4,HO5を同時に形成する。詳しくは、図22に示すように、貫通孔HO2は、第4層間絶縁膜13、第3層間絶縁膜12およびハードマスクHM1を貫通して、容量電極16dの一部を上方へ露出させる。貫通孔HO3は、第4層間絶縁膜13、第3層間絶縁膜12およびハードマスクHM2を貫通して、容量電極16fの一部を上方へ露出させる。貫通孔HO4は、第4層間絶縁膜13、第3層間絶縁膜12およびハードマスクHM3を貫通して、容量電極16hの一部を上方へ露出させる。貫通孔HO5は、第4層間絶縁膜13、第3層間絶縁膜12を貫通して容量電極16jの一部と、第4層間絶縁膜13を貫通して遮光膜SHの一部と、を上方に露出させる。
図23に示すように、貫通孔HO2,HO3,HO4,HO5は、例えば、平面視にて略矩形状の開口である。貫通孔HO2,HO3,HO4,HO5の形成には、例えば、ドライエッチングなどの公知の方法を用いる。なお、第3層間絶縁膜12および第4層間絶縁膜13が、本発明の層間絶縁膜の一例である。そして工程S7へ進む。
工程S7では、コンタクトホールCNT2,CNT3,CNT4,CNT5およびデータ線6などを形成する。詳しくは、図24に示すように、貫通孔HO2を埋めるようにコンタクトホールCNT2を、貫通孔HO3を埋めるようにコンタクトホールCNT3を、貫通孔HO4を埋めるようにコンタクトホールCNT4を、貫通孔HO5を埋めるようにコンタクトホールCNT5を、各々同時に形成する。このとき、上述した、半導体層30aの高濃度ソース領域に電気的に接続されるコンタクトホールCNTaを同時に形成してもよい。ここで、コンタクトホールCNT2が本発明の第1コンタクトホールの一例であり、コンタクトホールCNT3が本発明の第2コンタクトホールの一例であり、コンタクトホールCNT5が本発明の第3コンタクトホールの一例である。
また、工程S7では、データ線6および中継層7a,7bを同時に形成する。詳しくは、第1電極としての中継層7aは、コンタクトホールCNT2を介して容量電極16dと、コンタクトホールCNT4を介して容量電極16hと、電気的に接続される。第2電極としての中継層7bは、コンタクトホールCNT3を介して容量電極16fと、コンタクトホールCNT5を介して容量電極16jおよび遮光膜SHと、電気的に接続される。また、図25に示すように、データ線6は、±Y方向に延在して形成され、コンタクトホールCNTaと電気的に接続される。中継層7a,7bは、それぞれ島状に形成される。なお、データ線6および中継層7a,7bは、上記コンタクトホールを埋めるようにして、上記コンタクトホールと同時に形成されてもよい。上記コンタクトホールとデータ線6および中継層7a,7bの形成には、公知の方法および上述した形成材料を用いる。そして工程S8へ進む。
工程S8では、まず、データ線6および中継層7a,7bなどを覆うように、第5層間絶縁膜14をベタ状に形成する。第5層間絶縁膜14の形成には、第1層間絶縁膜11aと同様な方法および形成材料を用いる。なお、第5層間絶縁膜14の成膜後に、CMP処理などの平坦化処理を施してもよい。
次いで、第5層間絶縁膜14の上方に、容量線8および中継層9aを形成する。このとき、コンタクトホールCNT7,CNT9も併せて形成する。詳しくは、コンタクトホールCNT7は、第5層間絶縁膜14を貫通し、容量線8と中継層7bとを電気的に接続する。コンタクトホールCNT9は、第5層間絶縁膜14を貫通し、中継層9aと中継層7aとを電気的に接続する。図26に示すように、容量線8は、±Y方向に延在すると共に、+X方向に突出している。中継層9aは、±X方向に延在すると共に、容量線8とは分離されて島状に形成される。容量線8および中継層9aなどの形成には、公知の方法および上述した形成材料を用いる。そして工程S9へ進む。
工程S9では、まず、容量線8および中継層9aなどを覆うように、第6層間絶縁膜17をベタ状に形成する。第6層間絶縁膜17の形成には、第1層間絶縁膜11aと同様な方法および形成材料を用いる。なお、第6層間絶縁膜17の成膜後に、CMP処理などの平坦化処理を施してもよい。
次いで、ドライエッチングによって、第6層間絶縁膜17を貫通して中継層9aを露出させる貫通孔を形成する。そして、図4に示した開口領域OPを覆う画素電極15と、該貫通孔を埋めるようなコンタクトホールCNT10とを形成する。画素電極15およびコンタクトホールCNT10の形成には、公知の方法および上述した形成材料を用いる。
素子基板10の製造方法のうち、以降の工程には公知の技術が採用可能であり、説明を省略する。以上に述べた製造方法により、図5に示した素子基板10を含む液晶装置100が製造される。
以上に述べたように、本実施形態に係る半導体装置としての液晶装置100の製造方法によれば、以下の効果を得ることができる。
3個の容量素子16a,16b,16cから成る容量素子16を備えた液晶装置100の製造方法において、生産性を向上させることができる。詳しくは、第1導電膜116d上にハードマスクHM1を、第2導電膜116f上にハードマスクHM2を、第3導電膜116h上にハードマスクHM3を、各々形成している。ハードマスクHM1,HM2,HM3は、エッチングストッパーとして機能する。そのため、容量電極16dは、レジストマスクRE、ハードマスクHM1,HM2に対応した形状にパターニングされる。容量電極16fは、レジストマスクREおよびハードマスクHM2,HM3に対応した形状にパターニングされる。容量電極16hは、レジストマスクRE、ハードマスクHM3に対応した形状にパターニングされる。これにより、第1導電膜116d、第1絶縁膜116e、第2導電膜116f、第2絶縁膜116gおよび第4導電膜116jなどを有する複数の容量素子16a,16b,16cを、同時にパターニングして一括で形成することができる。すなわち、製造工程が削減されて、生産性を向上させた液晶装置100の製造方法を提供することができる。
詳しくは、コンタクトホールCNT2を容量電極16d上のハードマスクHM1に対応した形状の領域に、コンタクトホールCNT3を容量電極16f上のハードマスクHM2に対応した形状の領域に、コンタクトホールCNT5などと同時に一括で形成することが可能となる。そのため、生産性をさらに向上させることができる。
ハードマスクHM1,HM2,HM3がエッチングストッパーとして機能するため、容量電極16d,16f,16hの膜厚を薄くしても、容量素子16を一括でパターニング加工することが可能となる。すなわち、容量電極16d,16f,16hの膜厚を薄くすることによって、容量素子16の膜厚が薄くなり、TFT30へ斜めに入射する光を低減することができる。これにより、TFT30に対する遮光性が向上して、TFT30における光リーク電流の発生が抑制される。
2.第2実施形態
本実施形態では、第1実施形態と同様に、半導体装置として画素ごとにトランジスターとしてのTFTを備えたアクティブ駆動型の液晶装置を例に挙げて説明する。なお、本実施形態に係る液晶装置は、第1実施形態の液晶装置100に対して、素子基板の構成を異ならせたものである。
2.1.素子基板の構成
本実施形態に係る液晶装置に備わる素子基板110の構造について、図27を参照して説明する。図27は、第2実施形態に係る素子基板の構造を示す模式断面図である。なお、図27では、第1実施形態の図4におけるA-A’線に沿った部位に相当する断面を示し、配向膜18の図示を省略している。
図27に示すように、素子基板110は、第1実施形態の素子基板10に対して、容量素子16cを省略して、2個の容量素子16a,16bから成る容量素子216を備える点が異なっている。そのため、第1実施形態と同一の構成部位については、同一の符号を使用し、重複する説明は省略する。素子基板110は、素子基板10に対して、第1層から第3層まで、および第6層の第5層間絶縁膜から第8層の画素電極15までが同様な構成である。
第2走査線3を含む第3層上の第4層には、半導体層30aの上方を覆って容量素子216が設けられている。容量素子216は、2個の容量素子16a,16bが積層されて成る。容量素子216では、容量素子16a、容量素子16bが、基板10s側から上方に向かって、この順に積層されている。容量素子16a,16bは、第1実施形態の容量素子16と同様な構成である。
容量電極16dの-X方向の端部付近には、ハードマスクHM1を貫通して、第1コンタクトホールとしてのコンタクトホールCNT102が電気的に接続されている。コンタクトホールCNT102は、上層で電気的に接続される中継層107aと一緒に、貫通孔を埋めるようにして設けられる。
容量電極16fの+X方向の端部付近には、ハードマスクHM2を貫通して、第2コンタクトホールとしてのコンタクトホールCNT105が電気的に接続されている。コンタクトホールCNT105は、上層で電気的に接続される中継層107bと一緒に、貫通孔を埋めるようにして設けられる。また、コンタクトホールCNT105は、遮光膜SHと中継層107bと、をも電気的に接続している。
容量電極16h上にはハードマスクが形成されず、コンタクトホールCNT104が電気的に接続されている。コンタクトホールCNT104は、上層で電気的に接続される中継層107aと一緒に、貫通孔を埋めるようにして設けられる。
容量素子216は、画素電極15における電位保持特性を向上させる機能を有している。容量素子216は、2個の容量素子16a,16bを含むため、容量素子が1個の場合と比べて、上記の電位保持特性がさらに向上している。
容量素子16a,16bは、TFT30と電気的に接続されている、詳しくは、容量電極16d,16hは、図示しないコンタクトホールによって、半導体層30aの高濃度ドレイン領域と電気的に接続されている。
容量素子216の上方を被覆して第3層間絶縁膜12が設けられている。容量素子216を含む第4層上の第5層には、遮光膜SHが設けられている。遮光膜SHおよび第3層間絶縁膜12を被覆して第4層間絶縁膜13が設けられている。
第4層間絶縁膜13には、コンタクトホールCNT102,CNT104,CNT105が設けられている。コンタクトホールCNT102は、第4層間絶縁膜13、第3層間絶縁膜12およびハードマスクHM1を貫通して、容量電極16dの-X方向の端部付近に電気的に接続されている。コンタクトホールCNT104は、第4層間絶縁膜13、第3層間絶縁膜12を貫通して、容量電極16hの-X方向の端部付近に電気的に接続されている。コンタクトホールCNT105の一部は、第4層間絶縁膜13、第3層間絶縁膜12およびハードマスクHM2を貫通して、容量電極16fの+X方向の端部付近に電気的に接続されている。コンタクトホールCNT105の他部は、第4層間絶縁膜13を貫通して、遮光膜SHの+X方向の端部に電気的に接続されている。
第5層上の第6層には、データ線6および中継層107a,107bが設けられている。中継層107a,107bは、平面視にて各々独立した島状に設けられている。中継層107aは、コンタクトホールCNT102,CNT104と電気的に接続されている。中継層107bは、コンタクトホールCNT105と電気的に接続されている。中継層107a,107bには、第1実施形態の中継層7a,7bと同様な形成材料を用いる。
2.2.液晶装置の製造方法
本実施形態に係る半導体装置としての液晶装置の製造方法について、図28から図33を参照して説明する。図28は、素子基板の製造方法のうち、容量素子の形成方法を示す工程フロー図である。図29から図33は、素子基板の製造方法を示す模式断面図である。以下の説明においては図27も参照することとする。
なお、図28に示した工程フローは一例であって、これに限定されるものではない。また、上記の模式断面図では、図27に示した断面に対して、図示する領域を拡大している。
本実施形態の液晶装置の製造方法は、以下に述べる素子基板110の製造方法を含み、素子基板110の製造方法に備わる工程以外では公知の技術が採用可能である。また、素子基板110は、第1実施形態の容量素子16の形態を異ならせたものであるため、以下の説明では、主に容量素子216に係わる工程についてのみ述べることとする。また、容量素子216の形成方法においては、容量素子16と同様な方法が採用可能である。
図28に示すように、本実施形態の素子基板110における容量素子216の形成方法は、工程S321から工程S328を備えている。以下、工程S321から工程S328の各工程について説明する。
工程S321では、第2層間絶縁膜11cを覆うように、ベタ状に第1導電膜116dを形成する。そして、工程S322へ進む。
工程S322では、第1導電膜116d上に、第1ハードマスクとしてのハードマスクHM1を形成する。そして、工程S323へ進む。
工程S323では、第1導電膜116dおよびハードマスクHM1を覆うように、ベタ状に第1絶縁膜116eを形成する。そして、工程S324へ進む。
工程S324では、第1絶縁膜116eを覆うように、ベタ状に第2導電膜116fを形成する。そして、工程S325へ進む。
工程S325では、第2導電膜116f上に、第2ハードマスクとしてのハードマスクHM2を形成する。そして、工程S326へ進む。
工程S326では、第2導電膜116fおよびハードマスクHM2を覆うように、ベタ状に第2絶縁膜116gを形成する。そして、工程S327へ進む。
工程S327では、第2絶縁膜116gを覆うように、第3導電膜として導電膜116hをベタ状に形成する。そして、工程S328へ進む。
工程S328では、パターニング加工によって容量素子216を形成する。具体的には、まず、図29に示すように、導電膜116h上にレジストマスクREを形成する。
次いで、レジストマスクREを介して、第1導電膜116d、第1絶縁膜116e、第2導電膜116f、第2絶縁膜116g、および導電膜116hを、それぞれ同時にパターニングして容量素子216を形成する。このとき、レジストマスクRE、およびエッチングストッパーとして機能するハードマスクHM1,HM2によって、容量素子216の形状が規定される。
次いで、レジストマスクREを除去する。これにより工程S328において、図30に示すように、2個の容量素子16a,16bから成る容量素子216が一括で同時に形成される。詳しくは、第1導電膜116dは、レジストマスクRE、ハードマスクHM1およびハードマスクHM2に対応した形状を有する第1容量電極としての容量電極16dにパターニングされる。第1絶縁膜116eおよび第2導電膜116fは、レジストマスクREおよびハードマスクHM2に対応した形状を有する、第1容量絶縁膜としての容量絶縁膜16eおよび第2容量電極としての容量電極16fに、それぞれパターニングされる。
また、第2絶縁膜116gおよび導電膜116hは、レジストマスクREに対応した形状を有する、容量絶縁膜16gおよび容量電極16hに、それぞれパターニングされる。
なお、上記パターニング加工によって形成された容量素子216の端面に対して、各層間の短絡の発生を防止するために酸化処理などを施してもよい。
以上が、容量素子216の形成方法である。以下、工程S328に続く素子基板110の製造方法における工程について説明する。
次に、図31に示すように、容量素子216を覆って、第3層間絶縁膜12をベタ状に形成してから、遮光膜SHを第3層間絶縁膜12上に形成する。その後、遮光膜SHおよび第3層間絶縁膜12を覆うように、第4層間絶縁膜13をベタ状に形成する。なお、第4層間絶縁膜13の成膜後に、CMP処理などの平坦化処理を施す。
次いで、貫通孔HO102,HO104,HO105を同時に形成する。詳しくは、図32に示すように、貫通孔HO102は、第4層間絶縁膜13、第3層間絶縁膜12およびハードマスクHM1を貫通して、容量電極16dの一部を上方へ露出させる。貫通孔HO104は、第4層間絶縁膜13および第3層間絶縁膜12を貫通して、容量電極16hの一部を上方へ露出させる。貫通孔HO105は、第4層間絶縁膜13、第3層間絶縁膜12およびハードマスクHM2を貫通して、容量電極16fの一部と、第4層間絶縁膜13を貫通して遮光膜SHの一部と、を上方に露出させる。
次に、コンタクトホールCNT102,CNT104,CNT105およびデータ線6などを形成する。詳しくは、図33に示すように、貫通孔HO102を埋めるようにコンタクトホールCNT102を、貫通孔HO104を埋めるようにコンタクトホールCNT104を、貫通孔HO105を埋めるようにコンタクトホールCNT105を、同時に形成する。
また、データ線6および中継層107a,107bを同時に形成する。詳しくは、中継層107aは、コンタクトホールCNT102を介して容量電極16dと、コンタクトホールCNT104を介して容量電極16hと、電気的に接続される。中継層107bは、コンタクトホールCNT105を介して、容量電極16fおよび遮光膜SHと電気的に接続される。以降の工程は、第1実施形態の液晶装置100の製造方法と同様に行う。
以上に述べたように、本実施形態に係る半導体装置としての液晶装置の製造方法によれば、第1実施形態における効果と同様な効果を得ることができる。
3.変形例
本変形例では、第1実施形態で例示した半導体装置としての液晶装置における、容量素子を例に挙げて説明する。本変形例に係る容量素子は、トレンチを含む領域にも形成されている。本変形例に係る容量素子の形成方法は、第1実施形態における容量素子16の形成方法を、トレンチを含む領域に適用するものである。
本変形例に係る容量素子の形成方法について、図34および図35を参照して説明する。図34は、変形例に係る容量素子の形成方法を示す模式断面図である。図35は、容量素子の形成方法を示す模式断面図である。
3.1.容量素子の形成方法
本変形例に係る容量素子316の形成方法では、図34に示すように、まず、トレンチTRに導電膜と絶縁膜とを交互に形成する。詳しくは、層間絶縁膜21cにトレンチTRを公知の方法により形成する。次いで、層間絶縁膜21cの一部とトレンチTRとの上方を覆うように第1導電膜316dを形成した後、第1導電膜316d上に第1ハードマスクとしてのハードマスクHM31を形成する。ハードマスクHM31は、トレンチTRに対して-X方向に配置する。次いで、第1導電膜316dおよびハードマスクHM31を覆うように、第1絶縁膜316eを形成する。その後、第1絶縁膜316eを覆うように第2導電膜316fを形成する。
次に、第2導電膜316f上に第2ハードマスクとしてのハードマスクHM32を形成する。ハードマスクHM32は、トレンチTRに対して+X方向に配置する。次いで、第2導電膜316fおよびハードマスクHM32を覆うように、第2絶縁膜316gを形成する。その後、第2絶縁膜316gを覆うように第3導電膜316hを形成する。
次に、第3導電膜316h上に第2ハードマスクとしてのハードマスクHM33を形成する。ハードマスクHM33は、トレンチTRに対して-X方向に配置する。次いで、第3導電膜316hおよびハードマスクHM33を覆うように、第3絶縁膜316iを形成する。その後、第3絶縁膜316iを覆うように第4導電膜316jを形成する。
次に、第4導電膜316j上にレジストマスクREを形成する。レジストマスクREは、トレンチTRの上方、およびハードマスクHM32とハードマスクHM33との上方の一部を覆うように配置する。
次に、図35に示すように、パターニング加工によって容量素子316を形成する。詳しくは、レジストマスクREを介して、第1導電膜316d、第1絶縁膜316e、第2導電膜316f、第2絶縁膜316g、第3導電膜316h、第3絶縁膜316iおよび第4導電膜316jを、それぞれ同時にパターニングして容量素子316を形成する。このとき、レジストマスクRE、およびエッチングストッパーとして機能するハードマスクHM31,HM32,HM33によって、容量素子316の形状が規定される。
次に、レジストマスクREを除去する。これにより、3個の容量素子36a,36b,36cから成る容量素子316が一括で形成される。詳しくは、第1導電膜316dは、レジストマスクRE、ハードマスクHM31およびハードマスクHM32,HM33に対応した形状を有する第1容量電極としての容量電極36dにパターニングされる。第1絶縁膜316eおよび第2導電膜316fは、レジストマスクREおよびハードマスクHM32に対応した形状を有する、第1容量絶縁膜としての容量絶縁膜36eおよび第2容量電極としての容量電極36fに、それぞれパターニングされる。
また、第2絶縁膜316gおよび第3導電膜316hは、レジストマスクREおよびハードマスクHM33に対応した形状を有する、容量絶縁膜36gおよび容量電極36hに、それぞれパターニングされる。さらに、第3絶縁膜316iおよび第4導電膜316jは、レジストマスクREに対応した形状を有する、容量絶縁膜36iおよび容量電極36jに、それぞれパターニングされる。
なお、本変形例の容量素子316が形成されるトレンチTRの位置は、TFT30の上方に限定されない。また、トレンチTRは、例えば、基板10sに形成されていてもよい。さらに、容量素子316が含んで成る容量素子の数は3個に限定されない。
以上に述べたように、本変形例によれば、第1実施形態における効果に加えて、トレンチTR内にも容量素子316が形成されるため、容量素子316の容量を増大させることができる。
以下に、実施形態から導き出される内容を記載する。
半導体装置の製造方法は、第1導電膜を形成する工程と、第1導電膜上に第1ハードマスクを形成する工程と、第1導電膜および第1ハードマスクを覆うように第1絶縁膜を形成する工程と、第1絶縁膜を覆うように第2導電膜を形成する工程と、第2導電膜上に第2ハードマスクを形成する工程と、第2導電膜および第2ハードマスクを覆うように第2絶縁膜を形成する工程と、第2絶縁膜を覆うように第3導電膜を形成する工程と、第3導電膜上に第3ハードマスクを形成する工程と、第3導電膜および第3ハードマスクを覆うように第3絶縁膜を形成する工程と、第3絶縁膜を覆うように第4導電膜を形成する工程と、第4導電膜上にレジストマスクを形成する工程と、レジストマスクを介して、第1導電膜、第1絶縁膜、第2導電膜、第2絶縁膜、第3導電膜、第3絶縁膜および第4導電膜を、それぞれ同時にパターニングして容量素子を形成する工程と、を備え、容量素子を形成する工程において、第1導電膜は、レジストマスク、第1ハードマスクおよび第2ハードマスクに対応した形状を有する第1容量電極にパターニングされ、第1絶縁膜および第2導電膜は、それぞれレジストマスク、第2ハードマスクおよび第3ハードマスクに対応した形状を有する、第1容量絶縁膜および第2容量電極にそれぞれパターニングされ、第2絶縁膜および第3導電膜は、それぞれレジストマスクおよび第3ハードマスクに対応した形状を有する第2容量絶縁膜および第3容量電極にパターニングされ、第3絶縁膜および第4導電膜は、それぞれレジストマスクに対応した形状を有する第3容量絶縁膜および第4容量電極にパターニングされることを特徴とする。
この構成によれば、複数の容量素子を備えた半導体装置の製造方法において、生産性を向上させることができる。詳しくは、第1導電膜上に第1ハードマスクを形成し、第2導電膜上に第2ハードマスクを形成し、第3導電膜上に第3ハードマスクを形成している。第1ハードマスク、第2ハードマスクおよび第3ハードマスクは、エッチングストッパーとして機能する。そのため、第1容量電極は、レジストマスク、第1ハードマスクおよび第2ハードマスクに対応した形状にパターニングされる。また、第2容量電極は、レジストマスク、第2ハードマスクおよび第3ハードマスクに対応した形状にパターニングされる。第3容量電極は、レジストマスクおよび第3ハードマスクに対応した形状にパターニングされる。第4容量電極は、レジストマスクに対応した形状にパターニングされる。これにより、第1導電膜、第1絶縁膜、第2導電膜、第2絶縁膜、第3導電膜および第3絶縁膜、第4導電膜を有する複数の容量素子を、同時にパターニングして一括で形成することができる。すなわち、製造工程が削減されて、生産性を向上させた半導体装置の製造方法を提供することができる。
半導体装置の製造方法は、第1導電膜を形成する工程と、第1導電膜上に第1ハードマスクを形成する工程と、第1導電膜および第1ハードマスクを覆うように第1絶縁膜を形成する工程と、第1絶縁膜を覆うように第2導電膜を形成する工程と、第2導電膜上に第2ハードマスクを形成する工程と、第2導電膜および第2ハードマスクを覆うように第2絶縁膜を形成する工程と、第2絶縁膜を覆うように第3導電膜を形成する工程と、第3導電膜上にレジストマスクを形成する工程と、レジストマスクを介して、第1導電膜、第1絶縁膜、第2導電膜、第2絶縁膜および第3導電膜を、それぞれ同時にパターニングして容量素子を形成する工程と、を備え、容量素子を形成する工程において、第1導電膜は、レジストマスク、第1ハードマスクおよび第2ハードマスクに対応した形状を有する第1容量電極にパターニングされ、第1絶縁膜および第2導電膜は、レジストマスクおよび第2ハードマスクに対応した形状を有する、第1容量絶縁膜および第2容量電極にそれぞれパターニングされることを特徴とする。
この構成によれば、複数の容量素子を備えた半導体装置の製造方法において、生産性を向上させることができる。詳しくは、第1導電膜上に第1ハードマスクを形成し、第2導電膜上に第2ハードマスクを形成している。第1ハードマスクおよび第2ハードマスクは、エッチングストッパーとして機能する。そのため、第1容量電極は、レジストマスク、第1ハードマスクおよび第2ハードマスクに対応した形状にパターニングされる。また、第2容量電極は、レジストマスクおよび第2ハードマスクに対応した形状にパターニングされる。これにより、第1導電膜、第1絶縁膜、第2導電膜、第2絶縁膜および第3導電膜を有する複数の容量素子を、同時にパターニングして一括で形成することができる。すなわち、製造工程が削減されて、生産性を向上させた半導体装置の製造方法を提供することができる。
上記の半導体装置の製造方法は、容量素子を層間絶縁膜で覆う工程と、層間絶縁膜および第1ハードマスクを貫通する第1コンタクトホールと、層間絶縁膜および第2ハードマスクを貫通する第2コンタクトホールと、第2容量電極上で層間絶縁膜を貫通する第3コンタクトホールと、を同時に形成する工程と、第1コンタクトホールを介して第1容量電極と電気的に接続される第1電極と、第2コンタクトホールを介して第2容量電極と電気的に接続される第2電極と、を同時に形成する工程と、を備えることが好ましい。
この構成によれば、生産性をさらに向上させることができる。詳しくは、第1コンタクトホールを第1容量電極上の第1ハードマスクに対応した形状の領域に、第2コンタクトホールを第2容量電極上の第2ハードマスクに対応した形状の領域に、第3コンタクトホールと同時に一括で形成することが可能となる。