JP2000137246A - 反射型表示素子及び反射型表示素子を用いた映像装置 - Google Patents

反射型表示素子及び反射型表示素子を用いた映像装置

Info

Publication number
JP2000137246A
JP2000137246A JP33626198A JP33626198A JP2000137246A JP 2000137246 A JP2000137246 A JP 2000137246A JP 33626198 A JP33626198 A JP 33626198A JP 33626198 A JP33626198 A JP 33626198A JP 2000137246 A JP2000137246 A JP 2000137246A
Authority
JP
Japan
Prior art keywords
pixel
electrode
switching element
pixel electrode
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP33626198A
Other languages
English (en)
Inventor
Yukio Tanaka
幸生 田中
Kazunori Komori
一徳 小森
Kazuhiro Nishiyama
和廣 西山
Akio Takimoto
昭雄 滝本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP33626198A priority Critical patent/JP2000137246A/ja
Publication of JP2000137246A publication Critical patent/JP2000137246A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】 【課題】 照射光照度を大きくしても、フリッカが無
く、かつ光利用効率低下や輝度ムラの少ない良好な画像
を得ることができる反射型液晶表示装置の提供を目的と
する。 【解決手段】 画素スイッチング素子が対をなすｎチャ
ネルＭＯＳトランジスタ６及びｐチャネルＭＯＳトラン
ジスタ７からなる。ＭＯＳトランジスタ６，７のドレイ
ン電極６ｂ，７ｂが信号線１１に電気的に接続され、Ｍ
ＯＳトランジスタ６，７のソース電極６ｃ，７ｃが画素
電極１９に電気的に接続されている。ｐ型結晶シリコン
基板２上には、画素電極１９に電気的に接続された保持
容量部８が設けられている。ＭＯＳトランジスタ６で発
生する光電流と、ＭＯＳトランジスタで発生する光電流
とが、相互に相殺する方向に流れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば液晶プロジ
ェクタに用いられる反射型液晶ライトバルブ等に好適に
実施することができる反射型表示素子及び反射型表示素
子を用いた映像装置に関するものである。
【０００２】
【従来の技術】最近、プロジェクタ用の液晶表示素子と
して反射型の液晶ライトバルブを用いる方式が注目され
ている。これは、液晶セルを構成する２枚の基板のうち
の一方を多結晶Ｓｉ基板（主としてガラスや石英の基板
上に多結晶Ｓｉを形成したもの）あるいは単結晶Ｓｉ基
板などとして、その上にアクティブマトリクス構造を設
けたものであり、液晶によって変調された光がアクティ
ブマトリクス構造に組み込まれた反射画素電極（表面が
反射面とされた画素電極を意味する）で反射して出力さ
れるという構成になっている。この液晶表示素子は、一
般には、画素のスイッチングを制御するＴＦＴ（Thin F
ilm Transistor: 薄膜トランジスタ）やＭＯＳ（Metal-
Oxide-Semiconductor:金属−酸化物−半導体接合）トラ
ンジスタ、あるいは保持容量（補助容量とも称される）
などの上に反射面を成膜し、さらにＣＭＰ（Chemical M
echanical Polishing:ケミカルメカニカルポリッシン
グ）などにより反射面を平坦化することによって作製さ
れる。従って、従来の透過型の液晶表示素子のようにト
ランジスタや保持容量が画素内で大面積を占めることに
より開口率が低下するということがなく、高精細対応で
画素サイズが小さくなっても高い開口率が保てるという
長所がある。
【０００３】また、特に半導体基板として単結晶Ｓｉを
用い、画素スイッチング素子としてＭＯＳトランジスタ
を作製する場合には、ＤＲＡＭ（Dynamic Random Acces
s Memory）等の半導体メモリに関する技術をそのまま転
用することができるという利点が加わる。さらに、キャ
リアの移動度が大きいので高速スイッチングが可能なＣ
ＭＯＳ（Complementary MOS ）を形成することができ、
周辺のデータドライバ回路も同時に高速化して集積でき
るという利点もある。
【０００４】ところで、液晶等の光変調層をアクティブ
マトリクスによって駆動する場合、走査線非選択時に画
素電極上に蓄積されている電荷量が変動すると、これに
伴って画素電極の電位が変動し、コントラスト低下、輝
度低下、フリッカ（ちらつき）やノイズの発生などの画
質低下が起こる。そこで、画素電極に補助的な容量（保
持容量）を付加して、多少の電荷のリークがあっても電
圧の変動が生じないようにするという方法がとられる。
【０００５】大きな保持容量を確保するための方法の一
つとして、ＭＯＳ容量を用いる例がある〔以下、従来例
と称する。著者：佐藤秀夫その他、アイ・ティー・イー
テクニカルレポート第１９巻第６５号第４３頁−４８
頁（１９９５年）］。この場合、ＭＯＳ容量の酸化膜と
しては一般にＳｉＯ2 が用いられる。酸化膜の厚みは一
般に１０ｎｍ〜１００ｎｍ程度と非常に薄く、比較的大
きな容量が得られる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来例では、以下の問題が生じる。
【０００７】（１）近年、プロジェクタで得られる映像
を高輝度化することがますます要求されており、パネル
面への照射光照度を大きくすることが必要になってい
る。また、製造コストを削減するためにはパネルサイズ
を小さくして１ウエハあたりのパネルの取れ数を多くす
ることが必要となるが、パネル面積が小さくなると当然
それに反比例してパネル面への照射光照度は大きくしな
ければならなくなる。このようにして、パネル面への照
射光照度を大きくすること要請されている。しかしなが
ら、パネル面への照射光照度を大きくすると、照射光の
一部が画素間の隙間から漏れてＭＯＳトランジスタに達
することにより発生する光電流が非常に大きくなり、Ｍ
ＯＳ容量のような大きい保持容量を用いても画素電極の
電位変動を抑制することが困難になる。
【０００８】（２）更に、このような光電流に起因した
画素電極の電位変動により、フリッカが発生する。この
理由を以下に述べる。一般に液晶の駆動においては、チ
ャージアップを防ぐために、１フレーム毎に極性が逆で
絶対値（実効値）の概略等しい電圧を印加するという方
法がとられている（簡単のため、定常的に輝度一定の画
像を得ようとする場合を想定）。具体的には、偶数番目
のフレームでの走査線選択時にＶA という正の電圧（対
向基板電極を基準とする）を画素電極に与え、奇数番目
のフレームでは−ＶA という負の電圧を与えるという駆
動を行っている。これに対して上記の光電流は画素電極
電位の正負によらず一定の向きの電流であるので、走査
線非選択期間での光電流に起因した電位変化は偶奇フレ
ームにかかわらず同じ方向である。いま、この電圧変化
が仮に負の方向であるとすると、偶数フレームにおいて
は液晶への印加電圧の実効値は小さくなる方向に、奇数
フレームにおいては大きくなる方向に作用する。この結
果として液晶の輝度がフレーム交互に明暗の変動を繰り
返し、フリッカとして観測されることになる。このよう
な光電流によるフリッカを押さえるためには保持容量を
さらに大きくすればよいが、無限に大きくすることは不
可能である。なぜなら、保持容量が大きくなると走査線
選択期間内にその容量を充電するためにより多くの電荷
量を供給しなければならず、ＭＯＳトランジスタのもつ
充電能力を超えてしまうからである。このようにして、
上記従来例では、パネル面への照射光照度が大きくなる
と、フリッカが発生し、画質の低下を招くという問題が
生じる。
【０００９】ここで、上述した従来例におけるフリッカ
の発生する原理を、数式等を用いて以下に詳述すること
にする。これは、従来例の問題点を明確化すると共に、
後述する発明の実施の形態の項において本発明の内容を
数式等を用いて従来例と比較する際の便宜をも考慮した
ものである。
【００１０】図５３は上記従来例の断面図である。反射
型液晶表示素子５１００は、基板としてｎ型結晶Ｓｉ基
板５１０１をベースとして作製されたものであり、対向
基板５１３０、ｎチャネルＭＯＳトランジスタ５１０
２、信号線５１０３、共通電位線５１０４、走査線（ゲ
ート線；図示せず）、反射画素電極５１０５、液晶５１
０６、及び保持容量部５１０７などを主な構成要素とし
ている。尚、保持容量部５１０７は、容量電極５１０８
と容量酸化膜５１０９とｐウェル５１１０の一部から構
成されている。
【００１１】反射型液晶表示素子５１００の１画素分の
等価回路は、図５４に示されている。図５４に示す等価
回路は、標準的なアクティブマトリックス型の回路であ
り、ｎチャネルＭＯＳトランジスタ５１０２のゲート５
１０２ａは走査線５１１１（電位ＶG ）に接続され、ド
レイン５１０２ｂは信号線５１０３（電位ＶD ）に接続
され、ソース５１０２ｃは画素電極５１０５（電位ＶS
）に接続されている。また、ｐウェル５１１０は共通
電位線５１０４（電位ＶB ）に接続されており、従っ
て、ｐウェル５１１０は電位ＶB にバイアスされてい
る。この電位ＶB は、ＭＯＳトランジスタ５１０２の基
板バイアス電位に相当する。ここでＶB は、ＶD および
ＶS のいずれの電位よりも低い電位である。液晶５１０
６は画素電極５１０５とＩＴＯ電極５１１３（電位Ｖｃ
ｏｍ）に挟まれており、これにより液晶容量ＣLCが形成
されている（ＣLCは１画素当たりの容量値である）。ま
た、保持容量部５１０７では、電位ＶS の容量電極５１
０８と電位ＶB のｐウェル５１１０との間に容量酸化膜
５１０９が挟まれた形となっており、これにより保持容
量部５１０７の保持容量Ｃstg が形成されている。な
お、この図ではＭＯＳトランジスタ５１０２や配線間に
生じる微小な浮遊容量やリークコンダクタンスなどにつ
いては無視してある。
【００１２】ところで、この表示素子５１００に高輝度
の光を照射する場合、一部の光は、例えば画素電極５１
０５の隙間Ａ→平坦化膜５１１５→第２遮光層５１１６
の隙間Ｂ→第２絶縁層５１１７→第１遮光層５１１８の
隙間Ｃ→第１絶縁層５１１９を伝搬してソース５１０２
ｃとｐウェル５１１０の間の逆バイアス部分に到達す
る。そうするとフォトダイオードと同じ原理で光電流が
発生する。図５４のＩPはこの光電流を示している。一
般にＩP は照射光照度に比例した大きさになる。
【００１３】次いで、従来例の動作について説明する。
走査線５１１１は図５５に示すように１フレーム毎に選
択状態になる。ここで、選択状態での走査線５１１１の
電位ＶG をＶGON で示し、１フレーム期間中の非選択状
態での走査線５１１１の電位ＶG をＶGOFFで示すことに
する。また、信号線５１０３には、図５５に示すよう
に、１フレーム毎に極性の異なる電位ＶD ( 絶対値は概
ね等しい）が与えられるものとする。
【００１４】まず、当該画素の走査線５１１１が選択さ
れるとＭＯＳトランジスタ５１０２がＯＮ状態になり、
画素電極電位ＶS は、信号線電位ＶD がＶDOになるまで
充電される（選択期間での信号線電位ＶD を特にＶD0で
表すことにする）。このときの画素電極電位ＶS の変化
は、以下の第１式で表される。
【００１５】 （Ｃstg ＋ＣLC）ｄＶS ／ｄｔ＝ｋ｛（ＶGON −ＶS ）2 −（ＶGON −ＶD0）2 ｝ …（１） 第１式の右辺はＭＯＳトランジスタ５１０２のドレイン
−ソース間電流を示しており、ｋはＭＯＳトランジスタ
５１０２の充電能力を示す定数である。ここで、説明の
簡略化のため、閾値電圧は０Ｖとしている。閾値電圧が
０Ｖでなくても以下の議論は概ね成りたつ。また、ドレ
イン−ソース間電流はＩP に比べて十分大きいとし、Ｉ
P の影響を無視している。
【００１６】充電の終盤でＶS がＶD0に近づいてくる
と、第１式は第２式のように近似することができる。
【００１７】 第１式の右辺＝ｋ｛（ＶGON −ＶS ）2 −（ＶGON −ＶD0）2 ｝ ＝ｋ｛ＶGON 2 −２ＶGON ・ＶS ＋ＶS 2 −ＶGON 2 ＋２ＶGON ・ＶD0−ＶD02 ｝ ＝ｋ｛ＶS 2 −ＶD02 ＋２ＶGON （ＶD0−ＶS ）｝ ＝ｋ｛（ＶS −ＶD0）（ＶS ＋ＶD0）＋２ＶGON （ＶD0−ＶS ）｝ ＝ｋ（ＶS −ＶD0）（ＶS ＋ＶD0−２ＶGON ） ≒２ｋ（ＶS −ＶD0）（ＶD0−ＶGON ） （∵ＶS ≒ＶD0） ∴（Ｃstg ＋ＣLC）ｄＶS ／ｄｔ＝≒２ｋ（ＶS −ＶD0）（ＶD0−ＶGON ） ∴ｄ（ＶS −ＶD0）／ｄｔ＝−２ｋ（ＶGON −ＶD0）（ＶS −ＶD0）／ （Ｃstg ＋ＣLC） ＝（ＶS −ＶD0）／τ …（２） 但し、τ＝（Ｃstg ＋ＣLC）／２ｋ（ＶG −ＶD0）であ
る。
【００１８】上記第２式より明らかにように、充電の時
定数τはＶD0が大きくてＶG に接近するほど大きくな
る。すなわち、ＶD0が大きいほど充電に時間がかかると
いうことを示している。最もτが大きいのはＶD0が信号
線電位の最大値（これをＶDmとする）の場合であり、こ
のときの時定数τは第３式で示される。
【００１９】 τ＝（Ｃstg ＋ＣLC）／２ｋ（ＶG −ＶDm）…（３） 十分な充電を行うためには、選択期間の幅に比べてτを
十分に小さくする必要がある。なお、以下ではこの条件
が満たされて、選択期間内に充電が完了しＶS＝ＶDOに
達するものとして話を進める。
【００２０】次に、非選択期間に移行した後を考える。
この非選択期間中、ＭＯＳトランジスタはＯＦＦ状態に
なりドレインとソース間の接続は切られる。ここで仮に
光電流ＩP ＝０であるような理想的な場合を想定する
と、次の選択期間までの間（非選択期間）保持容量Ｃst
g および液晶容量ＣLCに蓄えられている電荷は保存さ
れ、画素電極５１０５の電位ＶS はほぼ当初のＶD のま
ま一定に保たれる。このときには１フレームの間、液晶
の配向が所定の状態に保たれ、所定の映像を表示するこ
とができる。
【００２１】ところが、実際はこのような理想的な状態
は実現できず、光電流ＩP の影響で非選択期間の間に画
素電極電位ＶS は変動する。このときのＶS の変化は、
以下の第４式によって表される。
【００２２】 （Ｃstg ＋ＣLC）ｄＶS ／ｄｔ＝−ＩP …（４） ここで光電流ＩP は照射光照度に比例する正の値である
が、ＶS にも依存する。この光電流はソース５１０２ｃ
とｐウェル５１１０間の逆バイアス部の空乏層に光が照
射されて発生する電子・正孔対によって生じるものであ
るが、その空乏層の幅が概ね逆バイアス電圧ＶS −ＶB
の平方根に比例して変化するためである。なお、ソース
５１０２ｃの不純物ドーピングの深さ方向プロファイル
によっては必ずしも平方根に比例するわけではないが、
以下の議論は成立する。
【００２３】一定照射光照度におけるＶS と光電流ＩP
の関係を示すと図５６のようになる。いま、信号線に１
フレーム毎にＶDO＝±ＶA の信号が交互に印加される場
合を考える。そして、ＶS ＝±ＶA でのＩP をそれぞれ
ＩP+およびＩP-とおく。このとき、非選択期間での電圧
変化をそれぞれΔＶS+およびΔＶS-とすると、これらは
近似的に第５式、第６式のように表せる。
【００２４】 ΔＶS+＝− (ＩP+) ＋( Ｔf)／（Ｃstg ＋ＣLC） …（５） ΔＶS-＝− (ＩP-) −( Ｔf)／（Ｃstg ＋ＣLC） …（６） 但し、Ｔf はフレーム周期である。これらを基にしてＶ
S の変化を図示すると図５５のようになる（尚、選択期
間から非選択期間への移行の瞬間に容量結合によって生
じる電位変化、すなわちいわゆる「突き抜け」は無視し
ている）。
【００２５】ところで、液晶の反射率の応答は、液晶に
印加されている電圧の絶対値によって決まり、図５７
（ａ）のようなＶS の変化（図５５のＶS と同じことを
表している）に対して図５７（ｂ）のような応答にな
る。但し、液晶はフレーム周期に比べて十分速く応答す
るとし、かつ印加電圧とともに反射率が増加するノーマ
リ・オフモードを想定している。また、Ｖｃｏｍ＝０を
想定している。図５７（ｂ）によると、反射率は直流平
均値にフレーム周期Ｔf の２倍の周期をもつ交流成分が
重畳されたものとなり、フリッカが観測されることにな
る。この交流成分の振幅は、光照射照度に比例し、Ｃst
g ＋ＣLCに反比例する。この交流成分は、Ｖｃｏｍを調
整しても完全になくすことはできないものである。なぜ
なら、Ｖｃｏｍを変化させることにより偶奇それぞれの
フレーム内での反射率の平均値を等しくすることはでき
るが、両者の反射率の波形自体を一致させることはでき
ないからである。以上により、従来例の場合には、照射
光照度の増加とともにフリッカが顕著になることが示さ
れる。Ｃstg ＋ＣLCを大きくすればフリッカを抑制する
ことはできるが、上記の第３式で表される充電の時定数
をある値以下にしなければならないという制限があるの
で、Ｃstg ＋ＣLCを無限に大きくすることはできず、従
ってフリッカを完全になくすことはできない。
【００２６】（その他の課題）上記の課題は、主として
画素スイッチング素子に光が入射する場合に関するもの
であったけれども、画素スイッチング素子以外の基板上
に光が当たっても近傍の画素スイッチ素子に影響を与え
画素電極電位の変動の原因となる。そのため、基板とし
てシリコン基板を使用する構成の液晶表示素子では、例
えば特開平９−６８７１８号公報に示すように、信号配
線や遮光層の形成のために４層以上の構造を有し、徹底
的に遮光を図っている。但し、製造上、多層構造にすれ
ばするほどマスク枚数が増加し、コストが増加する。こ
れに対し、例えば特開昭６３−２２８８８７号公報に示
すように、光に対して反応を起こさないガラスから成る
絶縁性基板上に画素スイッチング素子を作りこみ遮光性
能を向上させている構成のものがある。このような構造
ではシリコン基板上の場合と違って、絶縁性基板に光が
あたっても問題はなく、画素スイッチング素子は反射電
極の下に配置すれば、入射光は直接画素スイッチング素
子に当たることはない。しかしながら、近年において
は、より明るい反射型表示素子の実現が強く要請されて
おり、入射光強度もますます増加している。当初、反射
型液晶表示素子に入射する光の強度は１０万ルクス程度
であった。ところが最近では１００万〜５００万ルクス
程度の光が入射するようになった。１０万ルクスレベル
であれば、先に述べたように光に反応しない絶縁性基板
上に画素スイッチ素子を形成しかつ、反射電極下に配置
すれば十分な表示性能が得られた。しかしさらに入射光
強度が増すにつれコントラストが減少し、１００万ルク
スを越えればコントラストが１０程度と表示性能が大き
く損なわれた。シリコン基板をベ−スに作った反射型液
晶表示素子においても同様なコントラストの低下が見ら
れた。
【００２７】本発明者等は、このコントラストの原因が
いずれも画素スイッチ素子またはシリコン基板に光が当
たって画素スイッチング素子が誤動作し、画素電極電位
の変動によりコントラストを低下させたことを見いだし
た。
【００２８】シリコン基板ベ−スの反射型液晶素子の場
合、一見遮光層の存在によって十分遮光されているかに
見えるが、実際には入射光が遮光層表面や反射画素電極
の裏面などで多重反射し、絶縁層内を光が伝播する。
【００２９】入射光強度が比較的弱いときは反射の際な
どで光の吸収がおき、シリコン基板に達するまでに入射
光は消滅するが、入射光強度が増大すれば吸収しきれ
ず、シリコン基板に光が達し誤動作を引き起こす。その
ため遮光層を多重にして遮光性能を向上させる必要があ
るが、製造の際のマスク枚数の増加、製造工程の増加、
良品確率（歩留まり）の低下を招きコスト増加に跳ね返
る。
【００３０】一方、絶縁性基板上に画素スイッチング素
子を形成した場合、光は絶縁性基板に入射するが、絶縁
性基板がガラスや石英など透明な材料であれば反射がお
こらず、そのまま光は裏面に透過してしまうので、遮光
性能は先のシリコン基板ベ−スより向上できる。しかし
ながら、透明絶縁基板を用いた場合は、基板の下面（画
素スイッチ素子を形成した面と反対側の面）の界面反射
がコントラスト低下の原因であることを見いだした。透
明な材料ではほとんど光の吸収が起きず、光の大部分は
直進的に透過していく。しかし透明な材料同士でもこれ
ら材料の屈折率が大きく異なると、この界面で界面反射
が発生する。表示素子を構成する透明な材料の屈折率は
概略１．５程度であり、界面反射は少ない。しかし、空
気の屈折率は１であるため、例えばガラス内を透過した
光はガラス／空気界面で約４％程が反射してしまう。こ
の反射光が再びガラス内を伝播し画素スイッチ素子に光
が達すると、画素電極電位の変動を引き起こす。
【００３１】要約すれば、透明絶縁基板を用いた場合
は、基板裏面での界面反射に起因して反射光が基板内を
伝播して画素スイッチング素子に到達して、画素電極電
位の変動が発生していた。
【００３２】本発明の目的は、上記課題に鑑み、画素電
極電位の変動を抑制して、フリッカの発生をなくし、高
照度照射時においても高画質の映像を得ることができる
反射型表示素子及び反射型表示素子を用いた映像装置を
提供することである。
【００３３】
【課題を解決するための手段】本発明者等は、鋭意研究
した結果、（１）光電流を相殺すること、（２）保持容
量を更に大きくすること、（３）半導体基板の裏面に光
を反射させない表面処理を行うこと、により画素電極の
電位の変動を低減し、フリッカの発生を防止できること
を見出した。
【００３４】具体的な構成は、以下のとおりである。
【００３５】上記目的を達成するため本発明のうち請求
項１記載の発明は、半導体基板と、透明電極を備えた透
明な対向基板と、前記半導体基板と前記対向基板との間
に配置された光変調層とを備え、前記半導体基板上に
は、マトリクス状の画素配列に対応してマトリクス状に
配線された信号線と走査線の各交差位置に画素スイッチ
ング素子が形成され、この画素スイッチング素子の上方
には、各画素毎に設けられ前記画素スイッチング素子を
介して前記信号線に電気的に接続された画素電極と、反
射層とが、この順序で積層状に形成されており、前記透
明電極と前記画素電極との間に電圧を印加し、この印加
電圧に応じて光変調層の光学的状態を変化させて表示を
行う反射型表示素子であって、前記半導体基板上には、
各画素毎に、前記画素電極に電気的に接続された保持容
量部が設けられ、更に、前記半導体基板上には、各画素
毎に、前記画素電極に電気的に接続され光照射により光
電流を発生する光電変換素子が設けられ、この光電変換
素子で発生する光電流が、前記画素スイッチング素子で
発生する光電流を相殺する方向に流れることを特徴とす
る。
【００３６】上記構成により、画素スイッチング素子が
ＯＦＦ状態の期間（非選択期間）中、照射光の一部が画
素電極間の隙間から漏れて画素スイッチング素子に達し
て、光電流が発生する。このとき、上記画素電極間の隙
間から漏れた光は、光電変換素子にも照射される。これ
により、光電変換素子で光電流が発生する。そして、光
電変換素子による光電流は、その電流方向が画素スイッ
チング素子による光電流を相殺する方向とされているた
め、光電流に起因した画素電極の電荷量の変動を可及的
に低減することができる。
【００３７】また、上記構成に加えて、対向基板の電極
電位をＶｃに設定すれば、後述（請求項５記載の発明に
ついての説明）するようにフリッカの発生を完全に防止
することができ、仮に、対向基板の電極電位をＶｃに設
定しない場合であっても、光電流に起因した画素電極の
電荷量の変動を低減できるため、フリッカの発生の完全
防止はできないまでも、従来例に比べてフリッカの発生
量を低減することが可能となる。
【００３８】また、請求項２記載の発明は、半導体基板
と、透明電極を備えた透明な対向基板と、前記半導体基
板と前記対向基板との間に配置された光変調層とを備
え、前記半導体基板上には、マトリクス状の画素配列に
対応してマトリクス状に配線された信号線と走査線の各
交差位置に画素スイッチング素子が形成され、この画素
スイッチング素子の上方には、各画素毎に設けられ前記
画素スイッチング素子を介して前記信号線に電気的に接
続された画素電極であって、電極表面が反射面とされて
いるそのような画素電極が、配置されており、前記透明
電極と前記画素電極との間に電圧を印加し、この印加電
圧に応じて光変調層の光学的状態を変化させて表示を行
う反射型表示素子であって、前記半導体基板上には、各
画素毎に、前記画素電極に電気的に接続された保持容量
部が設けられ、更に、前記半導体基板上には、各画素毎
に、前記画素電極に電気的に接続され光照射により光電
流を発生する光電変換素子部が設けられ、この光電変換
素子部で発生する光電流が、前記画素スイッチング素子
で発生する光電流を相殺する方向に流れることを特徴と
する。
【００３９】上記の如く、電極表面が反射面とされた画
素電極（いわゆる反射画素電極）を設けることにより、
別途反射層を設ける必要がなく、その分だけ反射型表示
素子の厚みを小さくすることができる。また、上記構成
の反射型表示素子によってもまた、請求項１記載の発明
と同様に光電流に起因した画素電極の電荷量の変動を可
及的に低減することができる。
【００４０】また、請求項３記載の発明は、半導体基板
と、透明電極を備えた透明な対向基板と、前記半導体基
板と前記対向基板との間に配置された光変調層とを備
え、前記半導体基板上には、マトリクス状の画素配列に
対応してマトリクス状に配線された信号線と走査線の各
交差位置に画素スイッチング素子が形成され、この画素
スイッチング素子の上方には、各画素毎に設けられ前記
画素スイッチング素子を介して前記信号線に電気的に接
続された画素電極と、反射層とが、この順序で積層状に
形成されており、前記透明電極と前記画素電極との間に
電圧を印加し、この印加電圧に応じて光変調層の光学的
状態を変化させて表示を行う反射型表示素子であって、
前記画素スイッチング素子が対をなすｎチャネルＭＯＳ
トランジスタ及びｐチャネルＭＯＳトランジスタからな
り、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯ
Ｓトランジスタの各ドレイン電極と各ソース電極の何れ
か一方の電極が前記信号線に電気的に接続され、前記ｎ
チャネルＭＯＳトランジスタ及び前記ｐチャネルＭＯＳ
トランジスタの各ドレイン電極と各ソース電極の何れか
他方の電極が前記画素電極に電気的に接続され、前記半
導体基板上には、各画素毎に、前記画素電極に電気的に
接続された保持容量部が設けられ、前記ｎチャネルＭＯ
Ｓトランジスタで発生する光電流と、前記ｐチャネルＭ
ＯＳトランジスタで発生する光電流とが、相互に相殺す
る方向に流れることを特徴とする。
【００４１】上記構成により、照射光の一部が画素電極
間の隙間から漏れてｎチャネルＭＯＳトランジスタ及び
ｐチャネルＭＯＳトランジスタに照射されると、各ＭＯ
Ｓトランジスタでは、相互に相殺する方向の光電流が発
生する。よって、光電流に起因した画素電極の電荷量の
変動を可及的に低減することができる。
【００４２】ここで、「対をなすｎチャネルＭＯＳトラ
ンジスタ及びｐチャネルＭＯＳトランジスタ」とは、一
対のトランジスタ、あるいは複数のトランジスタが直列
・並列に接続されたもの全てを意味する。
【００４３】また、請求項４記載の発明は、半導体基板
と、透明電極を備えた透明な対向基板と、前記半導体基
板と前記対向基板との間に配置された光変調層とを備
え、前記半導体基板上には、マトリクス状の画素配列に
対応してマトリクス状に配線された信号線と走査線の各
交差位置に画素スイッチング素子が形成され、この画素
スイッチング素子の上方には、各画素毎に設けられ前記
画素スイッチング素子を介して前記信号線に電気的に接
続された画素電極であって、電極表面が反射面とされて
いるそのような画素電極が、配置されており、前記透明
電極と前記画素電極との間に電圧を印加し、この印加電
圧に応じて光変調層の光学的状態を変化させて表示を行
う反射型表示素子であって、前記画素スイッチング素子
が対をなすｎチャネルＭＯＳトランジスタ及びｐチャネ
ルＭＯＳトランジスタからなり、ｎチャネルＭＯＳトラ
ンジスタ及びｐチャネルＭＯＳトランジスタの各ドレイ
ン電極と各ソース電極の何れか一方の電極が前記信号線
に電気的に接続され、前記ｎチャネルＭＯＳトランジス
タ及び前記ｐチャネルＭＯＳトランジスタの各ドレイン
電極と各ソース電極の何れか他方の電極が前記画素電極
に電気的に接続され、前記半導体基板上には、各画素毎
に、前記画素電極に電気的に接続された保持容量部が設
けられ、前記ｎチャネルＭＯＳトランジスタで発生する
光電流と、前記ｐチャネルＭＯＳトランジスタで発生す
る光電流とが、相互に相殺する方向に流れることを特徴
とする。
【００４４】上記の如く、電極表面が反射面とされた画
素電極（いわゆる反射画素電極）を設けることにより、
別途反射層を設ける必要がなく、その分だけ反射型表示
素子の厚みを小さくすることができる。また、上記構成
の反射型表示素子によってもまた、請求項３記載の発明
と同様に光電流に起因した画素電極の電荷量の変動を可
及的に低減することができる。
【００４５】また、請求項５記載の発明は、請求項３又
は４記載の発明において、ｎチャネルＭＯＳトランジス
タの基板バイアス電位をＶB1とし、ｐチャネルＭＯＳト
ランジスタの基板バイアス電位をＶB2とし、前記ｐチャ
ネルＭＯＳトランジスタと前記ｎチャネルＭＯＳトラン
ジスタの接続が断たれている期間に光照射によって前記
ｐチャネルＭＯＳトランジスタ及び前記ｎチャネルＭＯ
Ｓトランジスタで発生する光電流の大きさが等しくなる
ような画素電極電位をＶｃとするとき、対向基板の電極
電位がＶｃにほぼ等しく設定されていることを特徴とす
る。
【００４６】ｎチャネルＭＯＳトランジスタで発生する
光電流（ＩP1とする）及びｐチャネルＭＯＳトランジス
タで発生する光電流（ＩP2とする）は、画素電極電位
（ＶSとする）に依存している。ここで、ＩP2−ＩP1＝
０となる画素電極電位をＶC とすると、このＶC に或る
電圧値±ＶA を付加したＶC ＋ＶA とＶC −ＶA を画素
電極電位として交互に信号線に印加するようにすれば、
非選択期間でのＶS の変化分は両者で符号が逆で絶対値
がほぼ等しくなる。そのため、画素電極電位は、直流成
分電圧ＶC に正負対称の交流波形が重畳された波形が得
られる。そこで、Ｖｃを対向基板の電極電位に設定すれ
ば、光変調層への印加電圧には、直流成分がなくなり、
偶数フレーム及び奇数フレームにおいて同じ波形とな
り、従来例であったフレーム周期の２倍周期成分がなく
なり、照明光照度の如何にかかわらずフリッカが発生し
ないことになる。
【００４７】また、請求項６記載の発明は、請求項５記
載の発明において、光変調層の電圧−反射率特性がノー
マリ・オフ型の場合には、最大反射率Ｒmax に対して９
０％の反射率が得られるような電圧の絶対値を、ノーマ
リ・オン型の場合には、最大反射率Ｒmax に対して１０
％の反射率が得られるような電圧の絶対値を、最小変調
電圧ＶM と定義すると、最小変調電圧ＶM が（ＶB2−Ｖ
ｃ）と（Ｖｃ−ＶB1）のうちの小さい方以下であること
を特徴とする。
【００４８】上記構成により、光変調層の駆動に支障の
ない程度に十分な印加電圧の振幅（ダイナミックレン
ジ）をとることができ、かつ、十分なコントラスト及び
輝度の画像を得ることができる。以下に、この理由を説
明する。ｎチャネルＭＯＳトランジスタで発生する光電
流（ＩP1とする）及びｐチャネルＭＯＳトランジスタで
発生する光電流（ＩP2とする）は、それぞれ（ＶS −Ｖ
B1）の平方根及び（ＶB2−ＶS ）の平方根に概ね比例す
る。なお、ＶS は画素電極電位を示している。このとき
のＩP1及びＩP2の比例定数が極端に違うと２つの曲線の
交点のＶS の値（＝Ｖｃ）がＶB1あるいはＶB2のいずれ
かに極端に近くなり、十分なダイナミックレンジがとれ
ない（図１０参照）。
【００４９】ここで、ＭＯＳトランジスタを正常に動作
させるためには、画素電極電位はＶB2よりも小さく、か
つ、ＶB1よりも大きくなければならない。従って、光変
調層への印加電圧の振幅は、（ＶB2−Ｖｃ）と（Ｖｃ−
ＶB1）のうちの小さい方よりも大きくすることはできな
い。更に、十分なコントラスト及び輝度の画像を得るた
めには、光変調層に印加する電圧の範囲内で、反射率
（輝度）が明から暗まで十分なレンジで変化しなければ
ならい。よって、反射率（輝度）が明から暗まで十分な
レンジで変化し得るのに必要最小限度の電圧を最小変調
電圧ＶM とすると、この最小変調電圧ＶM が（ＶB2−Ｖ
ｃ）と（Ｖｃ−ＶB1）のうちの小さい方よりも小さくす
れば、上記の条件を満たすことができ（図１１参照）、
ＭＯＳトランジスタを正常に動作させ、かつ、十分なコ
ントラスト及び輝度の画像を得ることができる。
【００５０】また、請求項７記載の発明は、半導体基板
と、透明電極を備えた透明な対向基板と、前記半導体基
板と前記対向基板との間に配置された光変調層とを備
え、前記半導体基板上には、マトリクス状の画素配列に
対応してマトリクス状に配線された信号線と走査線の各
交差位置に画素スイッチング素子が形成され、この画素
スイッチング素子の上方には、各画素毎に設けられ前記
画素スイッチング素子を介して前記信号線に電気的に接
続された画素電極と、反射層とが、この順序で積層状に
形成されており、前記透明電極と前記画素電極との間に
電圧を印加し、この印加電圧に応じて光変調層の光学的
状態を変化させて表示を行う反射型表示素子であって、
前記画素スイッチング素子がＭＯＳトランジスタであ
り、このＭＯＳトランジスタのドレイン電極とソース電
極のいずれか一方の電極は前記信号線に電気的に接続さ
れ、ＭＯＳトランジスタのドレイン電極とソース電極の
いずれか他方の電極は前記画素電極に電気的に接続さ
れ、前記半導体基板上には、各画素毎に、前記画素電極
に電気的に接続された保持容量部が設けられ、更に、前
記半導体基板上には、各画素毎に、前記画素電極に電気
的に接続されたダイオードが設けられ、このダイオード
の画素電極に接続された側の半導体領域の伝導型は、前
記ＭＯＳトランジスタの前記画素電極に接続された側の
半導体領域の伝導型と異なっており、このダイオードで
発生する光電流が、前記ＭＯＳトランジスタで発生する
光電流を相殺する方向に流れることを特徴とする。
【００５１】上記構成により、照射光の一部が画素電極
間の隙間から漏れてダイオードに照射されると、ＭＯＳ
トランジスタで発生する光電流を相殺する方向の光電流
が発生する。よって、光電流に起因した画素電極の電荷
量の変動を可及的に低減することができる。
【００５２】また、画素スイッチング素子で発生する光
電流を相殺するために設けられる光電変換素子として、
ダイオードを使用する構成であるため、以下の効果を奏
する。
【００５３】（１）光電変換素子として、ＭＯＳトラン
ジスタを使用する構成に比べて、半導体基板面での素子
の専有面積を小さくすることができ、また、ＭＯＳトラ
ンジスタの場合に必要とされる走査線が不要となる。こ
の結果、余裕のある配置設計ができるとともに、さらに
微細化に対応させることも可能となる。
【００５４】（２）また、配置設計上の余裕度を利用し
てＭＯＳトランジスタのチャネル幅を大きくするが可能
となる。また、これにより、充電時定数を小さくするこ
とができ、光変調層での容量及び保持容量部での容量に
余裕を持たせて、光変調層への印加電圧の実効値変化を
抑制することが可能となる。
【００５５】また、請求項８記載の発明は、半導体基板
と、透明電極を備えた透明な対向基板と、前記半導体基
板と前記対向基板との間に配置された光変調層とを備
え、前記半導体基板上には、マトリクス状の画素配列に
対応してマトリクス状に配線された信号線と走査線の各
交差位置に画素スイッチング素子が形成され、この画素
スイッチング素子の上方には、各画素毎に設けられ前記
画素スイッチング素子を介して前記信号線に電気的に接
続された画素電極であって、電極表面が反射面とされて
いるそのような画素電極が、配置されており、前記透明
電極と前記画素電極との間に電圧を印加し、この印加電
圧に応じて光変調層の光学的状態を変化させて表示を行
う反射型表示素子であって、前記画素スイッチング素子
がＭＯＳトランジスタであり、このＭＯＳトランジスタ
のドレイン電極とソース電極のいずれか一方の電極は前
記信号線に電気的に接続され、ＭＯＳトランジスタのド
レイン電極とソース電極のいずれか他方の電極は前記画
素電極に電気的に接続され、前記半導体基板上には、各
画素毎に、前記画素電極に電気的に接続された保持容量
部が設けられ、更に、前記半導体基板上には、各画素毎
に、前記画素電極に電気的に接続されたダイオードが設
けられ、このダイオードの画素電極に接続された側の半
導体領域の伝導型は、前記ＭＯＳトランジスタの前記画
素電極に接続された側の半導体領域の伝導型と異なって
おり、このダイオードで発生する光電流が、前記ＭＯＳ
トランジスタで発生する光電流を相殺する方向に流れる
ことを特徴とする。
【００５６】上記の如く、電極表面が反射面とされた画
素電極（いわゆる反射画素電極）を設けることにより、
別途反射層を設ける必要がなく、その分だけ反射型表示
素子の厚みを小さくすることができる。また、上記構成
の反射型表示素子によっても、請求項７記載の発明と同
様に光電流に起因した画素電極の電荷量の変動を可及的
に低減することができる。
【００５７】また、請求項９記載の発明は、請求項７又
は８記載の発明において、ＭＯＳトランジスタの基板バ
イアス電位をＶB1とし、ダイオードの画素電極に接続さ
れていない側の電極の電位をＶB2とし、前記ＭＯＳトラ
ンジスタの接続が断たれている期間に光照射によって前
記ＭＯＳトランジスタおよび前記ダイオードで発生する
光電流の大きさが等しくなるような画素電極電位をＶｃ
とするとき、対向基板の電極電位がＶｃにほぼ等しく設
定されていることを特徴とする。
【００５８】上記構成によっても、請求項５記載の発明
と基本的には同様に作用により、フリッカの発生を防止
できる。
【００５９】また、請求項１０記載の発明は、請求項９
記載の発明において、光変調層の電圧−反射率特性がノ
ーマリ・オフ型の場合には、最大反射率Ｒmax に対して
９０％の反射率が得られるような電圧の絶対値を、ノー
マリ・オン型の場合には、最大反射率Ｒmax に対して１
０％の反射率が得られるような電圧の絶対値を、最小変
調電圧ＶM と定義すると、最小変調電圧ＶM が（ＶB2−
Ｖｃ）と（Ｖｃ−ＶB1）のうちの小さい方以下であるこ
とを特徴とする。
【００６０】上記構成によっても、請求項６記載の発明
と基本的には同様に作用により、光変調層の駆動に支障
のない程度に十分なダイナミックレンジをとることがで
き、Ｍ０Ｓトランジスタを正常に動作させ、かつ、十分
なコントラストかつ輝度の画像を得ることができる。
【００６１】また、請求項１１記載の発明は、半導体基
板と、透明電極を備えた透明な対向基板と、前記半導体
基板と前記対向基板との間に配置された光変調層とを備
え、前記半導体基板上には、マトリクス状の画素配列に
対応してマトリクス状に配線された信号線と走査線の各
交差位置に画素スイッチング素子が形成され、この画素
スイッチング素子の上方には、各画素毎に設けられ前記
画素スイッチング素子を介して前記信号線に電気的に接
続された画素電極と、反射層とが、この順序で積層状に
形成されており、前記透明電極と前記画素電極との間に
電圧を印加し、この印加電圧に応じて光変調層の光学的
状態を変化させて表示を行う反射型表示素子であって、
前記半導体基板上には、各画素毎に、前記画素電極に電
気的に接続された保持容量部が設けられ、前記保持容量
部は強誘電体を主成分とする薄膜によって形成されてい
ることを特徴とする。
【００６２】この構成の場合、強誘電体の比誘電率は約
１０００であって、従来例のＳｉＯ 2 の比誘電率が約４
であるのに比べて格段に大きいので、仮に容量の幾何学
的形状が従来例の場合と同じであったとしても、格段に
大きい保持容量Ｃｓｔｇを得ることができ、フリッカを
抑制することができる。
【００６３】また、請求項１２記載の発明は、半導体基
板と、透明電極を備えた透明な対向基板と、前記半導体
基板と前記対向基板との間に配置された光変調層とを備
え、前記半導体基板上には、マトリクス状の画素配列に
対応してマトリクス状に配線された信号線と走査線の各
交差位置に画素スイッチング素子が形成され、この画素
スイッチング素子の上方には、各画素毎に設けられ前記
画素スイッチング素子を介して前記信号線に電気的に接
続された画素電極であって、電極表面が反射面とされて
いるそのような画素電極が、配置されており、前記透明
電極と前記画素電極との間に電圧を印加し、この印加電
圧に応じて光変調層の光学的状態を変化させて表示を行
う反射型表示素子であって、前記半導体基板上には、各
画素毎に、前記画素電極に電気的に接続された保持容量
部が設けられ、前記保持容量部は強誘電体を主成分とす
る薄膜によって形成されていることを特徴とする。
【００６４】上記請求項１１記載の発明の作用・効果に
加えて、別途反射層を設ける必要がなく、その分だけ反
射型表示素子の厚みを小さくすることができる。
【００６５】また、請求項１３記載の発明は、請求項１
１又は１２記載の発明において、前記信号線あるいは前
記走査線に対して概略平行に配置された共通電位線を有
し、前記保持容量部の一端は前記共通電位線に電気的に
接続されていることを特徴とする。
【００６６】上記構成により、保持容量部の一端の電位
を一定の電圧に確実に固定することができるので、容量
値が十分大きければ他端（画素電極に接続されるほう）
の電位変化も小さくなり、よりフリッカの少ない映像が
得られる。
【００６７】また、請求項１４記載の発明は、請求項１
１又は１２に記載の発明において、前記強誘電体薄膜の
厚みは、２ｎｍ以上５０μｍ以下であることを特徴とす
る。上記構成により、強誘電体薄膜でのトンネル電流の
発生（厚みが２ｎｍより小さいと顕著になる）がなく安
定な動作が実現できる。また、膜剥離（厚みが５０μｍ
より大きいと顕著になる）などがなく、高い歩留まりで
反射型表示素子を製造することが可能となる。
【００６８】また、請求項１５に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極と、反射層とが、この順序で積層状
に形成されており、前記透明電極と前記画素電極との間
に電圧を印加し、この印加電圧に応じて光変調層の光学
的状態を変化させて表示を行う反射型表示素子であっ
て、前記半導体基板上には、各画素毎に、前記画素電極
に電気的に接続された保持容量部が設けられ、前記保持
容量部はＴａ2 Ｏ5 、Ｙ2 Ｏ3 、ＨｆＯ2 、ＴｉＯ2 、
ＺｒＯ2 、及びＮｂ2 Ｏ5 のうちのいずれかを主成分と
する薄膜によって形成されていることを特徴とする。
【００６９】この構成の場合、上述の各材料の比誘電率
はいずれも数十程度であって、従来例のＳｉＯ2 の比誘
電率が約４であるのに比べて格段に大きいので、請求項
１１の強誘電体薄膜の場合ほどではないにしても、かな
りの程度フリッカを抑制することができる。
【００７０】また、請求項１６に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極であって、電極表面が反射面とされ
ているそのような画素電極が、配置されており、前記透
明電極と前記画素電極との間に電圧を印加し、この印加
電圧に応じて光変調層の光学的状態を変化させて表示を
行う反射型表示素子であって、前記半導体基板上には、
各画素毎に、前記画素電極に電気的に接続された保持容
量部が設けられ、前記保持容量部はＴａ2 Ｏ5 、Ｙ2 Ｏ
3 、ＨｆＯ2 、ＴｉＯ2 、ＺｒＯ2 、及びＮｂ2 Ｏ5 の
うちのいずれかを主成分とする薄膜によって形成されて
いることを特徴とする。
【００７１】上記請求項１５記載の発明と同様の理由
で、フリッカを抑制することができる。
【００７２】また、請求項１７記載の発明は、請求項１
５又は１６に記載の発明において、前記信号線あるいは
前記走査線に対して概略平行に配置された共通電位線を
有し、前記保持容量部の一端は前記共通電位線に電気的
に接続されていることを特徴とする。
【００７３】上記構成により、請求項１３に記載の発明
と同様の理由でフリッカを抑制することができる。
【００７４】また、請求項１８に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極と、反射層とが、この順序で積層状
に形成されており、前記透明電極と前記画素電極との間
に電圧を印加し、この印加電圧に応じて光変調層の光学
的状態を変化させて表示を行う反射型表示素子であっ
て、前記半導体基板上には、各画素毎に、前記画素電極
に電気的に接続された保持容量部が設けられ、前記半導
体基板表面には溝が掘られていて、前記保持容量部の一
部または全部が前記溝の側面に形成されていることを特
徴とする。
【００７５】このように溝の側面を利用して容量を形成
することにより、大きな面積で保持容量を形成すること
ができ、フリッカを抑制することができる。
【００７６】また、請求項１９に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極であって、電極表面が反射面とされ
ているそのような画素電極が、配置されており、前記透
明電極と前記画素電極との間に電圧を印加し、この印加
電圧に応じて光変調層の光学的状態を変化させて表示を
行う反射型表示素子であって、前記半導体基板上には、
各画素毎に、前記画素電極に電気的に接続された保持容
量部が設けられ、前記半導体基板表面には溝が掘られて
いて、前記保持容量部の一部または全部が前記溝の側面
に形成されていることを特徴とする。
【００７７】上記請求項１８記載の発明の作用・効果に
加えて、別途反射層を設ける必要がなく、その分だけ反
射型表示素子の厚みを小さくすることができる。
【００７８】また、請求項２０に記載の発明は、請求項
１８又は１９に記載の発明において、前記信号線あるい
は前記走査線に対して概略平行に配置された共通電位線
を有し、前記保持容量部の一端は前記共通電位線に電気
的に接続されていることを特徴とする。
【００７９】上記構成により、請求項１３記載の発明の
場合と同様の理由でフリッカを抑制することができる。
【００８０】また、請求項２１に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極と、反射層とが、この順序で積層状
に形成されており、前記透明電極と前記画素電極との間
に電圧を印加し、この印加電圧に応じて光変調層の光学
的状態を変化させて表示を行う反射型表示素子であっ
て、前記半導体基板上には、各画素毎に、前記画素電極
に電気的に接続された保持容量部が設けられ、前記画素
スイッチング素子の上面は絶縁膜で覆われていて、前記
保持容量部の一部または全部が前記絶縁膜の上部に形成
されていることを特徴とする。
【００８１】上記の構成により、画素スイッチング素子
の上部にまでわたって保持容量を形成することができる
ので、より大きな容量値Ｃｓｔｇが得られ、フリッカを
抑制することができる。
【００８２】また、請求項２２に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極であって、電極表面が反射面とされ
ているそのような画素電極が、配置されており、前記透
明電極と前記画素電極との間に電圧を印加し、この印加
電圧に応じて光変調層の光学的状態を変化させて表示を
行う反射型表示素子であって、前記半導体基板上には、
各画素毎に、前記画素電極に電気的に接続された保持容
量部が設けられ、前記画素スイッチ素子の上面は絶縁膜
で覆われていて、前記保持容量部の一部または全部が前
記絶縁膜の上部に形成されていることを特徴とする。
【００８３】上記請求項２１記載の発明の作用・効果に
加えて、別途反射層を設ける必要がなく、その分だけ反
射型表示素子の厚みを小さくすることができる。
【００８４】また、請求項２３に記載の発明は、請求項
２１又は２２に記載の発明において、前記信号線あるい
は前記走査線に対して概略平行に配置された共通電位線
を有し、前記保持容量部の一端は前記共通電位線に電気
的に接続されていることを特徴とする。
【００８５】上記構成により、請求項１３記載の発明の
場合と同様の理由でフリッカを抑制することができる。
【００８６】また、請求項２４に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極と、反射層とが、この順序で積層状
に形成されており、前記透明電極と前記画素電極との間
に電圧を印加し、この印加電圧に応じて光変調層の光学
的状態を変化させて表示を行う反射型表示素子であっ
て、前記半導体基板上には、各画素毎に、前記画素電極
に電気的に接続された保持容量部が設けられ、前記画素
スイッチング素子のチャネル幅をＷ、チャネル長をＬと
するとき、Ｗ／Ｌの値が０．００５以上１．５以下であ
ることを特徴とする。
【００８７】上記構成により、ＭＯＳトランジスタのド
レイン・ソース間での光リーク電流（これは、式（４）
では省略している）を抑制することができ、フリッカを
抑制することができる。
【００８８】また、請求項２５に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極と、反射層とが、この順序で
積層状に形成されており、前記透明電極と前記画素電極
との間に電圧を印加し、この印加電圧に応じて光変調層
の光学的状態を変化させて表示を行う反射型表示素子で
あって、前記絶縁性基板上には、各画素毎に、前記画素
電極に電気的に接続された保持容量部が設けられ、前記
画素スイッチング素子のチャネル幅をＷ、チャネル長を
Ｌとするとき、Ｗ／Ｌの値が０．００５以上１．５以下
であることを特徴とする。
【００８９】上記構成により、例えば、絶縁性基板とし
てガラス基板を使用し、このガラス基板上に画素スイッ
チング素子としての薄膜トランジスタ（ＴＦＴ）を形成
した構造の反射型表示素子において、フリッカを抑制す
ることができる。
【００９０】また、請求項２６に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極であって、電極表面が反射面とされ
ているそのような画素電極が、配置されており、前記透
明電極と前記画素電極との間に電圧を印加し、この印加
電圧に応じて光変調層の光学的状態を変化させて表示を
行う反射型表示素子であって、前記半導体基板上には、
各画素毎に、前記画素電極に電気的に接続された保持容
量部が設けられ、前記画素スイッチング素子のチャネル
幅をＷ、チャネル長をＬとするとき、Ｗ／Ｌの値が０．
００５以上１．５以下であることを特徴とする。
【００９１】上記請求項２４記載の発明の作用・効果に
加えて、別途反射層を設ける必要がなく、その分だけ反
射型表示素子の厚みを小さくすることができる。
【００９２】また、請求項２７に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極であって、電極表面が反射面
とされているそのような画素電極が、配置されており、
前記透明電極と前記画素電極との間に電圧を印加し、こ
の印加電圧に応じて光変調層の光学的状態を変化させて
表示を行う反射型表示素子であって、前記絶縁性基板上
には、各画素毎に、前記画素電極に電気的に接続された
保持容量部が設けられ、前記画素スイッチング素子のチ
ャネル幅をＷ、チャネル長をＬとするとき、Ｗ／Ｌの値
が０．００５以上１．５以下であることを特徴とする。
【００９３】上記請求項２５記載の発明の作用・効果に
加えて、別途反射層を設ける必要がなく、その分だけ反
射型表示素子の厚みを小さくすることができる。
【００９４】また、請求項２８に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、半導体基
板と対向基板との間に配置された光変調層とを備え、前
記半導体基板上には、マトリクス状の画素配列に対応し
てマトリクス状に配線された信号線と走査線の各交差位
置に画素スイッチング素子が形成され、この画素スイッ
チング素子の上方には、各画素毎に設けられ前記画素ス
イッチング素子を介して前記信号線に電気的に接続され
た画素電極と、反射層とが、この順序で積層状に形成さ
れており、前記透明電極と前記画素電極との間に電圧を
印加し、この印加電圧に応じて光変調層の光学的状態を
変化させて表示を行う反射型表示素子であって、前記半
導体基板上には、各画素毎に、前記画素電極に電気的に
接続された保持容量部が設けられ、前記保持容量部は、
Ｎを２以上の整数として、Ｎ＋１個の導電体または半導
体の層の間にＮ個の絶縁体層が挟み込まれた積層構造を
有していて、前記Ｎ＋１個の導電体または半導体の層の
うち２個以上Ｎ個以下が第１の電極を構成し、それ以外
が第２の電極を構成していることを特徴とする。
【００９５】上記構成ににより、保持容量部を多層的に
形成することができ、容量値を概略Ｎ倍にまで高めるこ
とができ、フリッカを抑制することができる。
【００９６】また、請求項２９に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極と、反射層とが、この順序で
積層状に形成されており、前記透明電極と前記画素電極
との間に電圧を印加し、この印加電圧に応じて光変調層
の光学的状態を変化させて表示を行う反射型表示素子で
あって、前記絶縁性基板上には、各画素毎に、前記画素
電極に電気的に接続された保持容量部が設けられ、前記
保持容量部は、Ｎを２以上の整数として、Ｎ＋１個の導
電体または半導体の層の間にＮ個の絶縁体層が挟み込ま
れた積層構造を有していて、前記Ｎ＋１個の導電体また
は半導体の層のうち２個以上Ｎ個以下が第１の電極を構
成し、それ以外が第２の電極を構成していることを特徴
とする。
【００９７】上記構成により、例えば、絶縁性基板とし
てガラス基板を使用し、このガラス基板上に画素スイッ
チング素子としての薄膜トランジスタ（ＴＦＴ）を形成
した構造の反射型表示素子において、フリッカを抑制す
ることができる。
【００９８】また、請求項３０に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極であって、電極表面が反射面とされ
ているそのような画素電極が、配置されており、前記透
明電極と前記画素電極との間に電圧を印加し、この印加
電圧に応じて光変調層の光学的状態を変化させて表示を
行う反射型表示素子であって、前記半導体基板上には、
各画素毎に、前記画素電極に電気的に接続された保持容
量部が設けられ、前記保持容量部は、Ｎを２以上の整数
として、Ｎ＋１個の導電体または半導体の層の間にＮ個
の絶縁体層が挟み込まれた積層構造を有していて、前記
Ｎ＋１個の導電体または半導体の層のうち２個以上Ｎ個
以下が第１の電極を構成し、それ以外が第２の電極を構
成していることを特徴とする。
【００９９】上記請求項２８記載の発明の効果に加え
て、別途反射層を設ける必要がなく、その分だけ反射型
表示素子の厚みを小さくすることができる。
【０１００】また、請求項３１に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極であって、電極表面が反射面
とされているそのような画素電極が、配置されており、
前記透明電極と前記画素電極との間に電圧を印加し、こ
の印加電圧に応じて光変調層の光学的状態を変化させて
表示を行う反射型表示素子であって、前記絶縁性基板上
には、各画素毎に、前記画素電極に電気的に接続された
保持容量部が設けられ、前記保持容量部は、Ｎを２以上
の整数として、Ｎ＋１個の導電体または半導体の層の間
にＮ個の絶縁体層が挟み込まれた積層構造を有してい
て、前記Ｎ＋１個の導電体または半導体の層のうち２個
以上Ｎ個以下が第１の電極を構成し、それ以外が第２の
電極を構成していることを特徴とする。
【０１０１】上記請求項２９記載の発明の効果に加え
て、別途反射層を設ける必要がなく、その分だけ反射型
表示素子の厚みを小さくすることができる。
【０１０２】また、請求項３２に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極と、反射層とが、この順序で積層状
に形成されており、前記透明電極と前記画素電極との間
に電圧を印加し、この印加電圧に応じて光変調層の光学
的状態を変化させて表示を行う反射型表示素子であっ
て、前記半導体基板上には、各画素毎に、前記画素電極
に電気的に接続された保持容量部が設けられ、前記画素
スイッチング素子の上方には、１つ以上の絶縁層があ
り、前記絶縁層のうち少なくとも１つは炭素粒子含有有
機物絶縁体であることを特徴とする。
【０１０３】上記構成により、入射光が炭素粒子含有有
機物絶縁体により有効に遮光されて光リーク電流が小さ
くなり、その結果としてフリッカを抑制することができ
る。また、請求項３３に記載の発明は、透明な絶縁性基
板と、透明電極を備えた透明な対向基板と、前記絶縁性
基板と前記対向基板との間に配置された光変調層とを備
え、前記絶縁性基板上には、マトリクス状の画素配列に
対応してマトリクス状に配線された信号線と走査線の各
交差位置に画素スイッチング素子が形成され、この画素
スイッチング素子の上方には、各画素毎に設けられ前記
画素スイッチング素子を介して前記信号線に電気的に接
続された画素電極と、反射層とが、この順序で積層状に
形成されており、前記透明電極と前記画素電極との間に
電圧を印加し、この印加電圧に応じて光変調層の光学的
状態を変化させて表示を行う反射型表示素子であって、
前記絶縁性基板上には、各画素毎に、前記画素電極に電
気的に接続された保持容量部が設けられ、前記画素スイ
ッチング素子の上方には、１つ以上の絶縁層があり、前
記絶縁層のうち少なくとも１つは炭素粒子含有有機物絶
縁体であることを特徴とする。
【０１０４】上記構成により、例えば、絶縁性基板とし
てガラス基板を使用し、このガラス基板上に画素スイッ
チング素子としての薄膜トランジスタ（ＴＦＴ）を形成
した構造の反射型表示素子において、フリッカを抑制す
ることができる。
【０１０５】また、請求項３４に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極であって、電極表面が反射面とされ
ているそのような画素電極が、配置されており、前記透
明電極と前記画素電極との間に電圧を印加し、この印加
電圧に応じて光変調層の光学的状態を変化させて表示を
行う反射型表示素子であって、前記半導体基板上には、
各画素毎に、前記画素電極に電気的に接続された保持容
量部が設けられ、前記画素スイッチング素子の上方に
は、１つ以上の絶縁層があり、前記絶縁層のうち少なく
とも１つは炭素粒子含有有機物絶縁体であることを特徴
とする。
【０１０６】上記請求項３２記載の発明の効果に加え
て、別途反射層を設ける必要がなく、その分だけ反射型
表示素子の厚みを小さくすることができる。
【０１０７】また、請求項３５に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極であって、電極表面が反射面
とされているそのような画素電極が、配置されており、
前記透明電極と前記画素電極との間に電圧を印加し、こ
の印加電圧に応じて光変調層の光学的状態を変化させて
表示を行う反射型表示素子であって、前記絶縁性基板上
には、各画素毎に、前記画素電極に電気的に接続された
保持容量部が設けられ、前記画素スイッチング素子の上
方には、１つ以上の絶縁層があり、前記絶縁層のうち少
なくとも１つは炭素粒子含有有機物絶縁体であることを
特徴とする。
【０１０８】上記請求項３３記載の発明の効果に加え
て、別途反射層を設ける必要がなく、その分だけ反射型
表示素子の厚みを小さくすることができる。
【０１０９】また、請求項３６に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極と、反射層とが、この順序で積層状
に形成されており、前記透明電極と前記画素電極との間
に電圧を印加し、この印加電圧に応じて光変調層の光学
的状態を変化させて表示を行う反射型表示素子であっ
て、前記半導体基板上には、各画素毎に、前記画素電極
に電気的に接続された保持容量部が設けられ、前記画素
スイッチング素子の上方には、絶縁層を介して導電体ま
たは半導体の層が形成され、この導電体または半導体の
層は各画素毎に分離されて各画素毎に設けられる遮光膜
を構成しており、前記画素スイッチング素子のチャネル
の中心から前記遮光膜面におろした垂線の足と前記遮光
膜の重心との間の距離は、前記遮光膜の面積の平方根の
２／３以下であることを特徴とする。
【０１１０】上記構成により、画素スイッチング素子が
遮光膜下でほぼ遮光膜の中心部にくることになり、画素
電極間隔からの漏れ光が画素スイッチング素子に到達し
にくくなり、その結果として光リーク電流も少なくな
り、フリッカが抑制される。尚、この構成で、遮光膜
は、画素電極又は反射層と共通であってもよい。
【０１１１】また、請求項３７に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極と、反射層とが、この順序で
積層状に形成されており、前記透明電極と前記画素電極
との間に電圧を印加し、この印加電圧に応じて光変調層
の光学的状態を変化させて表示を行う反射型表示素子で
あって、前記絶縁性基板上には、各画素毎に、前記画素
電極に電気的に接続された保持容量部が設けられ、前記
画素スイッチング素子の上方には、絶縁層を介して導電
体または半導体の層が形成され、この導電体または半導
体の層は各画素毎に分離されて各画素毎に設けられる遮
光膜を構成しており、前記画素スイッチング素子のチャ
ネルの中心から前記遮光膜面におろした垂線の足と前記
遮光膜の重心との間の距離は、前記遮光膜の面積の平方
根の２／３以下であることを特徴とする。
【０１１２】上記構成により、例えば、絶縁性基板とし
てガラス基板を使用し、このガラス基板上に画素スイッ
チング素子としての薄膜トランジスタ（ＴＦＴ）を形成
した構造の反射型表示素子において、フリッカを抑制す
ることができる。
【０１１３】また、請求項３８に記載の発明は、半導体
基板と、透明電極を備えた透明な対向基板と、前記半導
体基板と前記対向基板との間に配置された光変調層とを
備え、前記半導体基板上には、マトリクス状の画素配列
に対応してマトリクス状に配線された信号線と走査線の
各交差位置に画素スイッチング素子が形成され、この画
素スイッチング素子の上方には、各画素毎に設けられ前
記画素スイッチング素子を介して前記信号線に電気的に
接続された画素電極であって、電極表面が反射面とされ
ているそのような画素電極が、配置されており、前記透
明電極と前記画素電極との間に電圧を印加し、この印加
電圧に応じて光変調層の光学的状態を変化させて表示を
行う反射型表示素子であって、前記半導体基板上には、
各画素毎に、前記画素電極に電気的に接続された保持容
量部が設けられ、前記画素スイッチング素子の上方に
は、絶縁層を介して導電体または半導体の層が形成さ
れ、この導電体または半導体の層は各画素毎に分離され
て各画素毎に設けられる遮光膜を構成しており、前記画
素スイッチング素子のチャネルの中心から前記遮光膜面
におろした垂線の足と前記遮光膜の重心との間の距離
は、前記遮光膜の面積の平方根の２／３以下であること
を特徴とする。
【０１１４】上記請求項３６記載の発明の作用・効果に
加えて、別途反射層を設ける必要がなく、その分だけ反
射型表示素子の厚みを小さくすることができる。
【０１１５】また、請求項３９に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極であって、電極表面が反射面
とされているそのような画素電極が、配置されており、
前記透明電極と前記画素電極との間に電圧を印加し、こ
の印加電圧に応じて光変調層の光学的状態を変化させて
表示を行う反射型表示素子であって、前記絶縁性基板上
には、各画素毎に、前記画素電極に電気的に接続された
保持容量部が設けられ、前記画素スイッチング素子の上
方には、絶縁層を介して導電体または半導体の層が形成
され、この導電体または半導体の層は各画素毎に分離さ
れて各画素毎に設けられる遮光膜を構成しており、前記
画素スイッチング素子のチャネルの中心から前記遮光膜
面におろした垂線の足と前記遮光膜の重心との間の距離
は、前記遮光膜の面積の平方根の２／３以下であること
を特徴とする。
【０１１６】上記請求項３７記載の発明の作用・効果に
加えて、別途反射層を設ける必要がなく、その分だけ反
射型表示素子の厚みを小さくすることができる。
【０１１７】また、請求項４０に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極と、反射層とが、この順序で
積層状に形成されており、前記透明電極と前記画素電極
との間に電圧を印加し、この印加電圧に応じて光変調層
の光学的状態を変化させて表示を行う反射型表示素子で
あって、前記絶縁性基板の下面には、無反射処理層が形
成されていることを特徴とする。
【０１１８】上記構成により、対向基板側から入った入
射光のうち一旦、透明な絶縁性基板を突き抜けてくる光
が、絶縁性基板の下面（裏面）で反射して、画素スイッ
チング素子に入射する光を低減することができる。この
結果、フリッカを抑制することができる。
【０１１９】また、請求項４１に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極であって、電極表面が反射面
とされているそのような画素電極が、配置されており、
前記透明電極と前記画素電極との間に電圧を印加し、こ
の印加電圧に応じて光変調層の光学的状態を変化させて
表示を行う反射型表示素子であって、前記絶縁性基板の
下面には、無反射処理層が形成されていることを特徴と
する。
【０１２０】上記請求項４０記載の発明の作用・効果に
加えて、別途反射層を設ける必要がなく、その分だけ反
射型表示素子の厚みを小さくすることができる。
【０１２１】また、請求項４２に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極と、反射層とが、この順序で
積層状に形成されており、前記透明電極と前記画素電極
との間に電圧を印加し、この印加電圧に応じて光変調層
の光学的状態を変化させて表示を行う反射型表示素子で
あって、前記絶縁性基板の下面には、予め一方の面に無
反射処理層が形成されたフィルム板の他方の面が、粘着
層を介して貼り付けられており、前記絶縁性基板と前記
粘着層と前記フィルム板のそれぞれの屈折率が概略等し
いことを特徴とする。
【０１２２】この場合も、請求項４０に記載の発明の場
合と同様の理由でフリッカを抑制することができる。ま
た、フィルム板に予め無反射処理層が形成されているた
め、このフィルム板を絶縁性基板の下面に貼り付ければ
よく、製造工程が容易となる。更に、素子（フィルム板
以外の部分）が良品か否か検査した後、良品のみについ
てフィルム板を貼り付ければよいため、フィルム板を備
えた素子全体を破棄する必要がなくなり、コストの低減
となる。
【０１２３】また、請求項４３に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極であって、電極表面が反射面
とされているそのような画素電極が、配置されており、
前記透明電極と前記画素電極との間に電圧を印加し、こ
の印加電圧に応じて光変調層の光学的状態を変化させて
表示を行う反射型表示素子であって、前記絶縁性基板の
下面には、予め一方の面に無反射処理層が形成されたフ
ィルム板の他方の面が、粘着層を介して貼り付けられて
おり、前記絶縁性基板と前記粘着層と前記フィルム板の
それぞれの屈折率が概略等しいことを特徴とする。
【０１２４】上記請求項４２記載の発明の作用・効果に
加えて、別途反射層を設ける必要がなく、その分だけ反
射型表示素子の厚みを小さくすることができる。
【０１２５】また、請求項４４に記載の発明は、請求項
４２又は４３に記載の発明において、前記フィルム板が
入射光の一部を吸収する機能を有することを特徴とす
る。
【０１２６】フィルム板が入射光を吸収するため、より
フリッカの抑制を図ることができる。
【０１２７】また、請求項４５記載の発明は、請求項４
４に記載の発明において、前記フィルム板が偏光板であ
ることを特徴とする。
【０１２８】先ず、絶縁性基板を通過する入射光のうち
の偏光板の吸収軸方向の偏光成分が、偏光板により吸収
される。透過軸方向の成分はそのまま絶縁性基板を通過
する。そして、通過した光は、素子外の物体、例えば素
子を収納するケーシングで反射して、再び絶縁性基板に
入射する。このとき、素子外の物体での反射により偏光
方向が回転している場合が多く、そのため、上記反射光
は、絶縁性基板により吸収される。よって、絶縁性基板
上に形成されている画素スイッチング素子に入射光が到
達することはなく、フリッカの発生を抑制することがで
きる。
【０１２９】また、請求項４６に記載の発明は、請求項
４４に記載の発明において、前記フィルム板が、偏光板
と位相差板との積層構造で構成されていることを特徴と
する。
【０１３０】この場合も、請求項４０記載の発明の場合
と同様の理由で、フリッカを抑制することができる。
【０１３１】また、請求項４７に記載の発明は、請求項
４６に記載の発明において、前記位相差板の位相差が概
略λ／４であることを特徴とする。
【０１３２】この場合も、請求項４０記載の発明の場合
と同様の理由で、フリッカを抑制することができる。
【０１３３】また、請求項４８に記載の発明は、請求項
４５乃至４７のいずれかに記載の発明において、入射光
が偏光光であって、前記偏光板の吸収軸が前記入射光の
偏光方向と概略一致することを特徴とする。
【０１３４】この場合も、請求項４０記載の発明の場合
と同様の理由で、フリッカを抑制することができる。
【０１３５】また、請求項４９に記載の発明は、請求項
４５乃至４７のいずれかに記載の発明において、入射光
が偏光光であり、前記光変調層がツイスト・ネマチィッ
クモ−ドの液晶層であって、偏光板の吸収軸が前記入射
光の偏光方向に前記液晶のツイスト角度を加えた方向と
概略一致することを特徴とする。
【０１３６】この場合も、請求項４０記載の発明の場合
と同様の理由で、フリッカを抑制することができる。
【０１３７】また、請求項５０の記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極と、反射層とが、この順序で
積層状に形成されており、前記透明電極と前記画素電極
との間に電圧を印加し、この印加電圧に応じて光変調層
の光学的状態を変化させて表示を行う反射型表示素子で
あって、前記絶縁性基板の下面には、光吸収層が形成さ
れていることを特徴とする。
【０１３８】この場合も、請求項４０記載の発明の場合
と同様の理由で、フリッカを抑制することができる。
【０１３９】また、請求項５１に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極であって、電極表面が反射面
とされているそのような画素電極が、配置されており、
前記透明電極と前記画素電極との間に電圧を印加し、こ
の印加電圧に応じて光変調層の光学的状態を変化させて
表示を行う反射型表示素子であって、前記絶縁性基板の
下面には、光吸収層が形成されていることを特徴とす
る。
【０１４０】上記請求項５０記載の発明の作用・効果に
加えて、別途反射層を設ける必要がなく、その分だけ反
射型表示素子の厚みを小さくすることができる。
【０１４１】また、請求項５２に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極と、反射層とが、この順序で
積層状に形成されており、前記透明電極と前記画素電極
との間に電圧を印加し、この印加電圧に応じて光変調層
の光学的状態を変化させて表示を行う反射型表示素子で
あって、前記絶縁性基板の下面には、フィルム板が粘着
層を介して貼り付けられており、このフィルム板には入
射光を吸収する染料または顔料または色素の何れかが分
散されており、前記絶縁性基板と前記粘着層と前記フィ
ルム板のそれぞれの屈折率が概略等しいことを特徴とす
る。
【０１４２】この場合も、請求項４０記載の発明の場合
と同様の理由で、フリッカを抑制することができる。
【０１４３】また、請求項５３に記載の発明は、透明な
絶縁性基板と、透明電極を備えた透明な対向基板と、前
記絶縁性基板と前記対向基板との間に配置された光変調
層とを備え、前記絶縁性基板上には、マトリクス状の画
素配列に対応してマトリクス状に配線された信号線と走
査線の各交差位置に画素スイッチング素子が形成され、
この画素スイッチング素子の上方には、各画素毎に設け
られ前記画素スイッチング素子を介して前記信号線に電
気的に接続された画素電極であって、電極表面が反射面
とされているそのような画素電極が、配置されており、
前記透明電極と前記画素電極との間に電圧を印加し、こ
の印加電圧に応じて光変調層の光学的状態を変化させて
表示を行う反射型表示素子であって、前記絶縁性基板の
下面には、フィルム板が粘着層を介して貼り付けられて
おり、このフィルム板には入射光を吸収する染料または
顔料または色素の何れかが分散されており、前記絶縁性
基板と前記粘着層と前記フィルム板のそれぞれの屈折率
が概略等しいことを特徴とする。
【０１４４】上記請求項５２記載の発明の作用・効果に
加えて、別途反射層を設ける必要がなく、その分だけ反
射型表示素子の厚みを小さくすることができる。
【０１４５】また、請求項５４に記載の発明は、光源
と、ハーフミラーと、液晶ライトバルブとを備えた映像
装置において、前記液晶ライトバルブが請求項１又は２
に記載の反射型表示素子により構成されていることを特
徴とする。
【０１４６】
【発明の実施の形態】（実施の形態１）図１は本発明に
係る反射型液晶表示素子が用いられる液晶プロジエクタ
の簡略化した断面図である。液晶プロジエクタ６０は、
光源６１と、カラーフィルタ６２と、集光レンズ６３
と、ハーフミラー６４と、反射型液晶表示素子１と、投
影レンズ６６とを有する。これらの光源６１、反射型液
晶表示素子１等は、ケーシング６７内に収納されてい
る。
【０１４７】次いで、液晶プロジエクタの動作について
簡単に説明する。光源６１からの光は、カラーフィルタ
６２、集光レンズ６３を介してハーフミラー６４に照射
される。そして、図１の紙面に垂直方向の振動波がハー
フミラー６４に反射して反射型液晶表示素子１に導か
れ、反射型液晶表示素子１により反射される。このとき
反射光の振動方向が逆転する。これにより、液晶表示素
子１からの反射光はハーフミラー６４を通過し、投影レ
ンズ６６を介してスクリーン６８に導かれ、所定の画像
が投影される。
【０１４８】尚、図１においては、Ｒ（赤色）Ｇ（緑
色）Ｂ（青色）のうちの一原色のみの構成について示さ
れている。
【０１４９】以下に、上記反射型液晶表示素子１の構成
及び製造方法等について説明する。 〔反射型液晶表示素子の構成〕図２は実施の形態１に係
る反射型液晶表示素子の縦断面図、図３はＭＯＳトラン
ジスタの配置状態を示す反射型液晶表示素子の横断面
図、図４は信号線、走査線等の配線状態を示す反射型液
晶表示素子の横断面図である。尚、図２は図３のＸ１−
Ｘ１線矢視断面図であり、また同様に図２は図４のＸ２
−Ｘ２線矢視断面図である。本実施の形態１に係る反射
型液晶表示素子１は、ｐ型結晶シリコン基板２と、ｐ型
結晶シリコン基板２に対向する透明な対向基板３と、前
記ｐ型結晶シリコン基板２と前記対向基板３との間に封
入された液晶４とを有する。対向基板３は、ガラス基板
である。この対向基板３の内側表面には、対向電極とし
てのＩＴＯ（インジウムチタンオキサイド）電極５が形
成されている。シリコン基板２上には、画素スイッチ素
子としての一対のｎチャネルＭＯＳトランジスタ６及び
ｐチャネルＭＯＳトランジスタ７と、保持容量部８とが
形成されている。これらのＭＯＳトランジスタ６，７及
び保持容量部８の上部には、第１絶縁層９が形成され、
この第１絶縁層９の上部には、ＭＯＳトランジスタ６，
７のソースを覆う第１遮光層１０ａ，１０ｂと、信号線
１１と、走査線２２，２３（図４参照）と、共通電位線
１２，１３とが形成されている。走査線２２（電位ＶG
1）は、図３及び図４に示すように、コンタクトホール
２０ｃを通りｎチャネルＭＯＳトランジスタ６のゲート
６ａに接続されている。また、走査線２３（電位ＶG2）
は、図３及び図４に示すように、コンタクトホール２０
ｄを通りｐチャネルＭＯＳトランジスタ７のゲート７ａ
に接続されている。また、信号線１１は、図３及び図４
に示すように、コンタクトホール２０ｅを通りＭＯＳト
ランジスタ６，７の各ドレイン６ｂ，７ｂに共通に接続
されている。また、共通電位線１２は、図３及び図４に
示すように、コンタクトホール２０ａを通り、ｐウエル
コンタクト部２７を介してｐウエル１４に接続されてい
る。これによりｐウエル１４が一定の電位（ＶB1）に保
持されている。また、共通電位線１３は、図３及び図４
に示すように、コンタクトホール２０ｂを通り、ｎウエ
ルコンタクト部２８を介してｎウエル１５に接続されて
いる。これによりｎウエル１５が一定の電位（ＶB2）に
保持されている。このらの第１遮光層１０ａ，１０ｂ、
信号線１１、走査線２２，２３及び共通電位線１２，１
３の上部には、第２絶縁層１６が形成され、この第２絶
縁層１６上には、第２遮光層１７が形成され、この第２
遮光層１７の上部には、平坦化膜１８が形成され、平坦
化膜１８上には画素電極表面が反射面とされた画素電極
（以下、反射画素電極と称する）１９が形成されてい
る。また、前記保持容量部８は、容量電極３０と容量酸
化膜３１とｎウェル１５の一部とから構成されている。
なお、保持容量部８の保持容量をＣstg で示す。なお、
図２において、２４はフィールド酸化膜であり、２５は
酸化膜である。
【０１５０】図５は反射型液晶表示素子１の１画素分の
等価回路図である。この図５を参照して、ＭＯＳトラン
ジスタ６，７等の電気的な接続状態を説明する。ｎチャ
ネルＭＯＳトランジスタ６のゲート６ａは、走査線２２
（電位ＶG1）に接続され、ｐチャネルＭＯＳトランジス
タ７のゲート７ａは、走査線２３（電位ＶG2）に接続さ
れている。そして、両ＭＯＳトランジスタ６，７の各ド
レイン６ｂ，７ｂはいずれも信号線１１（電位ＶD ）に
接続され、両ＭＯＳトランジスタ６，７の各ソース６
ｃ，７ｃは反射画素電極１８（電位ＶS ）に接続されて
いる。そして、共通電位線１２により、ｐウェル１４は
一定の電位ＶB1にバイアスされ、共通電位線１３によ
り、ｎウェル１５は一定の電位ＶB2にバイアスされてい
る。ここで、ＶB1とＶB2とＶD とＶS とは、ＶB1＜ＶD
＜ＶB2、およびＶB1＜ＶS ＜ＶB2の関係を満たすように
予め設定されている。なお、電位ＶB1は、ＭＯＳトラン
ジスタ６の基板バイアス電位に相当し、電位ＶB2は、Ｍ
ＯＳトランジスタ７の基板バイアス電位に相当する。液
晶４および保持容量部８は従来例の場合と同様にそれぞ
れぞれ液晶容量ＣLCおよび保持容量Ｃstg を形成する。
なお、図５においては、説明の簡略化のため、ＭＯＳト
ランジスタや配線の間に生じる微小な浮遊容量やリーク
コンダクタンスなどについては無視してある。
【０１５１】このような構成の反射型液晶表示素子１に
おいては、両ＭＯＳトランジスタ６，７のソース−ウェ
ル間接合逆バイアス部（ｎチャネルＭＯＳトランジスタ
６の場合はソース６Ｃ−ｐウェル１４間に相当し、ｐチ
ャネルＭＯＳトランジスタ７の場合はソース７ｃ−ｎウ
ェル１５間に相当する）で光電流が発生する。ＩP1およ
びＩP2がその光電流を表している。
【０１５２】〔反射型液晶表示素子の作製〕上記の反射
型液晶表示素子１は、概略以下のようにして作製され
る。
【０１５３】［１］ｐ型結晶Ｓｉ基板２の有効表示領域
全体にリン（Ｐ）のイオン打ち込みを行ってｎウェル１
５を形成し、さらに一部にホウ素（Ｂ）のイオン打ち込
みを行ってｐ型の部分（ｐウェル層１４）を形成する。
【０１５４】［２］ＭＯＳトランジスタの周辺に相当す
る部分に絶縁分離用のＳｉＯ2 から成るフィールド酸化
膜２４を形成する。
【０１５５】［３］ＭＯＳトランジスタ６，７のゲート
酸化膜２５…に相当するＳｉＯ2 薄膜を形成する。この
ときに、保持容量部８の容量酸化膜３１も同時に形成さ
れる。
【０１５６】［４］ＭＯＳトランジスタ６，７のゲート
６ａ，７ａと保持容量部８の容量電極３０を多結晶Ｓｉ
により形成する。
【０１５７】［５］ｐウェル１４の一部分に高濃度のリ
ン（Ｐ）打ち込みを行ってｎチャネルＭＯＳトランジス
タ６のドレイン６ｂおよびソース６ｃ（いずれも伝導型
はｎ＋）を形成する。このとき、ｐウェル１４と共通電
位線２２を接続するためのｐウェルコンタクト部２７
（伝導型はｎ＋）も同時に形成される。
【０１５８】［６］ｎウェル１５の一部分に高濃度のホ
ウ素（Ｂ）の打ち込みを行ってｐチャネルＭＯＳトラン
ジスタ７の７ｂおよび７ｃ（いずれも伝導型はｐ＋）を
形成する。このとき、ｎウェル１５と共通電位線２３を
接続するためのｎウェルコンタクト部２８（伝導型はｐ
＋）も同時に形成される。
【０１５９】［７］第１絶縁層９に相当するＰＳＧ（リ
ンシリケートガラス）を全面に成膜し、必要箇所にコン
タクトホール２０ａ〜２０ｅを形成する。なお、図３の
断面図はこの工程までが終了した段階に相当する。
【０１６０】［８］Ａｌを全面に成膜し、パターニング
を行う。これにより第１遮光層１０ａ，１０ｂ、共通電
位線１２，１３、信号線１１、および走査線２２，２３
が形成される（ここまでの工程が終了した段階での断面
図が図４に相当する）。
【０１６１】［９］全面に再度ＰＳＧを全面に成膜し、
必要箇所にコンタクトホールを形成する。これが第２絶
縁層１６になる。
【０１６２】［１０］再度Ａｌを全面に成膜し、パター
ニングを行う。これにより第２遮光層１７が形成され
る。
【０１６３】［１１］全面にポリイミドを塗布し、ＣＭ
Ｐ（ケミカルメカニカルポリッシング）により平坦化す
る。そして、コンタクトホールを形成する。これが平坦
化膜１８である。
【０１６４】［１２］全面に再度Ａｌを成膜し、パター
ニングを行う。これにより反射画素電極１９が形成され
る。
【０１６５】［１３］対向側のガラス基板（対向基板
３）にＩＴＯ（インジウムチタンオキサイド）電極５を
形成する。
【０１６６】［１４］Ｓｉ基板側の反射画素電極１９上
と対向基板３側のＩＴＯ電極５上に配向膜（図示せず）
を塗布し、ラビング等の配向処理を行う。
【０１６７】［１５］以上の２枚の基板を貼り合わせ
て、その間隙に液晶４を注入する。これにより反射型液
晶表示素子１が作製される。
【０１６８】なお、以上で用いている材料はあくまでも
一例であり、例えばゲート絶縁膜２５をＳｉＯ2 の代わ
りに、Ｔａ2 Ｏ5 やＳｉ3 Ｎ4 などの絶縁体（あるいは
これらの積層物、混合物等）で形成してもよい。また、
絶縁層９，１６を、ＰＳＧの代わりにポリイミド、Ｓｉ
Ｏ2 、Ｓｉ3 Ｎ4 などの絶縁体で形成してもよい。ある
いは、ＣＭＰ用の平坦化膜１８も同じくＰＳＧ、ＳｉＯ
2 、Ｓｉ3 Ｎ4 などで形成してもよい。遮光膜１０ａ，
１０ｂ，１７や反射画素電極１９もＡｌにかぎらず例え
ばＣｒ、Ａｇ、Ａｕ、ＩＴＯなどで構成してもよいし、
これらの合金や混合物を用いてもよいし、あるいはこれ
らの金属にごく微量の不純物を混入させたものであって
もよい（例えばＡｌにＳｉを含有させたものなど）。ま
た、ＩＴＯ電極５の代わりにＺｎＯなどの透明電極を用
いてもよい。
【０１６９】〔反射型液晶表示素子の動作〕次に、反射
型液晶表示素子１の動作を説明する。反射型液晶表示素
子１においては、走査線２２の電位ＶG1および走査線２
３の電位ＶG2は図６（ａ）のように常に逆相で変化し、
２つのＭＯＳトランジスタ６，７は（スイッチングの過
渡状態を除いて）同時に選択状態になるかあるいは同時
に非選択状態になるかのいずれかである。まず当該画素
の走査線２２、２３が選択される（ＶG1＝ＶG1ON、ＶG2
＝ＶG2ONになる）と２つのＭＯＳトランジスタ６，７は
ともにＯＮ状態になり、従来例の場合と同じく画素電極
電位ＶS は信号線１１の電位（ＶDO）に等しくなるまで
充電される。このときの画素電極電位ＶS の変化は、従
来例の場合と同様に考えて第７式で表される。
【０１７０】 （Ｃstg ＋ＣLC）ｄＶS ／ｄｔ＝ｋ1 ｛（ＶG1ON−ＶS ）2 −（ＶG1ON−ＶD0 ）2 ｝＋ｋ2 ｛（ＶDO−ＶGON ）2 −（ＶS −ＶG2ON）2 ｝ …（７） 但し、ｋ1 はｎチャネルＭＯＳトランジスタ６の充電能
力を示す定数であり、ｋ2 はｐチャネルＭＯＳトランジ
スタ７の充電能力を示す定数である。
【０１７１】画素電極電位ＶS がＶD0に接近してくると
第７式は第８式のように書くことができる。
【０１７２】 ｄ（ＶS −ＶDO）／ｄｔ＝−（ＶS −ＶDO）／τ …（８） 但し、τ＝（Ｃstg ＋ＣLC）／２［ｋ1 ( ＶG1ON−ＶD
O）＋ｋ2 （ＶDO−ＶG2ON）］である。
【０１７３】上記第８式において、τの式の分母は、ｎ
チャネルＭＯＳトランジスタの充電能力を表す２ｋ1(Ｖ
G1ON−ＶDO）と、ｐチャネルＭＯＳトランジスタの充電
能力を表す２ｋ2(ＶDO−ＶG2ON）の和になっている。こ
こで、Ｙ＝２ｋ1(ＶG1ON−ＶDO）、Ｙ＝２ｋ2(ＶDO−Ｖ
G2ON）として、Ｙを縦軸にＶDOを横軸にとってグラフに
表すと、Ｙ＝２ｋ1(ＶG1ON−ＶDO）は図７のラインＬ１
で示され、Ｙ＝２ｋ2(ＶDO−ＶG2ON）は図７のラインＬ
２に示される。ここで、信号線電位ＶDOの変化範囲は、
ＶDm’≦ＶDO≦ＶDmとする。但し、ＶDm’を信号線電位
の最小値、ＶDmを信号線電位の最大値とする。図７に明
らかに示すように、ＶG1ONはＶDmよりも大きく、ＶG2ON
はＶDm’よりも小さい値である。そして、上記第８式に
おけるτの分母はこれらの和であることから、Ｙ＝２
［ｋ1 （ＶG1ON−ＶDO）＋ｋ2 （ＶDO−ＶG2ON）］は、
図７のラインＬ３に示される。
【０１７４】ここで、一般に、正孔（ホール）の移動度
は電子のそれに比べて小さいため、ｐチャネルＭＯＳト
ランジスタとｎチャネルＭＯＳトランジスタの幾何学的
形状がほぼ同じ場合にはｋ1 ＞ｋ2 である。このｋ1 ＞
ｋ2 の場合、ラインＬ１の傾きの絶対値（＝２ｋ1 ）が
ラインＬ２の傾きの絶対値（＝２ｋ2 ）よりも大きくな
るので、図７に示すＬ３は右下がりのグラフになる。従
って、ＶDOの変域内でτの分母が最小になる（即ち、τ
が最大になる）のは、ＶDOが最大値ＶDmをとるときであ
る。このときのτは第９式のようになる。
【０１７５】 τ＝（Ｃstg ＋ＣLC）／２［ｋ1(ＶG1ON−ＶDm）＋ｋ2(ＶDm−ＶG2ON）］ …（９） 一方、ｋ1 ≦ｋ2 の場合には、直線Ｌ３が右上がりにな
るので、上記とは逆にＶDOが変域内での最小値ＶDm’を
とるときにτが最大になる。いずれにせよ、第９式のτ
は選択期間の幅に比べて十分小さくする必要がある。
【０１７６】次に、選択期間が終わると両ＭＯＳトラン
ジスタ６，７はＯＦＦ状態になる。このときの２つの光
電流ＩP1およびＩP2は画素電極１９上の電荷量の変化を
互いに打ち消しあうような向きに流れることになり、画
素電極電位ＶS の変化は第１０式で表される。
【０１７７】 （Ｃstg ＋ＣLC）ｄＶS ／ｄｔ＝ＩP2−ＩP1 …（１０） ここで、もしＩP1およびＩP2がＶS に依存せず、かつ大
きさがほぼ等しければ第１０式の右辺は完全に相殺され
て０となり、ＶS は非選択期間中一定の電圧を保つこと
になる。しかし、従来例のところで述べたような空乏層
幅の変化により、ＩP1およびＩP2はＶS に依存する。Ｉ
P1およびＩP2とＶS の関係を示すと図８（ａ）のように
なる。これを基にしてＩP2−ＩP1とＶS の関係を示すと
図８（ｂ）のようになり、ちょうどＩP1＝ＩP2となるよ
うなＶＳの値（これをＶC とする）に関してほぼ点対称
となる。これは、ＶA をある電圧値とした場合に、画素
電極電位がＶC ＋ＶA のときとＶC −ＶA のときとでＩ
P2−ＩP1は符号が逆で絶対値がほぼ等しくなるというこ
とを示している。このときのＩP2−ＩP1の絶対値をΔＩ
P とおく。よって、１フレーム毎にＶDO＝ＶC ±ＶA の
電圧を交互に信号線に印加するようにすれば、非選択期
間でのＶS の変化分は両者で符号が逆で絶対値がほぼ等
しくなり、ＶS は図６（ｂ）及び図９（ａ）で示すよう
な変化をすることになる。この波形は、直流成分電圧Ｖ
C に正負対称の交流波形が重畳されたものであると見る
ことができる。なお、図６（ｂ）及び図９（ａ）におい
てΔＶS は非選択期間でのＶS の変化の絶対値であり、
従って、ΔＶS は第１１式で表される。
【０１７８】 ΔＶS ＝ΔＩP ・Ｔf ／（Ｃstg ＋ＣLC） …（１１） さて、液晶の応答は、液晶にかかる電圧の絶対値で決ま
る。いま、対向ＩＴＯ電極５の電位ＶｃｏｍをＶC に等
しくしたとすると液晶への印加電圧には直流成分がなく
なり、そのときの応答は図９（ｂ）のように、偶奇フレ
ームにおいて同じ波形となる。そうすると、従来例であ
ったようなフレーム周期の２倍周期成分がなく、照射光
照度の如何にかかわらずフリッカが発生しないことにな
る。
【０１７９】ここで、図８（ａ）の２つの曲線について
補足しておく。ＩP1およびＩP2はそれぞれ（ＶS −ＶB
1）の平方根および（ＶB2−ＶS ）の平方根に概ね比例
するが、一定照射光照度の下、比例定数が極端に違うと
２つの曲線の交点のＶS の値（ＶC ）がＶB1あるいはＶ
B2のいずれかに極端に近くなり、Ｖｃｏｍ＝ＶC とした
ときに液晶への印加電圧の振幅（ダイナミックレンジ）
を十分にとることができなくなる。そこで、液晶への印
加電圧の振幅（ダイナミックレンジ）を十分にとるため
の条件について、以下に考察する。本発明では、フリッ
カを抑制するためには、上述したように、対向基板電位
Ｖｃｏｍを図８（ａ）における交点の電圧ＶC に等しく
し、かつ直流電圧ＶC に正負対称な交流電圧を重畳した
ものを画素電極に印加しなければならない。一方、ＭＯ
Ｓトランジスタを正常動作させるためには、画素電極電
位はＶB2よりも小さく、かつ、ＶB1よりも大きくなけれ
ばならない。従って、液晶への印加電圧の振幅は、（Ｖ
B2−ＶC ）と（ＶC −ＶB1）のうちの小さい方よりも大
きくすることができない。ここで、図１０（ａ）に示す
ように、ＶC がＶB1に極端に接近した場合を想定する。
なお、印加電圧の振幅は、通常状態における最大の印加
電圧の振幅の１０％以上であれば、特に支障なく駆動で
きると考えられる。そこで、かかる最大の印加電圧の振
幅の１０％以上という条件下においては、ＶC は、０．
１≦（ＶC −ＶB1）／（ＶB2−ＶB1）を満たせばよい。
一方、図１０（ｂ）に示すように、ＶC がＶB2に極端に
接近した場合を想定する。この場合、上記と同様に考え
て、０．１≦（ＶB2−ＶC ）／（ＶB2−ＶB1）を満たせ
ばよい。ここで、ＶB2−ＶC の変化を、ＶC −ＶB1の変
化としてみると、０．１≦（ＶB2−ＶC ）／（ＶB2−Ｖ
B1）は、（ＶC −ＶB1）／（ＶB2−ＶB1）≦０．９と表
すことができる。従って、上記２つの条件式より、印加
電圧の振幅を防ぐためには、ＶC は第１２式の範囲にあ
ることが望ましいことになる。
【０１８０】 ０．１≦（ＶC −ＶB1）／（ＶB2−ＶB1）≦０．９ …（１２） ところで、上記第１２式では、コントラストおよび輝度
を厳密に考慮せずに、印加電圧の振幅が、通常状態にお
ける最大の印加電圧の振幅の１０％以上であればよいと
して、導いたものである。そこで、コントラストおよび
輝度を厳密に考慮した場合におけるＶC の条件を、以下
に考察する。十分なコントラストおよび輝度の画像を得
るためには、液晶層に印加する電圧の範囲内で、反射率
（輝度）が明から暗まで十分なレンジで変化しなければ
ならない。いま、液晶層の電圧−反射率特性（Ｔ−Ｖ曲
線）としては、図１１（ａ）のように電圧の絶対値が大
きい程、反射率が大きくなるタイプ（ノーマリ・オフ型
と呼ぶ）と、逆に図１１（ｂ）のように電圧の絶対値が
大きい程、反射率が小さくなるタイプ（ノーマリ・オン
型と呼ぶ）とがある。そこで、それぞれについて、以下
のようにして最小変調電圧ＶM を定義する。
【０１８１】（１）ノーマリ・オフ型の場合 最大の輝度（反射率）Ｒmax に対して９０％の輝度Ｒ90
＝（９／１０）Ｒmaxが得られるような電圧の絶対値を
最小変調電圧ＶM と定義する。最大の輝度Ｒmax は、図
１１（ａ）のように電圧の増加とともに飽和傾向を示す
場合にはその飽和値を、図１１（ｃ）のようにピークを
持つようなＶ−Ｔ曲線の場合にはそのピーク値を採用す
ることにする。
【０１８２】（２）ノーマリ・オン型の場合 最大の輝度Ｒmax に対して１０％の輝度Ｒ10＝（１／１
０）Ｒmax が得られるような電圧の絶対値を最小変調電
圧ＶM と定義する。最大の輝度Ｒmax は、図１１（ｂ）
のように電圧０のとき最も輝度が大きい場合には、その
ときの輝度を、図１１（ｄ）のようにピークを持つよう
な場合にはそのピークにおける輝度値を採用することに
する。
【０１８３】このように定義すると、いずれの場合で
も、液晶層に印加する電圧を−ＶM 〜＋ＶM の間で変化
させれば、輝度の最大レンジ（０〜Ｒmax ）に対して、
９０％以上のレンジで変調を行うことができ、十分な輝
度とコントラストを得ることができる。従って、図８あ
るいは図１０でこのような動作が可能となるためには、
「最小変調電圧ＶM が（ＶB2−ＶC ）と（ＶC −ＶB1）
のうちの小さい方以下であること」が条件とされる。
【０１８４】なお、参考までに、上記条件を数式で示す
と、第１３式となる。
【０１８５】 ＶM ≦ｍｉｎ（ＶC −ＶB1，ＶB2−ＶC ） …（１３） これは、第１４式と等価である。
【０１８６】 ＶM ≦ＶC −ＶB1 かつ ＶM ≦ＶB2−ＶC …（１４） さらに変形すると、第１５式となり、第１２式に類似し
た形になる。
【０１８７】 ＶM/( ＶB2- ＶB1) ≦ (ＶC-ＶB1)/ (ＶB2- ＶB1) ≦1-ＶM/ (ＶB2−ＶB1) …（１５） ところで、上記第１２式又は第１５式に基づいて液晶表
示素子１を駆動するに当たっては、ＶC を予め求めてお
く必要がある。Ｖｃの位置を決定する要因（すなわち、
ＩP1とＩP2の比例定数の比を決定する要因）としては、
大きく以下の４つがある。
【０１８８】（１）照射した光がソース１７−ｐウェル
１８間バイアス部に到達するまでの減衰率とソース２２
−ｎウェル２３間バイアスに到達するまでの減衰率の比 （２）２つの逆バイアス部での（同電圧印加時の）空乏
層幅の比 （３）２つの逆バイアス部の接合面積比 （４）２つの逆バイアス部での正孔・電子対発生の量子
効率比 これらの各要因それぞれが非対称で比が１から大きくず
れていても、全部の積として１に近ければ第１２式又は
第１５式の条件は満たされる。そこで、例えば（３）の
ように設計段階で比較的コントロールしやすい因子を調
整することによりＶC を変化させて第１２式又は第１５
式を満たすようにするのが望ましい。
【０１８９】実際の液晶表示素子１においてＶｃの具体
的な値は以下のようにして知ることができ、求められた
値に基づき最適なＶｃに設定されているか否かの判断が
可能となる。
【０１９０】［１］非選択期間でのＶS の変化が生じな
い程度に、パネルへの照射光照度を十分小さい状態にす
る。そして、ある適当な電圧値ＶC ’およびＶA ’を決
めて、信号線に１フレーム毎にＶD ＝ＶC ’±ＶA ’と
いう信号電圧を印加する。この状態で対向基板の電極電
位Ｖｃｏｍを変化させて、最もフリッカの小さくなるよ
うなところ（このときのＶｃｏｍをＶｃｏｍ’とする）
を見つける。このＶｃｏｍ’が画素電極の平均電位に相
当する。本来ならＶｃｏｍ’はＶC ’に等しくなるはず
であるが、「突き抜け」が無視できない場合にはこれら
は若干異なる値になる。すなわち、突き抜けによってＶ
S がＶD に対して平均的に（Ｖｃｏｍ’−ＶC ’）だけ
ずれることを示している。
【０１９１】［２］次に、照射光照度を通常使用の状態
にまで大きくする。そして、［１］で得た電圧値Ｖｃｏ
ｍ’およびＶC ’に対して、Ｖｃｏｍ＝Ｖｃｏｍ’＋δ
Ｖ、ＶD ＝ＶC ’＋δＶ±ＶA ’として両方に同じバイ
アスδＶをかけて駆動する。δＶを変化させたときに、
最もフリッカの小さくなるようなところをみつければ、
そのときのＶｃｏｍ＝Ｖｃｏｍ’＋δＶの値がＶC であ
る。
【０１９２】なお、実際の液晶表示素子１において
［２］のδＶが最適条件から多少ずれている場合（すな
わちＶｃｏｍ≠ＶC である場合）、最適条件には及ばな
いものの、ある程度のフリッカ抑制効果は得られる。
【０１９３】ところで本発明の場合、非選択期間中に、
液晶への印加電圧ＶS −Ｖｃｏｍの絶対値は必ず小さく
なる方向に変化する。｜ＶS −Ｖｃｏｍ｜の実効値（時
間平均値）ＶLCeff を計算すると第１６式のようにな
り、光照射がないとしたときの実効値ＶA よりも小さく
なることがわかる。
【０１９４】 ＶLCeff ＝ＶA −ΔＶS ／２ ＝ＶA −ΔＩP Ｔf ／２（Ｃstg ＋ＣLC） …（１６） 一方、従来例の場合の液晶への印加電圧の実効値ＶLCef
f を計算すると第１７式のようになり、やはりＶA より
も小さくなる。なお、Ｖｃｏｍ≠０の場合でも、Ｖｃｏ
ｍが十分小さい範囲内であればＶLCeff はＶｃｏｍに依
存しない。
【０１９５】 ＶLCeff ＝ＶA −（｜ΔＶS+｜−｜ΔＶS-｜）／４ ＝ＶA −［ＩP+−ＩP-］Ｔf ／４（Ｃstg ＋ＣLC）…（１７） いま、図８（ａ）のＩP1とＩP2の曲線がＶC に関してほ
ぼ対称であるとみなし、かつＩP1が図１６のＩP と同じ
であるとみなすと、ΔＩP とＩP+−ＩP-はほぼ等しくな
ると考えられる。従って、本発明の場合の実効値のずれ
は従来例の場合の約２倍であると考えられる。このよう
な実効値の低下は映像の輝度（光利用効率）低下、ある
いは照射光照度の面内分布に基づく反射率のばらつきな
どの好ましくない影響を及ぼすので、できる限り小さく
抑えることが必要である。
【０１９６】液晶印加電圧の実効値の低下を抑制するた
めには、第１６式や第１７式からわかるように、Ｃstg
＋ＣLCを大きくすることが有効である。ところが、上記
第３式や第９式に示すように充電時定数τによる制限が
あり、Ｃstg ＋ＣLCは無限に大きくすることはできな
い。いま、仮に液晶表示素子１への供給電源を最大１５
Ｖ（−７．５Ｖ〜７．５Ｖ）、液晶への印加電圧振幅を
６Ｖと仮定して、ＶGON＝７．５Ｖ、ＶDm＝６Ｖ（以
上、従来例の場合）、ＶG1ON＝７．５Ｖ、ＶG2ON＝−
７．５Ｖ、ＶDm＝６Ｖ（以上、本発明の場合）とおく。
そして、ｋ1 とｋ2 の比を（電子と正孔の移動度の比を
考慮して）ｋ1 ／ｋ2 ＝２と仮定する。また、本発明と
従来例においてｎチャネルＭＯＳトランジスタは同じ設
計であると仮定してｋ＝ｋ1 であるとする。このときに
第３式と第９式から両者の充電時定数比を計算すると、
τ（本発明）／τ（従来例）＝０．１８となる。すなわ
ち、全く同じ容量Ｃｓｔｇ＋ＣLCを用いたとした場合、
本発明においては従来例の０．１８倍の時間で充電が行
えることになる。別の言い方をすれば、本発明の場合、
Ｃｓｔｇ＋ＣLCの上限は従来例に比べて１／０．１８＝
５．５倍に設定することができる。そうすると、液晶印
加電圧の実効値の低下は、従来例に比べて２／５．５＝
０．３６倍に抑制できることになり、結果として光利用
効率低下や面内での輝度分布の少ない映像が得られるこ
とになる。あるいはこの余裕を見越してさらに高照度の
光照射を行えば、より高輝度の映像を得ることができ
る。
【０１９７】なお、このようにτが従来例に比べて非常
に小さくなるのは物理的には以下の理由によると考えら
れる。すなわち、ＭＯＳトランジスタにおいては一般に
ゲート−ドレイン間電圧（あるいはゲート−ソース間電
圧）が小さいほど充電能力は小さくなるが、ＭＯＳトラ
ンジスタをｐチャネル型とｎチャネル型の２つにすると
ドレイン電圧（＝信号線電位）に応じてこの充電能力の
大小がちょうど逆になる。従って、これらが互いに補い
合うようになる（同時に充電能力が小にならなくなる）
からである。
【０１９８】なお、参考までに述べると、ｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタを組
み合わせた構造を採用すると、特に大きな保持容量を意
図的に用いなくても寄生容量や寄生抵抗に起因する画素
電極電位の変動を抑制できると考えられる。しかし、高
照度光照射時の光電流に起因する液晶印加電圧実効値の
変動（これは寄生容量や寄生抵抗によるものよりはるか
に大きい）は、上述したよう、ｐチャネルＭＯＳトラン
ジスタとｎチャネルＭＯＳトランジスタを組み合わせた
上で、かつＣstg ＋ＣLCを十分大きくすることにより始
めて抑制できるものである。ここで、液晶容量ＣLCは、
液晶材料（誘電率）、セルギャップ、および画素ピッチ
が決まれば固定されてしまう。従って、実質的にはＣst
g を大きくすることが必須となってくる。一つの目安と
して、保持容量Ｃstg は最低ＣLCの３倍以上であること
が望ましい。この点について、本発明では、シリコン基
板２に保持容量Ｃstg を形成するようにしているため、
液晶容量ＣLCの３倍以上の大きさの保持容量Ｃstg を形
成することは容易である。
【０１９９】なお、前記「保持容量Ｃstg を液晶容量Ｃ
LCの３倍以上」としたのは、以下の理由による。即ち、
保持容量Ｃstg が液晶容量ＣLCよりも小さすぎると、第
１６式により、印加電圧の実効値のＶA からの変動分が
大きくなる。このことは、電圧変化ΔＶS が第１１式で
表されることからも理解できる。そして、このずれ量が
大きいと、画像の輝度低下や面内輝度のバラツキが発生
することになる。従って、保持容量Ｃstg が液晶容量Ｃ
LCより十分大きいことが必要となるからである。
【０２００】さて、保持容量は、以上での説明のように
容量酸化膜２５としてＳｉＯ2 を用いたＭＯＳ容量にす
るのが一般的ではあるが、これ以外でも十分に大きな容
量が確保できるものであれば何でもよい。例えば、強誘
電体容量を用いたり、Ｔａ2Ｏ5 、Ｙ2 Ｏ3 、ＨｆＯ
2 、ＴｉＯ2 、ＺｒＯ2 、Ｓｉ3 Ｎ4 あるいはＮｂ2 Ｏ
5 などの高誘電率材料（これらとＳｉＯ2 等を積層構造
にしたものも含む）を用いたり、溝構造の容量を用いた
り、絶縁層上に形成した容量を用いてもよい。あるい
は、ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 のように多層膜構
造の容量を用いてもよい。
【０２０１】また、ＭＯＳ容量を形成する場合、本実施
の形態ではｎウェル１５上に形成しているが、ｐウェル
１４上に形成しても構わない。もちろん両方に形成する
ようにしてもよく、このようにすれば、ＭＯＳ容量のも
つ非線型性による影響もキャンセルできるなどの利点が
加わる。
【０２０２】なお、上記の例では、保持容量は容量電極
３０とｎウェル１５の間に構成されていたけれども、本
発明はこれに限定されるものではなく、例えば、ｎウェ
ル１５上に金属膜や半導体膜を製膜し、この膜と容量電
極３０との間に絶縁層を成膜することにより保持容量を
構成するようにしてもよい。なお、容量電極３０はＡｌ
等の金属でもよいし、ｎ型又はｐ型の半導体でもよい。
【０２０３】ところで、本実施の形態１ではｐ型Ｓｉ結
晶基板２をベースにしているが、ｎ型Ｓｉ結晶基板であ
ってもよい。この場合、図２のうちＳｉ半導体で形成さ
れている部分の伝導型（ｐまたはｎ）が全て逆転するこ
とになる（ゲート６ａ，７ａおよび容量電極３０をのぞ
く）。
【０２０４】また、図２のようにｎウェル１５の中にｐ
ウェル１４が形成される構造ではなく、ｐチャネルＭＯ
Ｓトランジスタのところのみにｎウェルを形成し、ｎチ
ャネルＭＯＳトランジスタのところのみにｐウェルを形
成するという構造でもよい。また、例えばｎ型Ｓｉ結晶
基板にｐウェルのみを形成し、ｎ型Ｓｉ結晶基板上にｐ
チャネルＭＯＳトランジスタを、ｐウェル上にｎチャネ
ルＭＯＳトランジスタを形成するようにしてもよい。
【０２０５】なお、保持容量部８は、ソース６ｃ，７ｃ
と隣り合う走査線２２間に形成してもよく、また、ソー
ス６ｃ，７ｃと隣り合う走査線２３間に形成してもよ
い。
【０２０６】ｐチャネルＭＯＳトランジスタおよびｎチ
ャネルＭＯＳトランジスタは、以上で述べている単一構
成のものでなくても、複数のＭＯＳトランジスタを並列
または直列接続したものであってもよい。
【０２０７】また、本実施の形態１に係る反射型液晶表
示素子１は、平坦化膜１８、第２遮光層１７、第２絶縁
層１６、第１遮光層１０ａ，１０ｂ、第１絶縁層９、お
よびフィールド酸化膜２４を備えていたけれども、本発
明に係る反射型液晶表示素子は、これらを必ずしも備え
ている必要はない。即ち、本発明に係る反射型液晶表示
素子においては、上記の平坦化膜１８等は必ずしも必要
な構成要素ではない。また、平坦化工程は高い反射率を
得るためには不可欠であるが、必ずしも行う必要はな
い。なお、遮光構造はさらに層数が多くても構わない。
また、ｐウェルコンタクト部２７およびｎウェルコンタ
クト部２８は、それぞれ逆の伝導型でもよい。
【０２０８】なお、液晶４のモードは特に限定しない。
ＴＮ（ツイステッド・ネマチック）液晶、ＳＴＮ（スー
パー・ツイステッド・ネマチック）液晶、ＶＡ液晶（垂
直配向液晶、またはホメオトロピック液晶）やホモジニ
アス配向液晶等を含むＥＣＢ（電界制御複屈折）型液
晶、ベント液晶、ＩＰＳ（面内スイッチング）液晶、Ｇ
Ｈ（ゲスト・ホスト）液晶、高分子分散型液晶、強誘電
性液晶、反強誘電性液晶、およびその他のさまざまなモ
ードが使用しうる。また、液晶以外でも印加電圧によっ
て光学的特性が変化する材料であれば用いることができ
る。例えばＢＳＯ（ビスマスシリコンオキサイド）等の
電気光学結晶や、エレクトロルミネセンスを示す材料等
が考えられる。
【０２０９】（実施の形態２）図１２は実施の形態２に
係る反射型液晶表示素子１Ａの断面図である。この実施
の形態２は、実施の形態１に類似し、対応する部分には
同一の参照符号を付す。この実施の形態２では、画素ス
イッチング素子としてはｎチャネルＭＯＳトランジスタ
６が用いられ、実施の形態１におけるｐチャネルＭＯＳ
トランジスタ７に代えて、ｐ／ｎ接合ダイオード５０が
用いられる。このダイオード５０は、ｐ＋領域５１とｎ
ウェル１５により構成される。この実施の形態２に係る
反射型液晶表示素子１Ａの作製工程は、基本的には実施
の形態１に係る反射型液晶表示素子１と同様であり、説
明は省略する。
【０２１０】反射型液晶表示素子１の１画素分の等価回
路は、図１３に示されている。ｐ＋領域５１（ダイオー
ド５０のアノード側に相当）は、画素電極１９に接続さ
れており、ｎウェル１５（ダイオード５０のカソード側
に相当）は共通電位線１２に接続されている。ここで、
上述したように共通電位線１２の電位ＶB2は、画素電極
電位ＶS よりも大きく、従って、ダイオード５０は逆バ
イアスされている。また、実施の形態１と同様にｎチャ
ネルＭＯＳトランジスタ６のソース６ａ・ｐウェル１４
間は、逆バイアスされている。よって、ＭＯＳトランジ
スタ６およびダイオード５０に、光が照射されると、Ｍ
ＯＳトランジスタ６およびダイオード５０のそれぞれに
おいて光電流ＩP1およびＩP2が発生する。なお、ｐウェ
ル１４は共通電位線１２に接続され、ｎウェル１３は共
通電位線１３に接続されている（これらの接続は図１２
には示されていない）。また、実施の形態１では、２種
類の走査線２２，２３が用いられたけれども、実施の形
態２では、１種類の走査線５５のみが用いられる。
【０２１１】この反射型液晶表示素子１Ａの場合、当該
画素選択時の充電は、実施の形態１とは異なりｎチャネ
ルＭＯＳトランジスタ６単独によって行われる。従っ
て、このときの動作は従来例の説明が適応され、応答速
度は第３式で与えられる。一方、非選択期間での挙動
は、実施の形態１と全く同じになり、この点に関しては
実施の形態１での説明がそのまま適応される。すなわち
本反射型液晶表示素子１Ａにおいては、従来例や実施の
形態１と同じＭＯＳトランジスタを用いている限り、充
電時定数の制限によるＣstg ＋ＣLCの上限は従来例の場
合と変わらず液晶印加電圧の実効値低下を解決すること
はできないものの、液晶印加電圧波形の対称化によるフ
リッカの抑制という効果は得られる。そして、第１２式
又は第１５式を満たすようにするのが望ましいのも同様
である。また、実施の形態１に比べて基板面上での占有
面積が少なくて済むこと、および走査線が１本で済むこ
となどから、余裕のある配置設計ができるとともに、さ
らに微細化に対応させることが可能となる。また、配置
設計上の余裕度を利用してｎチャネルＭＯＳトランジス
タのチャネル幅を大きくする（すなわち、第１式のｋを
大きくする）ことも可能であるので、充電時定数を小さ
くすることができ、Ｃｓｔｇ＋ＣLCに余裕を持たせて液
晶印加電圧の実効値変化を抑制することも可能となる。
【０２１２】なお、液晶印加電圧の実効値変化を十分に
抑制するには、実施の形態１で述べたのと同様に、Ｃst
g はＣLCの３倍以上は必要である。
【０２１３】その他、実施の形態１で述べた数々の細部
の構成変化例の構成の採用について述べた箇所以下に記
述は本実施の形態２においても適宜応用することができ
るのはもちろんである。特に、Ｓｉ半導体によって構成
される部分の伝導型を全て逆にしても当然かまわない。
【０２１４】（実施の形態１〜２に関わる補足事項）実
施の形態１および実施の形態２では、ｎチャネルＭＯＳ
トランジスタでの光電流を相殺する要素として、それぞ
れｐチャネルＭＯＳトランジスタおよびｐ／ｎ接合ダイ
オードを用いているが、本発明はこれに限定されるもの
ではなく、例えば、バイポーラトランジスタ、フォトト
ランジスタ等の光電流を相殺する機能を持っている半導
体素子あればよい。
【０２１５】また、実施の形態１および実施の形態２で
は、反射画素電極を備えた反射型液晶表示素子について
説明したけれども、反射画素電極に代えて、反射性を有
さない画素電極と、この画素電極の上方に例えば誘電体
ミラーなどの反射層とを備えた反射型液晶表示素子であ
ってもよい。
【０２１６】（実施の形態３）図１４は実施の形態３に
係る反射型液晶表示素子１００の断面図、図１５は図１
４のＡ１部分の拡大図である。この実施の形態３は、実
施の形態１に類似する。画素電極電位の変動防止等のた
め、実施の形態１では、画素スイッチング素子として対
をなすｎチャネルＭＯＳトランジスタ６及びｐチャネル
ＭＯＳトランジスタ７を用いて光電流を相殺する構成と
したのに対して、本実施の形態３では、保持容量部１３
０の保持容量を大きくするようにしたことを特徴とする
ものである。なお、以下の実施の形態４〜６も実施の形
態１と同様に、保持容量を大きくするようにしたことを
特徴とするものである。
【０２１７】実施の形態３に係る反射型液晶表示素子１
００は、ｎチャネルＭＯＳトランジスタ９９、信号線１
１０、共通電位線１０９、走査線（図１４では示され
ず）、反射画素電極１０４、液晶１０３、及び強誘電体
薄膜１１８を用いた保持容量部１３０を主な構成要素と
している。なお、図１４において、１０１が対向基板、
１０２がＩＴＯ電極、１０３が液晶、１０５が平坦化
膜、１０６が第２遮光層、１０７が第２絶縁層、１０８
が第１遮光層、１１１が第１絶縁層、１１２がフィール
ド酸化膜、１１３がゲート、１１４が酸化膜、１１５が
ドレイン、１１６がソース、１１７が容量電極、１１９
がｐウエル、１２０がｎ型Ｓｉ基板である。
【０２１８】この反射型液晶表示素子１００の作製方法
は、実施の形態１の場合と概略同様であり、省略する。
この素子の１画素分の等価回路は、基本的には従来例の
場合の等価回路（図５４）と同じであり、動作的にも従
来例と同じとなる。
【０２１９】ところで、保持容量Ｃｓｔｇは、以下の第
１８式で表される。
【０２２０】 Ｃｓｔｇ＝ε０εｒＳ／ｄ …（１８） この１８式で、ε０は真空の誘電率、εｒは強誘電体薄
膜１１８を構成する強誘電体の比誘電率、Ｓは保持容量
の面積、ｄは厚さである。ＳｉＯ2 の比誘電率が約４で
あるのに対し強誘電体の比誘電率は１００〜１０００と
大きいので、仮に強誘電体の厚さの下限および面積の上
限がＳｉＯ2 の場合と同じであるとすれば保持容量Ｃｓ
ｔｇを最大２５０倍大きくすることができ、ＶS の変化
を１／２５０以下に抑えることができる。この結果とし
て、コントラスト低下、輝度低下、ちらつきやノイズの
発生などのない高画質の映像が得られる。
【０２２１】このことは画素サイズが小さくなったとき
に特に効果を発する。すなわち、保持容量の面積の上限
はおおむね画素面積で決まるので、Ｃｓｔｇは概ね画素
面積に比例して（すなわち画素サイズの平方に比例し
て）小さくなる。一方、同じ画素数で同じ明るさの映像
を得るためには、１画素あたりに照射される光の強度は
同じでなければならず、ＩP は画素サイズによらず一定
と見なさなければならない。従って、ＩP ／Ｃｓｔｇは
画素サイズの平方に反比例して大きくなるので、第５式
および第６式からもわかるように、フリッカは画素サイ
ズの減少とともに大きくなることになる。ここで、保持
容量部の誘電体を従来例のＳｉＯ2 から強誘電体に変え
れば、画素サイズに関する下限を大幅に緩めることがで
き、より高解像化・小型化（または高輝度化）に対応で
きることになる。
【０２２２】強誘電体材料としては、ＰｂＴｉＯ3 、Ｂ
ａＴｉＯ3 、ＳｒＴｉＯ3 、ＰｂＺｒＯ3 、ＰＺＴ（Ｐ
ｂＴｉＯ3 とＰｂＺｒＯ3 の固溶体）、ＰＬＺＴ（ＰＺ
ＴにＬａを添加したもの）、ＰＬＴ（ＰｂＴｉＯ3 にＬ
ａを添加したもの）、ＬｉＮｂＯ3 、ＬｉＴａＯ3 、Ｋ
ＮｂＯ3 、ＫＴａＯ3 、ＳｂＳＩ、ＫＨ2 ＰＯ4 、（Ｃ
Ｈ2 ＮＨ2 ＣＯＯＨ）3 Ｈ2 ＳＯ4 （硫酸三グリシ
ン）、（ＣＨ2 ＮＨ2 ＣＯＯＨ）3 Ｈ2 ＳｅＯ4 （セレ
ン酸三グリシン）、（ＣＨ2 ＮＨ2 ＣＯＯＨ）3 Ｈ 2 Ｂ
ｅＦ4 、Ｇｄ2 （ＭｏＯ4 ）3 、ＳｎＴｅ、Ｐｂ1-x Ｇ
ｅx Ｔｅ、ＢａＭｇＦ4 等を主成分とするものがよい。
また、これらの材料のうちの複数の混合物もしくは化合
物、または複数を積層したものでもよい。また、強誘電
体薄膜１１８の厚さはトンネル電流の影響が現れはじめ
る２ｎｍより大きく、製造プロセスにおいて生ずる熱膨
張に起因した熱応力による膜剥離が顕著になる５０μｍ
より小さいのが望ましい。
【０２２３】なお、図１４では保持容量部１３０は容量
電極１１７側がソース電位になり、ｐウェル１１９側が
共通電位線１０９と同じ電位になるが、これが逆になる
ような構成でもよい。すなわち、容量電極１１７と共通
電位線１０９とが接続され、ｐウェル１１９とソース１
１６が接続される構成でもよい。
【０２２４】また、図１４では保持容量は多結晶Ｓｉの
容量電極１１７とｐウェル１１９の間に構成されている
が、これに限定されるものではない。例えば、ｐウェル
１１９上に金属膜や半導体膜を製膜し、この膜と容量電
極１１７との間に強誘電体薄膜１１８を形成することに
より保持容量を構成するなどしても構わない。
【０２２５】また、本実施の形態では保持容量部の誘電
体を強誘電体薄膜１１８のみで形成しているが、これ以
外に、保持容量部の誘電体を面積的に分割して、一部を
強誘電体、他の部分を従来例のＳｉＯ2 等の材料で形成
するようにしてもよい。
【０２２６】また、強誘電体薄膜１１８のみでは絶縁耐
圧に問題がある場合には、ＳｉＯ2等の常誘電体と積層
構造にして絶縁耐圧を向上させることもできる。
【０２２７】なお、ＭＯＳトランジスタの酸化膜をＳｉ
Ｏ2 の代わりに強誘電体薄膜そのもので置き換えても構
わない。こうすることにより製造プロセスが簡略化され
るとともに、トランジスタの充電能力が増大するという
効果が得られる。
【０２２８】（実施の形態４）実施の形態４は、実施の
形態３における強誘電体薄膜１１８に代えて、Ｔａ2Ｏ5
（酸化タンタル）薄膜を用いたものである。Ｔａ2 Ｏ5
の比誘電率は一般に１０〜１００の間であり、ＳｉＯ2
の比誘電率が４であるのに比べて非常に大きいので、
強誘電体薄膜の場合と全く同じ効果が得られる。この場
合、上記実施の形態３で述べたことがＴａ2 Ｏ5 につい
てもすべて成り立ち、高解像度・小型のパネルにおいて
もコントラスト低下、輝度低下、ちらつきやノイズなど
のない高画質な映像が得られる。
【０２２９】尚、Ｔａ2 Ｏ5 以外でもＹ2 Ｏ3 、ＨｆＯ
2 、ＴｉＯ2 、ＺｒＯ2 、およびＮｂ2 Ｏ5 などを用い
てもよい。これらの材料は、Ｔａ2 Ｏ5 と同様に比誘電
率が１０〜１００程度と高く、これらの材料のうちの何
れかをＴａ2 Ｏ5 薄膜に代えて用いれば、Ｔａ2 Ｏ5 と
同様の効果が得られる。もちろん、これらの材料のうち
のいくつかを混合あるいは化合させた物質でも同様の効
果が得られる。なお、実施の形態３との組み合わせ、す
なわち、強誘電体と上記材料の併用（積層・混合・並列
接続など）により保持容量を形成するようにしてもよ
い。
【０２３０】（実施の形態５）図１６は実施の形態５に
係る反射型液晶表示素子の断面図である。本実施の形態
では、ｎ型結晶Ｓｉ基板１２０のｐウェル１１９表面に
エッチングにより溝を設け、この側面にＵ型の下側容量
電極１２４を設け、その上から容量酸化膜１２２を形成
し、さらにＴ型の上側容量電極１２３を形成したもので
ある。下側容量電極１２４はソース１１６と接し、上側
容量電極１２３は共通電位線１０９と接続されている
（図１６では示されていない。この断面と異なる位置で
接続されている）。それ以外の構成・作製プロセスにつ
いては概ね実施の形態３と同様である。
【０２３１】本実施の形態の場合も等価回路は図５４で
あらわされ、動作的には従来例と同じである。但し、保
持容量は、容量酸化膜１２２を挟む上側容量電極１２３
と下側容量電極１２４の間で形成される容量となる。本
実施の形態の構成のように保持容量として溝の側面を用
いることにより、１画素の限られた面積の中で非常に大
きな面積の容量酸化膜１２２を形成することができ、従
来のような平面的な容量に比べて大きな保持容量を得る
ことができる（第１８式でＳが大きくなることに相
当）。従って、実施の形態３と全く同様に非選択期間で
のＶS の変化を抑制することができ、高解像度・小型の
パネルにおいてもフリッカのない高画質な映像が得られ
る。
【０２３２】ここで、半導体基板（ｎ型結晶Ｓｉ基板１
２０上にｐウェル１１９が形成された構成全体に相当）
に形成する前記溝は、画素構造作り込みを行う前の半導
体基板表面よりも深ければよい。
【０２３３】また、上側容量電極１２３および下側容量
電極１２４はＡｌ、Ｃｒその他の金属や合金でもよい
し、ｎ型もしくはｐ型の半導体によって構成してもよ
い。容量酸化膜１２２は絶縁体なら何でもよいが、Ｓｉ
Ｏ2 が一般的である。
【０２３４】なお、図１６において、上側容量電極１２
３がソース１１６に、下側容量電極１２４が共通電位線
１０９に接続される構成でもよい。
【０２３５】また、図１６において上側容量電極１２３
や下側容量電極２４の一部または全部をｐウェル１１９
そのもので代用することもできるし、ソース１１６その
もので代用することも可能である。
【０２３６】また、溝形状の底はｐウェル１１９を突き
抜けてｎ型結晶Ｓｉ基板１２０にまで達してもよい。
【０２３７】また、溝は、ｐウェル１１９表面に直接形
成するのではなく、第１絶縁層１１１、第２絶縁層１０
７、あるいは平坦化膜１０５などを形成してからエッチ
ングを行い、ｐウェル１１９よりも深くまで掘り続ける
ことにより形成してもよい。また、保持容量は従来例の
ＭＯＳ容量などとの併用であってもよい。また、溝形状
の容量は１画素について複数形成すればより大きな保持
容量が得られ、非常に望ましい。
【０２３８】また、上記の図１６の例では、ｐウェル１
１９内に溝を形成してその側壁により容量を得る構成で
あったけれども、図１７に示すようにｐウェル１１９上
に盛り上げ部１４０を形成し、この盛り上げ部１４０に
溝を形成してその側壁により容量を得る構成としてもよ
い。なお、図１７において、下側容量電極１２４は共通
電位線１０９に接続されており上側容量電極１２３は、
容量・ソース接続配線１４１を介してソース１１６に接
続されている。
【０２３９】（実施の形態６）図１８は実施の形態４に
係る反射型液晶表示素子の断面図である。本実施の形態
６では、従来例の構成においてＭＯＳによる保持容量を
形成する代わりに第１遮光層１０８の上に酸化膜による
容量を形成したものである。即ち、本実施の形態６にお
ける保持容量部１３０は、第１遮光層１０８と、容量電
極１２６と、第１遮光層１０８と容量電極１２６との間
に挟持された容量酸化膜１２５とから構成されており、
容量電極１２６は共通電位線１０９と接続されている。
このような構成により、保持容量部分１３０には、保持
容量Ｃｓｔｇが形成される。
【０２４０】従来例の場合、保持容量の面積は、（１画
素の面積）−（ＭＯＳトランジスタの占有面積）より大
きくすることはできないが、本実施の形態の構成の場
合、ＭＯＳトランジスタ９９の上方にも容量酸化膜１２
５を形成することができるので、保持容量の面積の上限
は事実上１画素の面積そのものになる。これにより従来
例に比べて大きな保持容量を得ることができ、実施の形
態３〜５と同じ理由で高解像度・小型のパネルにおいて
もフリッカのない高画質な映像が得られる。
【０２４１】なお、容量電極１２６はＡｌ等の金属でも
よいし、ｎ型・ｐ型等の半導体でもよい。容量酸化膜１
２５は、絶縁体なら何でもよいが、例としてはＳｉＯ2
があげられる。図１８では容量酸化膜１２５はほぼ全面
に形成されているが、必ずしもそうする必要はなく、容
量電極１２６と重なる部分にだけあれば十分である。
【０２４２】なお、図１８の構成以外でも、たとえば第
２遮光層１０６や反射画素電極１０４の一部または全部
を保持容量の片側の電極として用いるようにしてもよ
い。いずれにせよ、第１絶縁層１１１があり、それより
も上方に一部または全部の保持容量が形成されていれば
よい。
【０２４３】（実施の形態３〜６に関わる補足事項）な
お、以上の実施の形態３〜６において、共通電位線１０
９は必ずしも必要ではない。すなわち、保持容量を反射
画素電極と共通電位線の間に形成するのではなく、前段
もしくは後段の走査線と反射画素電極の間に形成するな
どしてもかまわない。
【０２４４】また、平坦化膜１０５、第２遮光層１０
６、第２絶縁層１０７、第１遮光層１０８、フィールド
酸化膜１１２、ｐウェル１１９等もあるに越したことは
ないが、本発明で必ずしも必要な構成要素ではない。特
にｐウェル１１９なしで直接ｐ型Ｓｉ基板の上に作り込
みを行ってもよい。例えば、実施の形態５の溝の側壁に
より容量を得る構成の反射型液晶表示素子の最も簡単な
構成としては、図１９に示す構成のものであれば十分で
ある。
【０２４５】また、ＭＯＳトランジスタは上記実施の形
態３〜６では、ｎチャネルＭＯＳトランジスタ（チャネ
ルのキャリアが電子）であったけれども、もちろんｐチ
ャネルＭＯＳトランジスタ（チャネルのキャリアが正
孔）であってもよい。この場合、基板はｎウェルを構成
したｐ型Ｓｉ基板、またはｎ型基板単独であってもよ
い。
【０２４６】また、基板は結晶Ｓｉ基板ではなく多結晶
Ｓｉ基板でもよいし、ＳＯＩ（シリコン・オン・インシ
ュレータ）基板でもよい。
【０２４７】なお、液晶１０３のモードは特に限定しな
い。ＴＮ（ツイステッド・ネマチック）液晶、ＳＴＮ
（スーパー・ツイステッド・ネマチック）液晶、ＶＡ液
晶（垂直配向液晶、またはホメオトロピック液晶）やホ
モジニアス配向液晶等を含むＥＣＢ（電界制御複屈折）
型液晶、ベント液晶、ＩＰＳ（面内スイッチング）液
晶、ＧＨ（ゲスト・ホスト）液晶、高分子分散型液晶、
強誘電性液晶、反強誘電性液晶、およびその他のさまざ
まなモードが使用しうる。また、液晶以外でも印加電圧
によって光学的特性が変化する材料であれば用いること
ができる。例えばＢＳＯ（ビスマスシリコンオキサイ
ド）等の電気光学結晶や、エレクトロルミネセンスを示
す材料等が考えられる。
【０２４８】なお、実施の形態３〜実施の形態６のうち
のいくつかを組み合わせることも勿論可能である。例え
ば、半導体基板表面に溝を形成し、そこに強誘電体薄膜
やＴａ2 Ｏ5 で保持容量を形成するということも可能で
ある。また、第１絶縁層１１１の上方に強誘電体薄膜や
Ｔａ2 Ｏ5 で保持容量を形成するということも可能であ
る。
【０２４９】（実施の形態７）図２０は実施の形態７に
係る反射型液晶表示素子の断面図、図２１は図２０のＸ
３−Ｘ３線矢視断面図、図２２は図２０のＸ４−Ｘ４線
矢視断面図、図２３は図２０のＸ５−Ｘ５線矢視切断面
である。尚、図２０は図２１のＸ６−Ｘ６線矢視断面図
であり、同様に図２０は図２２のＸ７−Ｘ７線矢視断面
図であり、また同様に図２０は図２３のＸ８−Ｘ８線矢
視断面図である。本実施の形態７は、画素スイッチング
素子としてのＴＦＴの充電能力を示す指標であるＷ／Ｌ
を調整することにより、画素電極電位の変動を防止する
ことを特徴とするものである本実施の形態７に係る反射
型液晶表示素子は、半導体基板としてガラス（石英でも
よい）上に多結晶Ｓｉ薄膜を形成したものを用いた反射
型液晶表示素子である。この実施の形態７は、先に述べ
てきた実施の形態１〜６のように単結晶Ｓｉ基板を用い
た液晶表示素子とは、構成および動作がやや異なってい
る。
【０２５０】具体的には、実施の形態７に係る反射型液
晶表示素子は、画素スイッチング素子としてのＴＦＴ２
００、信号線２１０、共通電位線２０９（図２０では示
されず）、走査線（図２０では示されず）、反射画素電
極２０４、液晶２０３、および保持容量部分１９９など
を主な構成要素としている。尚、保持容量部分１９９
は、上側容量電極２１７と、下側容量電極２２４と、容
量酸化膜２１８とから構成されている。
【０２５１】上記構成の反射型液晶表示素子は、概略以
下のようにして作製される。
【０２５２】［１］ガラス基板２２６に多結晶Ｓｉを成
膜し、パターニングによってドレイン２１５、ソース２
１６、チャネル２２５、および下側容量電極２２４に相
当する部分を形成する（図２１がこの層までの断面図に
相当する。）。
【０２５３】［２］下型容量電極２２４に相当する部分
にリン（Ｐ）のｎ＋イオン打ち込みを行って低抵抗化す
る。
【０２５４】［３］ＴＦＴ２００のゲート酸化膜２１４
および容量酸化膜２１８に相当するＳｉＯ2 薄膜を形成
する。
【０２５５】［４］ゲート２１３、走査線２２１、共通
電位線２０９、および上側容量電極２１７を多結晶Ｓｉ
により形成する（図２２がこの層までの断面図に相当す
る）。
【０２５６】［５］全面に再度リン（Ｐ）のｎ＋イオン
打ち込みを行ってＴＦＴのドレイン２１５およびソース
２１６を形成する。
【０２５７】［６］絶縁層２１１に相当するＰＳＧ（リ
ンガラス）を全面に成膜し、必要箇所にコンタクトホー
ル２２３を形成する。
【０２５８】［７］Ａｌを全面に成膜し、パターニング
を行う。これにより遮光層２０８および信号線２１０が
形成される（図２３がこの層までの断面図に相当す
る）。
【０２５９】［８］全面にポリイミドを塗布し、ＣＭＰ
（ケミカルメカニカルポリッシング）により平坦化す
る。そして、コンタクトホールを形成する。これが平坦
化膜２０５である。
【０２６０】［９］全面に再度Ａｌを成膜し、パターニ
ングを行う。これにより反射画素電極２０４が形成され
る。
【０２６１】［１０］対向側のガラス基板（対向基板
１）にＩＴＯ（インジウムティンオキサイド）電極２０
２を形成する。
【０２６２】［１１］Ｓｉ基板側の反射画素電極２０４
上と対向基板２０１側のＩＴＯ電極２０２上に配向膜
（図示せず）を塗布し、ラビングや光配向等の配向処理
を行う。
【０２６３】［１２］以上の２枚の基板を貼り合わせて
その間隙に液晶２０３を注入する。これにより反射型液
晶表示素子が作製される。
【０２６４】なお、以上で用いている材料はあくまでも
一例であり、例えばゲート酸化膜２１４をＳｉＯ2 の代
わりに、Ｔａ2 Ｏ5 やＳｉ3 Ｎ4 などの絶縁体（または
これらの積層物、混合物等）で形成してもよい。また、
絶縁層を、ＰＳＧの代わりにポリイミド、ＳｉＯ2 、Ｓ
ｉ3 Ｎ4 などの絶縁体で形成してもよい。または、ＣＭ
Ｐ用の平坦化膜も同じくＰＳＧ、ＳｉＯ2 、Ｓｉ3 Ｎ4
などで形成してもよい。
【０２６５】遮光膜や反射画素電極もＡｌにかぎらず、
例えばＣｒ、Ａｇ、Ａｕ、ＩＴＯなどで構成してもよい
し、これらの合金や混合物を用いてもよいし、またはこ
れらの金属にごく微量の不純物を混入させたものであっ
てもよい。また、ＩＴＯの代わりにＺｎＯなどの透明電
極を用いてもよい。
【０２６６】この反射型液晶表示素子の１画素分の等価
回路を描くと図２４のようになる。ＴＦＴ２００のゲー
ト２１３は走査線２２１（電位ＶG)に接続され、ドレイ
ン２１５は信号線２１０（電位ＶD)に接続される。そし
てソース２１６は遮光層２０８を介して反射画素電極２
０４に接続されると同時に下側容量電極２２４とも繋が
っている。ＩＴＯ電極２０２は、液晶への印加電圧の時
間平均値が概ね０になるような一定の電位Ｖｃｏｍに保
たれる。また、上側容量電極２１７は共通電位線２０９
と繋がっていて一定の電位ＶＢに落とされる。下側容量
電極２２４はソース２１６に接続されていて、上側容量
電極２１７との間に保持容量Ｃｓｔｇを形成している。
なお、図２４で破線で示したＣGS、ＣGD、ＣDS等は各層
間に存在する浮遊容量、またはゲート２１３とその直下
のチャネル２２５との間に形成される容量を示したもの
である。また、ＲLCは液晶の抵抗を示している。
【０２６７】ところで、本反射型液晶表示素子に高輝度
の光を照射する場合、一部の光は反射画素電極２０４の
隙間から平坦化膜２０５、絶縁層２１１を伝搬してチャ
ネル２２５にまで到達する。そうすると、チャネル２２
５内で光導電効果によりキャリア（正孔および電子）が
発生し、ドレイン２１５とソース２１６の間にリーク電
流が発生する。図２４中のＧDSはこのリークによるコン
ダクタンスを示している。
【０２６８】なお、この回路では、ソース２１６周辺は
ｐｎ接合ではないので、図５４に示すような光リーク電
流ＩP は発生しない。
【０２６９】次に、本反射型液晶表示素子の動作である
が、基本的には従来例の場合と同様である。但し、光に
よるリーク電流が、ソースとｐウエル間の逆バイアス部
で発生するものではなく、ドレインとソースの間のチャ
ネル部で発生するという点が異なる。
【０２７０】この場合、リークによるコンダクタンス
は、以下の第１９式で与えられる。
【０２７１】ＧDS＝σＤ（Ｗ／Ｌ） …（１９） ここで、σは光導電度であり、照明光照度に比例する量
である。そして、Ｗはチャネルの幅、Ｌはチャネルの長
さ、そしてＤはチャネル部の多結晶Ｓｉ層の厚みであ
る。ＧDSが大きいほどチャネル部での光リーク電流が大
きくなり、この光リーク電流が単結晶Ｓｉの場合のＩP
と同じ作用をすることになり、フリッカが大きくなる。
【０２７２】このＧDSを小さくするためには、Ｗ／Ｌを
大きくすることが有効である。実際に図２０の構成の反
射型液晶表示素子をＷ／Ｌ＝０．００２、０．００５、
０．０５、０．５、１．０、１．５、２．０の場合につ
いて作製し（Ｗ＝１０μｍに固定し、Ｌを変化させ
る）、画像を表示してみたところ、Ｗ／Ｌ＝１．５以下
のものについてはフリッカは目立たなかったが、Ｗ／Ｌ
＝２．０のものはフリッカが顕著であった。なお、実験
に用いた反射型液晶表示素子は、画素ピッチμｍ、画素
数１０２４×７６８とし、照射光照度は１００万ｌｘ
（ルクス）とした。なお、Ｗ／Ｌが極端に小さいとゲー
ト選択期間中での充電が不完全になり、輝度ムラなどの
画質低下が生じる。これは、従来例の説明の第３式の充
電能力を示す定数ｋ（Ｗ／Ｌに比例する）が小さくな
り、充電の時定数τが大きくなることに相当する。実
際、Ｗ／Ｌが０．００５以上のものは、このような輝度
ムラは特に問題にはならなかったが、Ｗ／Ｌ＝０．００
２のものについては輝度ムラが目立った。
【０２７３】以上の結果によれば、Ｗ／Ｌの範囲が０．
００５以上、１．５以下の場合に、フリッカも輝度ムラ
もない良質な画像が得られて望ましいといえる。
【０２７４】ここで、Ｗ／Ｌの下限について補足する。
いま、プロジェクタ用の液晶パネルと直視型の液晶パネ
ルを比較した場合、前者は画素サイズが小さいので１画
素当たりの保持容量（＋液晶容量）も当然小さく、ゲー
ト選択期間内に供給すべき電荷量も小さくて済む。一
方、ゲート選択期間でのトランジスタの充電能力はその
面積ではなくチャネルの縦横比Ｗ／Ｌによって決まるの
で、前者のパネルのトランジスタと後者のパネルのそれ
が仮に平面的に相似形であるとすれば、充電能力は同じ
である。従って、プロジェクタ用のパネルにおいては、
トランジスタの充電能力の指標であるＷ／Ｌの下限を直
視型パネルの場合（通常、Ｗ／Ｌ＝２〜１０程度）にく
らべて格段に小さくすることが可能となるのである。
【０２７５】なお、第１９式においてＤを小さくすると
いうことも考えられる。しかし、ゲート酸化膜２１４ま
たは容量酸化膜２１８はピンホールによるリークやトン
ネル電流の影響が現れないように最低限の厚みを確保す
る必要があり、Ｄを無限に小さくすることはできない。
【０２７６】（実施の形態８）図２５は実施の形態８に
係る反射型液晶表示素子の断面図、図２６は図２５のＡ
２部分の拡大図、図２７は図２５のＸ９−Ｘ９線矢視断
面図である。尚、図２５は図２７のＸ１０−Ｘ１０線矢
視断面図である。本実施の形態８は、実施の形態７と異
なり単結晶Ｓｉの基板を用いられ、また、実施の形態７
のＴＦＴに代えて、ｎチャネルＭＯＳトランジスタ９９
が用いられている。また、保持容量としてＭＯＳ容量が
用いられている。本実施の形態８は、画素スイッチング
素子としてのＭＯＳトランジスタの充電能力を示す指標
であるＷ／Ｌを調整することにより、画素電極電位の変
動を防止することを特徴とするものである 図２４において、２０１が対向基板、２０２がＩＴＯ電
極、２０３が液晶、２０４が反射画素電極、２０５が平
坦化膜、２０６が第２遮光層、２０７が第２絶縁層、２
０８が第１遮光層、２０９が共通電位線、２１０が信号
線、２１１が第１絶縁層、２１２がフィールド酸化膜、
２１３がゲート、２１４がゲート酸化膜、２１５がドレ
イン、２１６がソース、２１７が上側容量電極、２１８
が容量酸化膜、２１９がｐウエル層、２２０がｎ型結晶
基板、２２１が走査線、２２２がｐウエルコンタクト
部、２２３がコンタクトホールである。
【０２７７】この実施の形態８に係る反射型液晶表示素
子の製造方法は、概略従来例の場合と同様である。
【０２７８】なお、上記構成で用いている材料はあくま
でも一例であり、例えばゲート酸化膜２１４をＳｉＯ2
の代わりにＴａ2 Ｏ5 やＳｉ3 Ｎ4 などの絶縁体（また
はこれらの積層物、混合物等）で形成してもよい。ま
た、絶縁層を、ＰＳＧの代わりにポリイミド、ＳｉＯ2
、Ｓｉ3 Ｎ4 などの絶縁体で形成してもよい。また
は、ＣＭＰ用の平坦化膜も同じくＰＳＧ、ＳｉＯ2 、Ｓ
ｉ3 Ｎ4 などで形成してもよい。遮光膜や反射画素電極
もＡｌにかぎらず例えばＣｒ、Ａｇ、Ａｕ、ＩＴＯなど
で構成してもよいし、これらの合金や混合物を用いても
よいし、またはこれらの金属にごく微量の不純物を混入
させたものであってもよい。また、ＩＴＯの代わりにＺ
ｎＯなどの透明電極を用いてもよい。
【０２７９】この反射型液晶表示素子の１画素分の等価
回路は、従来例の図５４と同じである。反射型液晶表示
素子の動作も、従来例の場合と概ね同一である。本反射
型液晶表示素子においても、光リーク電流としては、ソ
ースとｐウエル間で発生する光リーク電流ＩP の他に、
ドレイン・ソース間で発生する光電流（ＧDSに起因する
もの）が僅かながら存在する（従来例の解析においては
省略していた）ので、実施の形態７の場合と同様にＷ／
Ｌを大きくすることにより、フリッカを抑制できる。Ｗ
／Ｌの範囲としては、実施の形態７と同様に０．００５
以上、１．５以下であることが望ましい。
【０２８０】なお、図２５で保持容量は多結晶Ｓｉの容
量電極２１７とｐウェル２１９の間に構成されている
が、これに限定されるものではない。例えば、ｐウェル
２１９上に金属膜や半導体膜を製膜し、この膜と容量電
極２１７との間に容量酸化膜２１８を形成することによ
り保持容量を構成するなどしても構わない。
【０２８１】（実施の形態９）図２８は実施の形態３に
係る反射型液晶表示素子の断面図、図２９は図２８のＡ
３部分の拡大図である。本実施の形態９は、実施の形態
８と同様に単結晶Ｓｉ基板を用いており、かつ、多層膜
構成の保持容量を使用することにより、画素電極電位の
変動を防止することを特徴とするものである。
【０２８２】本実施の形態９の基本的な構造は、実施の
形態８と同じであるが、面積的に拡張して形成されたソ
ース２１６の上に順に第２絶縁膜２３０、第２電極２２
９、第１絶縁膜２２８、および第１電極２２７が形成さ
れているのが特徴である。そして、ソース２１６と第１
電極２２７が電気的に接触し、第２電極２２８は共通電
位線２０９に接続される（この接続は図２８には示され
ず）。
【０２８３】本反射型液晶表示素子の１画素分の等価回
路は図５４と同じであるが、保持容量が２つの絶縁膜２
２８、２３０によって形成されているため、容量値とし
ては（同じ画素サイズの場合の）従来例の反射型液晶表
示素子に比べて２倍に増大する。これにより、フリッカ
を抑制できる。
【０２８４】となる。
【０２８５】なお、絶縁膜２２８、２３０は、例えばＳ
ｉＯ2 、Ｔａ2 Ｏ5 、またはＳｉ3Ｎ4 などの絶縁体
（またはこれらの積層物、混合物等）で形成するのがよ
い。また、保持容量電極２２７、２２９は例えばＡｌ、
Ｃｒ、Ａｕ、Ａｇなどの金属、Ｓｉなどの半導体、ＩＴ
Ｏなどの透明電極、またはこれらの合金や不純物などで
形成するのがよい。または、これらの金属にごく微量の
不純物を混入させたものであってもよい。
【０２８６】また、絶縁膜を３層、４層、…としていけ
ば当然保持容量は３倍、４倍、…となり、さらに高解像
度・小型化に対応できる。例えば、図３０に示すよう
に、４層の絶縁層２５０ａ，２５０ｂ，２５０ｃ，２５
０ｄが、それぞれ５層の導体２５１ａ，２５１ｂ，２５
１ｃ，２５１ｄ，２５１ｅで挟み込まれており、導体２
５１ａ，２５１ｃ，２５１ｅはソース２１６に接続さ
れ、導体２５１ｂ，２５１ｄは共通電位線に接続されて
いる。尚、図３０において、導体２５１ａ，２５１ｃ間
を接続する配線２７０について、導体２５１ｃ，２５１
ｅ間を接続する配線２７１について、導体２５１ｂ，２
５１ｄ間を接続する配線２７２について、それぞれ模式
的に描いている。このような構成により、保持容量を大
きくすることができる。一般には、Ｎ層の絶縁膜（Ｎは
２以上の整数とする）をＮ＋１層の導体または半導体層
で挟み込み、これらのＮ＋１個の導体または半導体層が
ソース２１６もしくは共通電位線２０９のいずれかに接
続されるようにすれば（ソース２１６または共通電位線
２０９にはそれぞれ最低１つは接続する必要あり）、保
持容量を大きくすることができ所望の効果が得られる。
【０２８７】また、図３１に示すように、３個の絶縁層
２５２ａ，２５２ｂ，２５２ｃが、４個の導体２５３
ａ，２５３ｂ，２５２ｃ，２５３ｄで挟み込まれてお
り、導体２５３ａ，２５３ｃを共通電位線２０９に接続
し、導体２５３ｂ，２５３ｄをソース２１６に接続する
ように構成してもよい。即ち、Ｎ＋１個の導体または半
導体層が交互にソース２１６または共通電位線２０９に
接続するように構成してもよく、このようにすればＮ倍
の保持容量が得られ最も望ましい。
【０２８８】なお、上記の例では基板として単結晶Ｓｉ
を用いた場合について述べたが、図２１のような多結晶
Ｓｉ＋ガラス（または石英）の基板を用いた場合におい
ても同様の多層膜保持容量を構成することができ、所望
の効果が得られる。
【０２８９】（実施の形態１０）図３２は実施の形態１
０に係る反射型液晶表示素子の断面図である。本実施の
形態１０は、実施の形態９に類似する。実施の形態１０
が実施の形態９と異なるのは、絶縁層の一部（ここでは
平坦化膜）を炭素粒子含有有機物絶縁体（図３２では炭
素粒子含有フォトレジスト層２３１としてある）で形成
したものである。炭素粒子含有有機物絶縁体は光吸収係
数が大きいので、反射画素電極２０４の隙間から素子内
部のＭＯＳトランジスタ部に入り込む光を有効に遮断す
ることができ、高輝度の光を照射することが可能とな
り、結果としてフリッカを抑制することができる。炭素
粒子含有有機物絶縁体としては、フォトレジストやポリ
イミドに炭素粒子を含ませたものが考えられる。なお、
画素間および導電体遮光層間の電気的絶縁という意味で
は、炭素粒子含有有機物絶縁体の比抵抗は十分大きいこ
とが望ましい。
【０２９０】なお、炭素粒子含有有機物絶縁体層は、平
坦化膜のみならず、絶縁層（例えば図３２の第１絶縁層
２１１や第２絶縁層２０７）にも用いることができる。
また、これらの平坦化膜や絶縁層のうちの複数に用いる
ことも可能であるし、平坦化膜や絶縁層を複数の材料の
積層構造にしてその一部として用いることももちろん可
能である。
【０２９１】また、本実施の形態では単結晶Ｓｉ基板を
用いた場合について述べたが、実施の形態７のようなガ
ラス（または石英）基板上に多結晶Ｓｉを形成した構造
の基板でも勿論実施可能である。
【０２９２】（実施の形態１１）図３３は実施の形態１
１に係る反射型液晶表示素子の横断面図である。本実施
の形態１１は、基本的な断面構造や電気的接続関係は従
来例と同じであるが、基板上のＭＯＳトランジスタ９９
上方に絶縁層を介して存在する遮光層２０８の平面的相
対位置が従来例とは異なる。すなわち、ＭＯＳトランジ
スタ９９のチャネル２２５（ゲート２１３の下にある）
が遮光層２０８の概略中央に配置されるようにしたもの
である。
【０２９３】このような配置にすれば、読み出し光の一
部が画素電極の間隙を通過して遮光層２０８の縁に達し
たときの光強度が仮に従来例の場合と同じであったとし
ても、そこからチャネルへ達するまでの距離が長くなる
分だけ光がより減衰し、結果として遮光能力が改善され
ることになる。
【０２９４】チャネル２２５と遮光層２０８の位置関係
の目安として、チャネル２２５の中心（平面図上での幾
何学的な重心）と遮光層２０８の中心（平面図上での幾
何学的な重心）の平面図上での距離が遮光層２０８の面
積の平方根の２／３以下であることが望ましい。例え
ば、図３４に示すように遮光層２０８が１辺の長さＭ１
の正方形状の場合、チヤネルの中心Ｐ１と遮光層２０８
の中心Ｐ２との距離Ｍ２は、Ｍ２≦（２／３）・Ｍ１を
満たせばよい。即ち、中心Ｐ２で半径が（２／３）・Ｍ
１の円の範囲内に、チャネルの中心Ｐ１を配置すればよ
い。遮光層２０８が１２μｍ×１０μｍの長方形状であ
れば、チャネルの中心は、遮光層２０８の中心から（２
／３）×（１２μｍ×１０μｍ）1/2 ≒７．３μｍ以内
の位置にあればよい。尚、遮光層２０８の厚みを考慮し
て最適な範囲を設定してもよく、遮光層２０８の厚みが
厚い場合は上記定数２／３を２／３以下の値に代え、薄
い場合は上記定数２／３を２／３以上の値に代えて適用
すればよい。
【０２９５】なお、本実施の形態では単結晶Ｓｉ基板を
用いた場合について述べたが、実施の形態７のようなガ
ラス（または石英）基板上に多結晶Ｓｉを形成した構造
の基板を用いた素子についても同様である。
【０２９６】以上、（実施の形態７）〜（実施の形態１
１）において幾つかの実施の形態について述べてきた
が、これらにおいて、共通電位線２０９は必ずしも必要
ではない。すなわち、保持容量を反射画素電極２０４と
共通電位線２０９の間に形成するのではなく、前段もし
くは後段の走査線２２１と反射画素電極２０４の間に形
成するなどしてもかまわない。また、共通電位線２０９
を用いる場合に、図２２及び図２３に示すように走査線
２２１に平行であってもよいし、図２７のように信号線
２１０に平行であってもよい。また、平坦化膜２０５、
第２遮光層２０６、第２絶縁層２０７、第１遮光層２０
８、第１絶縁層２１１、フィールド酸化膜２１２、ｐウ
ェル２１９等もあるに越したことはないが、本発明で必
ずしも必要な構成要素ではない。但し、（実施の形態１
０）および（実施の形態１１）では絶縁層もしくは平坦
化層のいずれか１つは最低必要である。また、遮光構造
はさらに多層構造であってもよい。また、単結晶Ｓｉ基
板を用いる場合、ｐウェル２１９なしで直接ｐ型Ｓｉ基
板の上に作り込みを行ってもよい。
【０２９７】なお、（実施の形態７）、（実施の形態
９）、および（実施の形態１１）では保持容量の下側容
量電極２２４とソース２１６が接続され、上側容量電極
２１７と共通電位線２０９が接続されている場合につい
て説明し、（実施の形態８）および（実施の形態１０）
ではその逆の接続の場合について説明してある。しか
し、いずれの実施の形態においてもどちらかでなければ
ならないということはなく、それぞれ逆の接続もありう
る。
【０２９８】また、容量酸化膜は必ずしもＭＯＳトラン
ジスタまたはＴＦＴの酸化膜と同平面にある必要はない
し、この酸化膜と容量酸化膜は厚さが異なってもよい。
また、容量酸化膜は必ずしもＭＯＳ容量である必要はな
い。平坦化プロセスも、十分な反射率を得るためには必
要であるが、本発明に必ずしも必須の工程というわけで
はない。
【０２９９】多結晶Ｓｉを用いる構成の場合、基板は別
にガラスや石英でなくても、一般の絶縁体であればよ
い。例えば、プラスチックや、サファイア基板などでも
よい。また、ＭＯＳトランジスタやＴＦＴはいずれもｎ
チャネル型（チャネルのキャリアが電子）の場合を例と
して説明してあるが、もちろんｐチャネル型（チャネル
のキャリアが正孔）でもよい。この場合、基板としては
ｎウェルを構成したｐ型Ｓｉ基板、またはｎ型基板単独
であってもよい。
【０３００】また、基板は、結晶Ｓｉ基板や多結晶Ｓｉ
基板でもよいし、ＳＯＩ（シリコン・オン・インシュレ
ータ）基板でもよい。
【０３０１】また、ＭＯＳトランジスタやＴＦＴは複数
に分割されていてもよい。
【０３０２】なお、液晶２０３のモードは特に限定しな
い。ＴＮ（ツイステッド・ネマチック）液晶、ＳＴＮ
（スーパー・ツイステッド・ネマチック）液晶、ＶＡ液
晶（垂直配向液晶、またはホメオトロピック液晶）やホ
モジニアス配向液晶などを含むＥＣＢ（電界制御複屈
折）型液晶、ベント液晶、ＩＰＳ（面内スイッチング）
液晶、ＧＨ（ゲスト・ホスト）液晶、高分子分散型液
晶、強誘電性液晶、反強誘電性液晶、およびその他のさ
まざまなモードが使用しうる。また、液晶以外でも印加
電圧によって光学的特性が変化する材料であれば用いる
ことができる。例えばＢＳＯ（ビスマスシリコンオキサ
イド）等の電気光学結晶や、エレクトロルミネセンスを
示す材料等が考えられる。
【０３０３】なお、（実施の形態７）〜（実施の形態１
１）のうちのいくつかを組み合わせることももちろん可
能である。
【０３０４】（実施の形態１２）図３５実施の形態１２
に係る反射型液晶表示素子の平面図、図３６は図３５の
Ａ４部分の拡大図、図３７は図３５のＹ１−Ｙ１線矢視
断面図である。本実施の形態１２は、実施の形態７と同
様に透明な絶縁性基板（例えばガラス基板又は石英基
板）上に多結晶Ｓｉ薄膜を形成した構造の基板を用いた
反射型液晶表示素子である。本実施の形態１２は、絶縁
性基板の下面（裏面）に光を反射させない表面処理を行
うことにより、絶縁性基板の裏面での界面反射を防止し
て画素電極電位の変動を抑制することを特徴とするもの
である。なお、以下の実施の形態１３〜１７も、本実施
の形態１２と同様に絶縁性基板の裏面での界面反射を防
止して画素電極電位の変動を抑制することを特徴とする
ものである。
【０３０５】図３５〜図３７において、３１０１は対向
電極、３１０２は第１の基板、３１０３は画素スイッチ
ング素子としてのＴＦＴ、３１０４は走査線、３１０５
は信号線、３１０６は反射画素電極、３１０７は絶縁性
基板、３１０８は絶縁性基板の表面（ＴＦＴが形成され
ている方の面）、３１０９は絶縁性基板の裏面（ＴＦＴ
が形成されていない方の面）、３１１０は絶縁層、３１
１１は液晶層、３１１２は無反射処理層、３１１３は入
射光、３１１４は変調出力光、３１１５は透過光であ
る。
【０３０６】前記絶縁性基板３１０７にはガラスを、液
晶層３１１１の液晶には誘電率異方性が負のネマティッ
ク液晶を用いた垂直配向モ−ド（ＶＡ）を、無反射処理
層３１１２には弗化マグネシウムまたは酸化珪素／酸化
チタンの多層膜を用いた。
【０３０７】また、画素スイッチング素子３１０３は反
射画素電極３１０６下に配置され、反射画素電極３１０
６により遮光されるようになっている。さらに走査線３
１０４や信号線３１０５などは不透明で光を反射する材
料を用いるので反射画素電極間下に存在する面積を最小
になるように配置し、隣り合う反射画素電極の間隙を通
過した光ができるだけ多く素子を透過するようにした。
なお、一般に走査線や信号線にはアルミニウムなどの金
属や不純物をド−ピングしたポリシリコンが用いられ
る。
【０３０８】本実施の形態１２では、無反射処理層３１
１２を設けたことにより、絶縁性基板３１０７内に進入
した透過光３１１５の９９％以上を界面反射させること
なく、素子外に排出できるため、１００万ルクスレベル
の入射光に対してもコントラストの低下なく良好な表示
特性が得られた。
【０３０９】尚、素子の製造に際しては、これら表面処
理は高温工程を必要とするため、まず絶縁性基板３１０
７の裏面に表面処理を施した後、表面上にＴＦＴや電極
などを作り込んだ。
【０３１０】（実施の形態１３）図３８実施の形態１３
に係る反射型液晶表示素子の平面図、図３９は図３８の
Ａ５部分の拡大図、図４０は図３８のＹ２−Ｙ２線矢視
断面図である。図３８〜図４０において、３２０１は対
向電極、３２０２は対向基板、３２０３はＴＦＴ、３２
０４は走査線、３２０５は信号線、３２０６は反射画素
電極、３２０７はガラスから成る絶縁性基板、３２０８
は絶縁性基板の表面、３２０９は絶縁性基板の裏面、３
２１０は絶縁層、３２１１は液晶層、３２１２は粘着
層、３２１３はフィルム板、３２１４は無反射処理層、
３２１５は入射光、３２１６は変調出力光、３２１７は
透過光である。
【０３１１】本実施の形態１３は、無反射処理層３２１
４には弗化マグネシウムまたは酸化珪素／酸化チタンの
多層膜を用い、まず透明有機フィルム板３２１３の片面
に無反射処理層３２１４を形成させた後、もう片面に粘
着材（粘着層３２１２に相当）を塗布し、上記フィルム
板３２１３を絶縁性基板３２０７の裏面３２０９上には
粘着材（粘着層３２１２に相当）を用いて貼り付けて作
製したことを特徴とする。その他の構成は実施の形態１
２と同じである。ガラス、粘着材（粘着層３２１２に相
当）およびフィルム板の屈折率はおおむね１．５である
から、絶縁性基板３２０７の裏面３２０９において、界
面反射はほとんど起こらなかった。
【０３１２】また、後からフィルム３２１３を貼り付け
ることから製造も極めて簡単である。また素子の検査で
良品であることを確認した後、フィルム３２１３を貼り
付ければ無駄も少なくコストも軽減できる。また実施の
形態１２の場合は、最初に無反射処理層を形成するた
め、その無反射特性を維持するために素子の製造工程で
使用する薬品やプロセス温度に制約が生じたが、実施の
形態１３では全く制約がない。
【０３１３】このように実施の形態１３によれば、簡便
な製造方法であるにも関わらず、実施の形態１２とほと
んど変わらない表示性能を実現できた。
【０３１４】（実施の形態１４）図４１は実施の形態１
４に係る反射型液晶表示素子の平面図、図４２は図４１
のＡ６部分の拡大図、図４３は図４１のＹ３−Ｙ３線矢
視断面図である。図４１〜図４３において、３３０１は
対向電極、３３０２は対向基板、３３０３はＴＦＴ、３
３０４は走査線、３３０５は信号線、３３０６は反射画
素電極、３３０７は絶縁性基板、３３０８は絶縁性基板
３３０７の表面、３３０９はガラスから成る絶縁性基板
３３０７の裏面、３３１０は絶縁層、３３１１は液晶
層、３３１２は粘着層、３３１３は顔料入フィルム板、
３３１４は無反射処理層、３３１５は入射光、３３１６
は変調出力光である。
【０３１５】本実施の形態は、顔料入フィルム板３３１
３以外は実施の形態１３の場合とほぼ同じである。顔料
入りフィルム板３３１３は、ベ−スとなるフィルム板の
屈折率は概略１．５であって、フィルム板界面での界面
反射はほとんどない。但し、顔料をフィルム中に分散さ
せることで光を吸収し素子を透過する光量を低減させ
た。
【０３１６】実施の形態１２及び１３では、反射画素電
極の間隙を通過した光を全部、反射型液晶表示素子外へ
放出する構造であったが、逆に素子の裏面側からくる光
には無防備であった。
【０３１７】実際には、反射型液晶表示素子の透過光
を、素子外で十分に吸収する構造を設けないと、素子を
透過した光が再び素子外の構造物、例えば図１に示すケ
ーシング６７によって反射され、再び素子に入射すると
表示性能を低下させる。
【０３１８】そこで本実施の形態では、素子を透過する
光量を減少させるためフィルム板に顔料を分散した。ま
た無反射処理層３３１４を設けているため、すべての光
を吸収する必要はない。また素子外からの反射光はもう
一度顔料入フィルム板３３１３を通過し吸収される。
【０３１９】これにより、本実施の形態１４では、液晶
プロジェクタセット内の迷光が大幅に軽減され、入射光
が５００万ルクスレベルまで全くコントラストの低下が
見られなかった。但し、光の吸収層があるので、光が熱
に変わり反射型液晶表示素子の温度が少し上昇するた
め、空冷ファンなど冷却装置を用いた方がよい場合もあ
る。なお、顔料入フィルム板３３１３は、光が吸収され
ればよく、顔料以外にも染料や色素であってもよく、フ
ィルム自身が不透明や着色があってもかまわない。
【０３２０】また、吸収する波長は、入射光の波長の少
なくとも１部を含んでいればよく、黒色がのぞましい
が、これに限るものではない。
【０３２１】また、顔料入フィルム板３３１３が偏光板
であってもよい。偏光板の場合、偏光板の吸収軸方向の
偏光成分は吸収されるが、透過軸方向はそのまま透過す
る。しかし、素子外で反射した光は反射の際に偏光方向
が回転している場合が多く、裏面に再入射した光の多く
は吸収される。また、偏光板は、一般に顔料やヨウ素な
どを分散したものが多いが、偏光作用を生じるフィルム
板であるならばかまわない。
【０３２２】（実施の形態１５）図４４は実施の形態１
５に係る反射型液晶表示素子の平面図、図４５は図４４
のＡ４部分の部拡大図、図４６は図４４のＹ４−Ｙ４線
矢視断面図である。 図４４〜図４６において、３４０
１は対向電極、３４０２は対向基板、３４０３はＴＦ
Ｔ、３４０４は走査線、３４０５は信号線、３４０６は
反射画素電極、３４０７は半導体基板、３４０８は半導
体基板の表面、３４０９は半導体基板の裏面、３４１０
は絶縁層、３４１１は液晶層、３４１２は粘着層、３４
１３は偏光板、３４１４は位相差板、３４１５は無反射
処理層、３４１６は入射光、３４１７は変調出力光、３
４１８は透過光である。
【０３２３】本実施の形態では、フィルム板が偏光板で
あって、偏光板３４１３と無反射処理層３４１５の間に
位相差板３４１４がある以外は実施の形態１４の場合と
ほぼ同じである。位相差板３４１４の屈折率も概略１．
５である。また、位相差板３４１４の位相差は入射光の
波長の１／４が望ましい。
【０３２４】実施の形態１５の場合、偏光板の吸収軸方
向の偏光成分は吸収されるが、透過軸方向はそのまま透
過するが位相差板によって位相がλ／４ずれる。この光
が素子外で反射し、裏面に再入射した際さらに位相がλ
／４ずれるため、再度偏光板３４１３に入射した際には
λ／２の位相差を生じており、吸収軸と一致して光の多
くは吸収される。これにより、素子裏面近傍に多少の反
射物（例えば図１に示すケーシング６７）があっても、
入射光が５００万ルクスレベルまで全くコントラストの
低下が見られなかった。但し、反射型液晶表示素子の温
度に関しては実施の形態１４と同様である。
【０３２５】また偏光板と位相差板との配置は、図４６
に示す状態が最も効果的であるが、偏光板と位相差板と
の配置が入れ替わっていてもかまわない。
【０３２６】（実施の形態１６）図４７は実施の形態１
６に係る反射型液晶表示素子の平面図、図４８は図４７
のＡ８部分の拡大図、図４９は図４７のＹ５−Ｙ５線矢
視断面図である。図４７〜図４９において、３５０１は
対向電極、３５０２は対向基板、３５０３は画素スイッ
チング素子、３５０４は走査線、３５０５は信号線、３
５０６は反射画素電極、３５０７は絶縁性基板、３５０
８は絶縁性基板の表面、３５０９は絶縁性基板の裏面、
３５１０は絶縁層、３５１１は液晶層、３５１２は光吸
収層、３５１３は入射光、３５１４は変調出力光であ
る。
【０３２７】本実施の形態は、実施の形態１２の無反射
処理層３１１２に代えて光吸収層３５１２を設け、反射
画素電極間を通過した光を半導体基板の裏面３５０９で
反射させることなく光吸収層に導き、ここですべての光
を吸収させるようにしたものである。
【０３２８】光吸収層は、実施の形態１２の場合と同様
に最初に形成してもかまわないし、実施の形態１３の場
合のように最後に形成してもかまわない。例えば、簡便
には反射型液晶表示素子を作成した後、裏面に塗料を塗
布して光吸収層を形成する。これにより、素子裏面近傍
の反射物、例えば図１に示すケーシング６７の有無に関
わらず、入射光が５００万ルクスレベルまで全くコント
ラストの低下が見られなかった。但し、反射型液晶表示
素子の温度に関しては、本実施の形態１６の場合は実施
の形態１４の場合以上となるので、本実施の形態１６に
おいては反射型液晶表示素子を冷却することが望まし
い。
【０３２９】（実施の形態１７）図５０は実施の形態１
７に係る反射型液晶表示素子の平面図、図５１は図５０
のＡ９部分の拡大図、図５２は図５０のＹ６−Ｙ６線矢
視断面図である。図５０〜図５２において、３６０１は
対向電極、３６０２は対向基板、３６０３はＴＦＴ、３
６０４は走査線、３６０５は信号線、３６０６は反射画
素電極、３６０７は絶縁性基板、３６０８は絶縁性基板
の表面、３６０９は絶縁性基板の裏面、３６１０は絶縁
層、３６１１は液晶層、３６１２は粘着層、３６１３は
顔料入フィルム板、３６１４は入射光、３６１５は変調
出力光である。
【０３３０】本実施の形態１７は、実施の形態１６の光
吸収層３５１２に代えて、顔料入フィルム板３６１３を
粘着材（粘着層３６１２に相当）により絶縁性基板３６
０７の裏面３６０９に貼り付け、実施の形態１６と同等
な機能を有する構造としたことを特徴とするものであ
る。これにより、実施の形態１６と同様に素子裏面近傍
の反射物の有無に関わらず、入射光が５００万ルクスレ
ベルまで全くコントラストの低下が見られなかった。但
し、素子の温度に関しては実施の形態１４以上であって
素子を冷却することが望ましい。
【０３３１】（実施の形態１２〜１７に関わる補足事
項）なお、実施の形態１２〜１７では各反射型液晶表示
素子の基本構成だけを示しているが、液晶を配向させる
ために配向膜を用いても良いし、液晶層の厚みを得るの
にビ−ズ等を用いても良い。また、液晶モ−ドもＶＡに
限定するものではなく、ＴＮなど他のモ−ドであっても
よい。また、入射光も偏光であってもよく、自然光であ
ってもよく、特定の波長領域の光でもよい。
【０３３２】
【発明の効果】以上のように本発明によれば、以下の効
果を奏する。
【０３３３】（１）半導体基板上に光電流を発生する光
電変換素子を設け、この光電変換素子で発生する光電流
が、画素スイッチング素子で発生する光電流を相殺する
方向に流れるようにしたので、光電流に起因した画素電
極の電位の変動を可及的に低減することができる。この
結果、照明光照度を大きくしても、フリッカがなく、か
つ光利用効率低下や輝度ムラの少ない良好な映像が得ら
れる。
【０３３４】（２）保持容量を強誘電体薄膜によって構
成したり、半導体基板に溝を設け、この溝の側壁により
容量を得るようにしたので、大きな保持容量が得られ、
この結果、画素電極の電位の変動を可及的に低減するこ
とができる。
【０３３５】（３）画素スイッチング素子のチャネル幅
Ｗとチャネル長Ｌの比Ｗ／Ｌを一定の範囲に設定した
り、保持容量を多層構造にしたり、絶縁層を炭素粒子含
有有機物絶縁体にしたり、あるいは画素スイッチング素
子のチャネルが遮光膜に対して平面的に概略中央にくる
ように配置したりすることにより、画素電極の電位の変
動を可及的に低減することができる。
【０３３６】（４）半導体基板の裏面に光を反射させな
い表面処理を行うことにより、半導体基板の裏面での界
面反射を防止して画素電極電位の変動を抑制することが
できる。
【図面の簡単な説明】
【図１】本発明に係る反射型液晶表示素子が使用される
液晶プロジェクタの簡略化した構成図である。
【図２】実施の形態１に係る反射型液晶表示素子の縦断
面図である。
【図３】ＭＯＳトランジスタの配置状態を示す反射型液
晶表示素子における横断面図である。
【図４】信号線、共通電位線及び走査線等の配線状態を
示す反射型液晶表示素子の横断面図である。
【図５】実施の形態１に係る反射型液晶表示素子の１画
素あたりの等価回路図である。
【図６】実施の形態１に係る反射型液晶表示素子の動作
を説明するための波形図である。
【図７】第１５式を導くための図である。
【図８】実施の形態１に係る反射型液晶表示素子におい
て、光電流と画素電極電位ＶSの関係を示す図である。
【図９】実施の形態１に係る反射型液晶表示素子におけ
る液晶の応答波形を示す図である。
【図１０】光電流ＩP1, ＩP2とバイアス電位ＶB1, ＶB2
との関係を示す図である。
【図１１】最小変調電圧ＶM と反射率（輝度）との関係
を示す図である。
【図１２】実施の形態２に係る反射型液晶表示素子の縦
断面図である。
【図１３】実施の形態２に係る反射型液晶表示素子の１
画素あたりの等価回路図である。
【図１４】実施の形態３に係る反射型液晶表示素子の縦
断面図である。
【図１５】図１４のＡ１部分の拡大図である。
【図１６】実施の形態５に係る反射型液晶表示素子の縦
断面図である。
【図１７】溝の側壁により容量を得る構成の他の変形例
を示す縦断面図である。
【図１８】実施の形態４に係る反射型液晶表示素子の縦
断面図である。
【図１９】溝の側壁により容量を得る構成の更に他の変
形例を示す縦断面図である。
【図２０】実施の形態７に係る反射型液晶表示素子の縦
断面図である。
【図２１】図２０のＸ３−Ｘ３線矢視断面図である。
【図２２】図２０のＸ４−Ｘ４線矢視断面図である。
【図２３】図２０のＸ５−Ｘ５線矢視断面図である。
【図２４】実施の形態７に係る反射型液晶表示素子の１
画素あたりの等価回路図である。
【図２５】実施の形態８に係る反射型液晶表示素子の縦
断面図である。
【図２６】図２５のＡ２部分の拡大図である。
【図２７】実施の形態８に係る反射型液晶表示素子の横
断面図である。
【図２８】実施の形態９に係る反射型液晶表示素子の縦
断面図である。
【図２９】図２８のＡ３部分の拡大図である。
【図３０】多層膜構成の保持容量の他の変形例を示す縦
断面図である。
【図３１】多層膜構成の保持容量の更に他の変形例を示
す縦断面図である。
【図３２】実施の形態１０に係る反射型液晶表示素子の
縦断面図である。
【図３３】実施の形態１１に係る反射型液晶表示素子の
横断面図である。
【図３４】遮光層２０８とチャネル２２５との位置関係
を説明するための図である。
【図３５】実施の形態１２に係る反射型液晶表示素子の
平面図である。
【図３６】図３５のＡ４部分の拡大図である。
【図３７】図３７は図３５のＹ１−Ｙ１線矢視断面図で
ある。
【図３８】図３８実施の形態１３に係る反射型液晶表示
素子の平面図である。
【図３９】図３９は図３８のＡ５部分の拡大図である。
【図４０】図３８のＹ２−Ｙ２線矢視断面図である。
【図４１】実施の形態１４に係る反射型液晶表示素子の
平面図である。
【図４２】図４１のＡ６部分の拡大図である。
【図４３】図４１のＹ３−Ｙ３線矢視断面図である。
【図４４】実施の形態１５に係る反射型液晶表示素子の
平面図である。
【図４５】図４４のＡ７部分の拡大図である。
【図４６】図４４のＹ４−Ｙ４線矢視断面図である。
【図４７】実施の形態１６に係る反射型液晶表示素子の
平面図である。
【図４８】図４７のＡ８部分の拡大図である。
【図４９】図４７のＹ５−Ｙ５線矢視断面図である。
【図５０】実施の形態１７に係る反射型液晶表示素子の
平面図である。
【図５１】図５０のＡ９部分の拡大図である。
【図５２】図５０のＹ６−Ｙ６線矢視断面図である。
【図５３】従来の反射型液晶表示素子の縦断面図であ
る。
【図５４】従来の反射型液晶表示素子の１画素あたりの
等価回路図である。
【図５５】従来の反射型液晶表示素子の動作を説明する
ための波形図である。
【図５６】従来の反射型液晶表示素子における光電流と
画素電極電位ＶS の関係を示す図である。
【図５７】従来の反射型液晶表示装置における液晶の応
答波形を示す図である。
【符号の説明】
１，１Ａ：反射型液晶表示装置 ２：ｐ型結晶シリコン基板 ３，１０１，２０１，３１０１：対向基板 ４．１０３，２０３：液晶 ５，１０２：ＩＴＯ電極 ６：ｎチャネルＭＯＳトランジスタ ６ａ，１１３：ｎチャネルＭＯＳトランジスタのゲート ６ｂ，１１５：ｎチャネルＭＯＳトランジスタのドレイ
ン ６ｃ，１１６：ｎチャネルＭＯＳトランジスタのソース ７：ｐチャネルＭＯＳトランジスタ ７ａ：ｐチャネルＭＯＳトランジスタのゲート ７ｂ：ｐチャネルＭＯＳトランジスタのドレイン ７ｃ：ｐチャネルＭＯＳトランジスタのソース ８：保持容量部 １１，１１０，２１０：信号線 １２，１３，１０９，２０９：共通電位線 １４，１１９：ｐウェル １５：ｎウェル １９，１０４，２０４：反射画素電極 ２２，２３，５５，１２１，２２１：走査線 ２７：ｐウェルコンタクト部 ２８：ｎウェルコンタクト部 ５０：ダイオード ５１：ｐ＋領域 １１８：強誘電体薄膜 １２０，２２０：ｎ型結晶Ｓｉ基板 １２３，２１７：上側容量電極 １２４，２２４：下側容量電極 ２３１：炭素粒子含有フォトレジスト層 ３１１２，３２１４，３３１４，３４１５：無反射処理
層 ３２１２，３３１２，３４１２：粘着層 ３２１３：フィルム板 ３３１３，３６１３：顔料入フィルム板 ３４１３：偏光板 ３４１４：位相差板 ３５１２：光吸収層
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平10−237779 (32)優先日 平成10年８月24日(1998．8．24) (33)優先権主張国 日本（ＪＰ） (72)発明者 西山 和廣 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 滝本 昭雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 GA18 JA23 JA25 JA29 JA38 JA42 JA43 JA46 JB13 JB23 JB32 JB38 JB52 JB57 KA03 KA12 KB28 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA25 NA05 NA07 NA22 NA24 NA25 NA26 NA29 PA12 QA07 QA18 RA05 5C094 AA03 AA04 AA10 AA15 AA25 AA53 AA54 BA03 BA16 BA43 CA19 CA20 CA24 DA13 DA15 DB04 EA04 EA05 EA06 EB02 EB05 ED03 ED11 ED13 ED15 ED20 FA01 FA02 FB01 FB02 FB12 FB14 FB16 JA01 JA08

Claims (54)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、透明電極を備えた透明な
    対向基板と、前記半導体基板と前記対向基板との間に配
    置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 更に、前記半導体基板上には、各画素毎に、前記画素電
    極に電気的に接続され光照射により光電流を発生する光
    電変換素子が設けられ、この光電変換素子で発生する光
    電流が、前記画素スイッチング素子で発生する光電流を
    相殺する方向に流れることを特徴とする反射型表示素
    子。
  2. 【請求項２】 半導体基板と、透明電極を備えた透明な
    対向基板と、前記半導体基板と前記対向基板との間に配
    置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 更に、前記半導体基板上には、各画素毎に、前記画素電
    極に電気的に接続され光照射により光電流を発生する光
    電変換素子部が設けられ、この光電変換素子部で発生す
    る光電流が、前記画素スイッチング素子で発生する光電
    流を相殺する方向に流れることを特徴とする反射型表示
    素子。
  3. 【請求項３】 半導体基板と、透明電極を備えた透明な
    対向基板と、前記半導体基板と前記対向基板との間に配
    置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記画素スイッチング素子が対をなすｎチャネルＭＯＳ
    トランジスタ及びｐチャネルＭＯＳトランジスタからな
    り、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯ
    Ｓトランジスタの各ドレイン電極と各ソース電極の何れ
    か一方の電極が前記信号線に電気的に接続され、前記ｎ
    チャネルＭＯＳトランジスタ及び前記ｐチャネルＭＯＳ
    トランジスタの各ドレイン電極と各ソース電極の何れか
    他方の電極が前記画素電極に電気的に接続され、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記ｎチャネルＭＯＳトランジスタで発生する光電流
    と、前記ｐチャネルＭＯＳトランジスタで発生する光電
    流とが、相互に相殺する方向に流れることを特徴とする
    反射型表示素子。
  4. 【請求項４】 半導体基板と、透明電極を備えた透明な
    対向基板と、前記半導体基板と前記対向基板との間に配
    置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記画素スイッチング素子が対をなすｎチャネルＭＯＳ
    トランジスタ及びｐチャネルＭＯＳトランジスタからな
    り、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯ
    Ｓトランジスタの各ドレイン電極と各ソース電極の何れ
    か一方の電極が前記信号線に電気的に接続され、前記ｎ
    チャネルＭＯＳトランジスタ及び前記ｐチャネルＭＯＳ
    トランジスタの各ドレイン電極と各ソース電極の何れか
    他方の電極が前記画素電極に電気的に接続され、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記ｎチャネルＭＯＳトランジスタで発生する光電流
    と、前記ｐチャネルＭＯＳトランジスタで発生する光電
    流とが、相互に相殺する方向に流れることを特徴とする
    反射型表示素子。
  5. 【請求項５】 ｎチャネルＭＯＳトランジスタの基板バ
    イアス電位をＶB1とし、ｐチャネルＭＯＳトランジスタ
    の基板バイアス電位をＶB2とし、前記ｐチャネルＭＯＳ
    トランジスタと前記ｎチャネルＭＯＳトランジスタの接
    続が断たれている期間に光照射によって前記ｐチャネル
    ＭＯＳトランジスタ及び前記ｎチャネルＭＯＳトランジ
    スタで発生する光電流の大きさが等しくなるような画素
    電極電位をＶｃとするとき、対向基板の電極電位がＶｃ
    にほぼ等しく設定されていることを特徴とする請求項３
    又は請求項４記載の反射型表示素子。
  6. 【請求項６】 光変調層の電圧−反射率特性がノーマリ
    ・オフ型の場合には、最大反射率Ｒmax に対して９０％
    の反射率が得られるような電圧の絶対値を、ノーマリ・
    オン型の場合には、最大反射率Ｒmax に対して１０％の
    反射率が得られるような電圧の絶対値を、最小変調電圧
    ＶM と定義すると、最小変調電圧ＶMが（ＶB2−Ｖｃ）
    と（Ｖｃ−ＶB1）のうちの小さい方以下であることを特
    徴とする請求項５記載の反射型表示素子。
  7. 【請求項７】 半導体基板と、透明電極を備えた透明な
    対向基板と、前記半導体基板と前記対向基板との間に配
    置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記画素スイッチング素子がＭＯＳトランジスタであ
    り、このＭＯＳトランジスタのドレイン電極とソース電
    極のいずれか一方の電極は前記信号線に電気的に接続さ
    れ、ＭＯＳトランジスタのドレイン電極とソース電極の
    いずれか他方の電極は前記画素電極に電気的に接続さ
    れ、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 更に、前記半導体基板上には、各画素毎に、前記画素電
    極に電気的に接続されたダイオードが設けられ、このダ
    イオードの画素電極に接続された側の半導体領域の伝導
    型は、前記ＭＯＳトランジスタの前記画素電極に接続さ
    れた側の半導体領域の伝導型と異なっており、このダイ
    オードで発生する光電流が、前記ＭＯＳトランジスタで
    発生する光電流を相殺する方向に流れることを特徴とす
    る反射型表示素子。
  8. 【請求項８】 半導体基板と、透明電極を備えた透明な
    対向基板と、前記半導体基板と前記対向基板との間に配
    置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記画素スイッチング素子がＭＯＳトランジスタであ
    り、このＭＯＳトランジスタのドレイン電極とソース電
    極のいずれか一方の電極は前記信号線に電気的に接続さ
    れ、ＭＯＳトランジスタのドレイン電極とソース電極の
    いずれか他方の電極は前記画素電極に電気的に接続さ
    れ、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 更に、前記半導体基板上には、各画素毎に、前記画素電
    極に電気的に接続されたダイオードが設けられ、このダ
    イオードの画素電極に接続された側の半導体領域の伝導
    型は、前記ＭＯＳトランジスタの前記画素電極に接続さ
    れた側の半導体領域の伝導型と異なっており、このダイ
    オードで発生する光電流が、前記ＭＯＳトランジスタで
    発生する光電流を相殺する方向に流れることを特徴とす
    る反射型表示素子。
  9. 【請求項９】 ＭＯＳトランジスタの基板バイアス電位
    をＶB1とし、ダイオードの画素電極に接続されていない
    側の電極の電位をＶB2とし、前記ＭＯＳトランジスタの
    接続が断たれている期間に光照射によって前記ＭＯＳト
    ランジスタおよび前記ダイオードで発生する光電流の大
    きさが等しくなるような画素電極電位をＶｃとすると
    き、対向基板の電極電位がＶｃにほぼ等しく設定されて
    いることを特徴とする請求項７又は請求項８記載の反射
    型表示素子。
  10. 【請求項１０】 光変調層の電圧−反射率特性がノーマ
    リ・オフ型の場合には、最大反射率Ｒmax に対して９０
    ％の反射率が得られるような電圧の絶対値を、ノーマリ
    ・オン型の場合には、最大反射率Ｒmax に対して１０％
    の反射率が得られるような電圧の絶対値を、最小変調電
    圧ＶM と定義すると、最小変調電圧ＶM が（ＶB2−Ｖ
    ｃ）と（Ｖｃ−ＶB1）のうちの小さい方以下であること
    を特徴とする請求項９記載の反射型表示素子。
  11. 【請求項１１】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記保持容量部は強誘電体を主成分とする薄膜によって
    形成されていることを特徴とする反射型表示素子。
  12. 【請求項１２】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記保持容量部は強誘電体を主成分とする薄膜によって
    形成されていることを特徴とする反射型表示素子。
  13. 【請求項１３】 前記信号線あるいは前記走査線に対し
    て概略平行に配置された共通電位線を有し、前記保持容
    量部の一端は前記共通電位線に電気的に接続されている
    ことを特徴とする請求項１１又は１２記載の反射型表示
    素子。
  14. 【請求項１４】 前記強誘電体薄膜の厚みは、２ｎｍ以
    上５０μｍ以下であることを特徴とする請求項１１又は
    １２に記載の反射型表示素子。
  15. 【請求項１５】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記保持容量部はＴａ2 Ｏ5 、Ｙ2 Ｏ3 、ＨｆＯ2 、Ｔ
    ｉＯ2 、ＺｒＯ2 、及びＮｂ2 Ｏ5 のうちのいずれかを
    主成分とする薄膜によって形成されていることを特徴と
    する反射型表示素子。
  16. 【請求項１６】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記保持容量部はＴａ2 Ｏ5 、Ｙ2 Ｏ3 、ＨｆＯ2 、Ｔ
    ｉＯ2 、ＺｒＯ2 、及びＮｂ2 Ｏ5 のうちのいずれかを
    主成分とする薄膜によって形成されていることを特徴と
    する反射型表示素子。
  17. 【請求項１７】 前記信号線あるいは前記走査線に対し
    て概略平行に配置された共通電位線を有し、前記保持容
    量部の一端は前記共通電位線に電気的に接続されている
    ことを特徴とする請求項１５又は１６に記載の反射型表
    示素子。
  18. 【請求項１８】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記半導体基板表面には溝が掘られていて、前記保持容
    量部の一部または全部が前記溝の側面に形成されている
    ことを特徴とする反射型表示素子。
  19. 【請求項１９】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記半導体基板表面には溝が掘られていて、前記保持容
    量部の一部または全部が前記溝の側面に形成されている
    ことを特徴とする反射型表示素子。
  20. 【請求項２０】 前記信号線あるいは前記走査線に対し
    て概略平行に配置された共通電位線を有し、前記保持容
    量部の一端は前記共通電位線に電気的に接続されている
    ことを特徴とする請求項１８又は１９に記載の反射型表
    示素子。
  21. 【請求項２１】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子の上面は絶縁膜で覆われてい
    て、 前記保持容量部の一部または全部が前記絶縁膜の上部に
    形成されていることを特徴とする反射型表示素子。
  22. 【請求項２２】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子の上面は絶縁膜で覆われてい
    て、 前記保持容量部の一部または全部が前記絶縁膜の上部に
    形成されていることを特徴とする反射型表示素子。
  23. 【請求項２３】 前記信号線あるいは前記走査線に対し
    て概略平行に配置された共通電位線を有し、前記保持容
    量部の一端は前記共通電位線に電気的に接続されている
    ことを特徴とする請求項２１又は２２に記載の反射型表
    示素子。
  24. 【請求項２４】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子のチャネル幅をＷ、チャネル
    長をＬとするとき、Ｗ／Ｌの値が０．００５以上１．５
    以下であることを特徴とする反射型表示素子。
  25. 【請求項２５】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子のチャネル幅をＷ、チャネル
    長をＬとするとき、Ｗ／Ｌの値が０．００５以上１．５
    以下であることを特徴とする反射型表示素子。
  26. 【請求項２６】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子のチャネル幅をＷ、チャネル
    長をＬとするとき、Ｗ／Ｌの値が０．００５以上１．５
    以下であることを特徴とする反射型表示素子。
  27. 【請求項２７】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子のチャネル幅をＷ、チャネル
    長をＬとするとき、Ｗ／Ｌの値が０．００５以上１．５
    以下であることを特徴とする反射型表示素子。
  28. 【請求項２８】 半導体基板と、透明電極を備えた透明
    な対向基板と、半導体基板と対向基板との間に配置され
    た光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記保持容量部は、Ｎを２以上の整数として、Ｎ＋１個
    の導電体または半導体の層の間にＮ個の絶縁体層が挟み
    込まれた積層構造を有していて、前記Ｎ＋１個の導電体
    または半導体の層のうち２個以上Ｎ個以下が第１の電極
    を構成し、それ以外が第２の電極を構成していることを
    特徴とする反射型表示素子。
  29. 【請求項２９】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記保持容量部は、Ｎを２以上の整数として、Ｎ＋１個
    の導電体または半導体の層の間にＮ個の絶縁体層が挟み
    込まれた積層構造を有していて、前記Ｎ＋１個の導電体
    または半導体の層のうち２個以上Ｎ個以下が第１の電極
    を構成し、それ以外が第２の電極を構成していることを
    特徴とする反射型表示素子。
  30. 【請求項３０】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記保持容量部は、Ｎを２以上の整数として、Ｎ＋１個
    の導電体または半導体の層の間にＮ個の絶縁体層が挟み
    込まれた積層構造を有していて、前記Ｎ＋１個の導電体
    または半導体の層のうち２個以上Ｎ個以下が第１の電極
    を構成し、それ以外が第２の電極を構成していることを
    特徴とする反射型表示素子。
  31. 【請求項３１】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記保持容量部は、Ｎを２以上の整数として、Ｎ＋１個
    の導電体または半導体の層の間にＮ個の絶縁体層が挟み
    込まれた積層構造を有していて、前記Ｎ＋１個の導電体
    または半導体の層のうち２個以上Ｎ個以下が第１の電極
    を構成し、それ以外が第２の電極を構成していることを
    特徴とする反射型表示素子。
  32. 【請求項３２】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子の上方には、１つ以上の絶縁
    層があり、前記絶縁層のうち少なくとも１つは炭素粒子
    含有有機物絶縁体であることを特徴とする反射型表示素
    子。
  33. 【請求項３３】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子の上方には、１つ以上の絶縁
    層があり、前記絶縁層のうち少なくとも１つは炭素粒子
    含有有機物絶縁体であることを特徴とする反射型表示素
    子。
  34. 【請求項３４】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子の上方には、１つ以上の絶縁
    層があり、前記絶縁層のうち少なくとも１つは炭素粒子
    含有有機物絶縁体であることを特徴とする反射型表示素
    子。
  35. 【請求項３５】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子の上方には、１つ以上の絶縁
    層があり、前記絶縁層のうち少なくとも１つは炭素粒子
    含有有機物絶縁体であることを特徴とする反射型表示素
    子。
  36. 【請求項３６】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子の上方には、絶縁層を介して
    導電体または半導体の層が形成され、この導電体または
    半導体の層は各画素毎に分離されて各画素毎に設けられ
    る遮光膜を構成しており、 前記画素スイッチング素子のチャネルの中心から前記遮
    光膜面におろした垂線の足と前記遮光膜の重心との間の
    距離は、前記遮光膜の面積の平方根の２／３以下である
    ことを特徴とする反射型表示素子。
  37. 【請求項３７】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子の上方には、絶縁層を介して
    導電体または半導体の層が形成され、この導電体または
    半導体の層は各画素毎に分離されて各画素毎に設けられ
    る遮光膜を構成しており、 前記画素スイッチング素子のチャネルの中心から前記遮
    光膜面におろした垂線の足と前記遮光膜の重心との間の
    距離は、前記遮光膜の面積の平方根の２／３以下である
    ことを特徴とする反射型表示素子。
  38. 【請求項３８】 半導体基板と、透明電極を備えた透明
    な対向基板と、前記半導体基板と前記対向基板との間に
    配置された光変調層とを備え、 前記半導体基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記半導体基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持容量部が設けられ、 前記画素スイッチング素子の上方には、絶縁層を介して
    導電体または半導体の層が形成され、この導電体または
    半導体の層は各画素毎に分離されて各画素毎に設けられ
    る遮光膜を構成しており、 前記画素スイッチング素子のチャネルの中心から前記遮
    光膜面におろした垂線の足と前記遮光膜の重心との間の
    距離は、前記遮光膜の面積の平方根の２／３以下である
    ことを特徴とする反射型表示素子。
  39. 【請求項３９】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板上には、各画素毎に、前記画素電極に電
    気的に接続された保持 容量部が設けられ、前記画素スイッチング素子の上方に
    は、絶縁層を介して導電体または半導体の層が形成さ
    れ、この導電体または半導体の層は各画素毎に分離され
    て各画素毎に設けられる遮光膜を構成しており、 前記画素スイッチング素子のチャネルの中心から前記遮
    光膜面におろした垂線の足と前記遮光膜の重心との間の
    距離は、前記遮光膜の面積の平方根の２／３以下である
    ことを特徴とする反射型表示素子。
  40. 【請求項４０】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板の下面には、無反射処理層が形成されて
    いることを特徴とする反射型表示素子。
  41. 【請求項４１】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板の下面には、無反射処理層が形成されて
    いることを特徴とする反射型表示素子。
  42. 【請求項４２】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板の下面には、予め一方の面に無反射処理
    層が形成されたフィルム板の他方の面が、粘着層を介し
    て貼り付けられており、 前記絶縁性基板と前記粘着層と前記フィルム板のそれぞ
    れの屈折率が概略等しいことを特徴とする反射型表示素
    子。
  43. 【請求項４３】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板の下面には、予め一方の面に無反射処理
    層が形成されたフィルム板の他方の面が、粘着層を介し
    て貼り付けられており、 前記絶縁性基板と前記粘着層と前記フィルム板のそれぞ
    れの屈折率が概略等しいことを特徴とする反射型表示素
    子。
  44. 【請求項４４】 前記フィルム板が入射光の一部を吸収
    する機能を有することを特徴とする請求項４２又は４３
    に記載の反射型表示素子。
  45. 【請求項４５】 前記フィルム板が偏光板であることを
    特徴とする請求項４４に記載の反射型表示素子。
  46. 【請求項４６】 前記フィルム板が、偏光板と位相差板
    との積層構造で構成されていることを特徴とする請求項
    ４４に記載の反射型表示素子。
  47. 【請求項４７】 前記位相差板の位相差が概略λ／４で
    あることを特徴とする請求項４６に記載の反射型表示素
    子。
  48. 【請求項４８】 入射光が偏光光であって、前記偏光板
    の吸収軸が前記入射光の偏光方向と概略一致することを
    特徴とする請求項４５乃至４７のいずれかに記載の反射
    型表示素子。
  49. 【請求項４９】 入射光が偏光光であり、前記光変調層
    がツイスト・ネマチィックモ−ドの液晶層であって、偏
    光板の吸収軸が前記入射光の偏光方向に前記液晶のツイ
    スト角度を加えた方向と概略一致することを特徴とする
    請求項４５乃至４７のいずれかに記載の反射型表示素
    子。
  50. 【請求項５０】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板の下面には、光吸収層が形成されている
    ことを特徴とする反射型表示素子。
  51. 【請求項５１】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板の下面には、光吸収層が形成されている
    ことを特徴とする反射型表示素子。
  52. 【請求項５２】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極と、反射層とが、この順序で積層状に形成
    されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板の下面には、フィルム板が粘着層を介し
    て貼り付けられており、このフィルム板には入射光を吸
    収する染料または顔料または色素の何れかが分散されて
    おり、 前記絶縁性基板と前記粘着層と前記フィルム板のそれぞ
    れの屈折率が概略等しいことを特徴とする反射型表示素
    子。
  53. 【請求項５３】 透明な絶縁性基板と、透明電極を備え
    た透明な対向基板と、前記絶縁性基板と前記対向基板と
    の間に配置された光変調層とを備え、 前記絶縁性基板上には、マトリクス状の画素配列に対応
    してマトリクス状に配線された信号線と走査線の各交差
    位置に画素スイッチング素子が形成され、この画素スイ
    ッチング素子の上方には、各画素毎に設けられ前記画素
    スイッチング素子を介して前記信号線に電気的に接続さ
    れた画素電極であって、電極表面が反射面とされている
    そのような画素電極が、配置されており、 前記透明電極と前記画素電極との間に電圧を印加し、こ
    の印加電圧に応じて光変調層の光学的状態を変化させて
    表示を行う反射型表示素子であって、 前記絶縁性基板の下面には、フィルム板が粘着層を介し
    て貼り付けられており、このフィルム板には入射光を吸
    収する染料または顔料または色素の何れかが分散されて
    おり、 前記絶縁性基板と前記粘着層と前記フィルム板のそれぞ
    れの屈折率が概略等しいことを特徴とする反射型表示素
    子。
  54. 【請求項５４】 光源と、ハーフミラーと、液晶ライト
    バルブとを備えた映像装置において、 前記液晶ライトバルブが請求項１又は２に記載の反射型
    表示素子により構成されていることを特徴とする映像装
    置。
JP33626198A 1997-11-28 1998-11-26 反射型表示素子及び反射型表示素子を用いた映像装置 Pending JP2000137246A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP33626198A JP2000137246A (ja) 1997-11-28 1998-11-26 反射型表示素子及び反射型表示素子を用いた映像装置

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP32777097 1997-11-28
JP3245798 1998-02-16
JP9118998 1998-04-03
JP10-237779 1998-08-24
JP10-32457 1998-08-24
JP10-91189 1998-08-24
JP9-327770 1998-08-24
JP23777998 1998-08-24
JP33626198A JP2000137246A (ja) 1997-11-28 1998-11-26 反射型表示素子及び反射型表示素子を用いた映像装置

Publications (1)

Publication Number Publication Date
JP2000137246A true JP2000137246A (ja) 2000-05-16

Family

ID=27521417

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33626198A Pending JP2000137246A (ja) 1997-11-28 1998-11-26 反射型表示素子及び反射型表示素子を用いた映像装置

Country Status (1)

Country Link
JP (1) JP2000137246A (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003208110A (ja) * 2001-11-09 2003-07-25 Semiconductor Energy Lab Co Ltd 発光装置
JP2005189304A (ja) * 2003-12-24 2005-07-14 Seiko Epson Corp 電気光学装置、電気光学装置の製造方法、電子機器
US7561336B2 (en) 2005-06-10 2009-07-14 Ricoh Company, Ltd. Micro-optical device, spatial optical modulator and projector utilizing the micro-optical device
JP2014098779A (ja) * 2012-11-14 2014-05-29 Sony Corp 発光素子、表示装置及び電子機器
US9299729B2 (en) 2011-04-01 2016-03-29 Seiko Epson Corporation Electro-optical device, projection-type display device, and electronic apparatus
WO2018020844A1 (ja) * 2016-07-29 2018-02-01 ソニー株式会社 表示装置、表示装置の製造方法、及び、電子機器
WO2019058906A1 (ja) * 2017-09-22 2019-03-28 ソニー株式会社 表示素子、表示装置、及び、電子機器
CN110013682A (zh) * 2019-05-05 2019-07-16 河北工业大学 一种新型的纳米二氧化钛生产流程控制装置和方法
JP2020194060A (ja) * 2019-05-28 2020-12-03 セイコーエプソン株式会社 半導体装置の製造方法
CN115000681A (zh) * 2021-03-02 2022-09-02 上海天马微电子有限公司 一种天线及其制备方法、移相器、通信设备
CN115000681B (zh) * 2021-03-02 2024-04-26 上海天马微电子有限公司 一种天线及其制备方法、移相器、通信设备

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324618B2 (en) 2001-11-09 2012-12-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US10680049B2 (en) 2001-11-09 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7723721B2 (en) 2001-11-09 2010-05-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device having TFT
US8154015B2 (en) 2001-11-09 2012-04-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device including thin film transistor
JP2003208110A (ja) * 2001-11-09 2003-07-25 Semiconductor Energy Lab Co Ltd 発光装置
US10461140B2 (en) 2001-11-09 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US9054199B2 (en) 2001-11-09 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US8648338B2 (en) 2001-11-09 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light emitting device comprising an organic compound layer
US11063102B2 (en) 2001-11-09 2021-07-13 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US9905624B2 (en) 2001-11-09 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4639588B2 (ja) * 2003-12-24 2011-02-23 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法
JP2005189304A (ja) * 2003-12-24 2005-07-14 Seiko Epson Corp 電気光学装置、電気光学装置の製造方法、電子機器
US7561336B2 (en) 2005-06-10 2009-07-14 Ricoh Company, Ltd. Micro-optical device, spatial optical modulator and projector utilizing the micro-optical device
US9299729B2 (en) 2011-04-01 2016-03-29 Seiko Epson Corporation Electro-optical device, projection-type display device, and electronic apparatus
JP2014098779A (ja) * 2012-11-14 2014-05-29 Sony Corp 発光素子、表示装置及び電子機器
US10622435B2 (en) 2016-07-29 2020-04-14 Sony Corporation Display device, manufacturing method of display device, and electronic device
US11024698B2 (en) 2016-07-29 2021-06-01 Sony Corporation Display device including driving circuit with first and second capacitors
JPWO2018020844A1 (ja) * 2016-07-29 2019-05-09 ソニー株式会社 表示装置、表示装置の製造方法、及び、電子機器
WO2018020844A1 (ja) * 2016-07-29 2018-02-01 ソニー株式会社 表示装置、表示装置の製造方法、及び、電子機器
CN109416897B (zh) * 2016-07-29 2021-07-02 索尼公司 显示装置、显示装置制造方法以及电子设备
CN109416897A (zh) * 2016-07-29 2019-03-01 索尼公司 显示装置、显示装置制造方法以及电子设备
JP7160223B2 (ja) 2017-09-22 2022-10-25 ソニーグループ株式会社 表示素子、表示装置、及び、電子機器
US11404008B2 (en) 2017-09-22 2022-08-02 Sony Group Corporation Display element, display device, and electronic device
US10971073B2 (en) 2017-09-22 2021-04-06 Sony Corporation Display element, display device, and electronic device
US11670241B2 (en) 2017-09-22 2023-06-06 Sony Group Corporation Display element, display device, and electronic device
CN111095387A (zh) * 2017-09-22 2020-05-01 索尼公司 显示元件、显示装置和电子设备
WO2019058906A1 (ja) * 2017-09-22 2019-03-28 ソニー株式会社 表示素子、表示装置、及び、電子機器
JP7088201B2 (ja) 2017-09-22 2022-06-21 ソニーグループ株式会社 表示素子、表示装置、及び、電子機器
JPWO2019058906A1 (ja) * 2017-09-22 2020-12-10 ソニー株式会社 表示素子、表示装置、及び、電子機器
JP2022121460A (ja) * 2017-09-22 2022-08-19 ソニーグループ株式会社 表示素子、表示装置、及び、電子機器
CN110013682A (zh) * 2019-05-05 2019-07-16 河北工业大学 一种新型的纳米二氧化钛生产流程控制装置和方法
CN110013682B (zh) * 2019-05-05 2024-01-26 河北工业大学 一种新型的纳米二氧化钛生产流程控制装置和方法
JP7207168B2 (ja) 2019-05-28 2023-01-18 セイコーエプソン株式会社 半導体装置の製造方法
JP2020194060A (ja) * 2019-05-28 2020-12-03 セイコーエプソン株式会社 半導体装置の製造方法
CN115000681A (zh) * 2021-03-02 2022-09-02 上海天马微电子有限公司 一种天线及其制备方法、移相器、通信设备
CN115000681B (zh) * 2021-03-02 2024-04-26 上海天马微电子有限公司 一种天线及其制备方法、移相器、通信设备

Similar Documents

Publication Publication Date Title
KR102256370B1 (ko) 액정표시장치
US7339567B2 (en) Liquid crystal panel substrate, liquid crystal panel, and electronic equipment and projection type display device both using the same
US6952246B2 (en) Reflective type liquid crystal display device
US5566010A (en) Liquid crystal display with several capacitors for holding information at each pixel
KR100518923B1 (ko) 전기 광학장치 및 전자 기기
JP4211063B2 (ja) 電気光学装置用基板、電気光学装置及び電子機器並びに投射型表示装置
US6912020B2 (en) Electro-optical apparatus, electronic device, substrate for use in an electro-optical apparatus, method of producing a substrate for use in an electro-optical apparatus, and light shielding film
JPH07175034A (ja) 液晶電子装置およびその駆動方法
US20100079700A1 (en) Liquid crystal display
US7450189B2 (en) Liquid crystal display device having capacitor formed with shorting bar
US7027028B2 (en) Electrooptic device, driver circuit for electrooptic device, and electronic equipment
JP4085369B2 (ja) 液晶表示装置
JP2000137246A (ja) 反射型表示素子及び反射型表示素子を用いた映像装置
JPH10288775A (ja) 反射型２次元マトリクス空間光変調素子
WO1999028784A1 (fr) Afficheur du type a reflexion et dispositif d'image utilisant cet afficheur
JP3165575B2 (ja) 光情報装置の製造方法
JPH0769532B2 (ja) 投影型表示装置
JPH0212224A (ja) 液晶表示装置
JP3792375B2 (ja) 液晶装置及び電子機器
JPH09244061A (ja) 表示装置
TWI227349B (en) Transflectiveelectro-optic apparatus and electronic equipment using the same
JPH0446321A (ja) 活性マトリックス電子光学ディスプレー装置及びこれを用いたカラー投射装置
JP2014153549A (ja) 液晶表示装置
JPH11119258A (ja) 反射型液晶表示装置
JP2004029834A (ja) 液晶装置及び電子機器