JP2014098779A - 発光素子、表示装置及び電子機器 - Google Patents
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Abstract
【解決手段】発光素子1は、発光部、及び、発光部を駆動するための駆動回路を備え、駆動回路は、少なくとも、pチャネル型の電界効果トランジスタから成る駆動トランジスタTRDrv、画像信号書込みトランジスタTRSig及び発光制御トランジスタTREL_C、並びに、(D)容量部C1から構成されており、駆動トランジスタTRDrv、画像信号書込みトランジスタTRSig、及び、発光制御トランジスタTREL_Cは、それぞれ、p型シリコン半導体基板10に形成されたn型ウエル内に設けられており、駆動トランジスタTRDrvの一方のソース/ドレイン領域24と、駆動トランジスタTRDrvが形成されたn型ウエル11とは、電気的に接続されている。
【選択図】 図1
Description
Vsb :ソース領域とシリコン半導体基板との間の電圧
Vth(0):ソース領域とシリコン半導体基板との間の電圧が0ボルトのときの閾値電圧
γ :シリコン半導体基板のドーピングに依存する定数
である。
Vofs+Vth(0)
である。然るに、実際には、基板効果が発生するので、ソース電位(S)の低下に伴い、以下の式(1)に示す通り閾値電圧のエンハンス化が進行し、ドライブトランジスタTr2がカットオフした時点でのソース電位(S)は、
Vofs+Vth(0)+ΔVth (1)
となっている。ΔVthは、基板効果による閾値電圧の変動分である。その後、時刻T8で発光動作に入るとき、スイッチングトランジスタTr3がオン状態となり、ドライブトランジスタTr2のソース電位(S)は電源電圧VCCまで上昇するが、この時のドライブトランジスタTr2の閾値電圧は、Vsb=0ボルトであるので、式(1)におけるΔVthの値はゼロとなる。
Vs-2 =Voff+Vth-2(0) (2−2)
Vgs-1=Vth-1(0) (3−1)
Vgs-2=Vth-2(0) (3−2)
Ids-2=k・μ・[Vgs-2−Vth-2(0)]2 (4−1)
L :チャネル長
W :チャネル幅
Cox:(ゲート絶縁層の比誘電率)×(真空の誘電率)/(ゲート絶縁層の厚さ)
としたとき、
k≡(1/2)・(W/L)・Cox
である。
Vs-2’=Voff+Vth-2(0)+ΔVth-2 (2−2’)
Vgs-2=Vth-2(0)+ΔVth-2 (3−2’)
=k・μ・[ΔVth-1]2 (4−1’)
Ids-2=k・μ・[Vgs-2−Vth-2(0)]2
=k・μ・[ΔVth-2]2 (4−2’)
=k・μ・{[ΔVth-1]2−[ΔVth-2]2}
駆動回路は、少なくとも、
(A)pチャネル型の電界効果トランジスタから成る駆動トランジスタ、
(B)pチャネル型の電界効果トランジスタから成る画像信号書込みトランジスタ、
(C)pチャネル型の電界効果トランジスタから成る発光制御トランジスタ、並びに、
(D)容量部、
から構成されており、
駆動トランジスタ、画像信号書込みトランジスタ、及び、発光制御トランジスタは、それぞれ、p型シリコン半導体基板に形成されたn型ウエル内に設けられており、
駆動トランジスタの一方のソース/ドレイン領域と、駆動トランジスタが形成されたn型ウエルとは、電気的に接続されている。
1.本開示の発光素子、本開示の表示装置、本開示の電子機器、全般に関する説明
2.実施例1(本開示の発光素子、本開示の表示装置及び本開示の電子機器。3Tr/2C駆動回路)
3.実施例2(実施例1の変形)
4.実施例3(実施例1あるいは実施例2の変形。4Tr/2C駆動回路)、その他
本開示の発光素子等にあっては、駆動トランジスタにおいて、
(A−1)一方のソース/ドレイン領域は、発光制御トランジスタの他方のソース/ドレイン領域に接続されており、
(A−2)他方のソース/ドレイン領域は、発光部に接続されており、
(A−3)ゲート電極は、画像信号書込みトランジスタの他方のソース/ドレイン領域に接続され、且つ、容量部の他端に接続されており、第1ノードを構成し、
画像信号書込みトランジスタにおいて、
(B−1)一方のソース/ドレイン領域は、データ線に接続されており、
(B−2)ゲート電極は、走査線に接続されており、
発光制御トランジスタにおいて、
(C−1)一方のソース/ドレイン領域は、電流供給線に接続されており、
(C−2)ゲート電極は、発光制御線に接続されており、
容量部の一端は、第2電流供給線に接続されている形態とすることができる。
第2容量部を更に備え、
容量部の一端は、第2容量部を介して第2電流供給線に接続されており、且つ、駆動トランジスタの一方のソース/ドレイン領域及び発光制御トランジスタの他方のソース/ドレイン領域に接続されている形態とすることができる。
(A)3つのトランジスタ(駆動トランジスタ、画像信号書込みトランジスタ及び発光制御トランジスタ)と1つの容量部から成る駆動回路(『3Tr/1C駆動回路』と呼ぶ)
(B)3つのトランジスタ(駆動トランジスタ、画像信号書込みトランジスタ及び発光制御トランジスタ)と2つの容量部から成る駆動回路(『3Tr/2C駆動回路』と呼ぶ)
(C)4つのトランジスタ(駆動トランジスタ、画像信号書込みトランジスタ、発光制御トランジスタ及び第2発光制御トランジスタ)と2つの容量部から成る駆動回路(『4Tr/2C駆動回路』と呼ぶ)
等から構成することができるし、4Tr/1C駆動回路、5Tr/2C駆動回路、5Tr/1C駆動回路等にも適用可能である。また、発光部は、具体的には、有機エレクトロルミネッセンス発光部(有機EL発光部)から構成することができる。駆動トランジスタの一方のソース/ドレイン領域と第1ウエルとは電気的に接続されているが、具体的には、例えば、第1ウエルの表面領域にn型を有する接続領域を設け、接続領域と駆動トランジスタの一方のソース/ドレイン領域とを接触させ、あるいは又、導電材料層を介して接続すればよいし、あるいは又、接続領域と駆動トランジスタの一方のソース/ドレイン領域とを、コンタクトホール及び配線等を介して電気的に接続すればよい。
(a)第1電流供給部101、
(b)第2電流供給部102、
(c)走査回路103、
(d)発光制御トランジスタ制御回路104、及び、
(e)画像信号出力回路105、
を備えており、更には、
(f)第1の方向にN個、第1の方向とは異なる第2の方向(具体的には、第1の方向に直交する方向)にM個、合計N×M個の、2次元マトリクス状に配列された発光素子1、
(g)第1電流供給部101に接続され、第1の方向に延びるM本の電流供給線(第1電流供給線CSL1)、
(h)第2電流供給部102に接続され、第1の方向に延びるM本の第2電流供給線CSL2、
(i)走査回路103に接続され、第1の方向に延びるM本の走査線SCL、
(j)発光制御トランジスタ制御回路104に接続され、第1の方向に延びるM本の発光制御線CLEL_C、並びに、
(k)画像信号出力回路105に接続され、第2の方向に延びるN本のデータ線DTL、
を備えている。尚、図4においては、図面の簡素化のため、第1電流供給線CSL1及び第2電流供給線CSL2を纏めて1本で表している。また、図4においては、3×3個の発光素子1を図示しているが、これは、あくまでも例示に過ぎない。第1電流供給部101、第2電流供給部102、走査回路103、発光制御トランジスタ制御回路104は、第1電流供給線CSL1、第2電流供給線CSL2、走査線SCL、発光制御線CLEL_Cの一端に配されていてもよいし、両端に配されていてもよい。
(A)pチャネル型の電界効果トランジスタから成る駆動トランジスタTRDrv、
(B)pチャネル型の電界効果トランジスタから成る画像信号書込みトランジスタTRSig、
(C)pチャネル型の電界効果トランジスタから成る発光制御トランジスタTREL_C、並びに、
(D)容量部(以下、便宜上、『第1容量部C1』と呼ぶ)、
から構成されている。駆動トランジスタTRDrv、画像信号書込みトランジスタTRSig、及び、発光制御トランジスタTREL_Cは、それぞれ、p型シリコン半導体基板10に形成されたn型ウエル内に設けられている。即ち、これらのトランジスタは、上述したとおり、pチャネル型MOSFETから成る。駆動トランジスタTRDrvは第1ウエル11内に設けられており、画像信号書込みトランジスタTRSigは第2ウエル12内に設けられており、発光制御トランジスタTREL_Cは第3ウエル(図示せず)に設けられている。
(A−1)一方のソース/ドレイン領域23は、発光制御トランジスタTREL_Cの他方のソース/ドレイン領域37に接続されており、
(A−2)他方のソース/ドレイン領域24は、発光部ELPに接続されており、
(A−3)ゲート電極21は、画像信号書込みトランジスタTRSigの他方のソース/ドレイン領域34に接続され、且つ、第1容量部C1の他端42に接続されており、第1ノードND1を構成する。
(B−1)一方のソース/ドレイン領域33は、データ線DTLに接続されており、
(B−2)ゲート電極31は、走査線SCLに接続されており、
発光制御トランジスタTREL_Cにおいて、
(C−1)一方のソース/ドレイン領域36は、第1電流供給線CSL1に接続されており、
(C−2)ゲート電極35は、発光制御線CLEL_Cに接続されており、
第1容量部C1の一端41は、第2電流供給線CSL2に接続されている。
第1容量部C1の一端41は、第2容量部C2を介して第2電流供給線CSL2に接続されており、且つ、駆動トランジスタTRDrvの一方のソース/ドレイン領域23及び発光制御トランジスタTREL_Cの他方のソース/ドレイン領域37に接続されている。即ち、第2容量部C2の一端は第2電流供給線CSL2に接続されており、第2容量部C2の他端は第1容量部C1の一端41等に接続されている。
駆動回路は、少なくとも、
発光部ELP、
容量部C1、
pチャネル型のMOSFETから成り、容量部C1に保持された画像信号(駆動信号あるいは輝度信号)VSigに基づき、発光部ELPを駆動する駆動トランジスタTRDrv、
pチャネル型のMOSFETから成り、画像信号VSigを容量部C1に保持させる画像信号書込みトランジスタTRSig、及び、
pチャネル型のMOSFETから成り、発光部ELPの発光状態の制御を行う発光制御トランジスタTREL_C、
から構成されており、
駆動トランジスタTRDrvは、p型シリコン半導体基板10に形成されたn型の第1ウエル11内に形成されており、
画像信号書込みトランジスタTRSigは、p型シリコン半導体基板10に形成されたn型の第2ウエル12内に形成されており、
発光制御トランジスタTREL_Cは、p型シリコン半導体基板10に形成されたn型の第3ウエル内に形成されており、
駆動トランジスタTRDrvの一方のソース/ドレイン領域23と第1ウエル11とは電気的に接続されている。
1フィールドが始まる時刻T1よりも以前では、画像信号書込みトランジスタTRSigがオフ状態にある一方、発光制御トランジスタTREL_Cはオン状態である。従って、駆動トランジスタTRDrvは、オン状態の発光制御トランジスタTREL_Cを介して第1電流供給部101に接続されているので、駆動トランジスタTRDrvのゲート電極/ソース領域間の電位差Vgs(以下、単に『電位差Vgs』と呼ぶ場合がある)に応じてドレイン電流I’dsが発光部ELPに供給されている。従って、時刻T1以前の段階では、発光部ELPは発光状態にある(図6A参照)。
時刻T1において、発光制御線CLEL_Cの電位がローレベルからハイレベルに切り換えられる(図6B参照)。これにより、発光制御トランジスタTREL_Cがオフ状態となり、駆動トランジスタTRDrvが第1電流供給部101から切り離されるので、発光部ELPは非発光状態となる。
続いて時刻T2に進むと、発光制御線CLEL_Cの電位がハイレベルからローレベルに切り換えられる(図6C参照)。これにより、発光制御トランジスタTREL_Cがオン状態となる。その結果、駆動トランジスタTRDrvのソース電位(S)が電位VCCまで引き上げられる。そして、これに連動して、駆動トランジスタTRDrvのゲート電位(G)も上方にシフトする。
時刻T3にあっては、データ線DTLは基準電位Vofsにある。そして、走査線SCLの電位がローレベルに切り換わり、画像信号書込みトランジスタTRSigがオン状態となる(図6D参照)。その結果、駆動トランジスタTRDrvのゲート電位(G)は基準電位Vofsとなる。この段階で、駆動トランジスタTRDrvにおける電位差Vgsは(VCC−Vofs)となり、駆動トランジスタTRDrvの閾値電圧Vthよりも充分に大きいので、駆動トランジスタTRDrvはオン状態に置かれる。尚、(VCC−Vofs)>|Vth|を満足するように、基準電圧Vofsの値を設定する。この状態では、発光部ELPに不要な電流が流れてしまうので、これを防ぐため、時刻T3から時刻T4までの期間を出来る限り短くすることが好ましいし、|Vofs|の値を、|Vofs|の値よりも若干大きい値に設定することが好ましい。時刻T2から時刻T3を越えた期間が、閾値電圧補正のための準備期間であり、駆動トランジスタTRDrvのソース領域23及びゲート電極21のそれぞれの電位を、VCC及びVofsにリセットしている。
時刻T4では、発光制御線CLEL_Cの電位がハイレベルとなり、発光制御トランジスタTREL_Cがオフ状態となる。一方、画像信号書込みトランジスタTRSigはオン状態のままである(図7A参照)。その結果、第1容量部C1や第2容量部C2に蓄えられていた電荷が駆動トランジスタTRDrv、発光部ELPを経由して放電される。そして、駆動トランジスタTRDrvのゲート電位(G)をVofsに固定したまま、駆動トランジスタTRDrvが第1電流供給部101から切り離されるので、駆動トランジスタTRDrvのソース電位(S)が低下していく。やがて、駆動トランジスタTRDrvがカットオフした時点で、即ち、ソース電位(S)が(Vofs+|Vth|)に達した時点で、駆動トランジスタTRDrvには電流が流れなくなる。駆動トランジスタTRDrvがカットオフしたとき、ソース領域23とゲート電極21との間には、丁度、駆動トランジスタTRDrvの閾値電圧Vth相当の電位差が生じる。この電位差は、駆動トランジスタTRDrvのソース領域23とゲート電極21との間に接続された第1容量部C1に保持される。
時刻T5では、走査線SCLの電位がハイレベルとなり、画像信号書込みトランジスタTRSigがオフ状態となる(図7B参照)。駆動トランジスタTRDrvのゲート電極21がデータ線DTLから切り離され、閾値電圧補正処理が完了する。以上のように、時刻T4から時刻T5までの期間が、閾値電圧補正処理のための期間である。
時刻T6では、走査線SCLの電位がローレベルとなり、画像信号書込みトランジスタTRSigがオン状態となる(図7C参照)。このとき、データ線DTLの電位は、基準電位Vofsから画像信号VSigに切り換わっている。よって、駆動トランジスタTRDrvのゲート電位(G)はVSigとなる。そして、第1容量部C1と第2容量部C2の容量比で決まるカップリングに基づき、駆動トランジスタTRDrvにおける電位差Vgsは、以下の式(A)に示す値となる。ここで、「CS」は第1容量部C1の容量値を示し、「Csub」は第2容量部C2の容量値を示す。
但し、
Vgs’=(Vofs−VSig){Csub/(CS+Csub)}
続いて、時刻T7では、走査線SCLの電位がハイレベルとなり、画像信号書込みトランジスタTRSigがオフ状態となり、画像信号VSigの書き込み処理が完了する。即ち、画像信号書込みトランジスタTRSigがオン状態である短い時刻T6から時刻T7の期間で、駆動トランジスタTRDrvのゲート電位(G)を画像信号VSigとする画像信号の書き込み処理を行っている。これにより、駆動トランジスタTRDrvにおける電位差Vgsは、(Vth+VSig)となる。但し、この値は、Vofsを0ボルトとしたときの値である。
時刻T8では、発光制御線CLEL_Cの電位がローレベルになり、発光制御トランジスタTREL_Cがオン状態となる。その結果、駆動トランジスタTRDrvのソース領域23が第1電流供給部101に接続されるので、駆動トランジスタTRDrvに電流が流れ始め、発光部ELPが発光を始める。このとき、ブートストラップ効果により、駆動トランジスタTRDrvのゲート電位(G)も上昇するため、第1容量部C1に保持された電位差Vgsは、(VSig+Vth−ΔV)の値を維持する。
最後に時刻T9に至ると、発光制御線CLEL_Cの電位がハイレベルとなって、発光制御トランジスタTREL_Cがオフ状態となり、発光が終了すると共に、1フィールドが完了する。その後、次のフィールドに移って、再び、閾値電圧補正処理、画像信号書込み処理、移動度補正処理及び発光動作が繰り返される。
1フィールドが始まる時刻t1よりも以前では、画像信号書込みトランジスタTRSig及び第2発光制御トランジスタTREL_C_2がオフ状態にある一方、発光制御トランジスタTREL_Cはオン状態である。従って、駆動トランジスタTRDrvは、オン状態の発光制御トランジスタTREL_Cを介して第1電流供給部101に接続されているので、駆動トランジスタTRDrvの電位差Vgsに応じてドレイン電流I’dsが発光部ELPに供給されている。従って、時刻t1以前の段階では、発光部ELPは発光状態にある(図10A参照)。
時刻t1において、発光制御線CLEL_Cの電位がローレベルからハイレベルに切り換えられる(図10B参照)。これにより、発光制御トランジスタTREL_Cがオフ状態となり、駆動トランジスタTRDrvが第1電流供給部101から切り離されるので、発光部ELPは非発光状態となる。
続いて時刻t2に進むと、第2発光制御線CLEL_C_2の電位がハイレベルからローレベルに切り換えられる(図10C参照)。これにより、第2発光制御トランジスタTREL_C_2がオン状態となる。その結果、発光部ELPの第1電極(アノード電極)51の電位はVSSとなる。
その後の時刻t3において、データ線DTLの電位がVofsとされる。
続く時刻t4にあっては、発光制御線CLEL_Cの電位がハイレベルからローレベルに切り換えられる(図10D参照)。その結果、駆動トランジスタTRDrvの電位差Vgsに応じた電流が駆動トランジスタTRDrvを流れる。但し、第2発光制御トランジスタTREL_C_2がオン状態となっているので、発光部ELPのアノード電位は電位VSSのままである。ここで、電位VSSは、VSS<VEL+Vcathの条件を満足するように設定されている。従って、発光部ELPには逆バイアスが加わり、発光部ELPは非発光状態のままである。そして、駆動トランジスタTRDrvを流れる電流は、第2発光制御トランジスタTREL_C_2へとを流れる。
その後の時刻t5にあっては、走査線SCLの電位がローレベルに切り換わり、画像信号書込みトランジスタTRSigがオン状態となる(図11A参照)。その結果、駆動トランジスタTRDrvのゲート電位(G)は基準電位Vofsとなる。また、ソース電位(S)は電位VCC、ドレイン領域の電位は電位VSSである。この段階で、駆動トランジスタTRDrvにおける電位差Vgsは(VCC−Vofs)となり、駆動トランジスタTRDrvの閾値電圧Vthよりも充分に大きいので、駆動トランジスタTRDrvはオン状態に置かれる。尚、実施例1と同様に、(VCC−Vofs)>|Vth|を満足するように、基準電圧Vofsの値を設定する。
その後の時刻t6にあっては、発光制御線CLEL_Cの電位がローレベルからハイレベルに切り換えられる(図11B参照)。その結果、発光制御トランジスタTREL_Cがオフ状態となる。このとき、第1容量部C1から、駆動トランジスタTRDrvを経由して第2発光制御トランジスタTREL_C_2へと電流が流れる。尚、画像信号書込みトランジスタTRSigはオン状態のままである。そして、駆動トランジスタTRDrvのゲート電位(G)をVofsに固定したまま、駆動トランジスタTRDrvが第1電流供給部101から切り離されるので、駆動トランジスタTRDrvのソース電位(S)が低下していく。やがて、駆動トランジスタTRDrvがカットオフした時点で、即ち、ソース電位(S)が(Vofs+|Vth|)に達した時点で、駆動トランジスタTRDrvには電流が流れなくなる。駆動トランジスタTRDrvがカットオフしたとき、ソース領域とゲート電極との間には、丁度、駆動トランジスタTRDrvの閾値電圧Vth相当の電位差が生じる。この電位差は、駆動トランジスタTRDrvのソース領域とゲート電極との間に接続された第1容量部C1に保持される。
続く時刻t7では、走査線SCLの電位がハイレベルとなり、画像信号書込みトランジスタTRSigがオフ状態となる(図11C参照)。駆動トランジスタTRDrvのゲート電極がデータ線DTLから切り離され、閾値電圧補正処理が完了する。以上のように、時刻t6から時刻t7までの期間が、閾値電圧補正処理のための期間である。この期間においては、第1容量部C1から、駆動トランジスタTRDrvを経由して第2発光制御トランジスタTREL_C_2へと電流が流れる。これにより、駆動トランジスタTRDrvのソース電位(S)は、時間の経過と共に下降する。
続く時刻t7では、データ線DTLの電位が、基準電位Vofsから画像信号VSigに切り換えられる。
続く時刻t9では、走査線SCLの電位がローレベルとなり、画像信号書込みトランジスタTRSigがオン状態となる(図11D参照)。その結果、駆動トランジスタTRDrvのゲート電位(G)はVSigとなり、駆動トランジスタTRDrvの閾値電圧Vthよりも大きくなる。それ故、第1容量部C1から、駆動トランジスタTRDrvを経由して第2発光制御トランジスタTREL_C_2へと電流が流れる。これにより、駆動トランジスタTRDrvのソース電位(S)は、時間の経過と共に下降する。
続く時刻t10では、走査線SCLの電位がハイレベルとなり、画像信号書込みトランジスタTRSigがオフ状態となり、画像信号VSigの書き込み処理が完了する(図12A)。即ち、画像信号書込みトランジスタTRSigがオン状態である時刻t9から時刻t10の期間で、駆動トランジスタTRDrvのゲート電位(G)を画像信号VSigとする画像信号書込み処理を行っている。これにより、駆動トランジスタTRDrvにおける電位差Vgsは、(Vth+VSig)となる。但し、この値は、Vofsを0ボルトとしたときの値である。
続く時刻t11では、第2発光制御線CLEL_C_2の電位がハイレベルになり、第2発光制御トランジスタTREL_C_2がオフ状態となる(図12B参照)。
続く時刻t12では、発光制御線CLEL_Cの電位がローレベルになり、発光制御トランジスタTREL_Cがオン状態となる(図12C参照)。その結果、駆動トランジスタTRDrvのソース領域が第1電流供給部101に接続されるので、駆動トランジスタTRDrvに電流が流れ始め、発光部ELPが発光を始める。このとき、ブートストラップ効果により、駆動トランジスタTRDrvのゲート電位(G)も上昇するため、第1容量部C1に保持された電位差Vgsは、(VSig+Vth−ΔV)の値を維持する。
VH≧Vth-EL+Vcath
VL<Vth-EL+Vcath
とされている。
「1]《発光素子》
発光部、及び、発光部を駆動するための駆動回路を備えた発光素子であって、
駆動回路は、少なくとも、
(A)pチャネル型の電界効果トランジスタから成る駆動トランジスタ、
(B)pチャネル型の電界効果トランジスタから成る画像信号書込みトランジスタ、
(C)pチャネル型の電界効果トランジスタから成る発光制御トランジスタ、並びに、
(D)容量部、
から構成されており、
駆動トランジスタ、画像信号書込みトランジスタ、及び、発光制御トランジスタは、それぞれ、p型シリコン半導体基板に形成されたn型ウエル内に設けられており、
駆動トランジスタの一方のソース/ドレイン領域と、駆動トランジスタが形成されたn型ウエルとは、電気的に接続されている発光素子。
[2]駆動トランジスタにおいて、
(A−1)一方のソース/ドレイン領域は、発光制御トランジスタの他方のソース/ドレイン領域に接続されており、
(A−2)他方のソース/ドレイン領域は、発光部に接続されており、
(A−3)ゲート電極は、画像信号書込みトランジスタの他方のソース/ドレイン領域に接続され、且つ、容量部の他端に接続されており、第1ノードを構成し、
画像信号書込みトランジスタにおいて、
(B−1)一方のソース/ドレイン領域は、データ線に接続されており、
(B−2)ゲート電極は、走査線に接続されており、
発光制御トランジスタにおいて、
(C−1)一方のソース/ドレイン領域は、電流供給線に接続されており、
(C−2)ゲート電極は、発光制御線に接続されており、
容量部の一端は、第2電流供給線に接続されている[1]に記載の発光素子。
[3]第2容量部を更に備え、
容量部の一端は、第2容量部を介して第2電流供給線に接続されており、且つ、駆動トランジスタの一方のソース/ドレイン領域及び発光制御トランジスタの他方のソース/ドレイン領域に接続されている[2]に記載の発光素子。
[4]《表示装置》
[1]乃至[3]のいずれか1項に記載の発光素子が、複数、2次元マトリクス状に配列されて成る表示装置。
[5]《電子機器》
[4]に記載の表示装置を備えた電子機器。
Claims (5)
- 発光部、及び、発光部を駆動するための駆動回路を備えた発光素子であって、
駆動回路は、少なくとも、
(A)pチャネル型の電界効果トランジスタから成る駆動トランジスタ、
(B)pチャネル型の電界効果トランジスタから成る画像信号書込みトランジスタ、
(C)pチャネル型の電界効果トランジスタから成る発光制御トランジスタ、並びに、
(D)容量部、
から構成されており、
駆動トランジスタ、画像信号書込みトランジスタ、及び、発光制御トランジスタは、それぞれ、p型シリコン半導体基板に形成されたn型ウエル内に設けられており、
駆動トランジスタの一方のソース/ドレイン領域と、駆動トランジスタが形成されたn型ウエルとは、電気的に接続されている発光素子。 - 駆動トランジスタにおいて、
(A−1)一方のソース/ドレイン領域は、発光制御トランジスタの他方のソース/ドレイン領域に接続されており、
(A−2)他方のソース/ドレイン領域は、発光部に接続されており、
(A−3)ゲート電極は、画像信号書込みトランジスタの他方のソース/ドレイン領域に接続され、且つ、容量部の他端に接続されており、第1ノードを構成し、
画像信号書込みトランジスタにおいて、
(B−1)一方のソース/ドレイン領域は、データ線に接続されており、
(B−2)ゲート電極は、走査線に接続されており、
発光制御トランジスタにおいて、
(C−1)一方のソース/ドレイン領域は、電流供給線に接続されており、
(C−2)ゲート電極は、発光制御線に接続されており、
容量部の一端は、第2電流供給線に接続されている請求項1に記載の発光素子。 - 第2容量部を更に備え、
容量部の一端は、第2容量部を介して第2電流供給線に接続されており、且つ、駆動トランジスタの一方のソース/ドレイン領域及び発光制御トランジスタの他方のソース/ドレイン領域に接続されている請求項2に記載の発光素子。 - 請求項1乃至請求項3のいずれか1項に記載の発光素子が、複数、2次元マトリクス状に配列されて成る表示装置。
- 請求項4に記載の表示装置を備えた電子機器。
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