JP2003258117A - 半導体装置 - Google Patents
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】
【課題】 駆動電圧が異なる高耐圧トランジスタと低耐
圧トランジスタとを同一基板に有する半導体装置を提供
する。 【解決手段】 第１導電型の半導体基板１０と、半導体
基板１０に形成された、第２導電型の第１ウェル２０
と、半導体基板１０に形成され、かつ、第２導電型の第
２ウェル３２と、該第２ウェル３２内に形成された第１
導電型の第３ウェル３４とを有するトリプルウェル３０
と、第１ウェル２０に形成された、第１導電型の低耐圧
トランジスタ１００Ｐと、半導体基板に形成された、第
２導電型の低耐圧トランジスタ２００Ｎと、トリプルウ
ェル３０の第２ウェル３２に形成された、第１導電型の
高耐圧トランジスタ４００Ｐと、トリプルウェルの第３
ウェル３４に形成された、第２導電型の高耐圧トランジ
スタ３００Ｎと、を有する。第１ウェル２０における不
純物濃度は、トリプルウェル３０の第２ウェル３２にお
ける不純物濃度より高い。
圧トランジスタとを同一基板に有する半導体装置を提供
する。 【解決手段】 第１導電型の半導体基板１０と、半導体
基板１０に形成された、第２導電型の第１ウェル２０
と、半導体基板１０に形成され、かつ、第２導電型の第
２ウェル３２と、該第２ウェル３２内に形成された第１
導電型の第３ウェル３４とを有するトリプルウェル３０
と、第１ウェル２０に形成された、第１導電型の低耐圧
トランジスタ１００Ｐと、半導体基板に形成された、第
２導電型の低耐圧トランジスタ２００Ｎと、トリプルウ
ェル３０の第２ウェル３２に形成された、第１導電型の
高耐圧トランジスタ４００Ｐと、トリプルウェルの第３
ウェル３４に形成された、第２導電型の高耐圧トランジ
スタ３００Ｎと、を有する。第１ウェル２０における不
純物濃度は、トリプルウェル３０の第２ウェル３２にお
ける不純物濃度より高い。
Description
【０００１】
【発明の属する技術分野】本発明は、同一半導体基板
に、高耐圧トランジスタと低耐圧トランジスタとを有す
る半導体装置に関する。
に、高耐圧トランジスタと低耐圧トランジスタとを有す
る半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】例えば
液晶パネル駆動用ＬＳＩ、ＣＣＤ駆動用ＬＳＩなどは、
１０Ｖ以上の電源電圧で動作させるため、通常２０Ｖ以
上の耐圧を有する高耐圧トランジスタが必要となる。こ
れに対し、小型化，高速化を必要とする内部制御ロジッ
ク部には、低耐圧トランジスタが使用される。高耐圧ト
ランジスタが形成されるウェルは、ウェル耐圧を確保す
るために、ウェルを深くする必要がある。これに対し、
低耐圧トランジスタが形成されるウェルは、素子の小型
化，高速化を図るために浅くする傾向がある。そのた
め、かかる高耐圧トランジスタは、低耐圧トランジスタ
とは異なるチップに形成され、いわゆる外付け回路とす
ることが知られている。
液晶パネル駆動用ＬＳＩ、ＣＣＤ駆動用ＬＳＩなどは、
１０Ｖ以上の電源電圧で動作させるため、通常２０Ｖ以
上の耐圧を有する高耐圧トランジスタが必要となる。こ
れに対し、小型化，高速化を必要とする内部制御ロジッ
ク部には、低耐圧トランジスタが使用される。高耐圧ト
ランジスタが形成されるウェルは、ウェル耐圧を確保す
るために、ウェルを深くする必要がある。これに対し、
低耐圧トランジスタが形成されるウェルは、素子の小型
化，高速化を図るために浅くする傾向がある。そのた
め、かかる高耐圧トランジスタは、低耐圧トランジスタ
とは異なるチップに形成され、いわゆる外付け回路とす
ることが知られている。
【０００３】本発明の目的は、駆動電圧が異なる高耐圧
トランジスタと低耐圧トランジスタとを同一基板に有す
る半導体装置を提供することにある。
トランジスタと低耐圧トランジスタとを同一基板に有す
る半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】本発明にかかる半導体装
置は、第１導電型の半導体基板と、前記半導体基板に形
成された、第２導電型の第１ウェルと、前記半導体基板
に形成され、かつ、第２導電型の第２ウェルと、該第２
ウェル内に形成された第１導電型の第３ウェルとを有す
るトリプルウェルと、前記第１ウェルに形成された、第
１導電型の低耐圧トランジスタと、前記半導体基板に形
成された、第２導電型の低耐圧トランジスタと、前記ト
リプルウェルの前記第２ウェルに形成された、第１導電
型の高耐圧トランジスタと、前記トリプルウェルの前記
第３ウェルに形成された、第２導電型の高耐圧トランジ
スタと、を含み、前記第１ウェルにおける不純物濃度
は、前記トリプルウェルの前記第２ウェルにおける不純
物濃度より高い。
置は、第１導電型の半導体基板と、前記半導体基板に形
成された、第２導電型の第１ウェルと、前記半導体基板
に形成され、かつ、第２導電型の第２ウェルと、該第２
ウェル内に形成された第１導電型の第３ウェルとを有す
るトリプルウェルと、前記第１ウェルに形成された、第
１導電型の低耐圧トランジスタと、前記半導体基板に形
成された、第２導電型の低耐圧トランジスタと、前記ト
リプルウェルの前記第２ウェルに形成された、第１導電
型の高耐圧トランジスタと、前記トリプルウェルの前記
第３ウェルに形成された、第２導電型の高耐圧トランジ
スタと、を含み、前記第１ウェルにおける不純物濃度
は、前記トリプルウェルの前記第２ウェルにおける不純
物濃度より高い。
【０００５】かかる半導体装置によれば、前記トリプル
ウェルの前記第３ウェルは、前記半導体基板とは電気的
に分離される。その結果、前記第２ウェルおよび前記第
３ウェルのそれぞれに前記半導体基板の基板電位と独立
に駆動電圧を設定できる。したがって、例えば前記第１
導電型の高耐圧トランジスタの駆動電圧と前記第２導電
型の高耐圧トランジスタの駆動電圧とを、基板電位に対
して正側と負側に振ることが可能となり、高耐圧ＣＭＯ
Ｓ（相補型ＭＯＳ）トランジスタを構成できる。このよ
うに本発明によれば、例えば１０Ｖ以上、特に２０〜６
０Ｖの高い電源電圧で駆動される高耐圧トランジスタ
と、例えば１．８〜８Ｖの電源電圧で駆動される低耐圧
トランジスタとを同一基板に有することができる。
ウェルの前記第３ウェルは、前記半導体基板とは電気的
に分離される。その結果、前記第２ウェルおよび前記第
３ウェルのそれぞれに前記半導体基板の基板電位と独立
に駆動電圧を設定できる。したがって、例えば前記第１
導電型の高耐圧トランジスタの駆動電圧と前記第２導電
型の高耐圧トランジスタの駆動電圧とを、基板電位に対
して正側と負側に振ることが可能となり、高耐圧ＣＭＯ
Ｓ（相補型ＭＯＳ）トランジスタを構成できる。このよ
うに本発明によれば、例えば１０Ｖ以上、特に２０〜６
０Ｖの高い電源電圧で駆動される高耐圧トランジスタ
と、例えば１．８〜８Ｖの電源電圧で駆動される低耐圧
トランジスタとを同一基板に有することができる。
【０００６】本発明の半導体装置においては、前記低耐
圧トランジスタと前記高耐圧トランジスタとの耐圧の比
は、３〜６０であることができる。また、前記高耐圧ト
ランジスタは、オフセットゲート構造を有することがで
きる。
圧トランジスタと前記高耐圧トランジスタとの耐圧の比
は、３〜６０であることができる。また、前記高耐圧ト
ランジスタは、オフセットゲート構造を有することがで
きる。
【０００７】
【発明の実施の形態】図１は、本発明にかかる半導体装
置を模式的に示す断面図である。
置を模式的に示す断面図である。
【０００８】図１に示す半導体装置は、第１導電型（こ
の例においてはＰ型）の半導体（シリコン）基板１０内
に、低耐圧トランジスタが形成された領域（以下、これ
を「低耐圧トランジスタ領域」という）１０００と、高
耐圧トランジスタが形成された領域（以下、これを「高
耐圧トランジスタ領域」という）２０００とが形成され
ている。低耐圧トランジスタ領域１０００においては、
第１ウェル２０が形成されている。また、高耐圧トラン
ジスタ領域２０００においては、トリプルウェル３０が
形成されている。
の例においてはＰ型）の半導体（シリコン）基板１０内
に、低耐圧トランジスタが形成された領域（以下、これ
を「低耐圧トランジスタ領域」という）１０００と、高
耐圧トランジスタが形成された領域（以下、これを「高
耐圧トランジスタ領域」という）２０００とが形成され
ている。低耐圧トランジスタ領域１０００においては、
第１ウェル２０が形成されている。また、高耐圧トラン
ジスタ領域２０００においては、トリプルウェル３０が
形成されている。
【０００９】第１ウェル２０は、第２導電型（この例に
おいてはＮ型）を有する。第１ウェル２０には、Ｐチャ
ネル型の低耐圧トランジスタ１００Ｐと、Ｎ型のウェル
コンタクト層２５とが形成されている。低耐圧トランジ
スタ１００Ｐは、Ｐ型の不純物層からなるソース／ドレ
イン層２６ａ，２６ｂと、ゲート電極４０とを有する。
おいてはＮ型）を有する。第１ウェル２０には、Ｐチャ
ネル型の低耐圧トランジスタ１００Ｐと、Ｎ型のウェル
コンタクト層２５とが形成されている。低耐圧トランジ
スタ１００Ｐは、Ｐ型の不純物層からなるソース／ドレ
イン層２６ａ，２６ｂと、ゲート電極４０とを有する。
【００１０】半導体基板１０には、Ｎチャネル型の低耐
圧トランジスタ２００Ｎと、Ｐ型のウェルコンタクト層
２７とが形成されている。低耐圧トランジスタ２００Ｎ
は、Ｎ型の不純物層からなるソース／ドレイン層２８
ａ，２８ｂと、ゲート電極４２とを有する。
圧トランジスタ２００Ｎと、Ｐ型のウェルコンタクト層
２７とが形成されている。低耐圧トランジスタ２００Ｎ
は、Ｎ型の不純物層からなるソース／ドレイン層２８
ａ，２８ｂと、ゲート電極４２とを有する。
【００１１】トリプルウェル３０は、Ｎ型の第２ウェル
３２と、第２ウェル３２内に形成されたＰ型の第３ウェ
ル３４とを有する。
３２と、第２ウェル３２内に形成されたＰ型の第３ウェ
ル３４とを有する。
【００１２】第３ウェル３４には、Ｎチャネル型の高耐
圧トランジスタ３００Ｎと、Ｐ型のウェルコンタクト層
３５とが形成されている。高耐圧トランジスタ３００Ｎ
は、Ｎ型の不純物層からなるソース／ドレイン層３６
ａ，３６ｂと、ゲート電極４４とを有する。
圧トランジスタ３００Ｎと、Ｐ型のウェルコンタクト層
３５とが形成されている。高耐圧トランジスタ３００Ｎ
は、Ｎ型の不純物層からなるソース／ドレイン層３６
ａ，３６ｂと、ゲート電極４４とを有する。
【００１３】第２ウェル３２には、Ｐチャネル型の高耐
圧トランジスタ４００Ｐと、Ｎ型のウェルコンタクト層
３７とが形成されている。高耐圧トランジスタ４００Ｐ
は、Ｐ型の不純物層からなるソース／ドレイン層３８
ａ，３８ｂと、ゲート電極４６とを有する。
圧トランジスタ４００Ｐと、Ｎ型のウェルコンタクト層
３７とが形成されている。高耐圧トランジスタ４００Ｐ
は、Ｐ型の不純物層からなるソース／ドレイン層３８
ａ，３８ｂと、ゲート電極４６とを有する。
【００１４】本実施の形態においては、低耐圧トランジ
スタ領域１０００に形成される低耐圧トランジスタ１０
０Ｐ，２００Ｎは、例えば１．８〜８Ｖの駆動電圧で駆
動される。高耐圧トランジスタ２０００に形成される高
耐圧トランジスタ３００Ｎ，４００Ｐは、低耐圧トラン
ジスタ２００Ｎ，２００Ｐに比べてかなり高い駆動電
圧、たとえば１０〜６０Ｖの駆動電圧で駆動される。低
耐圧トランジスタ１００Ｐ，２００Ｎと高耐圧トランジ
スタ３００Ｎ，４００Ｐとの耐圧を対比すると、（高耐
圧トランジスタの耐圧）／（低耐圧トランジスタの耐
圧）は、たとえば３〜６０である。ここで、「耐圧」と
は、代表的にはドレイン耐圧を意味する。
スタ領域１０００に形成される低耐圧トランジスタ１０
０Ｐ，２００Ｎは、例えば１．８〜８Ｖの駆動電圧で駆
動される。高耐圧トランジスタ２０００に形成される高
耐圧トランジスタ３００Ｎ，４００Ｐは、低耐圧トラン
ジスタ２００Ｎ，２００Ｐに比べてかなり高い駆動電
圧、たとえば１０〜６０Ｖの駆動電圧で駆動される。低
耐圧トランジスタ１００Ｐ，２００Ｎと高耐圧トランジ
スタ３００Ｎ，４００Ｐとの耐圧を対比すると、（高耐
圧トランジスタの耐圧）／（低耐圧トランジスタの耐
圧）は、たとえば３〜６０である。ここで、「耐圧」と
は、代表的にはドレイン耐圧を意味する。
【００１５】各ウェルの構成は、各ウェル内に設けられ
るトランジスタの耐圧およびしきい値、各ウェルの接合
耐圧およびパンチスルー耐圧などを考慮して設定され
る。
るトランジスタの耐圧およびしきい値、各ウェルの接合
耐圧およびパンチスルー耐圧などを考慮して設定され
る。
【００１６】まず、ウェルの不純物濃度について述べ
る。低耐圧トランジスタ領域１０００の第１ウェル２０
における不純物濃度は、高耐圧トランジスタ領域２００
０の第２ウェル３２および第３ウェル３４における不純
物濃度より高く設定される。第１ウェル２０の不純物濃
度は、例えば表面濃度で４．０×１０16〜７．０×１０
17ａｔｏｍｓ／ｃｍ3である。また、第２ウェル３２お
よび第３ウェル３４の不純物濃度は、例えば表面濃度で
８×１０15〜４．０×１０16ａｔｏｍｓ／ｃｍ3であ
る。
る。低耐圧トランジスタ領域１０００の第１ウェル２０
における不純物濃度は、高耐圧トランジスタ領域２００
０の第２ウェル３２および第３ウェル３４における不純
物濃度より高く設定される。第１ウェル２０の不純物濃
度は、例えば表面濃度で４．０×１０16〜７．０×１０
17ａｔｏｍｓ／ｃｍ3である。また、第２ウェル３２お
よび第３ウェル３４の不純物濃度は、例えば表面濃度で
８×１０15〜４．０×１０16ａｔｏｍｓ／ｃｍ3であ
る。
【００１７】ウェルの深さは、ウェル耐圧を考慮する
と、低耐圧トランジスタ領域１０００の第１ウェル２０
が、高耐圧トランジスタ領域２０００の第２ウェル３２
より浅く設定されることが望ましい。例えば、第１ウェ
ル２０の深さは３〜８μｍであり、第２ウェル３２の深
さは１２〜２０μｍである。第１ウェル２０の深さと第
２ウェル３２の深さとを対比すると、両者の深さの比
は、たとえば２〜６である。
と、低耐圧トランジスタ領域１０００の第１ウェル２０
が、高耐圧トランジスタ領域２０００の第２ウェル３２
より浅く設定されることが望ましい。例えば、第１ウェ
ル２０の深さは３〜８μｍであり、第２ウェル３２の深
さは１２〜２０μｍである。第１ウェル２０の深さと第
２ウェル３２の深さとを対比すると、両者の深さの比
は、たとえば２〜６である。
【００１８】図１に示す各トランジスタは、図示しない
素子分離絶縁層によって分離されている。また、隣り合
うトランジスタとウェルコンタクト層とは、図示しない
素子分離絶縁層によって分離されている。
素子分離絶縁層によって分離されている。また、隣り合
うトランジスタとウェルコンタクト層とは、図示しない
素子分離絶縁層によって分離されている。
【００１９】高耐圧トランジスタ領域２０００では、各
高耐圧トランジスタ３００Ｎ，４００Ｐは、例えば、ゲ
ート電極がソース／ドレイン層と重なりをもたない、い
わゆるオフセットゲート構造を有することができる。以
下に述べる例では、各高耐圧トランジスタは、ＬＯＣＯ
Ｓオフセット構造を有する。すなわち、各高耐圧トラン
ジスタは、ゲート電極と、ソース／ドレイン層との間に
オフセット領域が設けられている。このオフセット領域
は、半導体基板上の所定領域に設けられたオフセットＬ
ＯＣＯＳ層の下の低濃度不純物層から構成されている。
高耐圧トランジスタ３００Ｎ，４００Ｐは、例えば、ゲ
ート電極がソース／ドレイン層と重なりをもたない、い
わゆるオフセットゲート構造を有することができる。以
下に述べる例では、各高耐圧トランジスタは、ＬＯＣＯ
Ｓオフセット構造を有する。すなわち、各高耐圧トラン
ジスタは、ゲート電極と、ソース／ドレイン層との間に
オフセット領域が設けられている。このオフセット領域
は、半導体基板上の所定領域に設けられたオフセットＬ
ＯＣＯＳ層の下の低濃度不純物層から構成されている。
【００２０】図２は、高耐圧トランジスタ３００Ｎ，４
００Ｐの構造を示す断面図である。図３は、高耐圧トラ
ンジスタ３００Ｎ，４００Ｐの要部を示す平面図であ
る。
００Ｐの構造を示す断面図である。図３は、高耐圧トラ
ンジスタ３００Ｎ，４００Ｐの要部を示す平面図であ
る。
【００２１】Ｎチャネル型の高耐圧トランジスタ３００
Ｎは、Ｐ型の第３ウェル３４上に設けられたゲート絶縁
層７８と、このゲート絶縁層７８上に形成されたゲート
電極４４と、ゲート絶縁層７８の周囲に設けられたオフ
セットＬＯＣＯＳ層６５ａと、このオフセットＬＯＣＯ
Ｓ層６５ａの下に形成されたＮ型の低濃度不純物層から
なるオフセット不純物層６３ａと、オフセットＬＯＣＯ
Ｓ層６５ａの外側に設けられた、ソース／ドレイン層３
６ａ，３６ｂとを有する。
Ｎは、Ｐ型の第３ウェル３４上に設けられたゲート絶縁
層７８と、このゲート絶縁層７８上に形成されたゲート
電極４４と、ゲート絶縁層７８の周囲に設けられたオフ
セットＬＯＣＯＳ層６５ａと、このオフセットＬＯＣＯ
Ｓ層６５ａの下に形成されたＮ型の低濃度不純物層から
なるオフセット不純物層６３ａと、オフセットＬＯＣＯ
Ｓ層６５ａの外側に設けられた、ソース／ドレイン層３
６ａ，３６ｂとを有する。
【００２２】Ｐチャネル型の高耐圧トランジスタ４００
Ｐは、Ｎ型の第２ウェル３２上に設けられたゲート絶縁
層７８と、このゲート絶縁層７８上に形成されたゲート
電極４６と、ゲート絶縁層７８の周囲に設けられたオフ
セットＬＯＣＯＳ層６５ａと、このオフセットＬＯＣＯ
Ｓ層６５ａの下に形成されたＰ型の低濃度不純物層から
なるオフセット不純物層５７ａと、オフセットＬＯＣＯ
Ｓ層６５ａの外側に設けられた、ソース／ドレイン層３
８ａ，３８ｂとを有する。
Ｐは、Ｎ型の第２ウェル３２上に設けられたゲート絶縁
層７８と、このゲート絶縁層７８上に形成されたゲート
電極４６と、ゲート絶縁層７８の周囲に設けられたオフ
セットＬＯＣＯＳ層６５ａと、このオフセットＬＯＣＯ
Ｓ層６５ａの下に形成されたＰ型の低濃度不純物層から
なるオフセット不純物層５７ａと、オフセットＬＯＣＯ
Ｓ層６５ａの外側に設けられた、ソース／ドレイン層３
８ａ，３８ｂとを有する。
【００２３】各高耐圧トランジスタ３００Ｎ，４００Ｐ
のゲート絶縁層７８は、トランジスタに要求される耐圧
などに依存するが、たとえば１０Ｖ以上、より具体的に
は１０〜６０Ｖの電圧が印加される場合には、６０〜２
００ｎｍの膜厚を有することが望ましい。
のゲート絶縁層７８は、トランジスタに要求される耐圧
などに依存するが、たとえば１０Ｖ以上、より具体的に
は１０〜６０Ｖの電圧が印加される場合には、６０〜２
００ｎｍの膜厚を有することが望ましい。
【００２４】Ｎチャネル型の高耐圧トランジスタ３００
Ｎと、Ｐチャネル型の高耐圧トランジスタ４００Ｐと
は、素子分離ＬＯＣＯＳ層（素子分離絶縁層）６５ｂに
よって電気的に分離されている。素子分離ＬＯＣＯＳ層
６５ｂは、Ｐ型の第３ウェル３４とＮ型の第２ウェル３
２との境界上に設けられている。そして、Ｐ型の第３ウ
ェル３４内においては、素子分離ＬＯＣＯＳ層６５ｂの
下にはＰ型の低濃度不純物層からなるチャネルストッパ
層５７ｃが形成され、Ｎ型の第２ウェル３２内において
は、素子分離ＬＯＣＯＳ層６５ｂの下にはＮ型の低濃度
不純物層からなるチャネルストッパ層６３ｃが形成され
ている。
Ｎと、Ｐチャネル型の高耐圧トランジスタ４００Ｐと
は、素子分離ＬＯＣＯＳ層（素子分離絶縁層）６５ｂに
よって電気的に分離されている。素子分離ＬＯＣＯＳ層
６５ｂは、Ｐ型の第３ウェル３４とＮ型の第２ウェル３
２との境界上に設けられている。そして、Ｐ型の第３ウ
ェル３４内においては、素子分離ＬＯＣＯＳ層６５ｂの
下にはＰ型の低濃度不純物層からなるチャネルストッパ
層５７ｃが形成され、Ｎ型の第２ウェル３２内において
は、素子分離ＬＯＣＯＳ層６５ｂの下にはＮ型の低濃度
不純物層からなるチャネルストッパ層６３ｃが形成され
ている。
【００２５】ウェルコンタクト層３５または３７は、ソ
ース／ドレイン層３６ａまたは３８ｂと、ＬＯＣＯＳ層
６５ｃによってそれぞれ分離されている。ＬＯＣＯＳ層
６５ｃの下には、図示しないチャネルストッパ層を形成
することができる。
ース／ドレイン層３６ａまたは３８ｂと、ＬＯＣＯＳ層
６５ｃによってそれぞれ分離されている。ＬＯＣＯＳ層
６５ｃの下には、図示しないチャネルストッパ層を形成
することができる。
【００２６】本実施の形態では、各高耐圧トランジスタ
がＬＯＣＯＳオフセット構造を有することにより、ドレ
イン耐圧が大きく、高耐圧のＭＯＳＦＥＴを構成でき
る。すなわち、オフセットＬＯＣＯＳ層６５ａの下に低
濃度不純物層からなるオフセット不純物層６３ａ，５７
ａを設けることにより、オフセットＬＯＣＯＳ層がない
場合に比べてオフセット不純物層６３ａ，５７ａをチャ
ネル領域に対して相対的に深くできる。その結果、トラ
ンジスタのＯＦＦ状態のときに、このオフセット不純物
層６３ｂ，５７ｂによって深い空乏層が形成でき、ドレ
イン電極の近傍の電界を緩和してドレイン耐圧を高める
ことができる。
がＬＯＣＯＳオフセット構造を有することにより、ドレ
イン耐圧が大きく、高耐圧のＭＯＳＦＥＴを構成でき
る。すなわち、オフセットＬＯＣＯＳ層６５ａの下に低
濃度不純物層からなるオフセット不純物層６３ａ，５７
ａを設けることにより、オフセットＬＯＣＯＳ層がない
場合に比べてオフセット不純物層６３ａ，５７ａをチャ
ネル領域に対して相対的に深くできる。その結果、トラ
ンジスタのＯＦＦ状態のときに、このオフセット不純物
層６３ｂ，５７ｂによって深い空乏層が形成でき、ドレ
イン電極の近傍の電界を緩和してドレイン耐圧を高める
ことができる。
【００２７】本実施の形態の半導体装置においては、高
耐圧トランジスタ領域２０００にトリプルウェル３０が
形成されている。そのため、トリプルウェル３０の第３
ウェル３４は、半導体基板１０とは電気的に分離され
る。そして、高耐圧トランジスタ領域２０００において
は、第２ウェル３２および第３ウェル３４のそれぞれに
半導体基板１０の基板電位Ｖｓｕｂと独立に駆動電圧を
設定できる。したがって、例えば図４に示すように、Ｎ
チャネル型の高耐圧トランジスタ３００Ｎの駆動電圧Ｖ
３とＰチャネル型の高耐圧トランジスタ４００Ｐの駆動
電圧Ｖ４とを、基板電位Ｖｓｕｂに対して負側と正側に
振ることが可能となり、高耐圧ＣＭＯＳ（相補型ＭＯ
Ｓ）トランジスタを構成できる。このように本実施の形
態の高耐圧トランジスタは、たとえば１０Ｖ以上、特に
２０〜６０Ｖの高い電源電圧であっても適用できる。
耐圧トランジスタ領域２０００にトリプルウェル３０が
形成されている。そのため、トリプルウェル３０の第３
ウェル３４は、半導体基板１０とは電気的に分離され
る。そして、高耐圧トランジスタ領域２０００において
は、第２ウェル３２および第３ウェル３４のそれぞれに
半導体基板１０の基板電位Ｖｓｕｂと独立に駆動電圧を
設定できる。したがって、例えば図４に示すように、Ｎ
チャネル型の高耐圧トランジスタ３００Ｎの駆動電圧Ｖ
３とＰチャネル型の高耐圧トランジスタ４００Ｐの駆動
電圧Ｖ４とを、基板電位Ｖｓｕｂに対して負側と正側に
振ることが可能となり、高耐圧ＣＭＯＳ（相補型ＭＯ
Ｓ）トランジスタを構成できる。このように本実施の形
態の高耐圧トランジスタは、たとえば１０Ｖ以上、特に
２０〜６０Ｖの高い電源電圧であっても適用できる。
【００２８】また、低耐圧トランジスタ領域１０００に
おいては、図４に示すように、Ｎチャネル型の低耐圧ト
ランジスタ２００Ｎの駆動電圧Ｖ２は基板電位Ｖｓｕｂ
であり、したがって、Ｐチャネル型の低耐圧トランジス
タ１００Ｐの駆動電圧Ｖ１は基板電位Ｖｓｕｂを基準に
設定される。
おいては、図４に示すように、Ｎチャネル型の低耐圧ト
ランジスタ２００Ｎの駆動電圧Ｖ２は基板電位Ｖｓｕｂ
であり、したがって、Ｐチャネル型の低耐圧トランジス
タ１００Ｐの駆動電圧Ｖ１は基板電位Ｖｓｕｂを基準に
設定される。
【００２９】本発明は、上記実施の形態に限定されず、
発明の要旨の範囲内で各種の態様を取りうる。たとえ
ば、上記実施の形態は、第１導電型がＰ型、第２導電型
がＮ型の例であったが、この逆の導電型でもよい。ウェ
ルはシングルウェル、トリプルウェルに限定されず、必
要に応じてさらにツィンウェルを設けることができる。
また、半導体装置の層構造あるいは平面構造はデバイス
の設計によって上記実施の形態と異なる構造を取りう
る。
発明の要旨の範囲内で各種の態様を取りうる。たとえ
ば、上記実施の形態は、第１導電型がＰ型、第２導電型
がＮ型の例であったが、この逆の導電型でもよい。ウェ
ルはシングルウェル、トリプルウェルに限定されず、必
要に応じてさらにツィンウェルを設けることができる。
また、半導体装置の層構造あるいは平面構造はデバイス
の設計によって上記実施の形態と異なる構造を取りう
る。
【図１】本発明の一実施の形態にかかる半導体装置を模
式的に示す断面図である。
式的に示す断面図である。
【図２】図１に示す高耐圧トランジスタ領域の構造を模
式的に示す断面図である。
式的に示す断面図である。
【図３】図１に示す高耐圧トランジスタ領域の要部を模
式的に示す平面図である。
式的に示す平面図である。
【図４】本発明の一実施の形態にかかる半導体装置にお
いて、各トランジスタの駆動電圧の関係を示す図であ
る。
いて、各トランジスタの駆動電圧の関係を示す図であ
る。
１０ 半導体基板
２０ 第１ウェル
２６ａ，２６ｂ ソース／ドレイン層（Ｐ型）
２８ａ，２８ｂ ソース／ドレイン層（Ｎ型）
３０ トリプルウェル
３２ 第２ウェル
３４ 第３ウェル
３６ａ，３６ｂ ソース／ドレイン層（Ｎ型）
３８ａ，３８ｂ ソース／ドレイン層（Ｐ型）
１００Ｐ，２００Ｎ 低耐圧トランジスタ
３００Ｎ，４００Ｐ 高耐圧トランジスタ
１０００ 低耐圧トランジスタ領域
２０００ 高耐圧トランジスタ領域
Claims (4)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板に形成された、第２導電型の第１ウェル
と、 前記半導体基板に形成され、かつ、第２導電型の第２ウ
ェルと、該第２ウェル内に形成された第１導電型の第３
ウェルとを有するトリプルウェルと、 前記第１ウェルに形成された、第１導電型の低耐圧トラ
ンジスタと、 前記半導体基板に形成された、第２導電型の低耐圧トラ
ンジスタと、 前記トリプルウェルの前記第２ウェルに形成された、第
１導電型の高耐圧トランジスタと、 前記トリプルウェルの前記第３ウェルに形成された、第
２導電型の高耐圧トランジスタと、を含み、 前記第１ウェルにおける不純物濃度は、前記トリプルウ
ェルの前記第２ウェルにおける不純物濃度より高い、半
導体装置。 - 【請求項２】 請求項１において、 前記低耐圧トランジスタと前記高耐圧トランジスタとの
耐圧の比は、３〜６０である、半導体装置。 - 【請求項３】 請求項１または２において、 前記第１ウェルは前記トリプルウェルの前記第２ウェル
より浅く、該第１ウェルと該第２ウェルとの深さの比
は、２〜６である、半導体装置。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 前記高耐圧トランジスタは、オフセットゲート構造を有
する、半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002060487A JP2003258117A (ja) | 2002-03-06 | 2002-03-06 | 半導体装置 |
| CN03106203.2A CN1291494C (zh) | 2002-03-06 | 2003-02-21 | 半导体装置 |
| US10/382,095 US6768178B2 (en) | 2002-03-06 | 2003-03-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002060487A JP2003258117A (ja) | 2002-03-06 | 2002-03-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258117A true JP2003258117A (ja) | 2003-09-12 |
Family
ID=27800162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002060487A Pending JP2003258117A (ja) | 2002-03-06 | 2002-03-06 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6768178B2 (ja) |
| JP (1) | JP2003258117A (ja) |
| CN (1) | CN1291494C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013044890A (ja) * | 2011-08-23 | 2013-03-04 | Sony Corp | 表示装置及び電子機器 |
| JP2014098779A (ja) * | 2012-11-14 | 2014-05-29 | Sony Corp | 発光素子、表示装置及び電子機器 |
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| KR100604561B1 (ko) * | 2004-05-11 | 2006-07-31 | 에스티마이크로일렉트로닉스 엔.브이. | 낸드 플래시 메모리 소자 및 이의 웰 형성 방법 |
| US7420842B1 (en) | 2005-08-24 | 2008-09-02 | Xilinx, Inc. | Method of programming a three-terminal non-volatile memory element using source-drain bias |
| US7544968B1 (en) | 2005-08-24 | 2009-06-09 | Xilinx, Inc. | Non-volatile memory cell with charge storage element and method of programming |
| US7687797B1 (en) | 2005-08-24 | 2010-03-30 | Xilinx, Inc. | Three-terminal non-volatile memory element with hybrid gate dielectric |
| US7450431B1 (en) * | 2005-08-24 | 2008-11-11 | Xilinx, Inc. | PMOS three-terminal non-volatile memory element and method of programming |
| JP5259246B2 (ja) * | 2008-05-09 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR20110134704A (ko) * | 2010-06-09 | 2011-12-15 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| US8587071B2 (en) * | 2012-04-23 | 2013-11-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrostatic discharge (ESD) guard ring protective structure |
| KR101492861B1 (ko) | 2013-08-05 | 2015-02-12 | 서울대학교산학협력단 | 반도체 소자 및 그 제조 방법 |
| KR20200040956A (ko) * | 2018-10-10 | 2020-04-21 | 삼성전자주식회사 | 래치 회로 |
| JP2021027060A (ja) * | 2019-07-31 | 2021-02-22 | セイコーエプソン株式会社 | 回路装置、光源装置及び電子機器 |
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| JPS6397578A (ja) | 1986-10-08 | 1988-04-28 | Hitachi Metals Ltd | ゴデツトロ−ラ− |
| JPH01147854A (ja) * | 1987-12-04 | 1989-06-09 | Nissan Motor Co Ltd | 半導体装置 |
| JPH0770717B2 (ja) * | 1988-04-20 | 1995-07-31 | 三菱電機株式会社 | 半導体装置 |
| KR950009815B1 (ko) * | 1991-12-23 | 1995-08-28 | 삼성전자주식회사 | 트리플웰 구조를 가지는 고집적 반도체 메모리 장치 |
| JPH05222681A (ja) | 1992-02-13 | 1993-08-31 | Achilles Corp | 合成皮革 |
| JPH06314773A (ja) * | 1993-03-03 | 1994-11-08 | Nec Corp | 半導体装置 |
| JPH0776453A (ja) | 1993-09-08 | 1995-03-20 | Canon Inc | シート材後処理装置 |
| JPH0778881A (ja) * | 1993-09-08 | 1995-03-20 | Fuji Electric Co Ltd | 半導体装置 |
| JPH08274268A (ja) * | 1995-03-31 | 1996-10-18 | Sanyo Electric Co Ltd | Ｃｍｏｓ半導体装置の製造方法 |
| JPH1199035A (ja) | 1997-09-26 | 1999-04-13 | Toyobo Co Ltd | シート |
| KR100275725B1 (ko) * | 1997-12-27 | 2000-12-15 | 윤종용 | 트리플웰 구조를 갖는 반도체 메모리 장치 및 그 제조방법 |
| JP2930075B1 (ja) | 1998-06-12 | 1999-08-03 | 日本電気株式会社 | 半導体装置用封止樹脂の製造方法及び製造装置 |
| JP2000104962A (ja) | 1998-09-30 | 2000-04-11 | Sanyo Electric Co Ltd | 加湿器 |
| JP2000104961A (ja) | 1998-09-30 | 2000-04-11 | Sanyo Electric Co Ltd | 加湿器 |
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| JP2000286346A (ja) * | 1999-01-27 | 2000-10-13 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2000294742A (ja) * | 1999-04-06 | 2000-10-20 | Seiko Epson Corp | 半導体装置の製造方法 |
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-
2002
- 2002-03-06 JP JP2002060487A patent/JP2003258117A/ja active Pending
-
2003
- 2003-02-21 CN CN03106203.2A patent/CN1291494C/zh not_active Expired - Fee Related
- 2003-03-05 US US10/382,095 patent/US6768178B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1442904A (zh) | 2003-09-17 |
| US6768178B2 (en) | 2004-07-27 |
| US20030178683A1 (en) | 2003-09-25 |
| CN1291494C (zh) | 2006-12-20 |
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