JP2021027060A - 回路装置、光源装置及び電子機器 - Google Patents

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Abstract

【課題】トリプルウェル構造においてＮ型ウェルに適切な電位を設定できる回路装置等を提供すること。【解決手段】回路装置１００は、Ｐ型基板９０上のＮ型ウェル６１、６２と、Ｎ型ウェル６１内に設けられるＰ型ウェル７１と、Ｐ型ウェル７１に設けられる回路素子８１と、Ｎ型ウェル６２内に設けられるＰ型ウェル７２と、Ｐ型ウェル７２に設けられる回路素子８２と、を含む。Ｐ型ウェル７１にはグランド電源ＰＧＮＤが供給される。Ｐ型ウェル７２には、グランド電源ＰＧＮＤと異なる電源が供給される。Ｎ型ウェル６１に、グランド電源ＰＧＮＤ、又は、グランド電源ＰＧＮＤの電位以上且つ高電位側電源の電位未満の第１電位ＶＤ１が供給される。【選択図】図５

Description

本発明は、回路装置、光源装置及び電子機器等に関する。
集積回路装置において、Ｐ型基板にＮ型ウェルを設け、そのＮ型ウェルにＰ型ウェルを設けるトリプルウェル構造が知られている。特許文献１には、トリプルウェル構造の従来技術が開示されている。特許文献１では、Ｎ型ウェルに接するＮ型ウェルコンタクト、及びＰ型基板に接するＰ型ウェルコンタクトの不純物濃度を高くしている。これにより、Ｎ型ウェル及びＰ型基板の抵抗値が低減されるので、ラッチアップが抑制される。特許文献１では、Ｎ型ウェルコンタクトが電源電圧に設定されることで、Ｎ型ウェルが電源電圧に設定されている。
特開２０１４−０２７１１１号公報
互いに電位が異なる複数のＰ型ウェルを用いたい場合、各Ｐ型ウェルをＮ型ウェルによりＰ型基板から分離する手法が考えられる。このとき、Ｎ型ウェルに適切な電位を設定しないと、素子破壊、或いは予期せぬリーク電流が発生するおそれがあるという課題がある。
本発明の一態様は、Ｐ型基板上の第１Ｎ型ウェルと、前記第１Ｎ型ウェル内に設けられ、第１グランド電源が供給される第１Ｐ型ウェルと、前記第１Ｐ型ウェルに設けられる第１回路素子と、前記Ｐ型基板上の第２Ｎ型ウェルと、前記第２Ｎ型ウェル内に設けられ、前記第１グランド電源と異なる電源が供給される第２Ｐ型ウェルと、前記第２Ｐ型ウェルに設けられる第２回路素子と、を含み、前記第１Ｎ型ウェルに、前記第１グランド電源、又は、前記第１グランド電源の電位以上且つ高電位側電源の電位未満の第１電位が供給される回路装置に関係する。
本実施形態における回路装置の構成例。 Ｎ型ウェルに高電位側電源を供給した場合における回路装置の半導体基板の第１断面図。 Ｎ型ウェルに高電位側電源を供給した場合における回路装置の半導体基板の第２断面図。 Ｎ型ウェルに高電位側電源を供給した場合における回路装置の半導体基板の第２断面図。 本実施形態における回路装置の半導体基板の第１断面図。 本実施形態における回路装置の半導体基板の第２断面図。 第１回路素子の変形構成例の断面図。 本実施形態における半導体基板の詳細断面図。 光源装置の第１構成例。 ＰＷＭ調光モードにおける波形図。 光源装置の第２構成例。 電子機器の構成例。 光源回路の構成例。
以下、本開示の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
１．回路構成例
図１は、本実施形態における回路装置１００の構成例である。なお図１は回路装置１００の回路構成の一例であり、回路装置１００の回路構成は図１に限定されない。即ち、回路装置１００は、図５等で後述する第１Ｎ型ウェル、第１Ｐ型ウェル、第１回路素子、第２Ｎ型ウェル、第２Ｐ型ウェル、及び第２回路素子を含んでいればよい。
図１の回路装置１００は、駆動回路５０と入出力セル２０とレギュレーター３０と双方向ダイオード４０と端子ＴＶＩＮ、ＴＶＲＥＦ、ＴＡＧＮＤ、ＴＶＤＲ、ＴＰＧＮＤと出力端子ＴＧＡＴＥとを含む。回路装置１００は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。回路装置１００は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。回路装置１００の端子は、回路装置１００と回路装置１００の外部とを電気的に接続するための端子であり、例えば半導体チップのパッドである。
端子ＴＰＧＮＤには、回路装置１００の外部からグランド電源ＰＧＮＤが供給され、端子ＴＡＧＮＤには、回路装置１００の外部からグランド電源ＡＧＮＤが供給される。グランド電源ＡＧＮＤは、グランド電源ＰＧＮＤとは異なるグランド電源である。具体的には、端子ＴＡＧＮＤに接続された第１グランド電源ラインと、端子ＴＰＧＮＤに接続された第２グランド電源ラインとが、回路装置１００内において回路素子を介さずに直接的に接続されるのではなく、回路装置１００内において分離されている。即ち、第１グランド電源ラインと第２グランド電源ラインは、回路装置１００内において非接続、又はカップリング回路を介して電気的に接続される。図１では、グランドノードＮＡＧＮＤが第１グランド電源ラインに相当し、グランドノードＮＰＧＮＤが第２グランド電源ラインに相当する。図１には、第１グランド電源ラインと第２グランド電源ラインが、カップリング回路である双方向ダイオード４０を介して電気的に接続された例を示している。
駆動回路５０には、高電位側電源として電源ＶＤＲが供給され、低電位側電源としてグランド電源ＰＧＮＤが供給される。駆動回路５０は、出力端子ＴＧＡＴＥから回路装置１００の外部の回路素子に出力信号ＧＡＴＥを出力することで、その回路素子を駆動する。駆動回路５０は、Ｐ型トランジスター５１とＮ型トランジスター５２とプリドライバー５５とを含む。
Ｐ型トランジスター５１のソースは、電源ＶＤＲが供給される電源ノードＮＶＤＲに接続され、ドレインは駆動回路５０の出力ノードＮＤＱに接続される。Ｎ型トランジスター５２のソースは、グランドノードＮＰＧＮＤに接続され、ドレインは出力ノードＮＤＱに接続される。グランドノードＮＰＧＮＤは端子ＴＰＧＮＤに接続される。プリドライバー５５がＰ型トランジスター５１のゲートとＮ型トランジスター５２のゲートを駆動することで、Ｐ型トランジスター５１とＮ型トランジスターが出力信号ＧＡＴＥを出力する。
入出力セル２０は、回路装置１００内の回路をＥＳＤ（Electro Static Discharge）から保護する静電保護回路である。入出力セル２０は、保護ダイオード２１、２２と抵抗２５とを含む。
抵抗２５の一端は駆動回路５０の出力ノードＮＤＱに接続され、他端は出力端子ＴＧＡＴＥに接続される。保護ダイオード２１のアノードはグランドノードＮＰＧＮＤに接続され、保護ダイオード２１のカソード及び保護ダイオード２２のアノードは出力端子ＴＧＡＴＥに接続され、保護ダイオード２２のカソードは電源ノードＮＶＤＲに接続される。
双方向ダイオード４０は、グランド電源ＡＧＮＤとＰＧＮＤの電位差を所定以下に保つために、グランドノードＮＡＧＮＤとグランドノードＮＰＧＮＤとの間に設けられる。グランドノードＮＡＧＮＤは端子ＴＡＧＮＤに接続される。双方向ダイオード４０はダイオード４１、４２を含む。
ダイオード４１のアノードとダイオード４２のカソードはグランドノードＮＡＧＮＤに接続され、ダイオード４１のカソードとダイオード４２のアノードはグランドノードＮＰＧＮＤに接続される。
レギュレーター３０は、グランド電源ＡＧＮＤの電位を基準として入力電源ＶＩＮから電源ＶＤＲを生成する。入力電源ＶＩＮは回路装置１００の外部から端子ＴＶＩＮに入力され、その電位は電源ＶＤＲの電位より高い。具体的には、レギュレーター３０はＰ型トランジスター３１と抵抗３２、３３と演算増幅器３５とを含む。
演算増幅器３５には、高電位側電源として入力電源ＶＩＮが供給され、低電位側電源としてグランド電源ＡＧＮＤが供給される。演算増幅器３５の反転入力ノードに基準電圧ＶＲＥＦが入力される。基準電圧ＶＲＥＦは回路装置１００の外部から端子ＴＶＲＥＦに入力される。又は、基準電圧ＶＲＥＦは回路装置１００内で生成されてもよい。Ｐ型トランジスター３１のソースは、入力電源ＶＩＮが供給される電源ノードＮＶＩＮに接続され、ドレインは電源ノードＮＶＤＲに接続される。抵抗３２の一端は電源ノードＮＶＤＲに接続され、他端は抵抗３３の一端と演算増幅器３５の非反転入力ノードに接続される。抵抗３３の他端はグランドノードＮＡＧＮＤに接続される。
２．Ｎ型ウェルを高電位側電源の電位に設定した場合について
以下、Ｎ型ウェルの電位設定において生じる課題を説明する。図２に、Ｎ型ウェルに高電位側電源を供給した場合における回路装置１０１の半導体基板の第１断面図を示す。回路装置１０１は図１の回路装置１００と同様な構成であるが、図２には回路装置１０１の構成要素の一部を示す。なお、以下の説明における「ｐ＋不純物領域」、「ｎ＋不純物領域」は、それぞれＰ型不純物領域、Ｎ型不純物領域とも呼ぶ。
回路装置１０１は、回路装置１００は、Ｐ型基板９０と、Ｐ型基板９０上のＮ型ウェル６１、６２と、Ｎ型ウェル６１内に設けられるＰ型ウェル７１と、Ｎ型ウェル６２内に設けられるＰ型ウェル７２と、Ｐ型ウェル７１に設けられるＮ型トランジスター８１と、Ｐ型ウェル７２に設けられるＮ型トランジスター８２と、を含む。
ウェルとは、Ｐ型基板９０に対して不純物が注入された領域であり、回路素子又は他のウェルの下に設けられた領域である。例えば、ウェルは、回路素子又は他のウェルを覆うように設けられる不純物領域である。ウェルは、１つの不純物領域により構成されたウェルに限定されず、複数の不純物領域が組み合わされたウェルであってもよい。例えば、ウェルは、埋め込み層と、基板表面から埋め込み層に達する不純物領域とで構成されてもよい。
Ｐ型基板９０は、ｐ＋不純物領域９５を介してグランド電源ＡＧＮＤの電位に設定される。Ｎ型ウェル６１は、ｎ＋不純物領域６５を介して電源ＶＤＲの電位に設定される。Ｎ型ウェル６２は、ｎ＋不純物領域６６を介して入力電源ＶＩＮの電位に設定される。即ち、Ｎ型トランジスター８１は、電源ＶＤＲにより動作する回路に含まれるＮ型トランジスターであり、Ｎ型トランジスター８２は、入力電源ＶＩＮにより動作する回路に含まれるＮ型トランジスターである。具体的には、Ｎ型トランジスター８１としては、図１の駆動回路５０に含まれるＮ型トランジスターを想定できる。Ｎ型トランジスター８２としては、図１の演算増幅器３５に含まれるＮ型トランジスターを想定できる。但し、Ｐ型ウェル７１、７２上の回路素子はＮ型トランジスターに限定されず、例えばダイオード、抵抗、又はキャパシターであってもよい。以下では、Ｐ型ウェル７１、７２上の回路素子がＮ型トランジスターである場合を例に説明する。
Ｐ型ウェル７１とＮ型トランジスター８１のソースはグランド電源ＰＧＮＤの電位に設定される。Ｐ型ウェル７１は、ｐ＋不純物領域７５を介してグランド電源の電位に設定される。Ｐ型ウェル７２とＮ型トランジスター８２のソースは、グランド電源ＰＧＮＤとは異なる電源の電位ＶＸに設定される。Ｐ型ウェル７２は、ｐ＋不純物領域７６を介して電位ＶＸに設定される。電位ＶＸは、例えばグランド電源ＡＧＮＤの電位である。或いは電位ＶＸは、グランド電源ＡＧＮＤと入力電源ＶＩＮの間の電位であってもよい。
以上のように、Ｎ型ウェル６１、６２によりＰ型ウェル７１、７２をＰ型基板９０から分離することで、Ｐ型ウェル７１、７２を、互いに異なる電源の電位に設定できる。しかし、図２のようにＮ型ウェル６１、６２を高電位側電源の電位に設定した場合、素子破壊、或いは予期せぬリーク電流が発生するおそれがある。以下、この点について説明する。
図３及び図４は、回路装置１０１の半導体基板の第２断面図である。図３及び図４には、回路装置１０１の構成要素のうち保護ダイオード２１とＰ型トランジスター５１とＮ型トランジスター５２を示す。図３と図４の構成は同じである。まず図３を用いて説明する。
図３の回路装置１０１は、Ｐ型基板９０と、Ｐ型基板９０に設けられるＮ型ウェルＮＷＡ〜ＮＷＣと、Ｎ型ウェルＮＷＡに設けられるＰ型ウェルＰＷＡと、Ｎ型ウェルＮＷＣに設けられるＰ型ウェルＰＷＣと、を含む。また回路装置１０１は、Ｐ型ウェルＰＷＡ上に設けられるＮ型トランジスター５２と、Ｎ型ウェルＮＷＢ上に設けられるＰ型トランジスター５１と、Ｐ型ウェルＰＷＣ上に設けられる保護ダイオード２１と、を含む。
なお図３では、図２のＮ型トランジスター８２に関する断面構造の図示を省略している。Ｎ型トランジスター８１に関しては、図２のＮ型ウェル６１とＰ型ウェル７１が、図３においてＮ型ウェルＮＷＡとＰ型ウェルＰＷＡ、或いはＮ型ウェルＮＷＣとＰ型ウェルＰＷＣに対応する。後者の場合、Ｐ型ウェル上の回路素子はダイオードである。
図３に示すように、Ｐ型ウェルＰＷＡとＮ型ウェルＮＷＡの間に寄生ダイオードＤＰ１が生じ、Ｐ型基板９０とＮ型ウェルＮＷＡの間に寄生ダイオードＤＰ２が生じる。Ｐ型ウェルＰＷＡはｐ＋不純物領域ＲＰＡを介してグランド電源ＰＧＮＤの電位に設定され、Ｎ型ウェルＮＷＡはｎ＋不純物領域ＲＮＡを介して電源ＶＤＲの電位に設定され、Ｐ型基板９０はｐ＋不純物領域９５を介してグランド電源ＡＧＮＤの電位に設定される。このため、寄生ダイオードＤＰ１、ＤＰ２には、電源ＶＤＲとグランド電源の電位差が逆方向電圧として印加される。
同様に、Ｐ型ウェルＰＷＣとＮ型ウェルＮＷＣの間に寄生ダイオードＤＰ３が生じ、Ｐ型基板９０とＮ型ウェルＮＷＣの間に寄生ダイオードＤＰ４が生じる。Ｐ型ウェルＰＷＣは保護ダイオード２１のｐ＋不純物領域を介してグランド電源ＰＧＮＤの電位に設定され、Ｎ型ウェルＮＷＣはｎ＋不純物領域ＲＮＣを介して電源ＶＤＲの電位に設定され、Ｐ型基板９０はｐ＋不純物領域９５を介してグランド電源ＡＧＮＤの電位に設定される。このため、寄生ダイオードＤＰ３、ＤＰ４には、電源ＶＤＲとグランド電源の電位差が逆方向電圧として印加される。
このように、Ｎ型ウェルに高電位側電源を供給した場合には、寄生ダイオードＤＰ１〜ＤＰ４に逆方向電圧が印加されるため、その逆方向電圧が寄生ダイオードＤＰ１〜ＤＰ４のブレークダウン電圧を超えた場合に素子破壊が発生するおそれがある。このため、素子破壊が発生しないように、回路設計又はレイアウト設計において考慮が必要となり、回路設計又はレイアウト設計が煩雑になる。
図４には、グランド電源ＰＧＮＤの電位より低い負電位が出力端子ＴＧＡＴＥに印加された場合の電流経路を示す。断面構造は図３と同様なため説明を省略する。例えば、ノイズ、静電気、又は短絡によって出力端子ＴＧＡＴＥに負電位が印加されることが想定される。或いは、回路装置１００のラッチアップ試験において出力端子ＴＧＡＴＥに負電位が印加されることが想定される。Ｐ型トランジスター５１のゲート及びＮ型トランジスター５２のゲートは、プリドライバー５５により電源ＶＤＲの電位に駆動されており、Ｐ型トランジスター５１がオフであり、Ｎ型トランジスター５２がオンであるとする。
図４に示すように、出力端子ＴＧＡＴＥに負電位が印加されたとき、実線矢印で示す第１電流経路と、点線矢印で示す第２電流経路とが生じる。第１電流経路では、グランド電源ＡＧＮＤ、ＰＧＮＤから出力端子ＴＧＡＴＥに電流が流れる。具体的には、グランド電源ＰＧＮＤが供給されるＰ型ウェルＰＷＣが保護ダイオード２１のアノードであり、Ｐ型ウェルＰＷＣに設けられるｎ＋不純物領域が保護ダイオード２１のカソードであり、そのカソードが出力端子ＴＧＡＴＥに接続される。このため、グランド電源ＡＧＮＤ、ＰＧＮＤから保護ダイオード２１を経由して出力端子ＴＧＡＴＥに電流が流れる。また、Ｎ型トランジスター５２がオンであるため、グランド電源ＡＧＮＤ、ＰＧＮＤからＮ型トランジスター５２を経由して出力端子ＴＧＡＴＥに電流が流れる。この第１電流経路は、出力端子ＴＧＡＴＥに負電位が印加されたときの電流経路として、設計時等において通常想定されている経路である。
第２電流経路では、電源ＶＤＲから出力端子ＴＧＡＴＥに電流が流れる。具体的には、Ｎ型ウェルＮＷＡとＰ型ウェルＰＷＡとＮ型トランジスター５２のドレインとが、ＮＰＮ型の寄生バイポーラートランジスターＢＴＰ１を構成する。ベースであるＰ型ウェルＰＷＡはグランド電源ＰＧＮＤの電位であり、エミッターであるＮ型トランジスター５２のドレインは負電位なので、寄生バイポーラートランジスターＢＴＰ１がオンする。これにより、電源ＶＤＲから寄生バイポーラートランジスターＢＴＰ１のコレクターとエミッターを経由して出力端子ＴＧＡＴＥに電流が流れる。また、Ｎ型ウェルＮＷＣと、保護ダイオード２１のｎ＋不純物領域と、Ｐ型ウェルＰＷＣとが、ＮＰＮ型の寄生バイポーラートランジスターＢＴＰ２を構成する。ベースであるＰ型ウェルＰＷＣはグランド電源ＰＧＮＤの電位であり、エミッターである保護ダイオード２１のｎ＋不純物領域は負電位なので、寄生バイポーラートランジスターＢＴＰ２がオンする。これにより、電源ＶＤＲから寄生バイポーラートランジスターＢＴＰ２のコレクターとエミッターを経由して出力端子ＴＧＡＴＥに電流が流れる。
第２電流経路は、出力端子ＴＧＡＴＥに負電位が印加されたときの電流経路として通常想定されていない経路であるため、その経路に予期せぬリーク電流が流れるおそれがある。このリーク電流は回路装置１００に発熱等の悪影響を与えるおそれがある。具体的には、図１で説明したように、レギュレーター３０が入力電源ＶＩＮから電源ＶＤＲを生成する。このため電源ＶＤＲから出力端子ＴＧＡＴＥに流れる電流は、入力電源ＶＩＮからレギュレーター３０を経由して電源ノードＮＶＤＲに流れる電流を発生させる。図１では、この電流がＰ型トランジスター３１を流れるため、Ｐ型トランジスター３１が発熱して故障する可能性がある。
入力電源ＶＩＮは電源ＶＤＲより電位が高いことから、電位×電流の電力損失で考えた場合、電源ＶＤＲで考えた電力損失よりも入力電源ＶＩＮで考えた電力損失の方が大きくなる。このため、入力電源ＶＩＮが高いほど発熱量が大きくなってしまう。例えば図９等で後述するように、回路装置１００の適用例としてレーザーダイオードを駆動する光源回路等が考えられる。光量を増加させるために複数のレーザーダイオードを直列接続すると、そのレーザーダイオードにおける電圧ドロップに対応するために入力電源ＶＩＮを高くする必要がある。このため、入力電源ＶＩＮにリーク電流が流れた場合の電力損失が大きくなり、発熱量が大きくなってしまう。
３．本実施形態の断面構造例
図５は、本実施形態における回路装置１００の半導体基板の第１断面図である。回路装置１００は図１の構成であるが、図２には回路装置１００の構成要素の一部を示す。なお既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。
回路装置１００は、Ｐ型基板９０と、第１Ｎ型ウェルであるＮ型ウェル６１と、第２Ｎ型ウェルであるＮ型ウェル６２と、第１Ｐ型ウェルであるＰ型ウェル７１と、第２Ｐ型ウェルであるＰ型ウェル７２と、第１回路素子であるＮ型トランジスター８１と、第２回路素子であるＮ型トランジスター８２と、を含む。グランド電源ＰＧＮＤは第１グランド電源であり、グランド電源ＡＧＮＤは第２グランド電源である。なお、第１回路素子と第２回路素子はＮ型トランジスターに限定されず、例えばダイオード、抵抗、又はキャパシターであってもよい。
図２ではＮ型ウェル６１に電源ＶＤＲが供給されているが、本実施形態では、Ｎ型ウェル６１に第１電位ＶＤ１が供給される。第１電位ＶＤ１は、グランド電源ＰＧＮＤの電位以上且つ電源ＶＤＲの電位未満の電位である。電源ＶＤＲは、グランド電源ＰＧＮＤを低電位側電源としたときの高電位側電源である。第１電位ＶＤ１は、電源ＶＤＲとは電気的に非接続の電源から供給される。「電気的に非接続」とは、少なくとも回路装置１００内において電気的に非接続ということである。具体的には、「電源ＶＤＲとは電気的に非接続の電源」とは、電源ＶＤＲの電源ラインに電気的に非接続の電源ラインにより供給される電源である。より具体的には、図１で説明したように電源ＶＤＲは入力電源ＶＩＮから生成されるが、「電源ＶＤＲとは電気的に非接続の電源」は入力電源ＶＩＮから生成されない電源である。例えば、入力電源ＶＩＮとは別に回路装置１００の外部から供給された電源、又はその電源から生成された電源である。
このようにすれば、Ｎ型ウェル６１を適切な電位に設定できる。即ちＮ型ウェル６１に電源ＶＤＲが供給されなくなるので、素子破壊、或いは予期せぬリーク電流の発生を抑制できる。この点について、図６を用いて説明する。
図６は、回路装置１００の半導体基板の第２断面図である。図６には、回路装置１００の構成要素のうち保護ダイオード２１とＰ型トランジスター５１とＮ型トランジスター５２を示す。なお既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。
回路装置１００は、Ｐ型基板９０とＮ型ウェルＮＷＡ、ＮＷＢ、ＮＷＣとＰ型ウェルＰＷＡ、ＰＷＣとＮ型トランジスター５２とＰ型トランジスター５１と保護ダイオード２１とを含む。図５のＮ型ウェル６１とＰ型ウェル７１は、図６においてＮ型ウェルＮＷＡとＰ型ウェルＰＷＡ、或いはＮ型ウェルＮＷＣとＰ型ウェルＰＷＣに対応する。Ｎ型ウェルＮＷＢは第３Ｎ型ウェルであり、Ｐ型トランジスター５１は第３回路素子である。なお図６では第１電位ＶＤ１をグランド電源ＰＧＮＤの電位とする。
図６に示すように、Ｐ型ウェルＰＷＡとＮ型ウェルＮＷＡとＰ型基板９０はグランド電源ＰＧＮＤの電位に設定されるので、寄生ダイオードＤＰ１、ＤＰ２に逆方向電圧が印加されない。同様に、Ｐ型ウェルＰＷＣとＮ型ウェルＮＷＣとＰ型基板９０はグランド電源ＰＧＮＤの電位に設定されるので、寄生ダイオードＤＰ３、ＤＰ４に逆方向電圧が印加されない。このため、回路設計又はレイアウト設計において寄生ダイオードＤＰ１〜ＤＰ４のブレークダウン電圧を考慮する必要がなくなるので、回路設計又はレイアウト設計が簡素化される。
また図６に示すように、寄生バイポーラートランジスターＢＴＰ１のコレクターであるＮ型ウェルＮＷＡと、寄生バイポーラートランジスターＢＴＰ２のコレクターであるＮ型ウェルＮＷＣとがグランド電源ＰＧＮＤの電位に設定される。このため、出力端子ＴＧＡＴＥに負電位が印加されたとき、グランド電源ＡＧＮＤ、ＰＧＮＤから寄生バイポーラートランジスターＢＴＰ１、ＢＴＰ２を経由して出力端子ＴＧＡＴＥに電流が流れる。即ち、図４で説明した第２電流経路の上流がグランド電源ＡＧＮＤ、ＰＧＮＤとなるので、出力端子ＴＧＡＴＥに負電位が印加されたとき電源ＶＤＲに予期せぬリーク電流が流れない。これにより、出力端子ＴＧＡＴＥに負電位が印加されたとき、リーク電流による電力損失が抑制され、発熱等による回路の故障を抑制できる。
なお図５に示すように、本実施形態ではＮ型ウェル６２は電位ＶＸに設定されてもよい。これにより、Ｐ型ウェル７２とＮ型ウェル６２の間に発生する寄生ダイオードに逆方向電圧が印加されなくなるので、素子破壊を抑制できる。また電位ＶＸがグランド電源ＡＧＮＤの電位である場合には、Ｐ型基板９０とＮ型ウェル６２の間に発生する寄生ダイオードに逆方向電圧が印加されなくなるので、素子破壊を抑制できる。また電位ＶＸが、グランド電源ＡＧＮＤと入力電源ＶＩＮの間の電位である場合には、Ｎ型ウェル６２が入力電源ＶＩＮの電位に設定される場合に比べて寄生ダイオードの逆方向電圧が下がるので、素子破壊の可能性を低減できる。
なお図５では第１回路素子がＮ型トランジスターであり、図６では第１回路素子がＮ型トランジスター又は保護ダイオードであるが、第１回路素子はこれらに限定されない。図７は、第１回路素子の変形構成例の断面図である。
図７に示すように、Ｐ型基板９０にＮ型ウェルＮＷＤが設けられ、Ｎ型ウェルＮＷＤ内にＰ型ウェルＰＷＤが設けられ、Ｐ型ウェルＰＷＤに第１回路素子８３が設けられる。Ｎ型ウェルＮＷＤはｎ＋不純物領域ＲＮＤを介してグランド電源ＰＧＮＤの電位に設定され、Ｐ型ウェルＰＷＤはｐ＋不純物領域ＲＰＤを介してグランド電源ＰＧＮＤの電位に設定される。第１回路素子８３は、Ｐ型ウェルＰＷＤ上に形成されたポリシリコン抵抗、或いは、Ｐ型ウェルＰＷＤ上に形成されたポリシリコン層を電極とするキャパシター等である。
図７の構成においても、図６の寄生ダイオードＤＰ１〜ＤＰ４と同様な寄生ダイオードが発生するが、Ｎ型ウェルＮＷＤにグランド電源ＰＧＮＤが供給されているため、寄生ダイオードに逆方向電圧が印加されない。これにより、素子破壊を抑制できる。なお、Ｎ型ウェルＮＷＤには、図５で説明した第１電位ＶＤ１が供給されてもよい。
４．詳細構成例
図８は、本実施形態における半導体基板の詳細断面図である。図８には回路装置１００の構成要素の一部を示す。図８の回路装置１００はＰ型基板９０とＮ型トランジスターＮＴＲとＰ型トランジスターＰＴＲとを含む。なお、本実施形態において「上」とは、半導体基板の厚み方向であり、且つ半導体プロセスにおいて積層していく方向である。
Ｎ型トランジスターＮＴＲの断面構造において、Ｐ型基板９０上にＮ型埋め込み層ＮＢＬ１とＰ型埋め込み層ＰＢＬ１が設けられる。埋め込み層は、その層の上にエピタキシャル層が形成されることで基板内に埋め込まれる層である。Ｎ型埋め込み層ＮＢＬ１上にディープＮ型ウェルＤＮＷＥＬＬ１が設けられ、Ｎ型埋め込み層ＮＢＬ１とディープＮ型ウェルＤＮＷＥＬＬ１が接する。ディープウェルは、Ｐ型ウェル又はＮ型ウェルの更に下に設けられるウェルである。ディープＮ型ウェルＤＮＷＥＬＬ１とＮ型埋め込み層ＮＢＬ１は、Ｐ型埋め込み層ＰＢＬ１と同程度の深さに設けられる。Ｎ型埋め込み層ＮＢＬ１は、ディープＮ型ウェルＤＮＷＥＬＬ１全体を覆っていなくてもよい。即ち、ディープＮ型ウェルＤＮＷＥＬＬ１の一部はＰ型基板９０に接してもよい。
ディープＮ型ウェルＤＮＷＥＬＬ１上にＰ型ウェルＰＷＥＬＬ１とＮ型ウェルＮＷＥＬＬ１が設けられ、ＰＷＥＬＬ１とＮ型ウェルＮＷＥＬＬ１はディープＮ型ウェルＤＮＷＥＬＬ１に接する。Ｐ型埋め込み層ＰＢＬ１上にＰ型ウェルＰＷＥＬＬ２が設けられ、Ｐ型ウェルＰＷＥＬＬ２はＰ型埋め込み層ＰＢＬ１に接する。Ｐ型ウェルＰＷＥＬＬ１とＮ型ウェルＮＷＥＬＬ１は接し、Ｎ型ウェルＮＷＥＬＬ１とＰ型ウェルＰＷＥＬＬ２は接する。
Ｐ型ウェルＰＷＥＬＬ１上にＮ＋不純物領域ＲＮ１、ＲＮ２とＰ＋不純物領域ＲＰ１が設けられ、これらの不純物領域はＰ型ウェルＰＷＥＬＬ１とＰ型基板９０の表面に接する。Ｎ型ウェルＮＷＥＬＬ１上にＮ＋不純物領域ＲＮ３が設けられ、Ｎ＋不純物領域ＲＮ３はＮ型ウェルＮＷＥＬＬ１とＰ型基板９０の表面に接する。Ｐ型ウェルＰＷＥＬＬ２上にＰ＋不純物領域ＲＰ２が設けられ、Ｐ＋不純物領域ＲＰ２はＰ型ウェルＰＷＥＬＬ２とＰ型基板９０の表面に接する。隣り合う不純物領域を絶縁する絶縁層として、絶縁層ＩＳ１〜ＩＳ５が設けられる。
Ｎ＋不純物領域ＲＮ１とＲＮ２の間においてＰ型ウェルＰＷＥＬＬ１がＰ型基板９０の表面に接し、その上にポリシリコン層のゲートＧＴ１が設けられる。例えば、Ｎ＋不純物領域ＲＮ１に接続された金属層がＮ型トランジスターＮＴＲのソースＳＳ１であり、Ｎ＋不純物領域ＲＮ２に接続された金属層がＮ型トランジスターＮＴＲのドレインＤＲ１である。
Ｐ＋不純物領域ＲＰ２はグランド電源ＡＧＮＤのノードに接続される。これにより、Ｐ型ウェルＰＷＥＬＬ２とＰ型埋め込み層ＰＢＬ１を介してＰ型基板９０がグランド電源ＡＧＮＤの電位に設定される。
Ｐ＋不純物領域ＲＰ１とＮ＋不純物領域ＲＮ３はグランド電源ＰＧＮＤの電位に設定される。これにより、Ｐ型ウェルＰＷＥＬ１とＮ型ウェルＮＷＥＬＬ１とディープＮ型ウェルＤＮＷＥＬＬ１とＮ型埋め込み層ＮＢＬ１がグランド電源ＰＧＮＤの電位に設定される。Ｎ型ウェルＮＷＥＬＬ１とディープＮ型ウェルＤＮＷＥＬＬ１とＮ型埋め込み層ＮＢＬ１は、図５のＮ型ウェル６１と図６のＮ型ウェルＮＷＡに相当する。
Ｐ型トランジスターＰＴＲの断面構造において、Ｐ型基板９０上にＮ型埋め込み層ＮＢＬ２とＰ型埋め込み層ＰＢＬ２が設けられる。Ｎ型埋め込み層ＮＢＬ２上にディープＮ型ウェルＤＮＷＥＬＬ２が設けられ、Ｎ型埋め込み層ＮＢＬ２とディープＮ型ウェルＤＮＷＥＬＬ２が接する。ディープＮ型ウェルＤＮＷＥＬＬ２とＮ型埋め込み層ＮＢＬ２は、Ｐ型埋め込み層ＰＢＬ２と同程度の深さに設けられる。Ｎ型埋め込み層ＮＢＬ２は、ディープＮ型ウェルＤＮＷＥＬＬ２全体を覆っていなくてもよい。即ち、ディープＮ型ウェルＤＮＷＥＬＬ２の一部はＰ型基板９０に接してもよい。
ディープＮ型ウェルＤＮＷＥＬＬ２上にＮ型ウェルＮＷＥＬＬ２が設けられ、Ｎ型ウェルＮＷＥＬＬ２はディープＮ型ウェルＤＮＷＥＬＬ２に接する。Ｐ型埋め込み層ＰＢＬ２上にＰ型ウェルＰＷＥＬＬ３が設けられ、Ｐ型ウェルＰＷＥＬＬ３はＰ型埋め込み層ＰＢＬ２に接する。Ｎ型ウェルＮＷＥＬＬ３とＰ型ウェルＰＷＥＬＬ３は接する。
Ｎ型ウェルＮＷＥＬＬ２上にＰ＋不純物領域ＲＰ３、ＲＰ４とＮ＋不純物領域ＲＮ４が設けられ、これらの不純物領域はＮ型ウェルＮＷＥＬＬ２とＰ型基板９０の表面に接する。Ｐ型ウェルＰＷＥＬＬ３上にＰ＋不純物領域ＲＰ５が設けられ、Ｐ＋不純物領域ＲＰ５はＰ型ウェルＰＷＥＬＬ３とＰ型基板９０の表面に接する。隣り合う不純物領域を絶縁する絶縁層として、絶縁層ＩＳ６〜ＩＳ９が設けられる。
Ｐ＋不純物領域ＲＰ３とＲＰ４の間においてＮ型ウェルＮＷＥＬＬ２がＰ型基板９０の表面に接し、その上にポリシリコン層のゲートＧＴ２が設けられる。例えば、Ｐ＋不純物領域ＲＰ３に接続された金属層がＰ型トランジスターＰＴＲのドレインＤＲ２であり、Ｐ＋不純物領域ＲＰ４に接続された金属層がＰ型トランジスターＰＴＲのソースＳＳ２である。
Ｐ＋不純物領域ＲＰ５はグランド電源ＡＧＮＤのノードに接続される。これにより、Ｐ型ウェルＰＷＥＬＬ３とＰ型埋め込み層ＰＢＬ２を介してＰ型基板９０がグランド電源ＡＧＮＤの電位に設定される。
Ｎ＋不純物領域ＲＮ４は電源ＶＤＲの電位に設定される。これにより、Ｎ型ウェルＮＷＥＬＬ２とディープＮ型ウェルＤＮＷＥＬＬ２とＮ型埋め込み層ＮＢＬ２が電源ＶＤＲの電位に設定される。Ｎ型ウェルＮＷＥＬＬ２とディープＮ型ウェルＤＮＷＥＬＬ２とＮ型埋め込み層ＮＢＬ２は、図６のＮ型ウェルＮＷＢに相当する。
５．光源装置
図９は、回路装置１００を含む光源装置２００の第１構成例であり、図１３は、光源回路１０の構成例である。光源装置２００は回路装置１００と光源回路１０とを含む。光源装置２００における回路装置１００を発光制御装置とも呼ぶ。
光源回路１０は、第１スイッチング素子１１と第２スイッチング素子１２とインダクター１４と発光素子１５とを含む。また光源回路１０は、第１抵抗ＲＣＳと第２抵抗ＲＩＳとキャパシターＣＡとダイオードＤＡとを含む。第１スイッチング素子１１と第２スイッチング素子１２はＮ型トランジスターである。
発光素子１５は、電流ＩＬＤによって駆動され、電流ＩＬＤの電流値に応じた明るさで発光する。発光素子１５は、直列に接続された複数のレーザーダイオードである。但し、発光素子１５は、１つのレーザーダイオードであってもよいし、或いはＬＥＤ（Light Emitting Diode）であってもよい。
発光素子１５と第１スイッチング素子１１は、第１電源ノードＮＶＩと第１ノードＮ１との間に直列に設けられる。第１電源ノードＮＶＩは入力電源ＶＩＮが入力されるノードである。第１ノードＮ１は、インダクター１４の一端に接続されるノードである。インダクター１４及び第２スイッチング素子１２及び第２抵抗ＲＩＳは、第１ノードＮ１と第２電源ノードＮＧＮとの間に直列に設けられる。第２電源ノードＮＧＮはグランド電源ＰＧＮＤが入力されるノードである。キャパシターＣＡは第１電源ノードＮＶＩと第１ノードＮ１との間に設けられる。ダイオードＤＡは、第１電源ノードＮＶＩとインダクター１４の他端との間に設けられる。また光源回路１０は、キャパシターＣＢ、ＣＣとダイオードＤＢとツェナーダイオードＤＣと抵抗ＲＡとを含むことができる。これらの素子は、第１スイッチング素子１１のゲート電圧を制御するために設けられている。
第２スイッチング素子１２は、インダクター１４に流れる電流をスイッチングレギュレート制御する。第１スイッチング素子１１は、インダクター１４に流れる電流を発光素子１５に流すか否かを制御する。第１スイッチング素子１１が常時オンしており、第２スイッチング素子１２のスイッチングレギュレート制御によって発光素子１５の発光量が制御されるモードをアナログ調光モードと呼ぶ。また、第１スイッチング素子１１がオンオフすることで、そのオンデューティーによって発光素子１５の発光量が制御されるモードをＰＷＭ調光モードと呼ぶ。
回路装置１００は、第１駆動回路１１０と第２駆動回路１１２と第１制御回路１１４と第２制御回路１２０と電源回路１９１〜１９３とＰＷＭ端子ＴＤＣＳと調光用電圧入力端子ＴＡＣＳと端子ＴＶＩＮ、ＴＤＲＶ、ＴＧＴＢ、ＴＧＴＢ’、ＴＩＳ、ＴＣＳＰ、ＴＣＳＮとを含む。第１駆動回路１１０又は第２駆動回路１１２が図１の駆動回路５０に対応し、端子ＴＤＲＶ、ＴＧＴＢ、又はＴＧＴＢ’が図１の出力端子ＴＧＡＴＥに対応し、電源回路１９１が図１のレギュレーター３０に対応する。
端子ＴＶＩＮには、回路装置１００の外部に設けられた電源回路から入力電源ＶＩＮが入力される。電源回路１９１は、入力電源ＶＩＮの電位を電源ＶＤＲの電位に変換し、電源ＶＤＲを第１駆動回路１１０及び第２駆動回路１１２に供給する。電源回路１９２は、入力電源ＶＩＮの電位を電源ＶＤＬの電位に変換し、電源ＶＤＬを第１制御回路１１４に供給する。電源回路１９３は、入力電源ＶＩＮの電位を電源ＶＤＡの電位に変換し、電源ＶＤＡを第２制御回路１２０に供給する。電源回路１９１〜１９３の各々はレギュレーターであり、例えば正転アンプ回路を用いたリニアレギュレーターである。
ＰＷＭ端子ＴＤＣＳには、ＰＷＭ調光モードにおいて調光制御に用いられるＰＷＭ信号ＤＣＳが、処理装置から入力される。調光用電圧入力端子ＴＡＣＳには、アナログ調光モードにおいて調光制御に用いられる調光用電圧ＡＣＳが、処理装置から入力される。処理装置は、回路装置１００のホスト装置であり、例えばＭＰＵ、ＣＰＵ等のプロセッサーである。
第１制御回路１１４は、ＰＷＭ信号ＤＣＳに基づいて第１制御信号を出力する。第１制御回路１１４は、電源ＶＤＬにより動作するロジック回路であり、例えばＰＷＭ信号ＤＣＳをバッファリングするバッファー回路である。
第１駆動回路１１０は、第１スイッチング素子１１を駆動するドライバーであり、電源ＶＤＲにより動作する。第１駆動回路１１０は、第１制御回路１１４からの第１制御信号に基づいて第１駆動信号ＤＲＶを出力する。第１駆動信号ＤＲＶは、第１スイッチング素子１１をオン又はオフに制御する信号である。第１駆動信号ＤＲＶは端子ＴＤＲＶから出力され、第１スイッチング素子１１のゲートに入力される。第１駆動回路１１０は、ＰＷＭ信号ＤＣＳがアクティブのとき、第１スイッチング素子１１をオンさせる第１駆動信号ＤＲＶを出力し、ＰＷＭ信号ＤＣＳが非アクティブのとき、第１スイッチング素子１１をオフさせる第１駆動信号ＤＲＶを出力する。
第２制御回路１２０は、調光用電圧ＡＣＳ及びＰＷＭ信号ＤＣＳに基づいて第２制御信号を出力する。第２制御回路１２０は、電源ＶＤＡにより動作するアナログ回路である。第２制御回路１２０は、ＰＷＭ信号ＤＣＳがアクティブである期間において、第２スイッチング素子１２のオンオフを制御する。具体的には、第１抵抗ＲＣＳの一端の電圧ＣＳＰが端子ＴＣＳＰに入力され、第１抵抗ＲＣＳの他端の電圧ＣＳＮが端子ＴＣＳＮに入力され、第２抵抗ＲＩＳの一端の電圧ＩＳが端子ＴＩＳに入力される。第２制御回路１２０は、電圧ＣＳＰ、ＣＳＮ、ＩＳと調光用電圧ＡＣＳに基づいて、発光素子１５に流れる電流ＩＬＤをスイッチングレギュレート制御することで、調光用電圧ＡＣＳに対応した電流ＩＬＤとなるように制御する。
第２駆動回路１１２は、第２スイッチング素子１２を駆動するドライバーであり、電源ＶＤＲにより動作する。第２駆動回路１１２は、第２制御回路１２０からの第２制御信号に基づいて第２駆動信号ＧＴＢと信号ＧＴＢ’を出力する。第２駆動信号ＧＴＢは、第２スイッチング素子１２をオン又はオフに制御する信号である。第２駆動信号ＧＴＢは、端子ＴＧＴＢから出力され、第２スイッチング素子１２のゲートに入力される。信号ＧＴＢ’は端子ＴＧＴＢ’から出力される。信号ＧＴＢ’は、第１スイッチング素子１１のゲート電圧を制御する信号である。信号ＧＴＢ’は、例えば第２駆動信号ＧＴＢと同じ波形の信号であるが、第２駆動信号ＧＴＢと異なる波形の信号であってもよい。
図１０は、ＰＷＭ調光モードにおける波形図である。ＰＷＭ信号ＤＣＳの周期をＴＰＷＭとし、ＰＷＭ信号ＤＣＳがハイレベルの期間をＴＨＷとする。ＰＷＭ信号ＤＣＳのデューティーは（ＴＨＷ／ＴＰＷＭ）×１００％である。
ＰＷＭ信号ＤＣＳがハイレベルのとき、第１駆動回路１１０はハイレベルの第１駆動信号ＤＲＶを出力する。これにより、第１スイッチング素子１１がオンになる。このとき、第２制御回路１２０及び第２駆動回路１１２が第２スイッチング素子１２をスイッチングすることで、スイッチングレギュレート制御を行う。これにより、調光用電圧ＡＣＳに対応した電流ＩＬＤが発光素子１５に流れる。ＰＷＭ信号ＤＣＳがローレベルのとき、第１駆動回路１１０はローレベルの第１駆動信号ＤＲＶを出力する。これにより、第１スイッチング素子１１がオフになる。また第２制御回路１２０及び第２駆動回路１１２は、第２スイッチング素子１２をオフにする。このとき、発光素子１５に電流は流れない。
発光素子１５に流れる電流ＩＬＤの時間平均は、ＰＷＭ信号ＤＣＳのデューティーによって決まるので、発光量もＰＷＭ信号ＤＣＳのデューティーによって決まる。このように、ＰＷＭ調光モードでは、ＰＷＭ信号ＤＣＳのデューティーにより調光制御される。アナログ調光モードでは、常時ハイレベルのＰＷＭ信号ＤＣＳがＰＷＭ端子ＴＤＣＳに入力される。アナログ調光モードにおける回路装置１００の動作は、ＰＷＭ調光モードにおいてＰＷＭ信号ＤＣＳがハイレベルであるときの回路装置１００の動作と同様である。即ち、アナログ調光モードでは、調光用電圧ＡＣＳに対応した電流ＩＬＤが発光素子１５に流れるので、調光用電圧ＡＣＳにより調光制御されることになる。
図１１は、回路装置１００を含む光源装置２００の第２構成例である。図９で説明した構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。
図１１では、Ｐ型トランジスター１６が第１スイッチング素子として設けられる。Ｐ型トランジスター１６のソースは、入力電源ＶＩＮが入力される第１電源ノードＮＶＩに接続される。また図１１では、回路装置１００が電源回路１９４を含む。電源回路１９４は、入力電源ＶＩＮから電源ＶＨＢを生成する。電源ＶＨＢの電位は、Ｐ型トランジスター１６をオンさせる電位であり、入力電源ＶＩＮの電位より低く且つグランド電源ＰＧＮＤの電位より高い。第１駆動回路１１０の高電位側電源は入力電源ＶＩＮであり、低電位側電源は電源ＶＨＢである。
図１１の構成において、第１駆動回路１１０においてＮ型トランジスターのソースには電源ＶＨＢが供給され、第２駆動回路１１２においてＮ型トランジスターのソースにはグランド電源ＰＧＮＤが供給される。電源ＶＨＢとグランド電源ＰＧＮＤは異なる電源であるが、図５等で説明したようにＮ型トランジスターをＮ型ウェルで分離することで、上記２種類のＮ型トランジスターを共存させることができる。なお、回路装置１００が図１１の構成である場合、図２及び図５においてＶＸが電源ＶＨＢに相当する。
６．電子機器
図１２は、光源装置２００を含む電子機器４００の構成例である。図１２には、電子機器４００の一例として投写型映像表示装置を示す。投写型映像表示装置は、スクリーンに映像を投写する装置であり、プロジェクターとも呼ばれる。電子機器４００は、光源装置２００と処理装置３００と操作部３１０と記憶部３２０と通信部３３０と表示装置３４０と光学系３５０とを含む。光源装置２００は回路装置１００と光源回路１０とを含む。
通信部３３０は、ＰＣ等の情報処理装置との間で通信を行う。通信部３３０は、ＶＧＡ規格又はＤＶＩ規格、ＨＤＭＩ（ＨＤＭＩは登録商標）規格等の種々の映像インターフェースである。或いは、通信部３３０は、ＵＳＢ規格等の通信インターフェースであってもよいし、又はＬＡＮ等のネットワークインターフェースであってもよい。記憶部３２０は、通信部３３０から入力された画像データを記憶する。また記憶部３２０は処理装置３００のワーキングメモリーとして機能してもよい。記憶部３２０は、半導体メモリー又はハードディスクドライブ等の種々の記憶装置である。操作部３１０は、ユーザーが電子機器４００を操作するためのユーザーインターフェースである。例えば操作部３１０は、ボタン又はタッチパネル、ポインティングデバイス、文字入力デバイス等である。処理装置３００は、ＣＰＵ又はＭＰＵ等のプロセッサーである。処理装置３００は、記憶部３２０に記憶された画像データを表示装置３４０へ送信する。また処理装置３００は、回路装置１００にＰＷＭ信号及び調光用電圧を出力することで調光制御を行う。表示装置３４０は、液晶表示パネルと、画像データに基づいて液晶表示パネルに画像を表示させる表示ドライバーと、を含む。液晶パネルには光源回路１０から光が入射され、液晶パネルを透過した光が光学系３５０によってスクリーンに投写される。図１２では光の経路を点線矢印で示している。
以上に説明した本実施形態の回路装置は、Ｐ型基板上の第１Ｎ型ウェルと、第１Ｎ型ウェル内に設けられる第１Ｐ型ウェルと、第１Ｐ型ウェルに設けられる第１回路素子と、Ｐ型基板上の第２Ｎ型ウェルと、第２Ｎ型ウェル内に設けられる第２Ｐ型ウェルと、第２Ｐ型ウェルに設けられる第２回路素子と、を含む。第１Ｐ型ウェルには第１グランド電源が供給される。第２Ｐ型ウェルには、第１グランド電源と異なる電源が供給される。第１Ｎ型ウェルに、第１グランド電源、又は、第１グランド電源の電位以上且つ高電位側電源の電位未満の第１電位が供給される。
本実施形態によれば、第１Ｎ型ウェルに第１グランド電源又は第１電位が供給されるので、第１Ｎ型ウェル６１を適切な電位に設定できる。即ち、第１Ｎ型ウェルに供給される電位が高電位側電源の電位より低くなるため、素子破壊を抑制できる。また、高電位側電源から第１Ｎ型ウェルへの電流経路がなくなるので、高電位側電源から第１Ｎ型ウェルに流れる予期せぬリーク電流の発生を抑制できる。
また本実施形態では、第２Ｐ型ウェルに、第１グランド電源と異なる第２グランド電源が供給されてもよい。
本実施形態によれば、第１Ｎ型ウェルにより第１Ｐ型ウェルがＰ型基板から分離され、第２Ｎ型ウェルにより第２Ｐ型ウェルがＰ型基板から分離される。このようなトリプルウェル構造によって第１Ｐ型ウェルと第２Ｐ型ウェルに異なるグランド電源を供給できる。本実施形態では、このようなトリプルウェル構造におけるＮ型ウェルを適切な電位に設定できる。
また本実施形態では、第１回路素子は、ソースに第１グランド電源が供給されるＮ型トランジスターであってもよい。
本実施形態によれば、トリプルウェル構造を有するＮ型トランジスターが構成され、そのトリプルウェル構造のＮ型ウェルの電位を適切に設定できる。
また本実施形態では、Ｎ型トランジスターのドレインに接続される出力端子を含んでもよい。
トリプルウェル構造を有するＮ型トランジスターには寄生バイポーラートランジスターが生じる。寄生バイポーラートランジスターのコレクターは第１Ｎ型ウェルであり、エミッターはＮ型トランジスターのドレインであり、ベースは第１Ｐ型ウェルである。Ｎ型トランジスターのドレインに接続される出力端子に負電位が印加された場合、寄生バイポーラートランジスターのコレクターからエミッターにリーク電流が流れる。本実施形態では、コレクターである第１Ｎ型ウェルに第１グランド電源又は第１電位が供給されるので、高電位側電源から寄生バイポーラートランジスターを経由して予期せぬリーク電流が流れない。
また本実施形態では、回路装置は、Ｐ型基板に設けられ、高電位側電源が供給される第３Ｎ型ウェルと、第３Ｎ型ウェルに設けられる第３回路素子と、を含んでもよい。
このようにすれば、トリプルウェル構造を有する第１回路素子及び第２回路素子と共に、第３Ｎ型ウェルに設けられる第３回路素子を設けることができる。
また本実施形態では、第３回路素子は、ソースに高電位側電源が供給されるＰ型トランジスターであってもよい。
このようにすれば、トリプルウェル構造を有する第１回路素子及び第２回路素子と共に、第３Ｎ型ウェルに設けられるＰ型トランジスターを設けることができる。
また本実施形態では、回路装置はレギュレーターを含んでもよい。レギュレーターは、高電位側電源の電位より高い電位の入力電源に基づいて高電位側電源を生成し、生成した高電位側電源をＰ型トランジスターのソースに供給してもよい。
本実施形態では、仮に高電位側電源にリーク電流が流れたとすると、そのリーク電流はレギュレーターを介して入力電源に流れることになる。入力電源の電位は高電位側電源の電位より高いので、リーク電流による電力損失が大きくなり、その電力損失による発熱等が発生するおそれがある。本実施形態では、第１Ｎ型ウェルが適切な電位に設定されることで、高電位側電源から予期せぬリーク電流が流れないので、電力損失による発熱等を抑制できる。
また本実施形態では、第１回路素子は保護ダイオードであってもよい。保護ダイオードにおいて、第１Ｐ型ウェルがカソードとなり、第１Ｐ型ウェルに設けられるＮ型不純物領域がアノードとなってもよい。
トリプルウェル構造を有する保護ダイオードには寄生バイポーラートランジスターが生じる。寄生バイポーラートランジスターのコレクターは第１Ｎ型ウェルであり、エミッターはＮ型不純物領域であり、ベースは第１Ｐ型ウェルである。保護ダイオードのカソードに接続される出力端子に負電位が印加された場合、寄生バイポーラートランジスターのコレクターからエミッターにリーク電流が流れる。本実施形態では、コレクターである第１Ｎ型ウェルに第１グランド電源又は第１電位が供給されるので、高電位側電源から寄生バイポーラートランジスターを経由して予期せぬリーク電流が流れない。
また本実施形態では、第１Ｎ型ウェルに、高電位側電源とは電気的に非接続の電源から第１電位が供給されてもよい。
高電位側電源とは電気的に非接続の電源から第１電位が供給されることで、第１Ｎ型ウェルを経由するリーク電流が流れた場合であっても、高電位側電源に予期せぬリーク電流が流れない。
また本実施形態では、回路装置は、Ｐ型基板に設けられる第３Ｎ型ウェルと、第３Ｎ型ウェルに設けられるＰ型トランジスターと、出力端子と、を含んでもよい。第３Ｎ型ウェルには高電位側電源が供給されてもよい。Ｐ型トランジスターのソースには高電位側電源が供給されてもよい。第１回路素子は、ソースに第１グランド電源が供給されるＮ型トランジスターであってもよい。Ｐ型トランジスターのドレインとＮ型トランジスターのドレインが出力端子に接続され、Ｐ型トランジスターとＮ型トランジスターは、出力端子に出力信号を出力するドライバーを構成してもよい。
本実施形態において、ドライバーのＮ型トランジスターには寄生バイポーラートランジスターが生じる。寄生バイポーラートランジスターのコレクターは第１Ｎ型ウェルであり、エミッターはＮ型トランジスターのドレインであり、ベースは第１Ｐ型ウェルである。本実施形態では、コレクターである第１Ｎ型ウェルに第１グランド電源又は第１電位が供給される。これにより、Ｎ型トランジスターのドレインに接続される出力端子に負電位が印加された場合であっても、高電位側電源から寄生バイポーラートランジスターを経由する予期せぬリーク電流が流れない。
また本実施形態では、ドライバーは、光源回路のトランジスターを駆動するドライバーであってもよい。
本実施形態によれば、光源回路のトランジスターを駆動するドライバーにおいて、トリプルウェル構造を有するＮ型トランジスターのＮ型ウェルを適切な電位に設定できる。
また本実施形態の光源装置は、上記に記載の回路装置と、光源回路と、を含む。
また本実施形態の電子機器は、上記のいずれかに記載の回路装置を含む。
なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、光源回路、光源装置及び電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
１０…光源回路、１１…第１スイッチング素子、１２…第２スイッチング素子、１４…インダクター、１５…発光素子、１６…Ｐ型トランジスター、２０…入出力セル、２１，２２…保護ダイオード、２５…抵抗、３０…レギュレーター、３１…Ｐ型トランジスター、３２，３３…抵抗、３５…演算増幅器、４０…双方向ダイオード、４１，４２…ダイオード、５０…駆動回路、５１…Ｐ型トランジスター、５２…Ｎ型トランジスター、５５…プリドライバー、６１，６２…Ｎ型ウェル、６５，６６…ｎ＋不純物領域、６６…不純物領域、７１，７２…Ｐ型ウェル、７５，７６…ｐ＋不純物領域、８１，８２…Ｎ型トランジスター、８３…第１回路素子、９０…Ｐ型基板、９５…ｐ＋不純物領域、１００…回路装置、１１０…第１駆動回路、１１２…第２駆動回路、１１４…第１制御回路、１２０…第２制御回路、１９１〜１９４…電源回路、２００…光源装置、３００…処理装置、３１０…操作部、３２０…記憶部、３３０…通信部、３４０…表示装置、３５０…光学系、４００…電子機器、ＡＧＮＤ…グランド電源、ＢＴＰ１，ＢＴＰ２…寄生バイポーラートランジスター、ＤＰ１〜ＤＰ４…寄生ダイオード、ＧＡＴＥ…出力信号、ＰＧＮＤ…グランド電源、ＴＧＡＴＥ…出力端子、ＶＤ１…第１電位、ＶＤＲ…電源、ＶＩＮ…入力電源

Claims (13)

  1. Ｐ型基板上の第１Ｎ型ウェルと、
    前記第１Ｎ型ウェル内に設けられ、第１グランド電源が供給される第１Ｐ型ウェルと、
    前記第１Ｐ型ウェルに設けられる第１回路素子と、
    前記Ｐ型基板上の第２Ｎ型ウェルと、
    前記第２Ｎ型ウェル内に設けられ、前記第１グランド電源と異なる電源が供給される第２Ｐ型ウェルと、
    前記第２Ｐ型ウェルに設けられる第２回路素子と、
    を含み、
    前記第１Ｎ型ウェルに、前記第１グランド電源、又は、前記第１グランド電源の電位以上且つ高電位側電源の電位未満の第１電位が供給されることを特徴とする回路装置。
  2. 請求項１において、
    前記第２Ｐ型ウェルに、前記第１グランド電源と異なる第２グランド電源が供給されることを特徴とする回路装置。
  3. 請求項１又は２において、
    前記第１回路素子は、
    ソースに前記第１グランド電源が供給されるＮ型トランジスターであることを特徴とする回路装置。
  4. 請求項３において、
    前記Ｎ型トランジスターのドレインに接続される出力端子を含むことを特徴とする回路装置。
  5. 請求項１乃至４のいずれか一項において、
    前記Ｐ型基板に設けられ、高電位側電源が供給される第３Ｎ型ウェルと、
    前記第３Ｎ型ウェルに設けられる第３回路素子と、
    を含むことを特徴とする回路装置。
  6. 請求項５において、
    前記第３回路素子は、
    ソースに前記高電位側電源が供給されるＰ型トランジスターであることを特徴とする回路装置。
  7. 請求項６において、
    前記高電位側電源の電位より高い電位の入力電源に基づいて前記高電位側電源を生成し、生成した前記高電位側電源を前記Ｐ型トランジスターのソースに供給するレギュレーターを含むことを特徴とする回路装置。
  8. 請求項１乃至７のいずれか一項において、
    前記第１回路素子は、
    前記第１Ｐ型ウェルがカソードとなり、前記第１Ｐ型ウェルに設けられるＮ型不純物領域がアノードとなる保護ダイオードであることを特徴とする回路装置。
  9. 請求項１乃至８のいずれか一項において、
    前記第１Ｎ型ウェルに、前記高電位側電源とは電気的に非接続の電源から前記第１電位が供給されることを特徴とする回路装置。
  10. 請求項１又は２において、
    前記Ｐ型基板に設けられ、高電位側電源が供給される第３Ｎ型ウェルと、
    第３Ｎ型ウェルに設けられ、ソースに前記高電位側電源が供給されるＰ型トランジスターと、
    出力端子と、
    を含み、
    前記第１回路素子は、
    ソースに前記第１グランド電源が供給されるＮ型トランジスターであり、
    前記Ｐ型トランジスターのドレインと前記Ｎ型トランジスターのドレインが前記出力端子に接続され、前記Ｐ型トランジスターと前記Ｎ型トランジスターは、前記出力端子に出力信号を出力するドライバーを構成することを特徴とする回路装置。
  11. 請求項１０において、
    前記ドライバーは、
    光源回路のトランジスターを駆動するドライバーであることを特徴とする回路装置。
  12. 請求項１１に記載の回路装置と、
    前記光源回路と、
    を含むことを特徴とする光源装置。
  13. 請求項１乃至１１のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
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