JP5994457B2 - 半導体装置 - Google Patents

Description

以下に説明する実施形態は、半導体装置およびその製造方法、半導体装置の駆動方法に関する。

同一のシリコン基板上に形成されたｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを電気的に分離するため、ｎチャネルＭＯＳトランジスタを第１導電型ウェル中に、ｐチャネルＭＯＳトランジスタを第２導電型ウェル中に形成する、いわゆるツインウェル構成のＣＭＯＳ素子が知られている。

しかし、ツインウェル構成のＣＭＯＳ素子では、前記ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタおよびそれぞれの第１導電型および第２導電型のウェルが寄生バイポーラトランジスタ回路を形成するため、ノイズなどが入来した場合にラッチアップを生じ易い問題がある。

一方、このようなツインウェル構造のＣＭＯＳ素子のラッチアップを抑制するために、一方のウェル、例えばｎチャネルＭＯＳトランジスタが形成された第１導電型ウェルを、より深い第２導電型ウェル中に形成する、いわゆるトリプルウェル構造のＣＭＯＳ素子が知られている。例えば特許文献１はこのようなトリプルウェル構造を開示するものである。

特開２０１０−４５１８２号公報

特許文献１において、トリプルウェル構造をもってしても、シリコン基板内に別の寄生回路が形成されてしまいラッチアップが生じてしまうことが指摘されている。

一の側面によれば半導体装置は、シリコン基板と、前記シリコン基板に形成された第１導電型の第１のウェルと、前記シリコン基板に形成された第２導電型の第２のウェルと、前記シリコン基板中、前記第１のウェルの下に形成された第２導電型の第３のウェルと、前記第１のウェルの一部に形成され、前記シリコン基板の表面に到達する第１導電型の第１のウェルコンタクト領域と、前記第２のウェルの一部に形成され、前記シリコン基板の表面に到達する第２導電型の第２のウェルコンタクト領域と、前記第１のウェルおよび第３のウェルに接して形成され、前記シリコン基板の表面に到達する第２導電型の第３のウェルコンタクト領域と、前記第２のウェルおよび前記シリコン基板に接して形成され、前記シリコン基板の表面に到達する第１導電型の第４のウェルコンタクト領域と、を含み、前記第１のウェルには第２導電型のソース領域およびドレイン領域を有する第１のＭＯＳトランジスタが形成され、前記第２のウェルには第１導電型のソース領域およびドレイン領域を有する第２のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタの前記ソース領域および前記第１および第４のウェルコンタクト領域には第１の電源電圧が供給され、前記第２のＭＯＳトランジスタの前記ソース領域および前記第２および第３のウェルコンタクト領域には、前記第１の電源電圧よりも高い第２の電源電圧が供給され、前記第３のウェルコンタクト領域は前記第２のウェルコンタクト領域よりも低い抵抗値を有し、前記第４のウェルコンタクト領域は前記第１のウェルコンタクト領域よりも低い抵抗値を有する。

上記半導体装置によれば、前記第３および第４のウェルコンタクト領域の抵抗値を低減することにより、前記シリコン基板中においてラッチアップをトリガする寄生バイポーラトランジスタがオンするのが抑制される。

第１の実施形態による半導体装置の構成を示す断面図である。 図１の半導体装置中における寄生ラッチアップの抑制を説明する図である。 （Ａ），（Ｂ）は図１の半導体装置の製造工程を説明する図（その１）である。 （Ｃ），（Ｄ）は図１の半導体装置の製造工程を説明する図（その２）である。 （Ｅ），（Ｆ）は図１の半導体装置の製造工程を説明する図（その３）である。 （Ｇ），（Ｈ）は図１の半導体装置の製造工程を説明する図（その４）である。 （Ｉ），（Ｊ）は図１の半導体装置の製造工程を説明する図（その５）である。 （Ｋ），（Ｌ）は図１の半導体装置の製造工程を説明する図（その６）である。 第２の実施形態による半導体装置の構成を示す断面図である。 第３の実施形態による半導体装置の構成を示す平面図および断面図である。 第４の実施形態による半導体装置を説明する等価回路図および断面図である。 第５の実施形態による半導体装置を説明する等価回路図および断面図である。

［第１の実施形態］
図１は、第１の実施形態による半導体装置２０の構成を示す断面図である。

図１を参照するに、前記半導体装置２０はｐ型のシリコン基板２１上に形成され、前記シリコン基板２１中にはＳＴＩ型の素子分離領域２１Ｉにより、ｎチャネルＭＯＳトランジスタのための基板領域２１ＡとｐチャネルＭＯＳトランジスタのための基板領域２１Ｂとが画成されている。

前記基板領域２１Ａは前記シリコン基板２１中に形成されたｐ型ウェル２１ＰＷ内に形成されており、前記ｐ型ウェル２１ＰＷには、前記基板領域２１Ａに素子分離領域２１Ｉにより隔てられて隣接する基板領域２１Ｃにｐ型のウェルコンタクト領域２１ＰＣが形成されている。同様に前記基板領域２１Ｂは前記シリコン基板２１中に形成されたｎ型ウェル２１ＮＷ内に形成されており、前記ｎ型ウェル２１ＮＷには、前記基板領域２１Ｂに素子分離領域２１Ｉにより隔てられて隣接する基板領域２１Ｆにｎ型のウェルコンタクト領域２１ＮＣが、形成されている。

前記ｎチャネルＭＯＳトランジスタは、前記基板領域２１Ａにおいて前記シリコン基板２１上にゲート絶縁膜２２Ａを介して形成されたｎ＋型のゲート電極２３ＧＡを含み、前記シリコン基板２１中には前記基板領域２１Ａにおいて、前記ｎ＋型のゲート電極２３ＧＡ直下のチャネル領域２１ＣｈＡを挟んで形成されたｎ＋型のソース領域２１ａおよびドレイン領域２１ｂが形成されている。前記ソース領域２１ａには例えば０Ｖである電源電圧ＶＳＳを供給する電源配線が接続され、前記ドレイン領域２１ｂには出力電圧ＶＤ１を出力する配線が接続されている。また前記ゲート電極２３Ａには入力電圧ＶＧ１を供給する配線が接続されている。ただし上記電源電圧ＶＳＳの数値は単に一例であり、本実施形態はかかる特定の電源電圧の値に限定されるものではない。

前記ソース領域２１ａ，ドレイン領域２１ｂおよびチャネル領域２１ＣｈＡは前記ｐ型ウェル２１ＰＷ中に形成された基板領域２１Ａに形成され、さらに前記ｐ型ウェルコンタクト領域２１ＰＣには前記ｐ型ウェル２１ＰＷを電源電圧ＶＳＳでバイアスするための電源配線が形成されている。前記ｐ型ウェル２１ＰＣは前記シリコン基板２１の表面に露出する低抵抗のｐ＋型領域２１ＰＣ＋を含む。前記ｐ＋型低抵抗領域２１ＰＣ＋には、前記電源電圧ＶＳＳを供給する電源配線が接続される。

同様に前記ｐチャネルＭＯＳトランジスタは、前記基板領域２１Ｂにおいて前記シリコン基板２１上にゲート絶縁膜２２Ｂを介して形成されたゲート電極２３ＧＢを含み、前記シリコン基板２１中には前記基板領域２１Ｂに、ゲート電極２３ＧＢ直下のチャネル領域２１ＣｈＢを挟んで形成されたｐ＋型のソース領域２１ｃおよびドレイン領域２１ｄが形成されている。前記ソース領域２１ｃには例えば＋３．３Ｖの電源電圧ＶＤＤを供給する電源配線が接続され、前記ドレイン領域２１ｄには出力電圧ＶＤ２を出力する配線が接続されている。前記ゲート電極２３Ｇには入力電圧ＶＧ２を供給する配線が接続されている。

前記ソース領域２１ｃ，ドレイン領域２１ｄおよびチャネル領域２１ＣｈＢは前記ｎ型ウェル２１ＮＷ中に形成された基板領域２１Ｂに形成され、さらに前記ｎ型ウェルコンタクト領域２１ＮＣには前記ｎ型ウェル２１ＮＷを電源電圧ＶＤＤでバイアスするための電源配線が形成されている。前記ｎ型ウェルコンタクト領域２１ＮＣは前記シリコン基板２１の表面に露出する低抵抗のｎ＋型低抵抗領域２１ＮＣ＋を含む。前記ｎ＋型低抵抗領域２１ＮＣ＋には、前記電源電圧ＶＤＤを供給する電源配線が接続される。また上記電源電圧ＶＤＤの数値は単に一例であり、本実施形態はかかる特定の電源電圧の値に限定されるものではない。

さらに前記ｐ型ウェル２１ＰＷの下には深いｎ型ウェル２１ＤＮＷが形成されており、前記深いｎ型ウェル２１ＤＮＷは前記ｐ型ウェル２１ＰＷをｐ型シリコン基板２１から電気的に分離する。さらに前記深いｎ型ウェル２１ＤＮＷを電源電圧ＶＤＤでバイアスするため、前記ウェル２１ＰＷに隣接して、前記シリコン基板２１の表面から前記深いｎ型ウェル２１ＤＮＷに至るｎ型ウェルコンタクト領域２１ＤＮＣが形成され、前記ウェルコンタクト領域２１ＤＮＣには前記電源電圧ＶＤＤを供給する配線が接続されている。このため前記ｎ型ウェルコンタクト領域２１ＤＮＣのうち、前記シリコン基板２１の表面に露出する部分にはｎ＋型の低抵抗領域２１ＤＮ＋が形成されている。前記ｎ＋型低抵抗領域２１ＤＮ＋には、前記電源電圧ＶＤＤを供給する電源配線が接続される。

さらに前記シリコン基板２１中には前記ウェルコンタクト領域２１ＤＮＣと前記ｎ型ウェル２１ＮＣとの間にこれらに隣接して、前記ｐ型シリコン基板２１を電源電圧ＶＳＳでバイアスするためｐ型のウェルコンタクト領域２１ＰＳが形成されており、前記ｐ型ウェルコンタクト領域２１ＰＳのうち、前記シリコン基板２１の表面に露出する部分にはｐ＋型の低抵抗領域２１ＰＳ＋が形成されている。前記ｐ＋型低抵抗領域２１ＰＳ＋には、前記電源電圧ＶＳＳを供給する電源配線が接続される。

かかる、ｐ型シリコン基板２１中に形成された深いｎ型ウェル２１ＤＮＷとｐ型ウェル２１ＰＷとを含むいわゆるトリプルウェル構成の半導体装置２０では、前記ｐ型ウェル２１ＰＷと深いｎ型ウェル２１ＤＮＷとが逆バイアスされ、また前記深いｎ型ウェル２１ＤＮＷとｐ型基板２１とが逆バイアスされる結果、基板領域２１Ａを含むｐ型ウェル２１ＰＷＡがシリコン基板２１から電気的に分離される。また同様に基板領域２１Ｂを含むｎ型ウェル２１ＮＷが、前記シリコン基板２１から電気的に分離される。

一方、このようなトリプルウェル構成の半導体装置２０でも、前記ｐ型シリコン基板２１中に様々なｐ型領域やｎ型領域が隣接して形成されるため、寄生バイポーラトランジスタによる寄生回路が形成されるのが避けられない。

図２（Ａ）は、図１に、このような寄生バイポーラトランジスタによる寄生ラッチアップ回路の等価回路図、図２（Ｂ）は、前記寄生ラッチアップ回路を図１の構造に重ねて示した断面図である。

図２（Ａ），（Ｂ）を参照するに、前記シリコン基板２１中には、前記ｎ＋型ソース領域２１ａをエミッタとしｐ型ウェル２１ＰＷをベースとし、深いｎ型ウェル２１ＤＮＷをコレクタとして第１の寄生ＮＰＮトランジスタＮＰＮ_１が形成され、さらに前記ｐ＋型ソース領域２１ｃをエミッタとしｎ型ウェル２１ＮＷをベースとし、ｐ型シリコン基板２１をコレクタとする第１の寄生ＰＮＰトランジスタＰＮＰ_１が形成されるのがわかる。さらに前記シリコン基板２１中には、前記ｐ型シリコン基板２１をベースとし前記深いｎ型ウェル２１ＤＮＷをエミッタとし、前記ｎ型ウェル２１ＮＷをコレクタとする第２の寄生ＮＰＮトランジスタＮＰＮ_２が形成され、さらにｎ型ウェルコンタクト領域２１ＤＮＣをベースとしｐ型コンタクトと領域２１ＰＳをエミッタとし、ｐ型ウェル２１ＰＷをコレクタとする第２の寄生ＰＮＰトランジスタＰＮＰ_２が形成されるのがわかる。

前記ＮＰＮトランジスタＮＰＮ_１のコレクタを構成する深いｎ型ウェル２１ＤＮＷは前記ＮＰＮトランジスタＮＰＮ_２のエミッタでもあり、前記ＮＰＮトランジスタＮＰＮ_１のベースを構成するｐ型ウェル２１ＰＷはＰＮＰトランジスタＰＮＰ_２のコレクタでもあり、前記ＰＮＰトランジスタＰＮＰ_１のベースを構成するｎ型ウェル２１ＮＷは前記ＮＰＮトランジスタＮＰＮ_２のコレクタでもあり、前記ＰＮＰトランジスタＰＮＰ_１のコレクタを構成するシリコン基板２１は前記ＮＰＮトランジスタＮＰＮ_２のエミッタでもあるので、前記シリコン基板２１中には、図２（Ａ）に示す等価回路を有する寄生ラッチアップ回路が形成される。図２（Ａ）の等価回路において抵抗Ｒ_１は前記ウェルコンタクト領域２１ＰＣの寄生抵抗であり、抵抗Ｒ_２は前記ウェルコンタクト領域２１ＤＮＣの寄生抵抗であり、抵抗Ｒ_３は前記ウェルコンタクト領域２１ＰＳの寄生抵抗であり、抵抗Ｒ_４はウェルコンタクト領域２１ＮＣの寄生抵抗である。前記抵抗Ｒ_１は前記低抵抗領域２１ＰＣ＋の寄与を含み、前記抵抗Ｒ_２は前記低抵抗領域２１ＤＮ＋の寄与を含み、前記抵抗Ｒ_３は前記低抵抗領域２１ＰＳ＋の寄与を含み、前記抵抗Ｒ_４は低抵抗領域２１ＮＣ＋の寄与を含む。

以下、図２（Ａ）の寄生ラッチアップ回路のラッチアップ動作を説明する。

すなわち（１）前記シリコン基板２１中にノイズが入来し、図２（Ａ）中、ノードＮ１、すなわちｐ型ウェル２１ＰＷの電位が上昇すると前記ＮＰＮトランジスタＮＰＮ_１がターンオンし、前記抵抗Ｒ_２による電圧降下の結果、ノードＮ２、すなわち深いｎ型ウェル２１ＤＮＷの電位が下降する。（２）その結果、前記トランジスタＮＰＮ_２がターンオンし、前記抵抗Ｒ_４の電圧降下により、ノードＮ４の電位が下降する。（３）すると前記ＰＮＰトランジスタＰＮＰ_１がターンオンし、寄生抵抗Ｒ３の電圧降下により、ノードＮ３、すなわちウェルコンタクト領域２１ＰＳの電位が上昇する。（４）するとＰＮＰトランジスタＰＮＰ_２がターンオンし、抵抗Ｒ１による電圧降下によりノードＮ１の電位が上昇する。

状態（４）が発生すると、状態（１）におけるノイズが消えても、前記４個の寄生バイポーラトランジスタはオン状態を維持し、ラッチアップが発生する。

一方、図２（Ａ）の等価回路を見ると、トランジスタＰＮＰ_１やＮＰＮ_１は電源電圧ＶＤＤと電源電圧ＶＳＳの間に直列に接続されていて、エミッタ−コレクタ間に電圧が印加されやすいのに対し、トランジスタＰＮＰ_２ではエミッタとコレクタがそれぞれ抵抗Ｒ_３およびＲ_１を介して同じノードに接続されており、またトランジスタＮＰＮ_２ではエミッタとコレクタがそれぞれ抵抗Ｒ_２およびＲ_４を介して同じノードに接続されていることがわかる。すなわち、トランジスタＰＮＰ_２のエミッタとコレクタは、通常の、すなわちラッチアップが生じていない状態では同電位にあり、またトランジスタＮＰＮ_２のエミッタとコレクタも、通常の状態では同電位にある。このことから、トランジスタＰＮＰ_２およびＮＰＮ_２では、トランジスタＰＮＰ_１およびＮＰＮ_１に比べてエミッタ−コレクタ間に印加される電圧は通常の状態では０Ｖになっており、ノイズが入来しても、トランジスタＰＮＰ_２およびＮＰＮ_２はターンオンしづらいことがわかる。

そこで本実施形態では、前記トランジスタＮＰＮ_２のエミッタとコレクタの間に介在する寄生抵抗Ｒ_２，Ｒ_４のうち、特に電源電圧ＶＤＤとＶＳＳの間に直列に入っていて電圧が発生しやすい寄生抵抗Ｒ_２の抵抗値を低減することで、前記トランジスタＮＰＮ_２のターンオンを抑制し、ラッチアップの発生を抑制する。また本実施形態では、前記トランジスタＰＮＰ_２のエミッタとコレクタの間に介在する寄生抵抗Ｒ_１，Ｒ_３のうち、特に電源電圧ＶＤＤとＶＳＳの間に直列に入っていて電圧が発生しやすい寄生抵抗Ｒ_３の抵抗値を低減することで、前記トランジスタＰＮＰ_２のターンオンを抑制し、ラッチアップの発生を抑制する。

より具体的には、本実施形態では前記ウェルコンタクト領域２１ＰＣ，２１ＮＣ，２１ＤＮＣおよび２１ＰＳを同一の面積に形成するが、前記寄生抵抗Ｒ_２およびＲ_３に対応する前記ウェルコンタクト領域２１ＤＮＣおよび２１ＰＳの不純物濃度を増大させ、抵抗値を低減する。

仮に寄生抵抗Ｒ_２，Ｒ_３の抵抗値を０に低減できた場合、前記ノードＮ１の電位がノイズにより上昇してトランジスタＮＰＮ_１がターンオンしてもノードＮ２の電位が高い（電源電圧ＶＤＤに略等しい）ためトランジスタＮＰＮ_２はターンオンしない。トランジスタＮＰＮ_２がターンオンしないとノードＮ４の電位も高いままであり、トランジスタＰＮＰ_１もターンオンしない。仮にトランジスタＰＮＰ_１がターンオンしても、ノードＮ３の電位が低い（電源電圧Ｖｓｓに略等しい）ため、トランジスタＰＮＰ_２はターンオンすることがない。その結果、前記シリコン基板２１中における寄生ラッチアップ回路がラッチアップを生じるのが抑制される。

以下、本実施形態による半導体装置２０の製造工程を、図３〜図７を参照しながら説明する。

図３（Ａ）を参照するに、ｐ型シリコン基板２１上には前記ＳＴＩ型素子分離領域２１Ｉにより基板領域２１Ａおよび基板領域２１Ｂ、さらに前記ウェルコンタクト領域２１ＰＣ，２１ＤＮＣ，２１ＰＳ，２１ＮＣのための基板領域２１Ｃ〜２１Ｆがそれぞれ画成され、図３（Ｂ）の工程において前記基板領域２１Ｂおよび基板領域２１Ｄ〜２１ＦをレジストパターンＲＰ_１で保護した状態でリン（Ｐ）を例えば２ＭｅＶの加速電圧下、７°のチルト角および３×１０^１２ｃｍ^−２のドーズ量でイオン注入し、前記シリコン基板２１中に深いｎ型ウェル２１ＤＮＷを形成する。

次に図４（Ｃ）の工程において前記レジストパターンＲＰ_１を除去し、前記シリコン基板２１上に前記基板領域２１Ｂおよび基板領域２１Ｄ、さらに基板領域２１Ｆを覆い前記基板領域２１Ａおよび基板領域２１Ｃ、さらに基板領域２１Ｅを露出するレジストパターンＲＰ_２を形成する。さらにこの状態で前記シリコン基板２１中にボロンイオン（Ｂ＋）を３５０ｋｅＶの加速電圧下、７°のチルト角および４×１０^１２ｃｍ^−２のドーズ量で、また１５０ｋｅＶの加速電圧下、７°のチルト角および４×１０^１２ｃｍ^−２のドーズ量で、さらに１０ｋｅＶの加速電圧下、７°のチルト角および３×１０^１２ｃｍ^−２のドーズ量でイオン注入し、前記基板領域２１Ａおよび基板領域２１Ｃに前記ｐ型ウェル２１ＰＷを、また前記基板領域２１Ｅにウェルコンタクト領域２１ＰＳを形成する。

次に図４（Ｄ）の工程において前記レジストパターンＲＰ_２を除去し、前記シリコン基板２１上に前記基板領域２１Ａおよび基板領域２１Ｃ、さらに基板領域２１Ｅを覆い前記基板領域２１Ｂおよび基板領域２１Ｆ、さらに基板領域２１Ｄを露出するレジストパターンＲＰ_３を形成する。さらにこの状態で前記シリコン基板２１中にリンイオン（Ｐ＋）を７００ｋｅＶの加速電圧下、７°のチルト角および４×１０^１２ｃｍ^−２のドーズ量で、また３００ｋｅＶの加速電圧下、７°のチルト角および２×１０^１２ｃｍ^−２のドーズ量で、さらに２０ｋｅＶの加速電圧下、７°のチルト角および３×１０^１２ｃｍ^−２のドーズ量でイオン注入し、前記基板領域２１Ｂおよび基板領域２１Ｆに前記ｎ型ウェル２１ＮＷおよび２１ＮＣを、また前記基板領域２１Ｄにｎ型のウェルコンタクト領域２１ＤＮＣを形成する。

次に図５（Ｅ）の工程において前記レジストパターンＲＰ_３を除去し、前記シリコン基板２１上に前記基板領域２１Ｅを露出するレジストパターンＲＰ_４を形成し、前記レジストパターンＲＰ_４をマスクにボロンイオン（Ｂ＋）を３５０ｋｅＶの加速電圧下、７°のチルト角と８×１０^１２ｃｍ^−２のドーズ量で、また１５０ｋｅＶの加速電圧下、７°のチルト角と４×１０^１２ｃｍ^−２のドーズ量でイオン注入し、先に形成されているウェルコンタクト領域２１ＰＳの不純物濃度を例えば１．５×１０¹⁸ｃｍ^−３あるいはそれ以上に増大させ、寄生抵抗Ｒ_３の抵抗値を、前記ウェルコンタクト領域２１ＰＣの寄生抵抗Ｒ_１の値よりも低減させる。

さらに図５（Ｆ）の工程において前記レジストパターンＲＰ_４を除去し、前記シリコン基板２１上に前記基板領域２１Ｄを露出するレジストパターンＲＰ_５を形成し、前記レジストパターンＲＰ_５をマスクにリンイオン（Ｐ＋）を７００ｋｅＶの加速電圧下、７°のチルト角と８×１０^１２ｃｍ^−２のドーズ量で、また３００ｋｅＶの加速電圧下、７°のチルト角と４×１０^１２ｃｍ^−２のドーズ量でイオン注入し、先に形成されているｎ型ウェルコンタクト領域２１ＤＮＣの不純物濃度を１．５×１０¹⁵ｃｍ^−３あるいはそれ以上に増大させ、寄生抵抗Ｒ_２の抵抗値を、前記ウェルコンタクト領域２１ＮＣの寄生抵抗Ｒ_４の値よりも低減させる。

次に図６（Ｇ）の工程において前記レジストパターンＲＰ５を除去し、さらに前記シリコン基板２１の表面にゲート絶縁膜となるシリコン酸化膜（図示せず）およびゲート電極となるポリシリコン膜（図示せず）を順次形成する。さらに形成されたポリシリコン膜およびシリコン酸化膜をパターニングすることにより、前記基板領域２１Ａにおいてはゲート絶縁膜２２Ａを介してポリシリコンゲート電極２３Ａを、また前記基板領域２１Ｂにおいてはゲート絶縁膜２２Ｂを介してポリシリコンゲート電極２３Ｂを、それぞれ形成する。

次に図６（Ｈ）の工程において前記シリコン基板２１上に、前記基板領域２１Ｂ，２１Ｃおよび２１Ｅを覆い、基板領域２１Ａ，２１Ｄ，２１Ｆを露出するレジストパターンＲＰ_６を形成し、リンイオン（Ｐ＋）を１５ｋｅＶの加速電圧下、５×１０^１３ｃｍ^−２のドーズ量でイオン注入する。これにより，前記基板領域２１Ａにおいて前記ポリシリコンゲート電極２３ＧＡの両側に浅いｎ−型のソースエクステンション領域２１ａ−とドレインエクステンション領域２１ｂ−が形成され、前記基板領域２１Ｄでｎ型ウェルコンタクト領域２１ＤＮＣの表面にｎ−型領域２１ＤＮＣ−が、さらに前記基板領域２１Ｆではｎ型ウェルコンタクト領域２１ＮＣの表面にｎ−型低抵抗領域２１ＮＣ−が、それぞれ形成される。

次に図７（Ｉ）の工程において前記シリコン基板２１上に、基板領域２１Ａ，２１Ｄ，２１Ｆを覆い、前記基板領域２１Ｂ，２１Ｃおよび２１Ｅを露出するレジストパターンＲＰ_７を形成し、ボロンイオン（Ｂ＋）を１５ｋｅＶの加速電圧下、５×１０^１３ｃｍ^−２のドーズ量でイオン注入する。これにより，前記基板領域２１Ｂにおいて前記ポリシリコンゲート電極２３ＧＢの両側に浅いｐ−型のソースエクステンション領域２１ｃ−とドレインエクステンション領域２１ｄ−が形成され、前記基板領域２１Ｃではｐ型ウェルコンタクト領域２１ＰＣＣの表面にｐ−型領域２１ＰＣ−が、さらに前記基板領域２１Ｅではｐ型ウェルコンタクト領域２１ＰＳの表面にｐ−型領域２１ＰＳ−が、それぞれ形成される。

次に図７（Ｊ）の工程において前記ポリシリコンゲート電極２３ＧＡおよび２３ＧＢに側壁絶縁膜２３ＳＷをそれぞれ形成する。さらに図８（Ｋ）の工程において前記基板領域２１Ｂ，２１Ｃ，２１ＥをレジストパターンＲＰ_７により覆い、基板領域２１Ａ，２１Ｄ，２１Ｆにリンイオン（Ｐ＋）を３０ｋｅＶの加速電圧下、１×１０^１５ｃｍ^−２のドーズ量でイオン注入する。これにより前記基板領域２１Ａにおいては前記側壁絶縁膜２３ＳＷの外側において前記ｎ−型のソースエクステンション領域２１ａ−およびドレインエクステンション領域２１ｂ−に部分的に重畳してｎ＋型のソース領域２１ａおよびドレイン領域２１ｂが形成され、前記基板領域２１Ｄでは前記ｎ型ウェルコンタクト領域２１ＤＮＣの表面部分に前記ｎ−型領域２１ＤＮ−に重畳して前記ｎ＋型の低抵抗領域２１ＤＮ＋が形成される。また前記ｎ型ウェルコンタクト領域２１ＮＣの表面部分に前記ｎ−型領域２１ＮＣ−に重畳して前記ｎ＋型の低抵抗領域２１ＮＣ＋が形成される。

次に図８（Ｌ）の工程において基板領域２１Ａ，２１Ｄ，２１ＦをレジストパターンＲＰ_８により覆い、前記基板領域２１Ｂ，２１Ｃ，２１Ｅにボロンイオン（Ｂ＋）を１０ｋｅＶの加速電圧下、１×１０^１５ｃｍ^−２のドーズ量でイオン注入する。これにより前記基板領域２１Ｂにおいては前記側壁絶縁膜２３ＳＷの外側において前記ｐ−型のソースエクステンション領域２１ｃ−およびドレインエクステンション領域２１ｄ−に部分的に重畳してｐ＋型のソース領域２１ｃおよびドレイン領域２１ｄが形成され、前記基板領域２１Ｂでは前記ｐ型ウェルコンタクト領域２１ＰＣの表面部分に前記ｐ−型領域２１ＰＣ−に重畳して前記ｐ＋型の低抵抗領域２１ＰＣ＋が形成される。また前記ｐ型ウェルコンタクト領域２１ＰＳの表面部分に前記ｐ−型領域２１ＰＳ−に重畳して前記ｐ＋型の低抵抗領域２１ＰＳ＋が形成される。

さらに前記レジストパターンＲＰ_８を除去することにより、図１の半導体装置２０が得られる。

なお本実施形態において前記ｐ型ウェルコンタクト領域２１ＰＣおよびｎ型ウェルコンタクト領域２１ＮＣにおいても不純物濃度を増加させ、抵抗値を低減させることも可能である。ただし、このような構成では図５のような追加のイオン注入工程が必要になり、またｐ型ウェルコンタクト領域２１ＰＣと深いｎ型ウェル２１ＤＮＷの接合部、あるいはｎ型ウェルコンタクト領域２１ＮＣとｐ型シリコン基板２１の接合部において不純物濃度の勾配が急峻になり、接合部の耐圧が低下するおそれがある。このため本実施形態では、前記ウェルコンタクト領域２１ＰＣにおけるｐ型不純物濃度を隣接のｎ型ウェルコンタクト領域２１ＤＮＣにおけるｎ型不純物濃度より低く設定し、同様にｎ型ウェルコンタクト領域２１ＮＣにおけるｎ型不純物濃度を隣接のｐ型ウェルコンタクト領域２１ＰＳにおけるｐ型不純物濃度よりも低く設定するのがより好ましいと考えられる。

［第２の実施形態］
図９は、第２の実施形態による半導体装置４０の構成を示す断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図９を参照するに、本実施形態では前記寄生抵抗Ｒ_２に対応するｎ型ウェルコンタクト領域２１ＤＮＣおよび前記寄生抵抗Ｒ_３に対応するｐ型ウェルコンタクト領域２１ＰＳの抵抗値を低減するために、前記ｎ型ウェルコンタクト領域２１ＤＮＣおよびｐ型ウェルコンタクト領域２１ＰＳの面積を増大させている。一方、半導体装置４０全体の面積増加を最小限に止めるため、前記ｐ型ウェルコンタクト領域２１ＰＣおよび２１ＮＣについては面積を設計ルール上、最小寸法とする。その結果、図９（Ａ），（Ｂ）の半導体装置４０では、前記ウェルコンタクト領域２１ＤＮＣおよび２１ＰＳの面積が、ウェルコンタクト領域２１ＰＣおよび２１ＮＣの面積よりも大きいという構造的な特徴が現れる。

かかる構成により、前記寄生抵抗Ｒ_２，Ｒ_３が低減される結果、面積増加を最小限に止めつつ、前記シリコン基板２１中に形成されるラッチアップ回路のラッチアップが抑制される。

［第３の実施形態］
図１０（Ａ），（Ｂ）は、第３の実施形態による半導体装置６０の構成を示す、それぞれ平面図および断面図である。図１０（Ｂ）の断面図は図１０（Ａ）の平面図中、線Ａ−Ａに沿った断面を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図１０（Ａ），（Ｂ）を参照するに、本実施形態では前記基板領域２１Ｃ，２１Ｆを設計ルール上で最小の寸法とする一方、前記基板領域２１Ｄ，２１Ｅを、各々設計ルール上で最小の寸法の部分領域２１Ｄ_１〜２１Ｄ_３、２１Ｅ_１〜２１Ｅ_３により構成し、各々の部分領域２１Ｄ_１〜２１Ｄ_３、２１Ｅ_１〜２１Ｅ_３にそれぞれの電源配線を接続している。すなわち前記部分領域２１Ｄ_１〜２１Ｄ_３には電源電圧ＶＤＤを供給する電源配線がコンタクトし、前記部分領域２１Ｅ_１〜２１Ｅ_３には電源電圧ＶＳＳを供給する電源配線がコンタクトする。これにより前記ウェルコンタクト領域２１ＤＮＣは合計３箇所で電源電圧ＶＤＤの電源配線にコンタクトし、前記ウェルコンタクト領域２１ＰＳも電源電圧ＶＳＳの電源配線に合計３箇所でコンタクトする。一方、前記ウェルコンタクト領域２１ＰＣおよび２１ＮＣについては、それぞれ前記電源電圧ＶＳＳを供給する配線および電源電圧ＶＤＤを供給する配線を１箇所だけでコンタクトする。

本実施形態によれば、このように前記寄生抵抗Ｒ_２，Ｒ_３に対応するウェルコンタクト領域２１ＤＮＣおよび２１ＰＳにおいてコンタクトの数を増やすことにより、前記寄生抵抗Ｒ_２，Ｒ_３の抵抗値が低減される。また本実施形態では、前記ウェルコンタクト領域２１ＤＮＣおよび２１ＰＳの面積が、先の実施形態の場合と同様に前記ウェルコンタクト領域２１ＰＣ，２１ＮＣよりも大きくなり、この側面からも、前記寄生抵抗Ｒ_２，Ｒ_３の低減が図られる。また本実施形態では前記ウェルコンタクト領域２１ＰＣおよび２１ＮＣにおいては、コンタクト数は最小限に止められ、これにより前記ウェルコンタクト領域２１ＰＣ，２１ＮＣの面積増が回避される。

なお図示の例では前記部分領域２１Ｄ_１〜２１Ｄ_３、２１Ｅ_１〜２１Ｅ_３を、素子分離領域２１Ｉにより分離しているが、これらの部分領域２１Ｄ_１〜２１Ｄ_３、２１Ｅ_１〜２１Ｅ_３を素子分離領域２１Ｉによる分離させる必要は必ずしもなく、例えば先の図９のような構造において、前記ウェルコンタクト領域２１ＤＮＣおよび２１ＰＳに複数の電源コンタクトを形成することも可能である。

［第４の実施形態］
図１１（Ａ）は、第４の実施形態による半導体装置８０における寄生ラッチアップ回路の等価回路図、図１１（Ｂ）は、前記図１１（Ａ）の寄生ラッチアップ回路を素子構造に重ねて示した断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図１１（Ａ），（Ｂ）を参照するに、本実施形態の半導体装置８０は先の実施形態の半導体装置２０と同様な構成を有するが、前記寄生抵抗Ｒ_２に対応するｎ型ウェルコンタクト領域２１ＤＮＣが電源電圧ＶＤＤではなく、より高い、例えば前記電源電圧ＶＤＤが３．３Ｖの場合＋４．０Ｖの電源電圧ＶＤＤ２（ＶＤＤ＜ＶＤＤ２）を供給する配線パターンに接続されている。また前記寄生抵抗Ｒ_３に対応するｐ型ウェルコンタクト領域２１ＰＳが電源電圧ＶＳＳではなく、より低い、例えば前記電源電圧ＶＳＳが０Ｖの場合−０．７Ｖの電源電圧ＶＳＳ２（ＶＳＳ＞ＶＳＳ２）を供給する配線パターンに接続されている。ただし本実施形態は上記特定の電源電圧の値に限定されるものではない。

またこのため図１１（Ｂ）の半導体装置８０では、電源電圧ＶＳＳおよびＶＳＳ２を供給する第１の電源３１と、電源電圧ＶＤＤおよびＶＤＤ２を供給する第２の電源３２とが設けられている。

かかる構成によれば、図１１（Ａ）の等価回路図よりわかるように、前記ノードＮ２の電位をノードＮ４の電位よりも高く設定でき、特に前記ウェルコンタクト領域２１ＤＮＣのｎ型不純物濃度をウェルコンタクト領域２１ＮＣのｎ型不純物濃度よりも高く設定せずとも、すなわち前記ウェルコンタクト領域２１ＤＮＣのｎ型不純物濃度が前記ウェルコンタクト領域２１ＮＣのｎ型不純物濃度と等しい場合であっても、トランジスタＮＰＮ_２のターンオンを抑制することが可能である。同様に本実施形態によれば、前記ウェルコンタクト領域２１ＰＳのｐ型不純物濃度をウェルコンタクト領域２１ＰＣのｐ型不純物濃度よりも高く設定せずとも、すなわち前記ウェルコンタクト領域２１ＰＳのｐ型不純物濃度が前記ウェルコンタクト領域２１ＰＣのｐ型不純物濃度と等しい場合であっても、トランジスタＰＮＰ_２のターンオンを抑制することが可能である。

もちろん、本実施形態において先の図１の実施形態のように前記ウェルコンタクト領域２１ＤＮＣのｎ型不純物濃度を前記ウェルコンタクト領域２１ＮＣのｎ型不純物濃度よりも高く設定し、前記ウェルコンタクト領域２１ＰＳのｐ型不純物濃度を前記ウェルコンタクト領域２１ＰＣのｐ型不純物濃度よりも高く設定してもよい。

［第５の実施形態］
１２（Ａ）は、第５の実施形態による半導体装置１００における寄生ラッチアップ回路の等価回路図、図１２（Ｂ）は、前記図１２（Ａ）の寄生ラッチアップ回路を素子構造に重ねて示した断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図１２（Ａ），（Ｂ）を参照するに、本実施形態の半導体装置１００は先の実施形態の半導体装置８０に類似した構成を有しているが、前記基板領域２１Ｂに隣接して基板領域２１Ｆの反対側に別のｐ型ウェル２１ＰＷ２が形成され、前記ｐ型ウェル２１ＰＷ２中に別のｎチャネルＭＯＳトランジスタのための基板領域２１Ｇおよび前記ｐウェル２１ＰＷ２のウェルコンタクト領域２１ＰＷ２Ｃのための基板領域２１Ｈが、素子分離領域２１Ｉにより画成される。また前記基板領域２１Ｈにおいてはシリコン基板２１上にｎ＋型のポリシリコンゲート電極２３ＧＣがゲート絶縁膜２２ＧＣを介して形成され、前記基板領域２１Ｇにおいては前記シリコン基板２１中、前記ゲート電極２３ＧＣの一方にｎ＋型のソース領域２１ｅが、また他方にｎ＋型のドレイン領域２１ｆが形成されている。

本実施形態では前記ウェルコンタクト領域２１ＤＮＣに先の実施形態と同様に電源電圧ＶＤＤ２を供給する一方、前記ウェルコンタクト領域２１ＰＳには、ウェルコンタクト領域２１ＰＣおよび前記ｐ型ウェル２１ＰＷ２のウェルコンタクト領域２１ＰＷ２Ｃと同じく、電源電圧ＶＳＳを供給する。

かかる構成によれば、図１２（Ａ）の等価回路図よりわかるように、前記ノードＮ１の電圧が外部サージにより上昇しトランジスタＮＰＮ１がターンオンしても前記トランジスタＮＰＮ２はターンオンすることがなく、ラッチアップの発生が抑制される。

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
シリコン基板と、
前記シリコン基板に形成された第１導電型の第１のウェルと、
前記シリコン基板に形成された第２導電型の第２のウェルと、
前記シリコン基板中、前記第１のウェルの下に形成された第２導電型の第３のウェルと、
前記第１のウェルの一部に形成され、前記シリコン基板の表面に到達する第１導電型の第１のウェルコンタクト領域と、
前記第２のウェルの一部に形成され、前記シリコン基板の表面に到達する第２導電型の第２のウェルコンタクト領域と、
前記第１のウェルおよび第３のウェルに接して形成され、前記シリコン基板の表面に到達する第２導電型の第３のウェルコンタクト領域と、
前記第２のウェルおよび前記シリコン基板に接して形成され、前記シリコン基板の表面に到達する第１導電型の第４のウェルコンタクト領域と、
を含み、
前記第１のウェルには第２導電型のソース領域およびドレイン領域を有する第１のＭＯＳトランジスタが形成され、
前記第２のウェルには第１導電型のソース領域およびドレイン領域を有する第２のＭＯＳトランジスタが形成され、
前記第１のＭＯＳトランジスタの前記ソース領域および前記第１および第４のウェルコンタクト領域には第１の電源電圧が供給され、
前記第２のトランジスタの前記ソース領域および前記第２および第３のウェルコンタクト領域には、前記第１の電源電圧よりも高い第２の電源電圧が供給され、
前記第３のウェルコンタクト領域は前記第２のウェルコンタクト領域よりも低い抵抗値を有し、前記第４のウェルコンタクト領域は前記第１のウェルコンタクト領域よりも低い抵抗値を有することを特徴とする半導体装置。
（付記２）
前記第４のウェルコンタクト領域は前記第１のウェルコンタクト領域よりも第１導電型の不純物元素の濃度が高く、前記第３のウェルコンタクト領域は前記第２のウェルコンタクト領域よりも第２導電型の不純物元素の濃度が高いことを特徴とする付記１記載の半導体装置。
（付記３）
前記第３のウェルコンタクト領域および前記第４のウェルコンタクト領域の前記シリコン基板の前記表面における面積は、前記第１のウェルコンタクト領域および前記第２のウェルコンタクト領域の前記シリコン基板の前記表面における面積よりも大きことを特徴とする付記１または２記載の半導体装置。
（付記４）
前記第３のウェルコンタクト領域には前記第２の電源配線が、複数箇所で接続され、
前記第４のウェルコンタクト領域には前記第１の電源配線が、複数箇所で接続されることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記第３のウェルコンタクト領域には、素子分離領域で画成された第１基板領域が複数形成され、前記第２の電源配線は、前記複数の第１基板領域において前記第３のウェルコンタクト領域に接続され、前記第４のウェルコンタクト領域には、素子分離領域で画成された第２基板領域が複数形成され、前記第１の電源配線は、前記複数の第２基板領域に接続されることを特徴とする付記４記載の半導体装置。
（付記６）
前記第１のウェルコンタクト領域、前記第２のウェルコンタクト領域、前記第３のウェルコンタクト領域、前記第４のウェルコンタクト領域は、いずれも素子分離領域により画成され、同一の面積を有することを特徴とする付記１または２記載の半導体装置。
（付記７）
シリコン基板と、
前記シリコン基板に形成された第１導電型の第１のウェルと、
前記シリコン基板に形成された第２導電型の第２のウェルと、
前記シリコン基板中、前記第１のウェルの下に形成された第２導電型の第３のウェルと、
前記第１のウェルの一部に形成され、前記シリコン基板の表面に到達する第１導電型の第１のウェルコンタクト領域と、
前記第２のウェルの一部に形成され、前記シリコン基板の表面に到達する第２導電型の第２のウェルコンタクト領域と、
前記第１のウェルおよび第３のウェルに接して形成され、前記シリコン基板の表面に到達する第２導電型の第３のウェルコンタクト領域と、
前記第２のウェルおよび前記シリコン基板に接して形成され、前記シリコン基板の表面に到達する第１導電型の第４のウェルコンタクト領域と、
を含み、
前記第１のウェルには第２導電型のソース領域およびドレイン領域を有する第１のＭＯＳトランジスタが形成され、
前記第２のウェルには第１導電型のソース領域およびドレイン領域を有する第２のＭＯＳトランジスタが形成され、
前記第１のＭＯＳトランジスタの前記ソース領域および前記第１のウェルコンタクト領域には第１の電源電圧が供給され、
前記第２のトランジスタの前記ソース領域および前記第２のウェルコンタクト領域には、前記第１の電源電圧よりも高い第２の電源電圧が供給され、
前記第３のウェルコンタクト領域には前記第２の電源電圧よりも高い第３の電源電圧が供給され、
前記第４のウェルコンタクト領域には前記第１の電源電圧よりも低い第４の電源電圧が供給されることを特徴とする半導体装置。
（付記８）
シリコン基板と、
前記シリコン基板に形成された第１導電型の第１のウェルと、
前記シリコン基板に形成された第２導電型の第２のウェルと、
前記シリコン基板中、前記第１のウェルの下に形成された第２導電型の第３のウェルと、
前記第１のウェルの一部に形成され、前記シリコン基板の表面に到達する第１導電型の第１のウェルコンタクト領域と、
前記第２のウェルの一部に形成され、前記シリコン基板の表面に到達する第２導電型の第２のウェルコンタクト領域と、
前記第１のウェルおよび第３のウェルに接して形成され、前記シリコン基板の表面に到達する第２導電型の第３のウェルコンタクト領域と、
前記第２のウェルおよび前記シリコン基板に接して形成され、前記シリコン基板の表面に到達する第１導電型の第４のウェルコンタクト領域と、
を含み、
前記第１のウェルには第２導電型のソース領域およびドレイン領域を有する第１のＭＯＳトランジスタが形成され、
前記第２のウェルには第１導電型のソース領域およびドレイン領域を有する第２のＭＯＳトランジスタが形成され、
前記第１のＭＯＳトランジスタの前記ソース領域，前記第１のウェルコンタクト領域および前記第４のウェルコンタクト領域には第１の電源電圧が供給され、
前記第２のトランジスタの前記ソース領域および前記第２のウェルコンタクト領域には、前記第１の電源電圧よりも高い第２の電源電圧が供給され、
前記第３のウェルコンタクト領域には前記第２の電源電圧よりも高い第３の電源電圧が供給されることを特徴とする半導体装置。
（付記９）
シリコン基板と、
前記シリコン基板に形成された第１導電型の第１のウェルと、
前記シリコン基板に形成された第２導電型の第２のウェルと、
前記シリコン基板中、前記第１のウェルの下に形成された第２導電型の第３のウェルと、
前記第１のウェルの一部に形成され、前記シリコン基板の表面に到達する第１導電型の第１のウェルコンタクト領域と、
前記第２のウェルの一部に形成され、前記シリコン基板の表面に到達する第２導電型の第２のウェルコンタクト領域と、
前記第１のウェルおよび第３のウェルに接して形成され、前記シリコン基板の表面に到達する第２導電型の第３のウェルコンタクト領域と、
前記第２のウェルおよび前記シリコン基板に接して形成され、前記シリコン基板の表面に到達する第１導電型の第４のウェルコンタクト領域と、
を含み、
前記第１のウェルには第２導電型のソース領域およびドレイン領域を有する第１のＭＯＳトランジスタが形成され、
前記第２のウェルには第１導電型のソース領域およびドレイン領域を有する第２のＭＯＳトランジスタが形成された半導体装置において、
前記第１のＭＯＳトランジスタの前記ソース領域および前記第１のウェルコンタクト領域に第１の電源電圧を供給し、
前記第２のトランジスタの前記ソース領域および前記第２のウェルコンタクト領域に、前記第１の電源電圧よりも高い第２の電源電圧を供給し、
前記第３のウェルコンタクト領域に前記第２の電源電圧よりも高い第３の電源電圧を供給し、
前記第４のウェルコンタクト領域に前記第１の電源電圧よりも低い第４の電源電圧を供給することを特徴とする半導体装置の駆動方法。

２０，４０，６０，８０，１００ 半導体装置
２１ ｐ型シリコン基板
２１Ａ〜２１Ｈ 基板領域
２１Ｉ 素子分離領域
２１ＰＷ，２１ＰＷ２ ｐ型ウェル
２１ＰＣ，２１ＰＳ，２１ＰＷ２Ｃ ｐ型ウェルコンタクト領域
２１ＮＷ ｎ型ウェル
２１ＤＮＷ 深いｎ型ウェル
２１ＤＮＣ，２１ＮＣ ｎ型ウェルコンタクト領域
２１ＰＣ＋，２１ＤＮ＋，２１ＰＳ＋，２１ＮＣ＋ 低抵抗領域
２２ＧＡ，２２ＧＢ ゲート絶縁膜
２３ＧＡ，２３ＧＢ ゲート電極
２１ａ ｎ＋型ソース領域
２１ｂ ｎ＋型ドレイン領域
２１ｃ ｐ＋型ソース領域
２１ｄ ｐ＋型ドレイン領域
３１，３２ 電源
Ｒ１〜Ｒ４ 寄生抵抗
ＲＰ_１〜ＲＰ_８ レジストパターン
ＰＮＰ_１，ＰＮＰ_２，ＮＰＮ_１，ＮＰＮ_２ 寄生バイポーラトランジスタ
ＶＤＤ，ＶＳＳ，ＶＤＤ２，ＶＳＳ２ 電源電圧

Claims (6)

1. シリコン基板と、
   前記シリコン基板に形成された第１導電型の第１のウェルと、
   前記シリコン基板に形成された第２導電型の第２のウェルと、
   前記シリコン基板中、前記第１のウェルの下に形成された第２導電型の第３のウェルと、
   前記第１のウェルの一部に形成され、前記シリコン基板の表面に到達する第１導電型の第１のウェルコンタクト領域と、
   前記第２のウェルの一部に形成され、前記シリコン基板の表面に到達する第２導電型の第２のウェルコンタクト領域と、
   前記第１のウェルおよび第３のウェルに接して形成され、前記シリコン基板の表面に到達する第２導電型の第３のウェルコンタクト領域と、
   前記第２のウェルおよび前記シリコン基板に接して形成され、前記シリコン基板の表面に到達する第１導電型の第４のウェルコンタクト領域と、
   を含み、
   前記第１のウェルには第２導電型のソース領域およびドレイン領域を有する第１のＭＯＳトランジスタが形成され、
   前記第２のウェルには第１導電型のソース領域およびドレイン領域を有する第２のＭＯＳトランジスタが形成され、
   前記第１のＭＯＳトランジスタの前記ソース領域および前記第１および第４のウェルコンタクト領域には第１の電源電圧が供給され、
   前記第２のＭＯＳトランジスタの前記ソース領域および前記第２および第３のウェルコンタクト領域には、前記第１の電源電圧よりも高い第２の電源電圧が供給され、
   前記第３のウェルコンタクト領域は前記第２のウェルコンタクト領域よりも低い抵抗値を有し、前記第４のウェルコンタクト領域は前記第１のウェルコンタクト領域よりも低い抵抗値を有することを特徴とする半導体装置。
2. 前記第４のウェルコンタクト領域は前記第１のウェルコンタクト領域よりも第１導電型の不純物元素の濃度が高く、前記第３のウェルコンタクト領域は前記第２のウェルコンタクト領域よりも第２導電型の不純物元素の濃度が高いことを特徴とする請求項１記載の半導体装置。
3. 前記第３のウェルコンタクト領域および前記第４のウェルコンタクト領域の前記シリコン基板の前記表面における面積は、前記第１のウェルコンタクト領域および前記第２のウェルコンタクト領域の前記シリコン基板の前記表面における面積よりも大きことを特徴とする請求項１または２記載の半導体装置。
4. 前記第３のウェルコンタクト領域には前記第２の電源配線が、複数箇所で接続され、
   前記第４のウェルコンタクト領域には前記第１の電源配線が、複数箇所で接続されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
5. 前記第３のウェルコンタクト領域には、素子分離領域で画成された第１基板領域が複数形成され、前記第２の電源配線は、前記複数の第１基板領域において前記第３のウェルコンタクト領域に接続され、前記第４のウェルコンタクト領域には、素子分離領域で画成された第２基板領域が複数形成され、前記第１の電源配線は、前記複数の第２基板領域に接続されることを特徴とする請求項４記載の半導体装置。
6. 前記第１のウェルコンタクト領域、前記第２のウェルコンタクト領域、前記第３のウェルコンタクト領域、前記第４のウェルコンタクト領域は、いずれも素子分離領域により画成され、同一の面積を有することを特徴とする請求項１または２記載の半導体装置。

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