JP4198158B2 - 半導体集積回路及びその製造方法 - Google Patents

Description

本発明は、ＭＩＳ型容量素子を組み込んだときの他の回路素子との容量結合を抑制した半導体集積回路及びその製造方法に関する。

ＣＭＯＳ集積回路に組み込まれるオペアンプ回路などでは、その位相補償用途などに容量素子が組み込まれることが多い。この容量素子は比較的値が小さいことからシリコン窒化膜を用いたような特別な素子ではなく、ＭＯＳ素子と構造を同じにするＭＯＳ型の容量素子が多用されている。

Ｎチャンネル型ＭＯＳ構造を用いた容量素子の構成を図６に示す。Ｐ型の半導体基板１の表面にゲート電極２とＮ＋型ソース・ドレイン領域３を形成し、ゲート電極２を一方の端子Ａ、ソース・ドレイン領域３を短絡して他方の端子Ｂとし、端子Ａ、Ｂを各々図７（Ａ）に示すようにオペアンプ回路４に接続したものである。なお、ゲート電極２の直下のチャンネル部分にはイオン注入によりＮ型の領域５が形成されており、これは他方の端子Ｂを構成するために、デプレッション型のＭＯＳ素子を形成するときの反転電圧（Ｖｔ）調整用のイオン注入工程を用いて形成したものである。素子特性にもよるが概ね１Ｅ１８ｃｍ−３程度の不純物濃度を示す。

この素子の等価回路は図７（Ｂ）に示したようになる。即ち、ゲート電極２下のゲート酸化膜を誘電体膜とする容量Ｃｏｘに対して、Ｎ型のソース・ドレイン領域３とＰ型基板１とのＰＮ接合が形成する寄生容量ＣＮ＋、およびＮ型の領域５とＰ型基板１とのＰＮ接合が形成する寄生容量Ｃｏｎが接続され、これらの寄生容量が基板１に印加されたソース電位（ＶＳＳ）に接続された形になる。単位面積当たりの容量値は固定であるので、所望の容量値を得るためにはゲート電極２の面積を拡大することで得ている。従って、ソース・ドレイン領域３の面積に比べてゲート電極２の面積は相当大となる。また、ソース・ドレイン領域３よりは小さいとはいえ、Ｎ型の領域５も比較的高い不純物濃度を示し、しかも不純物濃度勾配が急峻で拡散深さが浅いことから、寄生容量全体で見るとＮ型の領域５の寄生容量Ｃｏｎの方が大きくて支配的となる。

しかしながら、上述のように他方の端子Ｂと基板１とが寄生容量Ｃｏｎ、ＣＮ＋で容量結合していると、他方の端子Ｂの電位によってＰ型基板１の電位（ＶＳＳ）を変動させることがある。一方、オペアンプ回路４を構成するＮチャンネル型ＭＯＳトランジスタの中にはソースが基板電位（ＶＳＳ）に接続されたソース接地型の素子が必ずといって良いほど存在する。故に上記の電位変動が素子の動作点を変動させ、オペアンプのノイズ発生の原因になるという欠点があった。

本発明は、上述した従来の課題に鑑み成されたもので、容量素子の他方の端子となる拡散領域と基板との間に低濃度のウェル領域を設けることにより、容量結合の度合いを減少し、もってノイズの原因となる基板電位の変動を抑制したものである。

本発明によれば、低濃度のウェル領域を具備することにより、寄生容量が基板とウェル領域との低濃度ＰＮ接合にななるので、寄生容量の値を低減できる。

以上に説明した通り、本発明によれば、デプレッション調整用のＮ型の拡散領域１５よりは低不純物濃度で濃度勾配が緩やかなＮ型のウェル領域１２を具備することにより、対ソース電位（ＶＳＳ）との容量結合の度合いを大幅に低減できる利点を有する。これにより、例えばオペアンプ回路の位相補償用途に使われた場合のノイズ源となる従来の不具合を抑制し、オペアンプ回路の雑音指数など、その特性を改善できる利点を有する。

また、ウェル領域を具備するようなＣＭＯＳ型集積回路であれば、何の付加工程を要することなく実施が可能であるという利点をも有する。

以下に本発明の実施の形態を、図面を参照しながら詳細に説明する。

図１は本発明の第１の実施の形態を示す断面図である。同図において、１０はＮ型のシリコン半導体基板、１１は基板１０表面に形成したＰ型のウェル領域、１２はＰ型のウェル領域１１の表面に形成したＮ型のウェル領域、１３はＮ型のウェル領域１２の表面に形成したＮ＋型のソース・ドレイン領域、１４はポリシリコンゲート電極、１５ゲート電極１４下部のチャンネル部に形成したＮ型の拡散領域、１６はゲート酸化膜、１７は素子分離用のＬＯＣＯＳ酸化膜である。

Ｎ型半導体基板１０は１Ｅ１５ｃｍ−３程度の不純物濃度を有し、その表面に５Ｅ１２ｃｍ−２程度のドーズ量でボロンをイオン注入・熱拡散することでＰ型のウェル領域１１が形成され、同じく２Ｅ１２ｃｍ−２程度のドーズ量でリンをイオン注入・熱拡散する事でＮ型のウェル領域１２が形成されている。

容量は、ゲート電極１４下のゲート酸化膜１６を誘電体としてゲート電極１４とＮ型の拡散領域１５とが対向電極になって構成され、図示せぬ電極配線によってゲート電極１４が一方の端子Ａに、ソース・ドレイン領域１３が短絡されて他方の端子Ｂに各々導出される。同じくＰ型ウェル領域１２には図示せぬ電極配線によってソース電位（ＶＳＳ）が印加され、Ｎ型基板１０にはドレイン電位（ＶＤＤ）が印加される。Ｎ型ウェル領域１２は導電型が同じであることからソース・ドレイン領域１３と等電位になる。Ｎ型のウェル領域１２は、望ましくはソース・ドレイン領域１３を全て囲むように、ＬＯＣＯＳ酸化膜１７の下部にまで延長する。Ｐ型のウェル領域１１は、Ｎ型のウェル領域１２とＮ型基板１０とを電気的に分離するように更に外側まで拡張する。

斯かる構成の等価回路は、基本的に図７（Ｂ）の回路と同じであり、寄生容量ＣＮ＋、Ｃｏｎに代わってＮ型ウェル領域１２とＰ型ウェル領域１１とのＰＮ接合による寄生容量Ｃｗｅｌｌが、他方の端子Ｂとソース電位（ＶＳＳ）との間に接続されることになる。Ｎ型の拡散領域１５が、比較的高い不純物濃度と急峻な濃度勾配を持つのに対して、Ｎ型のウェル領域１２の不純物濃度はこれより小さく、しかも濃度勾配が緩やかであるので、空乏層が大きく広がり、その寄生容量Ｃｗｅｌｌを小さくできる。面積的には従来より多少大きくなるが、Ｎウェル領域１２はソース・ドレイン領域１３の端から（ＬＯＣＯＳ酸化膜１７の端から）３〜４μ程度拡張していれば足りるので、その値を逆に大きくする程の作用はない。また、Ｎ＋ソース・ドレイン領域１３とＰ型ウェル領域１１との間にもＮ型ウェル領域１２を形成することにより、高濃度接合を完全に解消して一層の寄生容量低減の効果がある。

以下に上記半導体装置の製造方法を説明する。本発明の構造は、ウェル領域を具備するようなＣＭＯＳ集積回路に、何ら製造工程を付加することなく実施できるものである。

先ず図２（Ａ）を参照して、Ｎ型のシリコン半導体基板１０を準備し、その表面にホトレジストマスクを形成し、上方から加速電圧８０ＫｅＶ、ドーズ量５Ｅ１２ｃｍ−２程度の条件でボロンをイオン注入し、上記レジストマスクを除去後、基板１０全体を１２００℃、３〜４時間熱処理することで拡散深さ４〜５μのＰ型のウェル領域１１を形成する。なお、容量素子のＰ型ウェル領域１１と、能動素子としてのＮチャンネル型ＭＯＳトランジスタを形成するためのＰ型ウェル領域２０とは、互いに境を接しないように個々に分離・独立したパターンで形成する。互いに分離することにより、容量素子とＮチャンネル型ＭＯＳ素子との容量結合を一層低減できる。

次いで図２（Ｂ）に示すように、基板１０上にホトレジストマスクを形成し、上方から加速電圧１５０ＫｅＶ、ドーズ量４Ｅ１２ｃｍ−２程度の条件でリンをイオン注入する。容量素子を形成する部分ではＰ型ウェル領域１１に重ねて、能動素子としてのＭＯＳトランジスタを構成する部分ではＮ型基板１０の表面にイオン注入する。また、容量素子のＮ型ウェル領域１２と、Ｐチャンネル型ＭＯＳトランジスタを形成するためのＮ型ウェル領域２１とは、互いに境を接しないように個々に分離・独立したパターンで形成する。

次いで図３（Ａ）に示すように、選択酸化用のシリコン窒化膜を形成し、反転防止用のチャンネルインプラ等を行った後、１０００℃、数時間の酸化熱処理により基板１０表面を選択酸化してＬＯＣＯＳ酸化膜１７を形成する。この処理で、Ｎ型のウェル領域１２は拡散深さ１．５μ程度に形成される。

選択酸化に用いたシリコン窒化膜を除去後、ＬＯＣＯＳ酸化膜１７で囲まれた活性領域表面の酸化膜を除去し、再度熱酸化して膜厚４００Å程度の清浄なゲート酸化膜１６を形成する。そして図３（Ｂ）に示すように、基板１０表面にホトレジストマスクを形成し、上方から加速電圧１００ＫｅＶ、ドーズ量５Ｅ１３ｃｍ−２程度の条件でリンをイオン注入することにより、デプレッション型ＮチャンネルＭＯＳ素子のＮ型拡散層２２と、容量素子のＮ型拡散層１５を形成する。

次いで図４に示すように、ポリシリコン層の堆積とリンドープ・ホトエッチングによりゲート電極１４、２３を形成し、ゲート電極２３をマスクとするボロンのイオン注入によりＰチャンネル型ＭＯＳ素子のソース・ドレイン領域２４を形成し、同じくゲート電極１４、２３をマスクとするボロンのイオン注入により容量素子のソース・ドレイン領域１３とＰチャンネル型ＭＯＳ素子のソース・ドレイン領域２４を形成する。

このように、Ｐ型ウェル領域１１、Ｎ型ウェル領域１２を具備するＭＯＳ型集積回路であれば、何の付加工程を要することなく実施できる。
図５は本発明の第２の実施の形態を示す断面図である。先の形態と異なるのはＰ型の基板３０を用いている点であり、この場合はＰ型の基板３０が先の形態のＰ型ウェル領域１１に相当する様な構成となる。同じくＮ型のウェル領域１２を具備することによって寄生容量Ｃｗｅｌｌを大幅に低減することができる。

本発明の第１の実施の形態を説明するための断面図である。 本発明の第１の実施の形態を説明するための断面図である。 本発明の第１の実施の形態を説明するための断面図である。 本発明の第１の実施の形態を説明するための断面図である。 本発明の第２の実施の形態を説明するための断面図である。 従来例を説明するための断面図である。 従来例を説明するための回路図である。

Claims (6)

1. 一導電型の半導体基板を準備し、
   前記半導体基板表面に逆導電型の不純物を選択的に導入し、逆導電型の第１のウェル領域及び一導電型のＭＯＳトランジスタの第２のウェル領域を同時に形成する工程と、
   前記半導体基板表面に一導電型の不純物を選択的に導入し、前記第１のウェル領域表面に一導電型の第３のウェル領域を形成すると同時に、前記半導体基板表面に逆導電型のＭＯＳトランジスタの第４のウェル領域を形成する工程と、
   前記第３のウェル領域上面に絶縁膜を形成する工程と、
   前記第３のウェル領域の表面に一導電型の不純物を選択的に導入し、一導電型の拡散領域を形成する工程と、
   前記第３のウェル領域上面に前記絶縁膜を介してゲート電極を形成する工程と、
   を有する半導体集積回路の製造方法において、
   前記ゲート電極と前記拡散領域との間でＭＩＳ型容量素子を形成して成り、
   前記第１のウェル領域をグランドに接地し、
   前記半導体基板と前記第１のウェル領域との間及び前記第１のウェル領域と前記第３のウェル領域との間に逆バイアスを印加することを特徴とする半導体集積回路の製造方法。
2. 前記一導電型のＭＯＳトランジスタはデプレション型であり、
   前記拡散領域を形成する工程において、前記一導電型のＭＯＳトランジスタのチャネル領域にも一導電型の不純物を選択的に導入することを特徴とする請求項１に記載の半導体集積回路の製造方法。
3. 前記半導体基板表面に一導電型の不純物を選択的に導入し、前記第３のウェル領域の表面において、前記ゲート電極の両脇にソース領域及びドレイン領域を形成する工程を有し、
   前記拡散領域は、前記ソース領域及び前記ドレイン領域間に形成されていることを特徴とする請求項１又は請求項２に記載の半導体集積回路の製造方法。
4. 一導電型の半導体基板と、
   前記半導体基板表面から形成された逆導電型の第１のウェル領域と、
   前記第１のウェル領域と同一工程により前記半導体基板表面に形成される一導電型のＭＯＳトランジスタの第２のウェル領域と、
   前記第１のウェル領域表面から形成された一導電型の第３のウェル領域と、
   前記第３のウェル領域と同一工程により前記半導体基板表面に形成される逆導電型のＭＯＳトランジスタの第４のウェル領域と、
   前記第３のウェル領域の表面に形成された一導電型の拡散領域と、
   前記第３のウェル領域上面に形成された絶縁膜と、
   前記第３のウェル領域上面に前記絶縁膜を介して形成されたゲート電極と、
   を具備し、
   前記ゲート電極と前記拡散領域との間でＭＩＳ型容量素子が形成され、
   前記第１のウェル領域はグランドに接地され、
   前記半導体基板と前記第１のウェル領域との間及び前記第１のウェル領域と前記第３のウェル領域との間には逆バイアスが印加されることを特徴とする半導体集積回路。
5. 前記一導電型のＭＯＳトランジスタはデプレション型であり、
   前記一導電型のＭＯＳトランジスタのチャネル領域は、一導電型で形成されることを特徴とする請求項４に記載の半導体集積回路。
6. 前記第３のウェル領域の表面において、前記ゲート電極の両脇に一導電型のソース領域及び一導電型のドレイン領域が形成され、
   前記拡散領域は、前記ソース領域及び前記ドレイン領域間に形成されていることを特徴とする請求項４又は請求項５に記載の半導体集積回路。