JP2004200359A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】アナログ回路に適用できるＤＭＯＳを備えた半導体装置を提供する。
【解決手段】ＤＭＯＳは、ゲート酸化膜２３と、ゲート電極２５と、Ｐ型の半導体基板１に形成されたＮ型のドレイン拡散層３と、ドレイン拡散層３内にゲート電極２５と一部重複して配置されたＰ型のチャネル拡散層９と、チャネル拡散層９内にゲート電極２５の一側面に隣接して配置されたＮ型のソース拡散層１５と、チャネル拡散層９内にゲート電極２５及びソース拡散層２１とは間隔をもって配置されたＰ型のチャネルコンタクト用拡散層１９と、ドレイン拡散層３内にゲート電極２３とは間隔をもって配置されたＮ型のドレインコンタクト用拡散層１３を備えている。チャネル拡散層９の電位を半導体基板１及びソース拡散層２１とは別途設定することができるので、適用されるアナログ回路に対応して最適なバックゲートバイアス状態を選択できる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にアナログ用ＩＣ（集積回路）に適用できるＤＭＯＳトランジスタを備えた半導体装置及びその製造方法に関するものである。
本明細書において、ＤＭＯＳトランジスタ（以下単にＤＭＯＳともいう）とは、ソース及びドレインとは逆導電型のチャネル拡散層をソース拡散層を囲むように備え、そのチャネル拡散層のゲート電極直下の領域表面をチャネル領域とする電界効果トランジスタ（二重拡散絶縁ゲート型電界効果トランジスタ）をいう。また、第１導電型とはＰ型又はＮ型を意味し、第２導電型とは第１導電型とは逆のＮ型又はＰ型を意味する。
【０００２】
【従来の技術】
電源制御ＩＣにおいては高い入力電圧にも対応できるように高耐圧のトランジスタで回路を構成する場合があり、また多電圧を取り扱うために支持基板をＰ型にする場合が多い。したがって制御回路であるアナログ部分も当然高耐圧のトランジスタで構成される。通常は制御回路系にはLOCOS OFFSET型ＭＯＳ（metal oxide semiconductor）トランジスタを備えたＣＭＯＳ（相補型ＭＯＳ）を用い、出力段のドライバーにはＬＤＭＯＳ（横方向二重拡散ＭＯＳ）などの低オン抵抗素子を用いることが多い。
【０００３】
図３にLOCOS OFFSET型のＣＭＯＳの断面図を示す。
Ｐ型の半導体基板１の表面に、ＬＯＣＯＳ（local oxidation of silicon）法により形成された素子分離用のフィールド酸化膜５が形成されている。半導体基板１の表面側に、Ｐチャネル型のLOCOS OFFSET型ＭＯＳトランジスタ用にＮウエル（Ｎｗｅｌｌ）３１と、Ｎチャネル型のLOCOS OFFSET型ＭＯＳトランジスタ用にＰウエル（Ｐｗｅｌｌ）３３が形成されている。
【０００４】
Ｎウエル３１内に、ソース及びドレインを構成する不純物濃度が薄い２つのＰ−拡散層（Ｐ−）３５が間隔をもって形成されている。Ｐ−拡散層３５，３５間のＮウエル３１の表面側がチャネル領域になる。各Ｐ−拡散層３５内の表面に、後述するゲート電極の端部に対応して、フィールド酸化膜５と同時に形成された厚い酸化膜３７が形成されている。厚い酸化膜３７，３７間のＰ−拡散層３５上及びＮウエル３１上にゲート酸化膜３９が形成されている。ゲート酸化膜３９上から厚い酸化膜３７上にわたってゲート電極４１が形成されている。各Ｐ−拡散層３５内に、良好な電気的接触を取るための不純物濃度の濃いＰ＋拡散層（Ｐ＋）４３がゲート電極４１とは間隔をもって形成されている。Ｎウエル３１内に、良好な電気的接触を取るための不純物濃度の濃いＮ＋拡散層（Ｎ＋）４５がＰ−拡散層３５とは間隔をもって形成されている。
【０００５】
Ｐウエル３３内に、Ｐチャネル型のLOCOS OFFSET型ＭＯＳトランジスタとは逆導電型の構成により、Ｎチャネル型のLOCOS OFFSET型ＭＯＳトランジスタが形成されている。すなわち、Ｐウエル３３内に、ソース及びドレインを構成する不純物濃度が薄い２つのＮ−拡散層（Ｎ−）４７が間隔をもって形成されている。各Ｎ−拡散層４７内の表面に、後述するゲート電極の端部に対応して厚い酸化膜３７が形成され、厚い酸化膜３７，３７間のＮ−拡散層４７上及びＰウエル３３上にゲート酸化膜４９が形成されている。ゲート酸化膜４９上から厚い酸化膜３７上にわたってゲート電極５１が形成されている。各Ｎ−拡散層４７内にＮ＋拡散層（Ｎ＋）５３がゲート電極５１とは間隔をもって形成されている。Ｐウエル３３内にＰ＋拡散層（Ｐ＋）５５がＮ−拡散層４７とは間隔をもって形成されている。
【０００６】
LOCOS OFFSET型ＭＯＳトランジスタは製造方法が比較的簡単で、ロジック部に用いる低電圧トランジスタとの混載が容易であるという利点がある。
しかし、LOCOS OFFSET型ＭＯＳトランジスタをアナログ回路に用いる場合、構造上次のような課題がある。
【０００７】
第１の課題は、高電圧印加時のＬＡＭＢＤＡ特性（飽和動作領域におけるドレイン電流のドレイン電圧依存性）の劣化である。Ｎチャネル型のLOCOS OFFSET型ＭＯＳトランジスタにおいて、ドレインを構成するＮ−拡散層４７の不純物濃度を下げるとＬＡＭＢＤＡ特性は向上する。しかし、トランジスタの駆動能力（電流を流す能力）を確保したり、バイポーラブレイクダウン時のドレイン端の破壊を防止したりするためには、Ｎ−拡散層４７についてある程度の不純物濃度が必要である。このＬＡＭＢＤＡ特性は、均一チャネル濃度を有するＭＯＳトランジスタの構造上の問題であり、Ｎ−拡散層４７の不純物濃度を下げる以外に有効な手段はない。
【０００８】
第２の課題は、Ｎチャネル型のLOCOS OFFSET型ＭＯＳトランジスタの場合、Ｐウエル３３はＰ型の半導体基板１の電位、すなわちＧＮＤ（グラウンド）電位に固定されてしまうことである。したがって、ソース拡散層電位としてＧＮＤ電位とは異なる中間電位を印加すると、トランジスタにバックゲートバイアスがかかることになる。バックゲートバイアスがかかるとしきい値電圧が上昇し、回路的に問題が発生する場合がある。
【０００９】
また、高耐圧のトランジスタではゲート電極にも高電圧がかかるのでゲート酸化膜厚を厚くしている。そのため、高耐圧のトランジスタは低電圧トランジスタに比べてバックゲートバイアスによるしきい値電圧の上昇が大きい。
【００１０】
図４に、Ｎチャネル型のデプレッション型ＭＯＳトランジスタにおけるバックゲートバイアスによるしきい値電圧の上昇をゲート酸化膜厚が６０ｎｍ（ナノメートル）の場合と１３.５ｎｍの場合について示す。縦軸はしきい値電圧（Ｖ（ボルト））、横軸はバックゲートバイアス（Ｖ）を示す。
バックゲートバイアスの上昇に伴うしきい値電圧の上昇の度合いは、ゲート酸化膜厚が６０ｎｍ（Ａ参照）の方が１３.５ｎｍ（Ｂ参照）に比べて大きいのが分かる。
【００１１】
図５に、Ｎチャネル型のデプレッション型ＭＯＳトランジスタを用いた貫通電流防止用定電流源の回路図を示す。
電源電位５７とＧＮＤ電位５９の間に、Ｎチャネル型のデプレッション型ＭＯＳトランジスタＴｒ１、Ｐチャネル型のエンハンスメント型ＭＯＳトランジスタＴｒ２、及びＮチャネル型のエンハンスメント型ＭＯＳトランジスタＴｒ３が直列に接続されている。トランジスタＴｒ１のゲート電極とソースは接続され、ドレインは電源電位５７に接続されている。トランジスタＴｒ１のソースとトランジスタＴｒ２のソースは接続されている。トランジスタＴｒ２のドレインとトランジスタＴｒ３のドレインは接続されて共通の出力端子（ＯＵＴ）６３に接続されている。トランジスタＴｒ３のソースはＧＮＤ電位５９に接続されている。トランジスタＴｒ２とＴｒ３のゲート電極は共通の入力端子（ＩＮ）６１に接続されている。
【００１２】
図５に示した貫通電流防止用定電流源では、Ｎチャネル型のデプレッション型ＭＯＳトランジスタＴｒ１においてバックゲートバイアスによってしきい値電圧が上昇すると電流値が変化するため致命的である。低電圧回路の場合はポリシリコン抵抗などを用いて貫通電流を防止しているが、高耐圧回路の場合は抵抗では印加電圧依存性を示すため使用できない。そこでＭＯＳトランジスタによる定電流源を使用するわけであるが、バックゲートバイアスがかかると動作に問題が出る。
【００１３】
図６に、図５に示した貫通電流防止用定電流源におけるバックゲートバイアスの有無による出力端子電圧（ＯＵＴ電圧）の印加電圧依存性を示す。横軸は印加電圧（Ｖ）を示し、縦軸は印加電圧に対するＯＵＴ電圧の割合（ＯＵＴ電圧／印加電圧（％））を示す。実線Ａはバックゲートバイアス無し、破線Ｂはバックゲートバイアス有りを示す。
【００１４】
Ｎチャネル型のデプレッション型ＭＯＳトランジスタＴｒ１にバックゲートバイアスがかからず回路が正常に動作している状態では出力端子６３のＯＵＴ電圧は印加電圧に限りなく近づく（実線Ａ参照）。これに対し、Ｎチャネル型のデプレッション型ＭＯＳトランジスタＴｒ１にバックゲートバイアスがかかると、印加電圧がある電圧（ここでは５Ｖ程度）から印加電圧に対するＯＵＴ電圧の割合が下がりはじめ（破線Ｂ参照）、印加電圧が大きくなるとＨｉｇｈ出力を維持できなくなる。
【００１５】
このようなバックゲートバイアスに起因する問題は、Ｐ型の半導体基板を用いる場合にはＮウエルによりＰ型半導体基板とは電気的に分離されたＰチャネル型のデプレッション型ＭＯＳトランジスタを用いることにより解消することができる。しかし、Ｐチャネル型のデプレッション型ＭＯＳトランジスタはしきい値電圧の制御性に大きな問題があり、実用的ではない。
【００１６】
さらに、バックゲートバイアスに起因する不具合の別の例として、図７に示すようなソースフォロワ型アンプの出力トランジスタが挙げられる。
図７において、入力端子（ＩＮ）６５は演算増幅回路６７の非反転入力端子（＋）に接続されている。演算増幅回路６７の出力端子は出力トランジスタＴｒ４であるＮチャネル型のエンハンスメント型ＭＯＳトランジスタのゲート電極に接続されている。出力トランジスタＴｒ４のドレインは電源電位６９に接続されており、ソースは抵抗７１を介してＧＮＤ電位７３に接続されている。出力トランジスタＴｒ４と抵抗７１の間の接点７５は出力端子（ＯＵＴ）７７、及び演算増幅回路６７の反転入力端子（−）に接続されている。
【００１７】
この回路はＶｉｎ＝Ｖｏｕｔとなる回路で、理想的には出力トランジスタＴｒ４のゲイン（利得）は１である。しかし、Ｎチャネル型のエンハンスメント型ＭＯＳトランジスタである出力トランジスタＴｒ４にバックゲートバイアスがかかるとゲインが１以上となって位相余裕が無くなるため、位相補償の対策が必要になってしまう。
【００１８】
一方、バックゲートバイアスに起因するしきい値電圧の上昇を積極的に用いたのが、図８に示す基準電圧発生回路である。
図８において、電源電位７９とＧＮＤ電位８１の間に、Ｎチャネル型のデプレッション型ＭＯＳトランジスタＴｒ５，Ｔｒ６、及びＮチャネル型のエンハンスメント型ＭＯＳトランジスタＴｒ７が直列に接続されている。トランジスタＴｒ５のドレインは電源電位７９に接続され、ソース及びゲート電極はトランジスタＴｒ６のドレインに接続されている。トランジスタＴｒ６のソースとトランジスタＴｒ７のドレインは接点８３で接続されている。接点８３には、トランジスタＴｒ６のゲート電極及びトランジスタＴｒ７のゲート電極と、出力端子であるＶｒｅｆ端子（ＶＲＥＦ）８５も接続されている。トランジスタＴｒ７のソースはＧＮＤ電位８１に接続されている。
【００１９】
この基準電圧発生回路では、トランジスタＴｒ５，Ｔｒ６にバックゲートバイアスがかからない場合はＶｒｅｆ端子８５の電圧ＶｒｅｆはトランジスタＴｒ６とＴｒ７のしきい値電圧の差が出力される。
【００２０】
一方、トランジスタＴｒ５，Ｔｒ６にバックゲートバイアスがかかる場合はデプレッション型ＭＯＳトランジスタであるトランジスタＴｒ６のしきい値電圧が上昇し、結果的にＶｒｅｆ端子８５の電圧Ｖｒｅｆが低くなり、低電圧出力が可能になる。この場合、バックゲートバイアスはＶｒｅｆ端子８５の電圧Ｖｒｅｆに固定され、約１.２〜１.４Ｖ程度のため、しきい値電圧の上昇は問題の無い程度で使用できる。
【００２１】
図９に、図８に示した基準電圧発生回路におけるバックゲートバイアスの有無によるＶｒｅｆ端子電圧の印加電圧依存性を示す。横軸は印加電圧（Ｖ）を示し、縦軸はＶｒｅｆ端子電圧（Ｖ）を示す。実線Ａはバックゲートバイアス有りを示し、実線Ｂはバックゲートバイアス無しを示す。
【００２２】
同じ特性のＭＯＳトランジスタを使った場合、バックゲートバイアス有りの方（Ａ参照）がバックゲートバイアス無しの方（Ｂ参照）に比べてＶｒｅｆ端子電圧が低く、定電圧動作に移行する電圧もバックゲートバイアス有りの方が０.７Ｖ程度低くなるのが分かる。
以上のように、アナログ回路の場合、バックゲートバイアスの作用をうまく使い分けることによって、優れた性能の製品が実現できる。
【００２３】
また、バックゲートバイアスの課題に対して、ウエルを二重にしてＮチャネル型ＭＯＳトランジスタを基板から分離する方法（トリプルウエル法）や、出力段に使うＬＤＭＯＳを流用する対策が考えられる。
【００２４】
図１０に、トリプルウエル法を適用したＮチャネル型のLOCOS OFFSET型ＭＯＳトランジスタの断面図を示す。図３と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００２５】
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面にフィールド酸化膜５が形成されている。半導体基板１の表面側にディープＮウエル層（Ｄｅｅｐ−Ｎｗｅｌｌ）８７が形成されている。ディープＮウエル層８７内にＰウエル（Ｐｗｅｌｌ）３３が形成されている。ソース及びドレインを構成する２つの不純物濃度の薄いＮ−拡散層（Ｎ−）４７が間隔をもって形成されている。各Ｎ−拡散層４７内の表面にゲート電極の端部に対応して厚い酸化膜３７が形成され、厚い酸化膜３７，３７間のＮ−拡散層４７上及びＰウエル３３上にゲート酸化膜４９が形成されている。ゲート酸化膜４９上から厚い酸化膜３７上にわたってゲート電極５１が形成されている。各Ｎ−拡散層４７内にＮ＋拡散層（Ｎ＋）５３がゲート電極５１とは間隔をもって形成されている。Ｐウエル３３内にＰ＋拡散層（Ｐ＋）５５がＮ−拡散層４７とは間隔をもって形成されている。ディープＮウエル層８７内にＮ＋拡散層（Ｎ＋）８９がＰウエル３３とは間隔をもって形成されている。
【００２６】
このように、ディープＮウエル層８７によりＰウエル３３を半導体基板１とは電気的に分離することにより、バックゲートバイアスをなくすことができる。
しかしこの方法では、ディープＮウエル層８７の形成に非常に長い時間がかかるという問題があった。また、横方向拡散も大きいことからトランジスタの分離に大きな距離が必要となるので小型化が困難であるという問題もあった。さらに、各拡散層の電圧によっては寄生バイポーラが動作しやすく、ラッチアップなどを起こしやすいという問題もあった。
【００２７】
図１１に従来のＮチャネル型ＬＤＭＯＳの断面図を示す。図３と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面にフィールド酸化膜５が形成されている。半導体基板１の表面側に、ドレインを構成するＮウエル（Ｎｗｅｌｌ）９１が形成されている。Ｎウエル９１内の中央側にＰ型のチャネル拡散層（Ｐｂｏｄｙ）９３が形成されている。チャネル拡散層９３内には互いに間隔をもって形成された２つのＮ型のソース拡散層９５，９５と、ソース拡散層９５，９５間にソース拡散層９５に隣接して配置されたＰ型のチャネルコンタクト用拡散層９７が形成されている。
【００２８】
Ｎウエル９１内には、チャネル拡散層９３を挟んで２つのドレインコンタクト用拡散層９９も形成されている。Ｎウエル９１の表面に、ドレインコンタクト用拡散層９９のチャネル拡散層９３側の端部に隣接し、チャネル拡散層９３とは間隔をもって、フィールド酸化膜５と同時に形成されたゲート電界緩和用の酸化膜１０１が配置されている。
【００２９】
ソース拡散層９５のチャネルコンタクト用拡散層９７とは反対側の端部から酸化膜１０１までの領域のソース拡散層９５上、チャネル拡散層９３上及びＮウエル９１上にゲート酸化膜１０３が形成されている。ゲート酸化膜１０３上から酸化膜１０１上にまたがって、かつドレインコンタクト用拡散層９９とは間隔をもって、ポリシリコンからなるゲート電極１０５が形成されている。ゲート電極１０５下のチャネル拡散層９３の表面がチャネル領域となる。
【００３０】
この従来例では、共通のチャネルコンタクト用拡散層９７を中心にして左右対称に２つのＬＤＭＯＳが形成されている。ソース拡散層９５とチャネルコンタクト用拡散層９７にはバッティングコンタクトと称される共通の電極（図示は省略）を用いて電気接続がされる。
【００３１】
このＬＤＭＯＳの製造方法を簡単に説明する。
Ｐ型半導体基板１上にドレインとなるＮウエル９１を形成した後、ＬＯＣＯＳ法によりフィールド酸化膜５とゲート電界緩和用の酸化膜１０１を形成する。Ｐ型半導体基板１の表面にゲート酸化膜１０３を形成し、ゲート酸化膜１０３上にゲート電極用のポリシリコン膜をＣＶＤ（chemical vapor deposition）法により形成し、そのポリシリコン膜を写真製版技術及びエッチング技術によりパターニングして２つのゲート電極１０５を形成する。
【００３２】
写真製版技術によりフィールド酸化膜５、酸化膜１０１間のＮウエル９１を覆うようにレジストパターンを形成した後、イオン注入法により、ゲート電極１０５，１０５間のＮウエル９１にゲート電極１０５をマスクにしてチャネル拡散層用のＰ型不純物をイオン注入する。レジストパターンを除去した後、注入したＰ型不純物を熱拡散によって拡散させてチャネル拡散層９３を形成する。
【００３３】
イオン注入法により、フィールド酸化膜５、酸化膜１０１間のＮウエル９１、及びゲート電極１０５，１０５間のチャネル拡散層９３に、フィールド酸化膜５、酸化膜１０１及びゲート電極１０５をマスクにしてＮ型不純物をイオン注入する。注入したＮ型不純物を熱拡散によって拡散させてドレインコンタクト用拡散層９９とソース拡散層９５を同時に形成する。この時、チャネル拡散層９３とソース拡散層９５の横方向拡散量の差がトランジスタのチャネル長となり、自己整合で一義的に決定され、通常はトランジスタのパンチスルー耐圧が確保できる最小値になるようにデバイス設計されている。
【００３４】
最後に、チャネルコンタクト用拡散層９７を、写真製版技術、Ｐ型不純物のイオン注入及び熱拡散で形成する。通常はソース拡散層９５とチャネルコンタクト用拡散層９７をバッティングコンタクトで電気接続してトランジスタの動作を行なう。
このようなＬＤＭＯＳは例えば特許文献１に記載されている。
【００３５】
また、出力段のドライバートランジスタなどに用いられる従来のＬＤＭＯＳは、高耐圧で低オン抵抗のデバイスを追及しており、トランジスタのチャネル長をいかに縮めるか、ドレインの抵抗をいかに下げるかが開発の目標となっていた。
【００３６】
【特許文献１】
特開平９−１３９４３８号公報
【００３７】
【発明が解決しようとする課題】
従来のＬＤＭＯＳでは、ソース拡散層とチャネルコンタクト用拡散層をバッティングコンタクトで電気接続してトランジスタの動作を行なうので、バックゲートバイアス状態を選択することができず、アナログ回路へ用いることは困難であった。
【００３８】
そこで本発明は、アナログ回路に適用できるＤＭＯＳを備えた半導体装置及びその製造方法を提供することを目的とするものである。
【００３９】
【課題を解決するための手段】
本発明にかかる半導体装置は、半導体基板上に形成されたゲート酸化膜と、上記ゲート酸化膜上に形成されたゲート電極と、上記ゲート電極を含む領域に形成された第１導電型のドレイン拡散層と、上記ドレイン拡散層内に上記ゲート電極と一部重複して配置された、第１導電型とは逆導電型である第２導電型のチャネル拡散層と、上記チャネル拡散層内に上記ゲート電極の一側面に隣接して配置された第１導電型のソース拡散層と、上記チャネル拡散層内に上記ゲート電極及び上記ソース拡散層とは間隔をもって配置された第２導電型のチャネルコンタクト用拡散層と、上記ドレイン拡散層内に、上記ゲート電極に対して上記ソース拡散層とは反対側に上記ゲート電極とは間隔をもって配置された第１導電型のドレインコンタクト用拡散層を備えたＤＭＯＳトランジスタを備えているものである。
【００４０】
本発明の半導体装置を構成するＤＭＯＳでは、チャネル拡散層はドレイン拡散層に包まれているので半導体基板とは電気的に分離されている。さらに、ソース拡散層と、チャネル拡散層に電気的接続を取るためのチャネルコンタクト用拡散層は間隔をもって配置されている。これにより、チャネル拡散層の電位を半導体基板及びソース拡散層とは別途設定することができるので、適用されるアナログ回路に対応して最適なバックゲートバイアス状態を選択することができる。
【００４１】
例えば基準電圧発生回路などでは、バックゲートバイアスによるしきい値電圧上昇をうまく利用して、出力としての基準電圧や最低動作電圧を下げることができる。従来のＤＭＯＳではソース拡散層とチャネルコンタクト用拡散層をバッティングコンタクトで共通接続して使用しており、ＲＥＳＵＲＦ（reduced surface field）型ＬＤＭＯＳでは構造的にチャネル拡散層が基板電位すなわちＧＮＤに固定されており、チャネル拡散層を任意の電圧に設定して使用するようにはなっていなかった。本発明の半導体装置を構成するＤＭＯＳでは、ソース拡散層とチャネルコンタクト用拡散層を別々に接続することができるので、構成するアナログ回路に対して最適なバックゲートバイアス状態を選択することができる。
【００４２】
さらに、チャネル拡散層はドレイン拡散層に比べて不純物濃度が高くなるので、電圧印加時の空乏層はドレイン拡散層側に伸び、トランジスタのピンチオフ点はチャネル側には移動しない。これにより、LOCOS OFFSET型トランジスタに比べＬＡＭＢＤＡ特性を大きく向上させることができ、ダイナミックレンジを広く取れる。
【００４３】
また、従来のＤＭＯＳではゲート電極の一側面をマスクにして導入されるチャネル拡散層用の不純物とソース拡散層用の不純物の横方向拡散量の差がトランジスタのチャネル長になり、チャネル長は両者の横方向拡散量の差で一義的に決定されるので任意のチャネル長を選択することができなかった。
【００４４】
本発明にかかる半導体装置の製造方法は、以下の（Ａ）〜（Ｃ）の工程を含んでＤＭＯＳトランジスタを形成する。
（Ａ）半導体基板に第１導電型のドレイン拡散層を形成し、上記ドレイン拡散層内に第２導電型のチャネル拡散層を形成する工程、
（Ｂ）上記チャネル拡散層上から上記ドレイン拡散層上にまたがって、ゲート酸化膜を介してゲート電極を形成する工程、
（Ｃ）上記チャネル拡散層内に上記ゲート電極の一側面に隣接して第１導電型のソース拡散層と、上記ドレイン拡散層内に上記ゲート電極とは間隔をもって第１導電型のドレインコンタクト用拡散層を同時に形成し、上記チャネル拡散層内に上記ゲート電極及び上記ソース拡散層とは間隔をもって第２導電型のチャネルコンタクト用拡散層を形成する工程。
【００４５】
本発明の半導体装置の製造方法によれば、本発明の半導体装置を構成するＤＭＯＳを形成することができる。
このＤＭＯＳのチャネル長は、ゲート電極下の領域における、ソース拡散層の端部とチャネル拡散層の端部の間の距離で決定される。
【００４６】
本発明の半導体装置の製造方法では、工程（Ａ）でゲート電極形成前にチャネル拡散層を形成するので、チャネル拡散層の形成領域を選択することによりＤＭＯＳのチャネル長を任意に設定することができる。
【００４７】
さらに、製品開発時においてトランジスタのサイズなどの回路定数を変更する場合も、LOCOSS OFFSET型ＭＯＳトランジスタの場合はフィールド酸化膜やゲート電極、Ｎ−ドレイン拡散層など多数のレイヤーのパターン変更が必要であったが、本発明の半導体装置の製造方法ではチャネル拡散層のレイヤーのみの変更で対応が可能となり、製品開発スピードが大幅に向上できる利点もある。
【００４８】
【発明の実施の形態】
例えば２５〜３５Ｖ耐圧のトランジスタを設計した場合、チャネル拡散層の表面不純物濃度は３×１０16〜４×１０16ａｔｏｍｓ／ｃｍ3程度となり、ソース拡散層とチャネル拡散層の接合耐圧は１０Ｖ程度となる。
【００４９】
そこで、これ以上のバックゲートバイアスがかかる回路構成の場合は、本発明の半導体装置において、上記ＤＭＯＳトランジスタは、上記チャネル拡散層内に、上記ソース拡散層側の上記ゲート電極の側面と一部重複し、上記チャネルコンタクト用拡散層とは間隔をもち、かつ上記ソース拡散層を含む領域に配置され、上記チャネル拡散層よりも濃く、かつ上記チャネルコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ソース拡散層をさらに備えていることが好ましい。
【００５０】
本発明の半導体装置において、上記工程（Ａ）は、上記チャネル拡散層内に、上記ソース拡散層側の上記ゲート電極の側面と一部重複し、上記チャネルコンタクト用拡散層とは間隔をもち、かつ上記ソース拡散層を含む領域に対応して、上記チャネル拡散層よりも濃く、かつ上記チャネルコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ソース拡散層を形成する工程を含むことが好ましい。
【００５１】
ソース拡散層とチャネル拡散層の間に中間濃度ソース拡散層を設けることにより、ソース拡散層とチャネル拡散層の逆方向耐圧を向上させることができ、例えば印加電圧に近い高いバックゲ−トバイアスがかかる場合にも対応することができる。なお、この構造においては、トランジスタのチャネル長は、ゲート電極下の領域における、中濃度ソース拡散層の端部とチャネル拡散層の端部の間の距離で決定される。
【００５２】
また、トランジスタがバイポーラブレイクダウンを起こした場合、ドレイン拡散層の濃度設定や、チャネル拡散層とドレインコンタクト用拡散層との距離によっては、ドレインが破壊することがある。この破壊現象は特にドレイン拡散層の抵抗が高いことに起因している。
【００５３】
そこで、本発明の半導体装置において、上記ＤＭＯＳトランジスタは、上記ドレイン拡散層内に、上記ソース拡散層とは反対側の上記ゲート電極の側面と一部重複し、かつ上記ドレインコンタクト用拡散層を含む領域に配置され、上記ドレイン拡散層よりも濃く、かつ上記ドレインコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ドレイン拡散層をさらに備えていることが好ましい。
【００５４】
本発明の半導体装置の製造方法において、上記工程（Ａ）は、上記ドレイン拡散層内に、上記ソース拡散層とは反対側の上記ゲート電極の側面と一部重複し、かつ上記ドレインコンタクト用拡散層を含む領域に対応して、上記ドレイン拡散層よりも濃く、かつ上記ドレインコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ドレイン拡散層を形成する工程を含むことが好ましい。
【００５５】
ドレインコンタクト用拡散層とドレイン拡散層の間に中間濃度ドレイン拡散層を設けることにより、ドレインの低抵抗化を図ることができ、バイポーラブレイクダウン時におけるドレインの破壊を防止することができる。
【００５６】
また、アナログ回路においては、トランジスタのしきい値電圧は回路の最低動作電圧や基準電圧値を決定する重要な値であり、ロジック回路に比べて低い値を要求される場合が多い。また、定電流回路ではデプレッション型も多用される。
従来のＤＭＯＳではゲート電極を形成してからチャネル拡散層を形成するため、しきい値電圧を下げようとするとチャネル拡散層の不純物濃度全体を下げる必要がある。しかし、前述のとおり従来のＤＭＯＳではチャネル長を任意に設定できないため、結果的にトランジスタの耐圧を維持することができなくなってしまう。
【００５７】
図１２に従来のＬＤＭＯＳのしきい値電圧（Ｖ）とトランジスタ耐圧（Ｖ）の関係を表す図を示す。
しきい値電圧が下がると、トランジスタ耐圧が下がってしまうのが分かる。このようなことから、従来のＤＭＯＳでは、例えば０.３〜０.４Ｖといった低いしきい値電圧をもつＤＭＯＳはパンチスルー耐圧の点から形成することができないという問題があった。
【００５８】
そこで、本発明の半導体装置において、上記チャネル拡散層の表面側で少なくともチャネルとなる領域にしきい値電圧制御用の不純物が導入されていることが好ましい。
本発明の半導体装置の製造方法において、上記工程（Ａ）は、上記チャネル拡散層の表面側で少なくともチャネルとなる領域にしきい値電圧制御用の不純物を導入する工程を含むことが好ましい。
【００５９】
本発明の半導体装置の製造方法では、ゲート電極の形成（工程（Ｂ））の前にチャネル拡散層を形成する（工程（Ａ））ので、通常のＭＯＳトランジスタと同様にしきい値制御用のイオン注入量の変更のみで、アナログ回路に不可欠な多水準の任意のしきい値電圧を選択でき、デプレッション型も簡単に実現できる。
さらに、低しきい値電圧化に伴うパンチスルーによる耐圧低下に対しては、上述のように任意にチャネル長を設定できるので、高耐圧でかつ低いしきい値電圧のＤＭＯＳを提供できる。
【００６０】
また、本発明の半導体装置において、上記ＤＭＯＳトランジスタは、上記ドレインコンタクト用拡散層側の上記ゲート電極の側面の下に上記ゲート酸化膜よりも厚い膜厚をもつ酸化膜をさらに備えていることが好ましい。
本発明の半導体装置の製造方法において、上記工程（Ａ）において、上記ドレイン拡散層を形成した後、半導体基板の表面に、上記ドレインコンタクト用拡散層側の上記ゲート電極の側面下の領域に対応して厚い酸化膜と、上記ドレイン拡散層の周囲を含む領域に対応して素子分離用のフィールド酸化膜を同時に形成する工程を含むことが好ましい。
ドレインコンタクト用拡散層側のゲート電極の端部に対応して厚い酸化膜を設けることにより、ゲート電極の端部における電界集中に起因するゲート酸化膜破壊を防止することができる。
【００６１】
【実施例】
図１は半導体装置の一実施例を示す断面図である。この実施例は本発明の半導体装置を構成するＤＭＯＳをＮチャネル型のトランジスタに適用したものである。以下、この実施例のＤＭＯＳをＦＬＡＤＭＯＳ（Flexible Length Analog ＤＭＯＳ）と称す。
【００６２】
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面側にドレイン拡散層（Ｎｗｅｌｌ）３が形成されている。半導体基板１の表面に、ドレイン拡散層３の周囲の領域に対応してＬＯＣＯＳ法により形成された素子分離用のフィールド酸化膜５が形成されている。フィールド酸化膜５の膜厚は例えば８００ｎｍである。
【００６３】
ドレイン拡散層３内に、互いに間隔をもって形成された２つのＮ型のバイポーラブレイクダウン破壊防止用拡散層（Ｎ）７，７と、バイポーラブレイクダウン破壊防止用拡散層７，７の間に両拡散層７，７とは間隔をもって配置されたＰ型のチャネル拡散層（Ｐｂｏｄｙ）９が形成されている。バイポーラブレイクダウン破壊防止用拡散層７のチャネル拡散層９とは反対側の端部はフィールド酸化膜５の下に形成されている。バイポーラブレイクダウン破壊防止用拡散層７は本発明のＤＭＯＳを構成する中濃度ドレイン拡散層を構成する。
【００６４】
バイポーラブレイクダウン破壊防止用拡散層７の表面に、後述するゲート電極の一側面の形成領域に対応してゲート端電界緩和用酸化膜１１が形成されている。ゲート端電界緩和用酸化膜１１はフィールド酸化膜５とは間隔をもって配置され、かつ、バイポーラブレイクダウン破壊防止用拡散層７のチャネル拡散層９側の端部とは間隔をもって配置されている。ゲート端電界緩和用酸化膜１１は例えばフィールド酸化膜５と同時に形成されたものであり、その膜厚は例えば８００ｎｍである。
【００６５】
バイポーラブレイクダウン破壊防止用拡散層７の表面側でフィールド酸化膜５とゲート端電界緩和用酸化膜１１の間の領域にＮ型のドレインコンタクト用拡散層（Ｎ＋）１３が形成されている。ドレインコンタクト用拡散層１３はバイポーラブレイクダウン破壊防止用拡散層７よりも濃い不純物濃度をもち、バイポーラブレイクダウン破壊防止用拡散層７はドレイン拡散層３よりも濃い不純物濃度をもつ。
【００６６】
チャネル拡散層９内に、２つのＮ型の高バックゲートバイアス用拡散層１５，１５が互いに間隔をもって形成されている。チャネル拡散層９の表面に、高バックゲートバイアス用拡散層１５，１５の対向する端部の形成領域に対応して分離用酸化膜１７，１７が間隔をもって形成されている。チャネル拡散層９の表面側で分離用酸化膜１７，１７の間の領域にＰ型のチャネルコンタクト用拡散層（Ｐ＋）１９が形成されている。チャネルコンタクト用拡散層１９はチャネル拡散層９よりも濃い不純物濃度をもつ。
【００６７】
高バックゲートバイアス用拡散層１５の表面側にＮ型のソース拡散層（Ｎ＋）２１が形成されている。ソース拡散層２１は高バックゲートバイアス用拡散層１５よりも濃い不純物濃度をもち、高バックゲートバイアス用拡散層１５はチャネル拡散層３よりも濃い不純物濃度をもつ。
【００６８】
ソース拡散層２１の分離用酸化膜１７とは反対側の端部上からゲート端電界緩和用酸化膜１１までの、ソース拡散層２１上、高バックゲートバイアス用拡散層１５上、チャネル拡散層９上、ドレイン拡散層３上及びバイポーラブレイクダウン破壊防止用拡散層７上にゲート酸化膜２３が形成されている。ゲート酸化膜２３上からゲート端電界緩和用酸化膜１１にわたってゲート電極２５が形成されている。
【００６９】
このＦＬＡＤＭＯＳでは、チャネル拡散層９はドレイン拡散層に包まれているので半導体基板１とは電気的に分離されている。さらに、ソース拡散層２１とチャネルコンタクト用拡散層１９は分離用酸化膜１７により間隔をもって配置されている。これにより、チャネル拡散層９の電位を半導体基板１及びソース拡散層２１とは別途設定することができるので、適用されるアナログ回路に対応して最適なバックゲートバイアス状態を選択することができる。
【００７０】
さらに、ドレイン拡散層３内にドレインコンタクト用拡散層１３を覆うようにバイポーラブレイクダウン破壊防止用拡散層７を設けているので、ドレインの低抵抗化を図ることができ、ＦＬＡＤＭＯＳがバイポーラブレイクダウンを起こしたとしてもドレイン破壊を防止することができる。
【００７１】
さらに、ソース拡散層２１とチャネル拡散層９の間に高バックゲートバイアス用拡散層１５を設けているので、ソース拡散層２１とチャネル拡散層９の逆方向耐圧を向上させることができ、例えば印加電圧に近い高いバックゲ−トバイアスがかかる場合にも対応することができる。
この実施例において、トランジスタのチャネル長は、ゲート電極２５下の領域における、高バックゲートバイアス用拡散層１５の端部とチャネル拡散層９の端部の間の距離で決定される。
【００７２】
図２は半導体装置の製造方法の一実施例を示す工程断面図である。この実施例は図１に示したＦＬＡＤＭＯＳを製造するためのものである。図１及び図２を参照してこの実施例を説明する。
【００７３】
（１）Ｐ型の半導体基板１の表面に例えば２５ｎｍ程度の熱酸化膜２７を形成する。写真製版技術により、ドレイン拡散層の形成領域を画定するためのレジストパターン（図示は省略）を形成する。イオン注入法により、ドレイン拡散層用のＮ型不純物であるリンを加速エネルギーは約１００ｋｅＶ、ドーズ量は約３.０×１０12ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。レジストパターンを除去した後、注入したリンを熱拡散させるために、１１８０℃程度、１０時間程度の条件で熱拡散処理を行ない、表面濃度は３×１０15〜４×１０15ａｔｏｍｓ／ｃｍ3、深さは５〜７μｍ（マイクロメートル）程度のドレイン拡散層３を形成する。ドレイン拡散層３の表面濃度と拡散深さは所望する耐圧によって設定される（図２（ａ）参照）。
【００７４】
（２）写真製版技術により、チャネル拡散層の形成領域を画定するためのレジストパターン（図示は省略）を形成する。イオン注入法により、ドレイン拡散層３の中央側の表面に、チャネル拡散層用のＰ型不純物であるボロンを加速エネルギーは約８０ｋｅＶ、ドーズ量は８×１０12〜１０×１０12ａｔｏｍｓ／ｃｍ2程度の条件でイオン注入する。
【００７５】
チャネル拡散層用のレジストパターンを除去した後、写真製版技術によりバイポーラブレイクダウン破壊防止用拡散層の形成領域を画定するためのレジストパターン（図示は省略）を形成する。イオン注入法により、ドレイン拡散層３の両端側の表面に、バイポーラブレイクダウン破壊防止用拡散層用のＮ型不純物であるリンを加速エネルギーは約１００ｋｅＶ、ドーズ量は約５×１０12ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。
【００７６】
レジストパターンを除去した後、注入したリン及びボロンを熱拡散させるために、１１００℃程度、１５０分程度の条件で熱処理を行ない、ドレイン拡散層３の中央側にチャネル拡散層９と、ドレイン拡散層３の両端側にバイポーラブレイクダウン破壊防止用拡散層７を同時に形成する（図２（ｂ）参照）。
【００７７】
この実施例ではチャネル拡散層９の表面濃度は３×１０16〜４×１０16ａｔｏｍｓ／ｃｍ3程度、拡散深さは２.０〜２.５μｍ程度であり、しきい値電圧は約１.０Ｖ、耐圧は３０Ｖ程度を確保できる。
【００７８】
ここで注意すべき点は、チャネル拡散層９とバイポーラブレイクダウン破壊防止用拡散層７の間の距離である。両拡散層７，９を近づけすぎると耐圧低下を起こしてしまい、逆に離しすぎるとバイポーラブレイクダウン時の破壊防止能力が低下する。各拡散層３，７，９の不純物濃度と各拡散層７，９の横方向拡散量によって最適値があるため、適当な距離に設定する必要がある。この実施例では、チャネル拡散層９とバイポーラブレイクダウン破壊防止用拡散層７の間の距離は例えば２.０μｍである。
【００７９】
（３）写真製版技術により、高バックゲートバイアス用拡散層の形成領域を画定するためのレジストパターン（図示は省略）を形成する。イオン注入法により、チャネル拡散層９内の表面に、高バックゲートバイアス用拡散層用のＮ型不純物であるリンを加速エネルギーは約６０ｋｅＶ、ドーズ量は約１×１０14ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。
【００８０】
レジストパターンを除去した後、ＣＶＤ法により、熱酸化膜２７の表面にＬＯＣＯＳ酸化用のシリコン窒化膜を蒸着する。写真製版技術及びエッチング技術により、フィールド酸化膜、ゲート端電界緩和用酸化膜及び分離用酸化膜の形成予定領域に対応する領域のシリコン窒化膜を選択的に除去する。
【００８１】
１０００℃程度、６時間程度の条件で熱酸化処理を行ない、フィールド酸化膜５、ゲート端電界緩和用酸化膜１１及び分離用酸化膜１７を同時に形成する。この熱酸化処理の熱により、チャネル拡散層９内に２つの高バックゲートバイアス用拡散層１５，１５が互いに間隔をもって形成される。
【００８２】
ここでＦＬＡＤＭＯＳのチャネル長は、チャネル拡散層９のバイポーラブレイクダウン破壊防止用拡散層７側の端部と、高バックゲートバイアス用拡散層１５のバイポーラブレイクダウン破壊防止用拡散層７側の端部の間の距離で決定される。したがって、ＦＬＡＤＭＯＳのチャネル長をマスクレイアウトによって任意の長さに設定することができる。この実施例ではＦＬＡＤＭＯＳのチャネル長は例えば５.０μｍである。なお、適用される回路によってはチャネル長が１００μｍ以上の場合もある。
【００８３】
さらに、高バックゲートバイアス用拡散層１５を形成することにより、約２５Ｖまでバックゲートバイアスをかけることができる。
また、高電圧のバックゲートバイアスがかからない場合は高バックゲートバイアス用拡散層１５を省くこともできる。その場合のチャネル長は、チャネル拡散層９のバイポーラブレイクダウン破壊防止用拡散層７側の端部と後工程で形成するソース拡散層２１のバイポーラブレイクダウン破壊防止用拡散層７側の端部の間の距離で決定されることになる。この場合、高バックゲートバイアス用拡散層１５を形成するための写真製版工程及びイオン注入工程の削減が可能である。高バックゲートバイアス用拡散層１５がない場合、この実施例のチャネル拡散層９ではバックゲートバイアスが１０Ｖ程度までは対応可能である。
【００８４】
ＬＯＣＯＳ酸化用のシリコン窒化膜と熱酸化膜２７を除去した後、熱酸化処理を施してＦＬＡＤＭＯＳのゲート酸化膜２３を約６０ｎｍの膜厚に形成する。ゲート酸化膜厚２３の膜厚は耐圧によって最適化されるものであり、６０ｎｍのときは、耐圧は２５〜３０Ｖ程度である。
【００８５】
しきい値電圧をアナログ回路に適した値に設定するために、イオン注入法によりチャネルドーピングを行なう。しきい値電圧を下げる場合はＮ型不純物であるリン又はヒ素を、しきい値電圧を上げる場合はＰ型不純物であるボロンをゲート酸化膜２３の上からイオン注入する。チャネルドーピングにより注入された不純物の図示は省略している（図２（ｃ）参照）。
【００８６】
このように、チャネルドーピングにより任意のしきい値電圧を選択することができる。さらに、しきい値電圧の低下に伴うパンチスルー耐圧低下は、チャネル長を大きくすることにより防止することができるので、アナログ回路へＤＭＯＳを適用できるようになる。
【００８７】
（４）ＣＶＤ法によりゲート電極用のポリシリコン膜を堆積し、例えばリンの堆積及び熱拡散などによりポリシリコン膜にリンを高濃度に拡散させて低抵抗化させる。低抵抗化させたポリシリコン膜を写真製版技術及びエッチング技術によりパターニングしてゲート電極２５を形成する（図２（ｄ）参照）。
【００８８】
（５）写真製版技術により、チャネルコンタクト用拡散層の形成予定領域、すなわち分離用酸化膜１７，１７間の領域を覆うようにレジストパターン（図示は省略）を形成する。イオン注入法により、そのレジストパターン、フィールド酸化膜５、ゲート端電界緩和用酸化膜１１、分離用酸化膜１７及びゲート電極２５をマスクにして、Ｎ型不純物であるヒ素を加速エネルギーは約５０ｋｅＶ、ドーズ量は６×１０15ａｔｏｍｓ／ｃｍ2程度の条件でイオン注入する。レジストパターンを除去した後、注入したヒ素を熱拡散させるために、９５０℃程度、６０分程度の条件で熱拡散処理を施して、バイポーラブレイクダウン破壊防止用拡散層７内にドレインコンタクト用拡散層１３を形成し、高バックゲートバイアス用拡散層１５内にソース拡散層２１を形成する。
【００８９】
写真製版技術により、チャネルコンタクト用拡散層の形成予定領域に開口部をもつレジストパターン（図示は省略）を形成する。イオン注入法により、そのレジストパターンをマスクにしてチャネル拡散層９にＰ型不純物であるボロンを加速エネルギーは約２０ｋｅＶ、ドーズ量は３×１０15ａｔｏｍｓ／ｃｍ2程度の条件でイオン注入する。レジストパターンを除去した後、注入したボロンを熱拡散させるために、９００℃程度、３０分程度の条件で熱拡散処理を施して、チャネルコンタクト用拡散層１９を形成する（図１参照）。
【００９０】
ソース拡散層２１とチャネルコンタクト用拡散層１９は厚い分離用酸化膜１７によって分離されているため、各々別にコンタクトを取ることによりバックゲートバイアスをかけることができる。ここではチャネルコンタクト用拡散層１９用のボロンの熱拡散処理を単独で行なっているが、後工程で行なうＢＰＳＧ（boro-phospho silicate glass）層間膜のデンシファイ用熱処理と兼ねて行なってもよい。
その後、図示していないが、通常のＣＭＯＳプロセス技術を用いて層間絶縁膜、電気接続用のコンタクトホール形成、電気接続用配線、及びパッシベーション保護膜を形成する。
【００９１】
この実施例では図２（ｃ）を参照して説明した工程（３）において、フィールド酸化膜５、ゲート端電界緩和用酸化膜１１及び分離用酸化膜１７を形成するための熱酸化処理の熱により、チャネル拡散層９内に高バックゲートバイアス用拡散層１５を形成しているが、フィールド酸化膜５、ゲート端電界緩和用酸化膜１１及び分離用酸化膜１７を形成するための熱酸化処理と、高バックゲートバイアス用拡散層１５を形成するための熱処理を別々に行なってもよい。
【００９２】
また、半導体基板１の図示しない領域にＰチャネル型のLOCOS OFFSET型ＭＯＳトランジスタを形成する場合、図２（ａ）を参照して説明した工程（１）においてドレイン拡散層３の形成と同時にＰチャネル型のLOCOS OFFSET型ＭＯＳトランジスタのＮウエル（図３の符号３１参照）を形成するようにしてもよい。
【００９３】
また、図２（ｂ）を参照して説明した工程（２）において、工程削減を目的としてチャネル拡散層９とバイポーラブレイクダウン破壊防止用拡散層７を同時に熱拡散して形成しているが、耐圧によっては各々個別に形成するようにしてもよい。
【００９４】
また、半導体基板１の図示しない領域にＰチャネル型及びＮチャネル型のLOCOS OFFSET型ＭＯＳトランジスタを形成する場合は、チャネル拡散層９とバイポーラブレイクダウン破壊防止用拡散層７の形成時にＰチャネル型のLOCOS OFFSET型ＭＯＳトランジスタのＰ−拡散層（図３の符号３５参照）を同時に形成し、バイポーラブレイクダウン破壊防止用拡散層７の形成時にＮチャネル型のLOCOS OFFSET型ＭＯＳトランジスタのＮ−拡散層（図３の符号４７参照）を同時に形成するようにしてもよい。
【００９５】
図１に示したＦＬＡＤＭＯＳは、例えば図５に示した貫通電流防止用定電流源のＮチャネル型のデプレッション型ＭＯＳトランジスタＴｒ１及びＮチャネル型のエンハンスメント型ＭＯＳトランジスタＴｒ３に適用することができる。ＦＬＡＤＭＯＳではバックゲートバイアスを調整することができるので、上述した貫通電流防止用定電流源におけるバックゲートバイアスに起因するＨｉｇｈ出力を維持できなくなる問題を解消することができる。
【００９６】
さらに、ＦＬＡＤＭＯＳは、例えば図７に示したソース拡散層フォロワ型アンプの出力トランジスタＴｒ４に適用することができる。ＦＬＡＤＭＯＳではバックゲートバイアスを調整することができるので、出力トランジスタＴｒ４のゲインが１になるように調整することができ、上述した、ゲインが１以上となって位相余裕が無くなるため位相補償の対策が必要になるという問題を解消することができる。
【００９７】
さらに、ＦＬＡＤＭＯＳは、例えば図８に示した基準電圧発生回路のＮチャネル型のデプレッション型ＭＯＳトランジスタＴｒ５，Ｔｒ６、及びＮチャネル型のエンハンスメント型ＭＯＳトランジスタＴｒ７に適用することができる。ＦＬＡＤＭＯＳではバックゲートバイアスを調整することができるので、バックゲートバイアスをかけることによりトランジスタＴｒ６のしきい値電圧が調整され、低いＶｒｅｆ電圧を出力することができる。
【００９８】
以上、実施例を説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００９９】
【発明の効果】
請求項１に記載された半導体装置では、ＤＭＯＳトランジスタは、半導体基板上に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極と、ゲート電極を含む領域に形成された第１導電型のドレイン拡散層と、ドレイン拡散層内にゲート電極と一部重複して配置された、第２導電型のチャネル拡散層と、チャネル拡散層内にゲート電極の一側面に隣接して配置された第１導電型のソース拡散層と、チャネル拡散層内にゲート電極及びソース拡散層とは間隔をもって配置された第２導電型のチャネルコンタクト用拡散層と、ドレイン拡散層内に、ゲート電極に対してソース拡散層とは反対側にゲート電極とは間隔をもって配置された第１導電型のドレインコンタクト用拡散層を備えているようにしたので、チャネル拡散層の電位を半導体基板及びソース拡散層とは別途設定することができ、適用されるアナログ回路に対応して最適なバックゲートバイアス状態を選択することができる。さらに、チャネル拡散層はドレイン拡散層に比べて不純物濃度が高くなるので、電圧印加時の空乏層はドレイン拡散層側に伸び、トランジスタのピンチオフ点はチャネル側には移動しない。これにより、LOCOS OFFSET型トランジスタに比べＬＡＭＢＤＡ特性を大きく向上させることができ、ダイナミックレンジを広く取れる。
【０１００】
請求項２に記載された半導体装置では、ＤＭＯＳトランジスタは、チャネル拡散層内に、ソース拡散層側のゲート電極の側面と一部重複し、チャネルコンタクト用拡散層とは間隔をもち、かつソース拡散層を含む領域に配置され、チャネル拡散層よりも濃く、かつチャネルコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ソース拡散層をさらに備えているようにしたので、ソース拡散層とチャネル拡散層の逆方向耐圧を向上させることができ、例えば印加電圧に近い高いバックゲ−トバイアスがかかる場合にも対応することができる。
【０１０１】
請求項３に記載された半導体装置では、ＤＭＯＳトランジスタは、ドレイン拡散層内に、ソース拡散層とは反対側のゲート電極の側面と一部重複し、かつドレインコンタクト用拡散層を含む領域に配置され、ドレイン拡散層よりも濃く、かつドレインコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ドレイン拡散層をさらに備えているようにしたので、ドレインの低抵抗化を図ることができ、バイポーラブレイクダウン時におけるドレインの破壊を防止することができる。
【０１０２】
請求項４に記載された半導体装置では、チャネル拡散層の表面側で少なくともチャネルとなる領域にしきい値電圧制御用の不純物が導入されているようにしたので、アナログ回路に不可欠な多水準の任意のしきい値電圧を選択でき、デプレッション型も簡単に実現できる。
【０１０３】
請求項５に記載された半導体装置では、ＤＭＯＳトランジスタは、ドレインコンタクト用拡散層側のゲート電極の側面の下にゲート酸化膜よりも厚い膜厚をもつ酸化膜をさらに備えているようにしたので、ゲート電極の端部における電界集中に起因するゲート酸化膜破壊を防止することができる。
【０１０４】
請求項６に記載された半導体装置の製造方法では、半導体基板に第１導電型のドレイン拡散層を形成し、ドレイン拡散層内に第２導電型のチャネル拡散層を形成する工程（Ａ）、チャネル拡散層上からドレイン拡散層上にまたがって、ゲート酸化膜を介してゲート電極を形成する工程（Ｂ）、
及び、チャネル拡散層内にゲート電極の一側面に隣接して第１導電型のソース拡散層と、ドレイン拡散層内にゲート電極とは間隔をもって第１導電型のドレインコンタクト用拡散層を同時に形成し、チャネル拡散層内にゲート電極及びソース拡散層とは間隔をもって第２導電型のチャネルコンタクト用拡散層を形成する工程（Ｃ）を含んでＤＭＯＳを形成するようにしたので、本発明の半導体装置を構成するＤＭＯＳを形成することができる。さらに、工程（Ａ）でゲート電極形成前にチャネル拡散層を形成するので、チャネル拡散層の形成領域を選択することによりＤＭＯＳのチャネル長を任意に設定することができる。さらに、製品開発時においてトランジスタのサイズなどの回路定数を変更する場合にチャネル拡散層のレイヤーのみの変更で対応できるので、製品開発スピードが大幅に向上できる利点もある。
【０１０５】
請求項７に記載された半導体装置の製造方法では、工程（Ａ）は、チャネル拡散層内に、ソース拡散層側のゲート電極の側面と一部重複し、チャネルコンタクト用拡散層とは間隔をもち、かつソース拡散層を含む領域に対応して、チャネル拡散層よりも濃く、かつチャネルコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ソース拡散層を形成する工程を含むようにしたので、ソース拡散層とチャネル拡散層の逆方向耐圧を向上させることができ、例えば印加電圧に近い高いバックゲ−トバイアスがかかる場合にも対応することができる。
【０１０６】
請求項８に記載された半導体装置の製造方法では、工程（Ａ）は、ドレイン拡散層内に、ソース拡散層とは反対側のゲート電極の側面と一部重複し、かつドレインコンタクト用拡散層を含む領域に対応して、ドレイン拡散層よりも濃く、かつドレインコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ドレイン拡散層を形成する工程を含むようにしたので、ドレインの低抵抗化を図ることができ、バイポーラブレイクダウン時におけるドレインの破壊を防止することができる。
【０１０７】
請求項９に記載された半導体装置の製造方法では、工程（Ａ）は、チャネル拡散層の表面側で少なくともチャネルとなる領域にしきい値電圧制御用の不純物を導入する工程を含むようにしたので、通常のＭＯＳトランジスタと同様にしきい値制御用のイオン注入量の変更のみで、アナログ回路に不可欠な多水準の任意のしきい値電圧を選択でき、デプレッション型も簡単に実現できる。さらに、低しきい値電圧化に伴うパンチスルーによる耐圧低下に対しては、上述のように任意にチャネル長を設定できるので、高耐圧でかつ低いしきい値電圧のＤＭＯＳを提供できる。
【０１０８】
請求項１０に記載された半導体装置の製造方法では、工程（Ａ）において、ドレイン拡散層を形成した後、半導体基板の表面に、ドレインコンタクト用拡散層側のゲート電極の側面下の領域に対応して厚い酸化膜と、ドレイン拡散層の周囲を含む領域に対応して素子分離用のフィールド酸化膜を同時に形成する工程を含むようにしたので、ゲート電極の端部における電界集中に起因するゲート酸化膜破壊を防止することができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例を示す断面図である。
【図２】半導体装置の製造方法の一実施例を示す工程断面図である。
【図３】LOCOS OFFSET型のＣＭＯＳを示す断面図である。
【図４】Ｎチャネル型のデプレッション型ＭＯＳトランジスタにおけるバックゲートバイアスによるしきい値電圧の上昇をゲート酸化膜厚が６０ｎｍの場合と１３.５ｎｍの場合について表す図である。
【図５】貫通電流防止用定電流源の一例を示す回路図である。
【図６】図５に示した貫通電流防止用定電流源におけるバックゲートバイアスの有無による出力端子電圧の印加電圧依存性を示す図である。
【図７】ソース拡散層フォロワ型アンプの一例を示す回路図である。
【図８】基準電圧発生回路の一例を示す回路図である。
【図９】図８に示した基準電圧発生回路におけるバックゲートバイアスの有無によるＶｒｅｆ端子電圧の印加電圧依存性を示す図である。
【図１０】トリプルウエル法を適用したＮチャネル型のLOCOS OFFSET型ＭＯＳトランジスタを示す断面図である。
【図１１】従来のＮチャネル型ＬＤＭＯＳを示す断面図である。
【図１２】従来のＬＤＭＯＳのしきい値電圧とトランジスタ耐圧の関係を表す図である。
【符号の説明】
１ Ｐ型の半導体基板
３ ドレイン拡散層
５ フィールド酸化膜
７ バイポーラブレイクダウン破壊防止用拡散層
９ チャネル拡散層
１１ ゲート端電界緩和用酸化膜
１３ ドレインコンタクト用拡散層
１５ 高バックゲートバイアス用拡散層
１７ 分離用酸化膜
１９ チャネルコンタクト用拡散層
２１ ソース拡散層
２３ ゲート酸化膜
２５ ゲート電極

Claims (10)

  1. 半導体基板上に形成されたゲート酸化膜と、
    前記ゲート酸化膜上に形成されたゲート電極と、
    前記ゲート電極を含む領域に形成された第１導電型のドレイン拡散層と、
    前記ドレイン拡散層内に前記ゲート電極と一部重複して配置された、第１導電型とは逆導電型である第２導電型のチャネル拡散層と、
    前記チャネル拡散層内に前記ゲート電極の一側面に隣接して配置された第１導電型のソース拡散層と、
    前記チャネル拡散層内に前記ゲート電極及び前記ソース拡散層とは間隔をもって配置された第２導電型のチャネルコンタクト用拡散層と、
    前記ドレイン拡散層内に、前記ゲート電極に対して前記ソース拡散層とは反対側に前記ゲート電極とは間隔をもって配置された第１導電型のドレインコンタクト用拡散層を備えたＤＭＯＳトランジスタを備えていることを特徴とする半導体装置。
  2. 前記ＤＭＯＳトランジスタは、前記チャネル拡散層内に、前記ソース拡散層側の前記ゲート電極の側面と一部重複し、前記チャネルコンタクト用拡散層とは間隔をもち、かつ前記ソース拡散層を含む領域に配置され、前記チャネル拡散層よりも濃く、かつ前記チャネルコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ソース拡散層をさらに備えている請求項１に記載の半導体装置。
  3. 前記ＤＭＯＳトランジスタは、前記ドレイン拡散層内に、前記ソース拡散層とは反対側の前記ゲート電極の側面と一部重複し、かつ前記ドレインコンタクト用拡散層を含む領域に配置され、前記ドレイン拡散層よりも濃く、かつ前記ドレインコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ドレイン拡散層をさらに備えている請求項１又は２に記載の半導体装置。
  4. 前記チャネル拡散層の表面側で少なくともチャネルとなる領域にしきい値電圧制御用の不純物が導入されている請求項１、２又は３のいずれかに記載の半導体装置。
  5. 前記ＤＭＯＳトランジスタは、前記ドレインコンタクト用拡散層側の前記ゲート電極の側面の下に前記ゲート酸化膜よりも厚い膜厚をもつ酸化膜をさらに備えている請求項１から４のいずれかに記載の半導体装置。
  6. 以下の（Ａ）〜（Ｃ）の工程を含んでＤＭＯＳトランジスタを形成することを特徴とする半導体装置の製造方法。
    （Ａ）半導体基板に第１導電型のドレイン拡散層を形成し、前記ドレイン拡散層内に第２導電型のチャネル拡散層を形成する工程、
    （Ｂ）前記チャネル拡散層上から前記ドレイン拡散層上にまたがって、ゲート酸化膜を介してゲート電極を形成する工程、
    （Ｃ）前記チャネル拡散層内に前記ゲート電極の一側面に隣接して第１導電型のソース拡散層と、前記ドレイン拡散層内に前記ゲート電極とは間隔をもって第１導電型のドレインコンタクト用拡散層を同時に形成し、前記チャネル拡散層内に前記ゲート電極及び前記ソース拡散層とは間隔をもって第２導電型のチャネルコンタクト用拡散層を形成する工程。
  7. 前記工程（Ａ）において、前記チャネル拡散層内に、前記ソース拡散層側の前記ゲート電極の側面と一部重複し、前記チャネルコンタクト用拡散層とは間隔をもち、かつ前記ソース拡散層を含む領域に対応して、前記チャネル拡散層よりも濃く、かつ前記チャネルコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ソース拡散層を形成する工程を含む請求項６に記載の半導体装置の製造方法。
  8. 前記工程（Ａ）において、前記ドレイン拡散層内に、前記ソース拡散層とは反対側の前記ゲート電極の側面と一部重複し、かつ前記ドレインコンタクト用拡散層を含む領域に対応して、前記ドレイン拡散層よりも濃く、かつ前記ドレインコンタクト用拡散層よりも薄い不純物濃度をもつ第１導電型の中間濃度ドレイン拡散層を形成する工程を含む請求項６又は７に記載の半導体装置の製造方法。
  9. 前記工程（Ａ）において、前記チャネル拡散層の表面側で少なくともチャネルとなる領域にしきい値電圧制御用の不純物を導入する工程を含む請求項６、７又は８のいずれかに記載の半導体装置の製造方法。
  10. 前記工程（Ａ）において、前記ドレイン拡散層を形成した後、半導体基板の表面に、前記ドレインコンタクト用拡散層側の前記ゲート電極の側面下の領域に対応して厚い酸化膜と、前記ドレイン拡散層の周囲を含む領域に対応して素子分離用のフィールド酸化膜を同時に形成する工程を含む請求項６から９のいずれかに記載の半導体装置の製造方法。
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