JP3957117B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置及びその製造方法、特にMOS型トランジスタを用いたコンパレーター回路に関する。
【0002】
【従来の技術】
従来、MOS型トランジスタを用いたコンパレーターは広く利用されているが、オフセット電圧の小さいコンパレーターを得るためにはMOS型トランジスタのチャネル幅及びチャネル長を大きくしたものが知られていた。
【0003】
【発明が解決しようとする課題】
しかしながら、従来のMOS型トランジスタを用いたコンパレーターは、オフセット電圧を小さくする為にMOS型トランジスタのチャネル幅、チャネル長を長くする手段を用いているため、コンパレーターの占有面積が大きくなってしまうと言う問題点を有していた。
【0004】
本発明は、従来のMOS型トランジスタを用いたコンパレーターでは不可能であったオフセット電圧の小さいコンパレーターを小さな占有面積で提供することを目的とする。
【0005】
【課題を解決するための手段】
上記目的を達成するために、本発明は次の手段を用いた。
(1)オフセット電圧を小さくするために負荷側のMOSトランジスタの相互コンダクタンスgmを差動側のMOSトランジスタの相互コンダクタンスgmよりも小さくしたコンパレーターを有する半導体装置とするため、前記負荷側のMOSトランジスタは、不純物量を多くするためにチャネル領域に導入された、異なる導電型の二種類以上の不純物によって移動度を低下させることにより相互コンダクタンスgmを小さくしたことを特徴とす る半導体装置とした。
(2)オフセット電圧を小さくするために負荷側のMOSトランジスタの相互コンダクタンスgmを差動側のMOSトランジスタの相互コンダクタンスgmよりも小さくしたコンパレーターを有する半導体装置とするため、前記負荷側のMOSトランジスタは、そのゲート酸化膜厚を差動側のMOSトランジスタのゲート酸化膜厚よりも厚くすることにより相互コンダクタンスgmを小さくしたことを特徴とする半導体装置とした。
(3)オフセット電圧を小さくするために負荷側のMOSトランジスタの相互コンダクタンスgmを差動側のMOSトランジスタの相互コンダクタンスgmよりも小さくしたコンパレーターを有する半導体装置とするため、前記差動側のMOSトランジスタは、サイドスペーサ下に低濃度拡散層が形成されたLDD型のMOSトランジスタであり、前記負荷側のMOSトランジスタは、サイドスペーサ下に低濃度拡散層がなく、さらに、ソース・ドレインの高濃度拡散層とゲート電極とがオーバーラップしていないことにより、相互コンダクタンスgmを小さくしたことを特徴とする半導体装置とした。
【0006】
【発明の実施の形態】
本発明の半導体装置は、小さな占有面積でオフセット電圧を小さくした高精度なコンパレーターをMOS型トランジスタを用いて実現する事ができる。
【0007】
以下、図面を参照して本発明の好適な実施例を説明する。
【0008】
本発明にかかる半導体装置の第一実施例を示す。図1の回路図に示したコンパレーターは2つのP型トランジスタ102、103を負荷トランジスタとし、2つのN型トランジスタ107、108を差動トランジスタとして構成され、電源端子101と出力端子104と基準電圧端子105と入力端子106と接地端子109からなる。ある一定の電位を基準電圧端子105に印加する。その時入力端子106に印加された電位が基準電圧端子105に印加されている電位より小さいと電源端子101に印加されている電位が出力端子104より出力される。一方、入力端子106に印加された電位が基準電圧端子105に印加されている電位より大きいと接地端子109に印加されている電位が出力端子104より出力される。この出力の変化を反転するという。負荷トランジスタとしたP型トランジスタ102と103のサイズが等しく、差動トランジスタとしたN型トランジスタ107と108のサイズが等しい場合には、基準電圧端子105に印加されている電位と入力端子106に印加されている電位が等しい時、出力が反転する。しかしながら、実際は加工精度その他の原因により基準電圧端子105に印加されている電位と入力端子106に印加されている電位が等しくないときに反転が起こってしまう。この時の基準電圧端子105に印加されている電位と入力端子106に印加されている電位の差をオフセット電圧と言う。オフセット電圧は次式で求められる。
【0009】
Voff=△Vtn+√(αKp/βKn)×|△Vtp|+(√(α/β)-1)(Vref-Vb-Vtn) −(1)
式(1)においてVoffはオフセット電圧、△Vtnは差動トランジスタであるN型トランジスタ107と108のしきい値電圧(以下、Vthと略す。)の差、△Vtpは負荷トランジスタであるP型トランジスタ102と103のVthの差、Knは差動トランジスタであるN型トランジスタ107、108のgm、Kpは負荷トランジスタであるP型トランジスタ102、103のgm、αは負荷トランジスタであるP型トランジスタ102と103のgmの比、βは差動トランジスタであるN型トランジスタ107と108のgmの比、Vrefは基準電圧端子105に印加された電位(以下Vrefと略す)、Vaは電源電圧端子101に印加された電位、Vbは接地端子109に印加された電位、Vtnは差動トランジスタであるN型トランジスタ107、108のVth、Vtpは負荷トランジスタであるP型トランジスタ102、103のVthを示している。
【0010】
式(1)は以下の様に求められる。図1における負荷トランジスタであるP型トランジスタ102、103のチャネル幅、チャネル長、Vthを互いに同じく、差動トランジスタであるN型トランジスタ107、108のチャネル幅、チャネル長、Vthを互いに同じくしておく。負荷トランジスタであるP型トランジスタ102と差動トランジスタであるN型トランジスタ107を経由する電流をI1とし、負荷トランジスタであるP型トランジスタ103と差動トランジスタであるN型トランジスタ108を経由する電流をI2とすると次式の様に表される。
I1=Kp(Va−Vref−|Vtp|)2=Kn(Vref−Vb−Vtn)2 −(2)
I2=αKp{Va−Vdd−|Vtp−△Vtp|}2
=βKn{Vin−Vb−(Vtn−△Vtn)}2 −(3)
Vin=Vref−Voff −(4)
但し、Vinは入力端子106に印加される電位(以下Vinと略す。)
本来、負荷トランジスタであるP型トランジスタ102と103のチャネル幅、チャネル長、Vth、gmが互いに等しく、差動トランジスタであるN型トランジスタ107と108のチャネル幅、チャネル長、Vth、gmが互いに等しければVin=Vrefで反転する。しかしながら、オフセット電圧が生じると式(4)の状態の時に反転する。反転するとき、I1=I2となるので式(2)=式(3)となり、オフセット電圧が生じていると仮定して式(4)を代入する。上式を解くと式(1)が得られる。式(1)からオフセット電圧を小さくするには、負荷トランジスタのgmを小さくし、差動トランジスタのgmを大きくすれば良いことが分かる。
【0011】
P型トランジスタの移動度は動作するキャリアが正孔のため、電子をキャリアとするN型トランジスタより1/2〜1/3になる。gmは移動度に比例することより、負荷側にP型トランジスタ、差動側にN型トランジスタにすることで、負荷側にN型トランジスタ、差動側にP型トランジスタで構成するコンパレーターよりオフセット電圧を小さくできる。
【0012】
図3は、本発明にかかる半導体装置の第一実施例の製造方法を示す工程順断面図である。
【0013】
まず、工程aにおいて、P型シリコン半導体基板201の表面にNウェル層202を形成する。基板表面にマスクとして所定の形状にパターニングされた酸化膜203を形成した後、N型の不純物例えば燐を100〜180KeVの加速エネルギーで1〜9× 10 12 atom/cm2のドーズ量でイオン注入する。この後、1150℃で6時間加熱処理を施し、注入された不純物燐の拡散及び活性化を行い図示するようにNウェル層202を形成する。このNウェル層202に負荷トランジスタとなるPチャネルMOSトランジスタが形成され、隣接部分に差動トランジスタとなるNチャネルMOSトランジスタが形成される事になる。尚、必ずともP型シリコン半導体基板を用いる必要はなく、N型シリコン半導体基板を用いて、P型ウェル領域を作り、N型シリコン半導体基板中に負荷トランジスタとなるP型トランジスタを作り、P型ウェル領域中に差動トランジスタとなるN型トランジスタを作ってもよい。
【0014】
工程bにおいてフィールドドープを行う。この為に、まずトランジスタ素子の形成される活性領域を被覆するようにシリコン窒化膜204をパターニング形成する。とくにNウェルの上にはシリコン窒化膜204に重ねてフォトレジスト205も形成する。この状態で不純物ボロンを30KeVの加速エネルギーおよび1〜9× 10 13atom/cm2のドーズ量でイオン注入しフィールドドープを行う。図示するように、素子領域を含む部分にフィールドドープ領域が形成される。
【0015】
続いて工程cにおいて所謂LOCOS処理を行い素子領域を囲むようにフィールド酸化膜206を形成する。この後、犠牲酸化およびその除去処理を行い、基板の表面に残された異物を除去し清浄化する。
【0016】
工程dにおいて基板表面の熱酸化処理はH2O雰囲気中で酸化膜207を成膜する。本発明では熱酸化処理をO2雰囲気中で950℃の温度で行い約300Å程度に酸化膜を成膜した。通常、半導体装置の信頼性を保証するために熱酸化膜で形成されるゲート絶縁膜の膜厚は3MV/cm程度の膜厚に設定する必要がある。例えば、電源電圧が30VのMOS型トランジスタである時、1000Å以上の酸化膜厚を必要とする。
【0017】
次に、ゲート酸化膜207上にポリシリコン208をCVD法により堆積させる。本発明品では4000Åのポリシリコンを形成している。MOSトランジスタ用のゲート電極210を形成するため、ポリシリコン208をN型化する。このポリシリコン208にイオン注入ないし不純物拡散炉により不純物元素である燐を高濃度に導入する。注入濃度はイオン注入/ポリシリコン膜厚=2× 10 19atom/cm3以上にする。尚、MOSトランジスタ用のゲート電極は必ずしもN型化する必要はなく、イオン注入ないし不純物拡散炉により不純物元素であるボロンを高濃度に導入し、P型化してもよい。
【0018】
次に工程fにおいて前工程で形成されたフォトレジスト205を除去した後、NチャネルMOSトランジスタのソース/ドレイン領域を形成する。この際、PチャネルMOSトランジスタの形成されるNウェル層202の上はフォトレジスト205でマスクしておく。この状態でゲート電極210をマスクに利用したセルファアライメントによりN型不純物砒素をドーズ量3×1015〜5×1019atom/cm2イオン注入する。その後イオン注入した不純物を活性化及び拡散を行うために900℃〜1050℃の熱拡散処理を行う。本発明では950℃で30分程度の熱拡散処理を行った。
【0019】
工程gにおいてPチャネルMOSトランジスタのソース/ドレイン領域を形成する。この際には先に形成されたNチャネルMOSトランジスタの部分をフォトレジスト205でマスクしておく。この状態でゲート電極208をマスクに利用したセルファアライメントによりP型不純物BF2をドーズ量3×1015〜5×1016atom/cm2イオン注入する。
【0020】
続いて図4を参照してメタル配線等の工程を説明する。なお図4はCMOSトランジスタの完成状態を示している。図示するように、PチャネルMOSトランジスタのソース/ドレイン領域を形成した後フォトレジスト205を除去し前面にBPSG層間膜211を成膜する。この層間膜は例えばCVD法等により形成され引き続き920℃で75分程度の熱処理により平坦化される。続いて層間膜を選択的にエッチングしソース/ドレイン領域及びゲート電極に連通するコンタクトホールを形成する。この後コンタクトリフロー処理を行う。本発明では、880℃30分程の熱処理で行う。続いて真空蒸着あるいはスパッタリング等により金属材料等を全面的に成膜した後フォトリソグラフィ及びエッチングを行いパターニングされたメタル配線212を形成する。最後に基板の全体を表面保護膜213で被覆する。
【0021】
本発明にかかる半導体装置の第二実施例を詳細に説明する。図5は本発明の半導体装置の負荷トランジスタであるP型トランジスタと差動トランジスタであるN型トランジスタの模式的断面図である。
【0022】
N型トランジスタは、P型シリコン半導体基板301上に形成するゲート酸化膜311及び多結晶シリコンゲート電極305と、ゲート電極両端のシリコン基板表面に形成するソース・ドレインと呼ばれる高濃度のN+型拡散層304及びその間のチャネル領域307から成っている。またP型トランジスタは、 シリコン基板上に形成するゲート酸化膜311及び多結晶シリコンゲート電極305と、ゲート電極両端のN−−型ウェル層302表面に形成するソース・ドレインと呼ばれる高濃度のP+型拡散層303及びその間のチャネル領域306から成っている。両素子の間に分離を目的としてフィールド酸化膜308が形成される。
【0023】
MOSトランジスタのチャネル領域にはボロンやBF2などのP型の不純物または、Asや燐などのN型の不純物を導入する。多結晶シリコンゲ−ト電極がN型のとき、エンハンス型及びディプレッション型PチャネルMOSトランジスタのチャネル領域にはボロンやBF2などのP型の不純物を導入する。NチャネルMOSトランジスタのチャネル領域には、エンハンス型の場合ボロンやBF2などのP型の不純物を、ディプレッション型の場合Asや燐などのN型の不純物を導入する。多結晶シリコンゲ−ト電極がP型のとき、PチャネルMOSトランジスタのチャネル領域には、エンハンス型の場合Asや燐などのN型の不純物を、ディプレッション型の場合ボロンやBF2などのP型の不純物を導入する。エンハンス型及びディプレッション型NチャネルMOSトランジスタのチャネル領域には、Asや燐などのN型の不純物を導入する。この時負荷側のチャネル領域の不純物濃度は、差動側のチャネル領域よりも濃度を濃くして移動度を小さくする。
【0024】
更に負荷側のMOSトランジスタのチャネル領域には二種類以上の不純物を導入することで移動度を小さくすることもできる。この場合必ずP型の不純物とN型の不純物を混合させる。例えば若干のN型不純物を入れた後にP型不純物を導入する。P型とN型は電気的には相殺するため、不純物量(P型)を多く導入しても同じ特性(しきい値電圧)にすることができる。図6にVTPvsボロンチャネルド−ズ量を示す。例えばVTP0.5vを作るには、チャネル不純物(ボロン)を従来(標準)では7.47×1011[atmos/cm2]、燐を1×1011[atmos/cm2]混在させると8.84×1011[atmos/cm2]、燐を2×1011[atmos/cm2]混在させると9.57×1011[atmos/cm2]、注入することになる。つまり異極の不純物を混在させると同じVTPでも不純物を多く導入することができる。図7はVTNvsボロンチャネルド−ズ量を示す。これも同様に燐などのN型の不純物が混在させると同じVTNでもP型不純物は多く導入することができる。例えばVTN0.5vを作るには、チャネル不純物(ボロン)を従来(標準)では2.52×1011[atmos/cm2]、燐を1×1011[atmos/cm2]混在させると2.87×1011[atmos/cm2]、燐を2×1011[atmos/cm2]混在させると3.40×1011[atmos/cm2]、注入することになる。
【0025】
次にMOS型トランジスタのチャネル領域に不純物を導入したときの、移動度の変化について説明する。図8にP型半導体基板のチャネル領域に、基板と同導電型の不純物であるボロン及び逆導電型の不純物である砒素を導入したときのドーズ量と移動度の関係を示す。チャネルド−ズ量が増えると共に移動度が小さくなっている。これよりチャネル領域に不純物を導入することにより、容易に移動度が変えられる事が分かる。このように負荷側のチャネル不純物濃度を差動側のチャネル不純物濃度より濃くすることより、負荷側のMOS型トランジスタのgmが差動側のMOS型トランジスタのgmより小さくなり、オフセット電圧を小さくできる。
【0026】
図9は本発明にかかる半導体装置の第二実施例の製造方法を示す工程順断面図である。図9を参照してコンパレーターを構成するCMOSトランジスタのチャネルドープ層の形成工程を説明する。工程Iまでに至る工程は図3(d)と同じである。
【0027】
工程Iにおいて負荷トランジスタとなるPチャネルMOSトランジスタの移動度(gm)調整のためのチャネルドープを行う。PチャネルMOSトランジスタが形成されるNウェル層202の上以外にフォトレジスト205をパターニングして形成する。そして、不純物を注入する。例えば、N型の不純物砒素や燐を注入する。
【0028】
尚、P型の不純物を注入してもよくまた、N型の不純物及びP型の不純物を共に注入してもよい。NチャネルMOSトランジスタが形成される予定の隣接領域にはフォトレジスト205がマスクとなり不純物は注入されない。そして、前工程で形成されたフォトレジストを除去する。その後の工程は図3(e)〜図3(g)、図4と同じである。尚、NチャネルMOSトランジスタが負荷トランジスタとなるときは、PチャネルMOSトランジスタが形成されるNウェル層の上にフォトレジストをパターニングして形成する。そして、不純物を注入する。例えば、P型の不純物ボロンやBF2を注入する。尚、N型の不純物を注入してもよくまた、N型の不純物及びP型の不純物を共に注入してもよい。PチャネルMOSトランジスタが形成される予定の隣接領域にはフォトレジストがマスクとなり不純物は注入されない。
【0029】
また、負荷トランジスタ及び差動トランジスタの移動度(gm)調節を共に行っても良い。その時の差動トランジスタとなるNチャネルMOSトランジスタのチャネルドープ層の形成工程を説明する。工程(II)までに至る工程は図9工程(I)と同じである。工程IIにおいて差動トランジスタとなるNチャネルMOSトランジスタの移動度(gm)調整のためのチャネルドープを行う。前工程で形成されたフォトレジスト205を除去した後NチャネルMOSトランジスタが形成される領域以外はフォトレジスト205でマスクしておき、不純物を注入する。例えば、P型の不純物ボロンやBF2を注入する。その後、前工程で形成されたフォトレジスト205を除去する。その後の工程は図3(e)〜図3(g)、図4と同じである。尚、負荷トランジスタの移動度(gm)は必ず差動トランジスタの移動度(gm)よりも大きくなるように不純物を注入する。また、必ずしもNチャネルMOSトランジスタを差動トランジスタとする必要はない。
【0030】
また、MOSトランジスタの移動度(gm)調整のために注入する不純物が砒素の場合、ゲート酸化膜を形成する前に不純物の注入を行ったほうがよい。その形成工程を説明する。図3(c)までの工程は同じでその後、200Å〜400Å程度の酸化膜を形成し、砒素を注入するMOSトランジスタが形成されるウェル層の上以外にフォトレジストをパターニングして形成する。そして、N型の不純物砒素を注入する。不純物を注入しないMOSトランジスタが形成される予定の隣接領域にはフォトレジストがマスクとなり不純物は注入されない。そして、前工程で形成されたフォトレジストを除去する。その後の工程は図図3(d)〜図3(g)→図4と同じである。尚、MOSトランジスタにボロン、BF2、燐を注入するならば、その後の工程は図3(d)→図9(I)〜図9(II)→図3(e)〜図3(g)→図4となる。
【0031】
また、必ずしもチャネルドープはMOSトランジスタの移動度調整のために行う必要はない。しきい値電圧の調整のために行ってもよい。
【0032】
本発明にかかる半導体装置の第三実施例を詳細に説明する。負荷トランジスタであるP型トランジスタのしきい値電圧は、差動トランジスタであるN型トランジスタのしきい値電圧より高くする。図10にP型トランジスタvsチャネル不純物量、図11にN型トランジスタvsチャネル不純物量を示す。 P型トランジスタのしきい値電圧を例えば0.6vにする場合チャネル不純物は6.62×1011[atmos/cm2]、N型トランジスタのしきい値電圧を例えば0.5vにする場合チャネル不純物は2.87×1011[atmos/cm2]必要になる。しきい値電圧が高い方がチャネル不純物量は多くなっている。つまり負荷側のMOS型トランジスタのしきい値電圧が差動側のMOS型トランジスタのしきい値電圧より高くすると、オフセット電圧を小さくできる。更にP型トランジスタのしきい値電圧は高いほど良い。図12にP型トランジスタvs移動度を示す。しきい値電圧が高いほど移動小さくなっているのが分かる。
【0033】
負荷トランジスタであるP型トランジスタのチャネル領域の不純物濃度を差動トランジスタであるN型トランジスタのチャネル領域の不純物濃度より更に濃くするために、濃いN型ウェル領域中に負荷トランジスタであるP型トランジスタを作るのが効果的である。図10に各Nウェル濃度ごとのVTPvsチャネル不純物量を示す。例えばVTP0.5vを作るには、チャネル不純物(ボロン)はNウェル2×1012[atmos/cm2]では6.44×1011[atmos/cm2]、3×1012[atmos/cm2]では7.47×1011[atmos/cm2]、6×1012[atmos/cm2]では9.57×1011[atmos/cm2]、必要になる。Nウェル濃度が濃いほどチャネル不純物量が多くなっている。
【0034】
負荷トランジスタであるP型トランジスタの移動度が差動トランジスタであるN型トランジスタの移動度より小さければ、負荷トランジスタであるP型トランジスタと差動トランジスタであるN型トランジスタは共にウェル領域に作成することも可能である。この時N型トランジスタのチャネル領域の不純物濃度をP型トランジスタのチャネル領域の不純物濃度と大きく差をつけることができる。図8に各Pウェル濃度ごとのVTNvsチャネル不純物量を示す。例えばVTN0.45vを作るときチャネル不純物量は、Pウェル4×1012[atmos/cm2]では2.34×1011[atmos/cm2]、6×1012[atmos/cm2]では1.99×1011[atmos/cm2]、必要になる。この様にPウェル濃度が濃いほどチャネル不純物量を薄くすることができ差が大きくなる。
【0035】
また、必ずしも負荷側のMOS型トランジスタをウェル領域に作る必要はない。N型基板を用いて、P型ウェルを作り、N型シリコン半導体基板中に負荷トランジスタとなるP型トランジスタを、P型ウェル内に差動トランジスタとなるN型トランジスタを作っても良い。その際も必ず負荷トランジスタとなるP型トランジスタのチャネル領域の不純物濃度を差動トランジスタとなるN型トランジスタのチャネル領域より濃くする。
【0036】
本発明にかかる半導体装置の第四実施例を詳細に説明する。負荷側のMOS型トランジスタのゲ−ト酸化膜厚は差動側のMOS型トランジスタより厚くしてオフセット電圧を小さくする。gmはゲ−ト酸化膜厚に反比例する為、厚くするとgmは小さくなる。半導体基板全面に酸化膜、例えば150Åを形成した後、差動側のMOS型トランジスタができる領域の酸化膜のみを選択エッチングし、再び基板全面酸化、例えば200Åの酸化膜を形成する。こうすると差動側のMOS型トランジスタのゲ−ト酸化膜厚は最後に酸化した200Åの膜厚となり、負荷側のMOS型トランジスタは150+200Åとで300Å程度のゲ−ト酸化膜厚が形成され、負荷側のMOS型トランジスタのgmを差動側よりも小さくすることができる。
【0037】
図13は本発明にかかる半導体装置の第四実施例の製造方法を示す工程順断面図である。図13を参照してコンパレーターを構成するCMOSトランジスタの酸化膜の形成工程を説明する。工程αまでに至る工程は図3(c)と同じである。工程αにおいて基板表面の熱酸化処理はH2O雰囲気中で酸化膜207を成膜する。
【0038】
その後、工程Βにおいて負荷トランジスタとなるPチャネルMOSトランジスタが形成されるNウェル層202の上にCVD法により堆積されたフォトレジスト205をパターニングし、差動トランジスタとなるNチャネルMOSトランジスタ上の酸化膜401をエッチングする。
【0039】
次に工程Γにおいて前工程で形成されたフォトレジスト205を除去した後、熱酸化処理で酸化膜を成膜する。 本発明ではO2/H2雰囲気中800℃で酸化膜を150Å成膜し、エッチングを行い、O2雰囲気中950℃で酸化膜を200Å成膜した。 その結果、PチャネルMOSトランジスタのゲート酸化膜402は300Å、NチャネルMOSトランジスタのゲート酸化膜401は200Åとなった。
【0040】
尚、必ずしもPチャネルMOSトランジスタを形成するNウェル上のゲート酸化膜を厚くする必要はない。NチャネルMOSトランジスタを負荷トランジスタとするときはNチャネルMOSトランジスタが形成される基板あるいはウェル層上にフォトレジストをパターニングし、差動トランジスタとなるPチャネルMOSトランジスタ上の酸化膜をエッチングする。
【0041】
本発明にかかる半導体装置の第五実施例を詳細に説明する。図14は電源ICやLCDコントローラICなどの内部にあるコンパレ−タ回路401を構成するMOS型トランジスタとコンパレ−タ回路以外の回路402のMOS型トランジスタの模式的断面図である。
【0042】
このコンパレーター回路401は差動側がN型MOSトランジスタ、負荷側がP型MOSトランジスタで構成している。差動側のN型MOSトランジスタ404はゲート電極305の両端にサイドスペーサ412が形成され、シリコン基板中にはサイドスペーサ下に低濃度拡散層(N−LDD)409、その横にソース・ドレインと呼ばれる高濃度拡散層(N+拡散層)304が形成されている。所謂N型LDDトランジスタである。コンパレーター回路以外の回路のN型MOSトランジスタ406も同じLDDトランジスタとなっている。
【0043】
負荷側のP型MOSトランジスタ403は、同様にゲート電極の両端にサイドスペーサ412が形成されているが、シリコン基板中にはサイドスペーサ下の低濃度拡散層(LDD)がなく、ソース・ドレインと呼ばれる高濃度拡散層(P+拡散層)303がゲ−ト電極とオ−バ−ラップせずに形成されている。この様にするとP型MOSトランジスタを動作させた時、LDDの部分が抵抗として働き、トランジスタサイズを大きくすることなくgmを小さくできる。これに対しコンパレーター回路以外のP型MOSトランジスタ405は、LDD408を形成していて動作スピード(gm)は小さくなることはない。このようにIC中のコンパレ−タ回路の負荷側のMOS型トランジスタのみgmを小さくし、他の回路の特性を低下させることなくオフセット電圧を低減することができる。
【0044】
図15〜図17は、図14のような半導体装置の製造方法を示す工程順断面図である。
【0045】
まず、工程Aにおいて、P型シリコン半導体基板201の表面にNウェル層202を形成する。基板表面にマスクとして所定の形状にパターニングされたシリコン窒化膜204を形成した後、N型の不純物例えば燐を100〜180KeVの加速エネルギー及び1〜9E12atom/cm2のドーズ量でイオン注入する。
【0046】
この後、工程Bにおいて所謂Locos処理を行い、前工程で形成されたシリコン窒化膜204を除去する。次に、P型の不純物例えばボロンを30KeVの加速エネルギー及び1〜9E13atom/cm2のドーズ量でイオン注入し、1150℃で6時間加熱処理を施し、注入された不純物燐及びボロンの拡散及び活性化を行い図示するようにNウェル層202及びPウェル層507を形成する。このNウェル層202に負荷トランジスタとなるPチャネルMOSトランジスタ及びコンパレーター回路以外を構成するPチャネルMOSトランジスタが形成され、Pウェル層507に差動トランジスタとなるNチャネルMOSトランジスタ及びコンパレーター回路以外を構成するNチャネルMOSトランジスタが形成される事になる。
【0047】
工程Cにおいてフィールドドープを行う。この為に、まずトランジスタ素子の形成される活性領域を被覆するようにシリコン窒化膜204をパターニング形成する。その上にはシリコン窒化膜204に重ねてフォトレジスト205も形成する。この状態で不純物燐を90KeVの加速エネルギー及び1〜9E12atom/cm2のドーズ量でイオン注入し、フィールドドープを行う。
【0048】
次に、工程DにおいてNウェル層202の上にフォトレジスト205をパターニング形成する。この状態でボロンを30KeVの加速エネルギーおよび1〜9E13atom/cm2のドーズ量でイオン注入しフィールドドープを行う。図示するように、素子領域を含む部分にフィールドドープ領域が形成される。
【0049】
続いて工程Eにおいて前工程で形成されたフォトレジストを除去した後、所謂LOCOS処理を行い素子領域を囲むようにフィールド酸化膜206を形成する。この後、シリコン窒化膜204を除去し、犠牲酸化およびその除去処理を行い、基板の表面に残された異物を除去し清浄化する。そして、基板表面の熱酸化処理はO2雰囲気中で酸化膜207を成膜する。本発明では熱酸化処理をO2雰囲気中で950℃の温度で行い約300Å程度に酸化膜を成膜した。通常、半導体装置の信頼性を保証するために熱酸化膜で形成されるゲート絶縁膜の膜厚は3MV/cm程度の膜厚に設定する必要がある。例えば、電源電圧が30VのMOS型トランジスタである時、1000Å以上の酸化膜厚を必要とする。 次に、前工程で形成されたフォトレジストを除去した後、ゲート酸化膜207上にポリシリコン208をCVD法により積させる。本発明品では4000Åのポリシリコンを形成している。MOSトランジスタ用のゲート電極210を形成するため、ポリシリコン208をN型化する。このポリシリコン208にイオン注入ないし不純物核酸炉により不純物元素である燐を高濃度注入する。注入濃度はイオン注入/ポリシリコン膜厚=2E19atom/cm3以上にする。
【0050】
次に工程Fにおいて前工程で形成されたフォトレジスト205を除去した後、NチャネルMOSトランジスタの低濃度拡散層(N−LDD)409を形成する。この際、PチャネルMOSトランジスタの形成されるNウェル層202の上はフォトレジスト205でマスクしておく。この状態でゲート電極210をマスクに利用したセルファアライメントによりN型不純物燐をドーズ量1×1013〜1×1014atom/cm2イオン注入する。本実験では不純物燐に50KeVの加速エネルギー及びドーズ量5E13atom/cm2をイオン注入した。
【0051】
そして、工程Gにおいて前工程で形成されたフォトレジスト205を除去し、コンパレーター回路以外を構成するPチャネルMOSトランジスタの低濃度拡散層(P−LDD)508を形成する。この際、NチャネルMOSトランジスタの形成されるPウェル層507及びコンパレーター回路を構成するPチャネルMOSトランジスタの上はフォトレジスト205でマスクしておく。この状態でゲート電極210をマスクに利用したセルファアライメントによりP型不純物BF2をドーズ量1×1014〜1×1015atom/cm2イオン注入する。本実験では不純物BF2に70KeVの加速エネルギー及びドーズ量5E14atom/cm2をイオン注入した。その後イオン注入した不純物を活性化及び拡散を行うために熱拡散処理を行う。本発明では950℃で30分程度の熱拡散処理を行った。
【0052】
工程Hにおいて、前工程で形成されたフォトレジスト205を除去した後、サイドスペーサ412を形成する。まず、基板表面にTEOS酸化膜207を成膜する。本実験品では5000Åの酸化膜を形成した。その後、ドライエッチング法によりサイドスペーサを形成し、膜厚が100Å〜300Åの膜厚となるように酸化膜を基板表面に形成する。
【0053】
次に工程IにおいてNチャネルMOSトランジスタのソース/ドレイン領域を形成する。この際、PチャネルMOSトランジスタの形成されるNウェル層202の上はフォトレジスト205でマスクしておく。この状態でゲート電極210をマスクに利用したセルファアライメントによりN型不純物砒素をドーズ量3×1015〜5×1019atom/cm2イオン注入する。その後イオン注入した不純物を活性化及び拡散を行うために熱拡散処理を行う。本発明では950℃で30分程度の熱拡散処理を行った。
【0054】
工程JにおいてPチャネルMOSトランジスタのソース/ドレイン領域を形成する。この際には先に形成されたNチャネルMOSトランジスタの部分をフォトレジスト205でマスクしておく。この状態でゲート電極208をマスクに利用したセルファアライメントによりP型不純物BF2をドーズ量3×1015〜5×1016atom/cm2イオン注入する。
【0055】
続いて図18を参照してメタル配線等の工程を説明する。なお図18はCMOSトランジスタの完成状態を示している。図示するように、PチャネルMOSトランジスタのソース/ドレイン領域を形成した後フォトレジスト205を除去し前面にBPSG層間膜211を成膜する。この層間膜は例えばCVD法等により形成され引き続き920℃で75分程度の熱処理により平坦化される。続いて層間膜を選択的にエッチングしソース/ドレイン領域及びゲート電極に連通するコンタクトホールを形成する。この後コンタクトリフロー処理を行う。本発明では、880℃30分程の熱処理で行う。続いて真空蒸着あるいはスパッタリング等により金属材料等を全面的に成膜した後フォトリソグラフィ及びエッチングを行いパターニングされたメタル配線212を形成する。最後に基板の全体を表面保護膜213で被覆する。尚、必ずともP型シリコン半導体基板を用いる必要はなく、N型シリコン半導体基板を用いて、P型ウェル領域及びN型ウェル領域を作り、N型シリコン半導体基板中に負荷トランジスタとなるP型トランジスタ及びコンパレーター回路以外を構成するP型トランジスタを作り、P型ウェル領域中に差動トランジスタとなるN型トランジスタ及びコンパレーター回路以外を構成するN型トランジスタを作ってもよい。
【0056】
本発明にかかる半導体装置の第六実施例を詳細に説明する。これまでは負荷側をP型トランジスタ、差動側をN型トランジスタで述べてきたが、以下にP型トランジスタを差動トランジスタ、N型トランジスタを負荷トランジスタとしたコンパレーター回路の例を示す。
【0057】
図2に示したコンパレーターは2つのN型トランジスタ203、204を負荷トランジスタとし、2つのP型トランジスタ201、202を差動トランジスタとして構成され、その他の部分に対する説明は、図1と同一の符号を添記することで省略する。図2も図1同様にオフセット電圧を求めると次式の様に表せる、
Voff=|△Vtp|+√(βKn/αKp)*△Vtn+(√(β/α)-1)(Va−Vref-|Vtp|) −(5)
但し、Vtpは差動トランジスタであるP型トランジスタ201のVth、Vtnは負荷トランジスタであるN型トランジスタ203のVth、△Vtpは差動トランジスタであるP型トランジスタ201と202のVthの差、△Vtnは負荷トランジスタであるN型トランジスタ203と204のVthの差、Kpは差動トランジスタであるP型トランジスタ201のgm、Knは負荷トランジスタであるN型トランジスタ203のgm、αは差動トランジスタであるP型トランジスタ201、202のgmの比、βは負荷トランジスタであるN型トランジスタ203、204のgmの比を示している。式(5)からオフセット電圧を小さくするには、負荷トランジスタのgmを小さくし、差動トランジスタのgmを大きくすれば良いことが分かる。従ってこの様な回路でもオフセット電圧を小さくするには、上記で述べた負荷トランジスタであるN型トランジスタのgmを小さくする手段を取れば良い。
【0058】
【発明の効果】
上述したように本発明によれば、MOS型トランジスタを用いたコンパレーターにおいて、差動側のMOS型トランジスタのgmより負荷側のMOS型トランジスタのgmを小さくすると、トランジスタサイズを大きくすることなくオフセット電圧を小さくすることができる。これより従来のコンパレーターでは不可能であったオフセット電圧の小さいコンパレーターを小さな占有面積で提供することが可能となる。更にコストダウンが可能となる他、チップサイズに制約のあるICにも適用できるなど、多くのICにおいて多大な効果が得られる。
【図面の簡単な説明】
【図1】 図1は、本発明の半導体装置の第一実施例を示すN型トランジスタを差動トランジスタとし、P型トランジスタを負荷トランジスタとしたコンパレーターの回路図である。
【図2】 図2は、本発明の半導体装置の第六実施例を示すP型トランジスタを負荷トランジスタとし、N型トランジスタを差動トランジスタとしたコンパレーターの回路図である。
【図3】 図3は、本発明の半導体装置の第一実施例で示したコンパレーター回路のMOSトランジスタの製造方法を示す工程図である。
【図4】 図4は、本発明の半導体装置の第一実施例で示したコンパレーター回路のMOSトランジスタの完成品状態を示す工程図である。
【図5】 図5は、本発明の半導体装置の第一実施例で示したコンパレーター回路のMOSトランジスタの模式的断面図である。
【図6】 図6は、チャネル不純物が二種類以上のVTPとボロンチャネルドーズ量の関係を示す図である。
【図7】 図7は、チャネル不純物が二種類以上のVTNとボロンチャネルドーズ量の関係を示す図である。
【図8】 図8は、チャネルドーズ量と移動度の関係を示す図である。
【図9】 図9は、本発明の半導体装置の第二実施例の製造方法を示す工程図である。
【図10】 図10は、各Nウェル濃度ごとのVTPとBF2チャネルドーズ量の関係を示す図である。
【図11】 図11は、各Pウェル濃度ごとのVTNとBF2チャネルドーズ量の関係を示す図である。
【図12】 図12は、各温度ごとの非飽和VTPと移動度の関係を示す図である。
【図13】 図13は、本発明の半導体装置の第四実施例の製造方法を示す工程図である。
【図14】 図14は、本発明の半導体装置の第五実施例を示すコンパレーター回路とコンパレーター回路以外の回路のMOSトランジスタの模式的断面図である。
【図15】 図15は、本発明の半導体装置の第五実施例で示した工程図である。
【図16】 図16は、図15に引続く工程図である。
【図17】 図17は、図15及び図16に引続く工程図である。
【図18】 図18は、本発明の半導体装置の第五実施例で示した回路の完成品状態を示す工程図である。
【符号の説明】
101 電源端子
102 負荷トランジスタであるP型トランジスタ
103 負荷トランジスタであるP型トランジスタ
104 出力端子
105 基準電圧端子
106 入力端子
107 差動トランジスタであるN型トランジスタ
108 差動トランジスタであるN型トランジスタ
109 接地端子
110 負荷トランジスタであるN型トランジスタ
111 負荷トランジスタであるN型トランジスタ
112 差動トランジスタであるP型トランジスタ
113 差動トランジスタであるP型トランジスタ
201 P−−型シリコン半導体基板
202 N−−型ウェル層
203 酸化膜
204 シリコン窒化膜
205 フォトレジスト
206 フィールド酸化膜
207 ゲート酸化膜
208 ポリシリコン
209 CVD酸化膜
210 多結晶シリコンゲート電極
211 BPSG層間膜
212 メタル配線
213 表面保護膜
301 P型MOSトランジスタ
302 N型MOSトランジスタ
303 N−−型ウェル層とは逆導電型であるチャネル領域
304 P−−型シリコン半導体基板と同導電型であるチャネル領域
305 P+型拡散層
306 N+型拡散層
401 NチャネルMOSトランジスタを構成するゲート酸化膜
402 PチャネルMOSトランジスタを構成するゲート酸化膜
501 コンパレーター回路の一部の模式的断面図
402 コンパレーター回路以外の模式的断面図
503 コンパレーター回路を構成するP型MOSトランジスタ
504 コンパレーター回路を構成するN型MOSトランジスタ
505 コンパレーター回路以外を構成するP型MOSトランジスタ
506 コンパレーター回路以外を構成するN型MOSトランジスタ
507 P−−型ウェル層
508 P−LDD層
509 N−LDD層
510 N±チャネルストッパ層
511 P±チャネルストッパ層
512 サイドスペーサ
Claims (3)
- オフセット電圧を小さくするために負荷側のMOSトランジスタの相互コンダクタンスgmを差動側のMOSトランジスタの相互コンダクタンスgmよりも小さくしたコンパレーターを有する半導体装置であって、
前記負荷側のMOSトランジスタは、不純物量を多くするためにチャネル領域に導入された、異なる導電型の二種類以上の不純物によって移動度を低下させることにより相互コンダクタンスgmを小さくしたことを特徴とする半導体装置。 - オフセット電圧を小さくするために負荷側のMOSトランジスタの相互コンダクタンスgmを差動側のMOSトランジスタの相互コンダクタンスgmよりも小さくしたコンパレーターを有する半導体装置であって、
前記負荷側のMOSトランジスタは、そのゲート酸化膜厚を差動側のMOSトランジスタのゲート酸化膜厚よりも厚くすることにより相互コンダクタンスgmを小さくしたことを特徴とする半導体装置。 - オフセット電圧を小さくするために負荷側のMOSトランジスタの相互コンダクタンスgmを差動側のMOSトランジスタの相互コンダクタンスgmよりも小さくしたコンパレーターを有する半導体装置であって、
前記差動側のMOSトランジスタは、サイドスペーサ下に低濃度拡散層が形成されたLDD型のMOSトランジスタであり、
前記負荷側のMOSトランジスタは、サイドスペーサ下に低濃度拡散層がなく、さらに、ソース・ドレインの高濃度拡散層とゲート電極とがオーバーラップしていないことにより、相互コンダクタンスgmを小さくしたことを特徴とする半導体装置。
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