JP2007281147A - Ｃｍｏｓ半導体集積回路装置 - Google Patents

Abstract

【課題】ＣＭＯＳ半導体集積回路装置のパターン面積を縮小するとともに、高いラッチアップ強度を確保する。
【解決手段】Ｐチャネル型ＭＯＳトランジスタ群１１上に２層メタルより上層のメタルで形成された電源ライン１３がオーバーラップして配置される。Ｎチャネル型ＭＯＳトランジスタ群１２上にも同様に上層のメタルで形成された接地ライン１４がオーバーラップして配置される。また、第１の回路ブロック１Ａ、第２の回路ブロック１Ｂ、第３の回路ブロック１Ｃ、第４の回路ブロック１Ｄは、各境界で、Ｐチャネル型ＭＯＳトランジスタ群１１同士が互いに隣接し、Ｎチャネル型ＭＯＳトランジスタ群１２同士が互いに隣接するように配置される。
【選択図】図１

Description

本発明はＣＭＯＳ半導体集積回路装置のパターンレイアウトに関する。

従来のＣＭＯＳ半導体集積回路装置のパターンレイアウト設計において、電源電位Ｖｃｃを供給する電源ライン、接地電位ＧＮＤを供給する接地ラインは、デバイス群に隣接する領域に第１層メタルで配置されていた。

図５は、そのようなＣＭＯＳ半導体集積回路装置の平面図である。第１の回路ブロック５０Ａにおいて、Ｐ型半導体基板４０の表面にＰチャネル型ＭＯＳトランジスタ群５１、Ｎチャネル型ＭＯＳトランジスタ群５２が隣接して配置され、Ｐチャネル型ＭＯＳトランジスタ群５１の上に隣接して第１層メタルで形成された電源ライン５３が配置され、Ｎチャネル型ＭＯＳトランジスタ群５２の下に隣接して第１層メタルで形成された接地ライン５４が配置されている。接地ライン５４の下層には基板電流吸い取り用の拡散層５５が形成されている。その拡散層５５はコンタクトホール５５ｃを通して接地ライン５４に接続されている。第２の回路ブロック５０Ｂは第１の回路ブロック５０Ａに隣接してＰ型半導体基板４０の表面に形成され、第１の回路ブロック５０Ａと同様の構成を有している。

上述のように、電源ライン５３、接地ライン５４は、デバイス群（Ｐチャネル型ＭＯＳトランジスタ群５１、Ｎチャネル型ＭＯＳトランジスタ群５２）の外の領域に配置されている。その理由は、電源ライン５３、接地ライン５４の電源ノイズの影響によりデバイス群が形成する大規模なデジタル集積回路の誤動作を防止するためである。

なお、ＣＭＯＳ半導体集積回路装置のレイアウト例については特許文献１、２に記載されている。
特開２００４−６８６８号公報 特開平１０−０５６０８２号公報

しかしながら、上述のようなＣＭＯＳ半導体集積回路装置のパターンレイアウトでは、電源ライン５３、接地ライン５４は、デバイス群（Ｐチャネル型ＭＯＳトランジスタ群５１、Ｎチャネル型ＭＯＳトランジスタ群５２）の外の領域に配置されているため、その分パターン面積が大きくなるという欠点があった。

本発明は上述の課題に鑑みてなされたものであり、その主な特徴構成は、以下の通りである。

本発明のＣＭＯＳ半導体集積回路装置は、半導体基板の表面に互いに隣接して配置された複数の回路ブロックを備える。各回路ブロックは、半導体基板の表面に配置された複数の第１導電型ＭＯＳトランジスタを含む第１のＭＯＳトランジスタ群と、第１のＭＯＳトランジスタ群上にオーバーラップして配置され、第１導電型ＭＯＳトランジスタに第１の電位を供給する第１の配線と、半導体基板の表面に第１のＭＯＳトランジスタ群に隣接して配置され、複数の第２導電型ＭＯＳトランジスタを含む第２のＭＯＳトランジスタ群と、第２のＭＯＳトランジスタ群上にオーバーラップして配置され、第２導電型ＭＯＳトランジスタに第２の電位を供給する第２の配線と、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタとを接続して回路を形成するための第３の配線とを備える。そして、第１及び第２の配線は、第３の配線の上層の配線であることを特徴とするものである。

上記構成によれば、第１のＭＯＳトランジスタ群、第２のＭＯＳトランジスタ群にオーラップして第１の配線、第２の配線（電源ライン、接地ライン）が形成されるので、パターン面積を縮小することができる。また、第１、第２のＭＯＳトランジスタ群が形成する小規模なデジタル回路や、アナログ回路であれば、第１及び第２の配線の電源ノイズの影響は無視することができる。

また、上記構成に加えて、複数の回路ブロックは、第１のＭＯＳトランジスタ群が互いに隣接し、第２のＭＯＳトランジスタ群が互いに隣接するように配置されたことを特徴とする。この構成によれば、第１導電型ＭＯＳトランジスタ（例えば、Ｐチャネル型ＭＯＳトランジスタ）と第２導電型ＭＯＳトランジスタ（例えば、Ｎチャネル型ＭＯＳトランジスタ）との離間距離が大きくなるので、ラッチアップ強度を向上させることができる。

さらに、上記構成に加えて、第１のＭＯＳトランジスタ群と第２のＭＯＳトランジスタ群との間の半導体基板の表面に、基板電流吸い取り用の拡散層が配置されたことを特徴とする。この構成によれば、第１のＭＯＳトランジスタ群と第２のＭＯＳトランジスタ群の間に形成される寄生サイリスタによるラッチアップを抑止することができる。また、互いに隣接する配線の間の相互干渉を抑止することができる。

本発明のＣＭＯＳ半導体集積回路装置によれば、従来に比してパターン面積を約３０％縮小することができる。また、１００Ｖ以上のラッチアップ強度を確保することができる。また、基板電流吸い取り用の拡散層の配置の工夫により、隣接する接地配線間、隣接する電源配線間の相互干渉を防止して回路の信頼性を向上することもできる。

本発明の実施の形態について図面を参照しながら説明する。図１に示すように、第１の回路ブロック１Ａ、第２の回路ブロック１Ｂ、第３の回路ブロック１Ｃ、第４の回路ブロック１ＤがＰ型半導体基板１０の表面に隣接して配置されている。

第１の回路ブロック１Ａにおいて、Ｐ型半導体基板１０の表面にＰチャネル型ＭＯＳトランジスタ群１１、Ｎチャネル型ＭＯＳトランジスタ群１２が隣接して配置されている。Ｐチャネル型ＭＯＳトランジスタ群１１上に２層メタル、３層メタル、あるいは３層メタルより上層のメタルで形成された電源ライン１３が、Ｐチャネル型ＭＯＳトランジスタ群１１にオーバーラップして配置されている。また、Ｎチャネル型ＭＯＳトランジスタ群１２上に２層メタル、３層メタル、あるいはそれ以上の上層メタルで形成された接地ライン１４が、Ｎチャネル型ＭＯＳトランジスタ群１２にオーバーラップして配置されている。

Ｐチャネル型ＭＯＳトランジスタ群１１の中の各Ｐチャネル型ＭＯＳトランジスタ間の接続、Ｎチャネル型ＭＯＳトランジスタ群１２の中の各Ｎチャネル型ＭＯＳトランジスタ間の接続、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとの間の接続は、電源ライン１３、接地ライン１４とのショートを防止するために、それらより下層の複数のメタル配線１５で形成されている。複数のメタル配線１５による配線により、Ｐチャネル型ＭＯＳトランジスタ群１１、Ｎチャネル型ＭＯＳトランジスタ群１２は一体となって、デジタル回路か、アナログ回路を構成する。上記構成については、第２の回路ブロック１Ｂ、第３の回路ブロック１Ｃ、第４の回路ブロック１Ｄについても同様である。

これにより、従来の電源ライン５３、接地ライン５４の配線領域が削減されるので、
その分、パターン面積を縮小することができる。また、Ｐチャネル型ＭＯＳトランジスタ群１１、Ｎチャネル型ＭＯＳトランジスタ群１２が構成する回路が、小規模なデジタル回路や、アナログ回路であれば、電源ライン１３、接地ライン１４の電源ノイズの回路への影響は無視することができる。

また、第１の回路ブロック１Ａ、第２の回路ブロック１Ｂ、第３の回路ブロック１Ｃ、第４の回路ブロック１Ｄは、各境界で、Ｐチャネル型ＭＯＳトランジスタ群１１同士が互いに隣接し、Ｎチャネル型ＭＯＳトランジスタ群１２同士が互いに隣接するように配置することが好ましい。

第１の回路ブロック１Ａと第２の回路ブロック１Ｂとの境界では、Ｎチャネル型ＭＯＳトランジスタ群１２同士が互いに隣接し、第２の回路ブロック１Ｂと第３の回路ブロック１Ｃとの境界では、Ｐチャネル型ＭＯＳトランジスタ群１１同士が互いに隣接し、第３の回路ブロック１Ｃと第４の回路ブロック１Ｄとの境界では、Ｎチャネル型ＭＯＳトランジスタ群１２同士が互いに隣接することになる。つまり、第２の回路ブロック１Ｂは境界で第１の回路ブロック１Ａを折り返して配置している。このような折り返し配置によれば、通常の配置に比べて、Ｐチャネル型ＭＯＳトランジスタ群１１とＮチャネル型ＭＯＳトランジスタ群１２の離間距離が大きくなるので、ラッチアップ強度が向上する。

また、上記の折り返し配置において、第１の回路ブロック１Ａと第２の回路ブロック１Ｂとの境界では、２本の接地ライン１４、１４が近接して配置されることになる。従来例に倣えば、基板電流吸い取り用の拡散層はそれぞれ接地ライン１４の下層に配置し、コンタクトホールを通して接地ライン１４と接続することが考えられる。しかし、そのように配置すると、２本の接地ライン１４、１４は近接していることから、Ｐ型半導体基板１０の低い抵抗で相互接続される。すると、２本の接地ライン１４、１４の電位が相互干渉を受けることになり、第１の回路ブロック１Ａと第２の回路ブロック１Ｂの動作特性にとって好ましくない場合がある。そこで、基板電流吸い取り用のＰ＋型拡散層１６はＰチャネル型ＭＯＳトランジスタ群１１とＮチャネル型ＭＯＳトランジスタ群１２の間のＰ型半導体基板１０の表面に形成することが好ましい。そのＰ＋型拡散層１６はコンタクトホール１６ｃを通して、基板電流吸い取り用のメタル配線１７に接続されている。基板電流吸い取り用のメタル配線１７は、接地ライン１４とは別系統の接地ラインであることが好ましい。

基板電流吸い取り用のＰ＋型拡散層１６をＰチャネル型ＭＯＳトランジスタ群１１とＮチャネル型ＭＯＳトランジスタ群１２の間のＰ型半導体基板１０の表面に形成することにより、近接した接地ライン１４、１４はＰ型半導体基板１０から分離されるので、それらの電位の相互干渉が抑止される。それと共に、Ｐチャネル型ＭＯＳトランジスタ群１１とＮチャネル型ＭＯＳトランジスタ群１２の間に形成される寄生サイリスタによるラッチアップを抑止することができる。

次に、第１の回路ブロック１Ａの断面構造例について図２を参照して説明する。図２は図１のＸ−Ｘ線に沿った断面図である。便宜上、Ｐチャネル型ＭＯＳトランジスタ群１１の１つのＰチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタ群１２の１つのＮチャネル型ＭＯＳトランジスタのみを図示する。この断面構造例は３層メタルのＣＭＯＳプロセスによって製造されたものであり、電源ライン１３、接地ライン１４は最上層の第３層メタルで形成されている。

Ｐ型半導体基板１０の表面に第１のＮウエル２０が形成されており、この第１のＮウエル２０を囲んでＮ＋型ガードリング２１が形成されている。そして、第１のＮウエル２０の中に、Ｐチャネル型ＭＯＳトランジスタ群１１の中の１つのＰチャネル型ＭＯＳトランジスタ２２が形成されている。Ｐチャネル型ＭＯＳトランジスタ２２はゲート絶縁膜を介して形成されたゲート電極２２ｇ、Ｐ＋型ソース層２２ｓ、Ｐ＋型ドレイン層２２ｄを有している。Ｐ＋型ソース層２２ｓとＮ＋型ガードリング２１は第１の層間絶縁膜２３上に形成された第１層メタル２４にコンタクトホールを通して接続されている。第１層メタル２４は、第２の層間絶縁膜２５上に形成された第２層メタル２６にコンタクトホールを通して接続されている。第２層メタル２６は第３の層間絶縁膜２７上に形成された第３層メタルからなる電源ライン１３にコンタクトホールを通して接続されている。電源ライン１３はＰチャネル型ＭＯＳトランジスタ２２上にオーバーラップして形成されている。

一方、Ｐ型半導体基板１０の表面に第２のＮウエル３０が形成されており、この第２のＮウエル３０を囲んでＮ＋型ガードリング３１が形成されている。Ｎ＋型ガードリング３１は不図示のメタル配線によって電源ライン１３に接続されている。第２のＮウエル３０の中にＰウエル３２が形成されており、このＰウエル３２を囲んでＰ＋型ガードリング３３が形成されている。Ｐ＋型ガードリング３３は不図示のメタル配線によって最上層の接地ライン１４に接続されている。そして、Ｐウエル３２の中に、Ｎチャネル型ＭＯＳトランジスタ群１２の中の１つのＮチャネル型ＭＯＳトランジスタ３４が形成されている。Ｎチャネル型ＭＯＳトランジスタ３４はゲート絶縁膜を介して形成されたゲート電極３４ｇ、Ｎ＋型ソース層３４ｓ、Ｎ＋型ドレイン層３４ｄを有している。

Ｎ＋型ソース層３４ｓとＰ＋型ガードリング３３は第１の層間絶縁膜２３上に形成された第１層メタル３５にコンタクトホールを通して接続されている。第１層メタル３５は、第２の層間絶縁膜２５上に形成された第２層メタル３６にコンタクトホールを通して接続されている。第２層メタル３６は第３の層間絶縁膜２７上に形成された第３層メタルからなる接地ライン１４にコンタクトホールを通して接続されている。接地ライン１４はＮチャネル型ＭＯＳトランジスタ３４上にオーバーラップして形成されている。

また、Ｐチャネル型ＭＯＳトランジスタ２２のＰ＋型ドレイン層２２ｄとＮチャネル型ＭＯＳトランジスタ３４のＮ＋型ドレイン層３４ｄは第２層のメタル配線１５を通して互いに接続されている。また、第１のＮウエル２０と第２のＮウエル３０との間のＰ型半導体基板１０の表面には、基板電流吸い取り用のＰ＋型拡散層１６が形成されている。そのＰ＋型拡散層１６は、前述のように、コンタクトホール１６ｃを通して、基板電流吸い取り用のメタル配線１７（第１層メタル）に接続されている。基板電流吸い取り用のメタル配線１７は、接地ライン１４とは別系統の接地ラインであることが好ましい。

なお、上記のＮチャネル型ＭＯＳトランジスタ３４は、２重ウエルの中に形成されているが、２重ウエルの目的は、Ｎチャネル型ＭＯＳトランジスタ３４の基板電位、即ち、Ｐウエル３２の電位をＰ型半導体基板１０の電位と切り離して制御可能にすることである。Ｎチャネル型ＭＯＳトランジスタ３４では、Ｐウエル３２はＰ型半導体基板１０と同じ接地電位にバイアスされるので、そのような目的から言えば第２のＮウエル３０はなくてもよい。

しかしながら、図３に示す差動アンプのＮチャネル型の差動ＭＯＳトランジスタ６０については、その基板電位は接地電位と独立に制御する必要がある。そこで、図４に示すように、差動ＭＯＳトランジスタ６０は第２のＮウエル３０によって半導体基板１０から分離されたＰウエル３２の中に形成される。そのソース６０ｓはＰ＋型ガードリング３３と接続されるが、接地ライン１４とは接続されない。

本発明の実施の形態によるＣＭＯＳ半導体集積回路装置のパターンレイアウト図である。 図１のＸ−Ｘ線に沿った断面図である。 差動アンプの回路図である。 差動ＭＯＳトランジスタの断面図である。 従来例のＣＭＯＳ半導体集積回路装置のパターンレイアウト図である。

符号の説明

１Ａ，５０Ａ 第１の回路ブロック １Ｂ，５０Ｂ 第２の回路ブロック
１Ｃ 第３の回路ブロック １Ｄ 第４の回路ブロック
１０，４０ Ｐ型半導体基板
１１，５１ Ｐチャネル型ＭＯＳトランジスタ群
１２，５２ Ｎチャネル型ＭＯＳトランジスタ群
１３，５３ 電源ライン １４，５４ 接地ライン
１５，１７ メタル配線 １６ Ｐ＋型拡散層
１６ｃ，５５ｃ コンタクトホール ２０ 第１のＮウエル
２１，３１ Ｎ＋型ガードリング ２２ Ｐチャネル型ＭＯＳトランジスタ
２２ｄ Ｐ＋型ドレイン層 ２２ｇ，３４ｇ ゲート電極
２２ｓ Ｐ＋型ソース層 ２３ 第１の層間絶縁膜
２４，３５ 第１層メタル ２５ 第２の層間絶縁膜
２６，３６ 第２層メタル ２７ 第３の層間絶縁膜
３０ 第２のＮウエル ３２ Ｐウエル
３３ Ｐ＋型ガードリング ３４ Ｎチャネル型ＭＯＳトランジスタ
３４ｄ Ｎ＋型ドレイン層 ３４ｓ Ｎ＋型ソース層
６０ 差動ＭＯＳトランジスタ ６０ｓ ソース
５５ 拡散層

Claims (9)

1. 半導体基板の表面に互いに隣接して配置された複数の回路ブロックを備え、
   各回路ブロックは、前記半導体基板の表面に配置された複数の第１導電型ＭＯＳトランジスタを含む第１のＭＯＳトランジスタ群と、前記第１のＭＯＳトランジスタ群上にオーバーラップして配置され、前記第１導電型ＭＯＳトランジスタに第１の電位を供給する第１の配線と、
   前記半導体基板の表面に前記第１のＭＯＳトランジスタ群に隣接して配置され複数の第２導電型ＭＯＳトランジスタを含む第２のＭＯＳトランジスタ群と、前記第２のＭＯＳトランジスタ群上にオーバーラップして配置され、前記第２導電型ＭＯＳトランジスタに第２の電位を供給する第２の配線と、
   第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタとを接続して回路を形成するための第３の配線とを備え、
   前記第１及び第２の配線は前記第３の配線の上層の配線であることを特徴とするＣＭＯＳ半導体集積回路装置。
2. 前記複数の回路ブロックは、第１のＭＯＳトランジスタ群が互いに隣接し、第２のＭＯＳトランジスタ群が互いに隣接するように配置されたことを特徴とする請求項１に記載のＣＭＯＳ半導体集積回路装置。
3. 前記第１のＭＯＳトランジスタ群と前記第２のＭＯＳトランジスタ群との間の前記半導体基板の表面に、基板電流吸い取り用の拡散層が配置されたことを特徴とする請求項１、２に記載のＣＭＯＳ半導体集積回路装置。
4. 前記基板電流吸い取り用の拡散層に前記第１の配線又は前記第２の配線が接続されていることを特徴とする請求項３に記載のＣＭＯＳ半導体集積回路装置。
5. 前記第１のＭＯＳトランジスタ群は、第２導電型の第１のウエルの中に形成され、前記第２のＭＯＳトランジスタ群は第１導電型の第２のウエルの中に形成されていることを特徴とする請求項１、２、３、４に記載のＣＭＯＳ半導体集積回路装置。
6. 前記第２のウエルは第２導電型の第３のウエルの中に形成されていることを特徴とする請求項５に記載のＣＭＯＳ半導体集積回路装置。
7. 前記回路はアナログ回路であることを特徴とする請求項１に記載のＣＭＯＳ半導体集積回路装置。
8. 前記第１の電位は電源電位であることを特徴とする請求項１に記載のＣＭＯＳ半導体集積回路装置。
9. 前記第２の電位は接地電位であることを特徴とする請求項１に記載のＣＭＯＳ半導体集積回路装置。

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