JPH04151867A - ゲートアレイ - Google Patents
ゲートアレイInfo
- Publication number
- JPH04151867A JPH04151867A JP14917790A JP14917790A JPH04151867A JP H04151867 A JPH04151867 A JP H04151867A JP 14917790 A JP14917790 A JP 14917790A JP 14917790 A JP14917790 A JP 14917790A JP H04151867 A JPH04151867 A JP H04151867A
- Authority
- JP
- Japan
- Prior art keywords
- well
- gate array
- divided
- transistors
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000000758 substrate Substances 0.000 abstract description 22
- 238000003491 array Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はゲートアレイに係り、特に、半導体チップ上に
ウェルを形成し、上記ウェル内に複数個のトランジスタ
を設けてゲートアレイを構成するようにしたものに用い
て好適なものである。
ウェルを形成し、上記ウェル内に複数個のトランジスタ
を設けてゲートアレイを構成するようにしたものに用い
て好適なものである。
〈発明の概要〉
本発明のゲートアレイは、半導体チップ上に細長いウェ
ルを形成し、上記ウェル内に複数個のトランジスタを設
けて構成するゲートアレイにおいて、上記ウェルを複数
個に分割し、電源電圧以外の電圧を基板バイアス電圧と
して上記分割された各ウェル毎に供給出来るようにする
ことにより、上記分割ウェル内に設けたトランジスタで
構成する回路にアナログ的な動作を行わせることが出来
るようにしたゲートアレイである。
ルを形成し、上記ウェル内に複数個のトランジスタを設
けて構成するゲートアレイにおいて、上記ウェルを複数
個に分割し、電源電圧以外の電圧を基板バイアス電圧と
して上記分割された各ウェル毎に供給出来るようにする
ことにより、上記分割ウェル内に設けたトランジスタで
構成する回路にアナログ的な動作を行わせることが出来
るようにしたゲートアレイである。
〈従来の技術〉
複数個のＭＯ３型トランジスタを所定の配列で配設して
構成したゲートアレイが知られている（例えば、特開昭
６２−１５０７４０号公報）。
構成したゲートアレイが知られている（例えば、特開昭
６２−１５０７４０号公報）。
上記ＭＯＳ型Ｉ・ランジスタは、一般には、半導体チッ
プ上に細長く形成されたウェル内に設けられる。ＭＯ３
型トランジスタは、ｎチャンネル型とｐチャンネル型と
に大別され、ｎチャンネル型はＰウェル内に形成される
とともに、ｐチャンネル型はＮウェル内に形成される。
プ上に細長く形成されたウェル内に設けられる。ＭＯ３
型トランジスタは、ｎチャンネル型とｐチャンネル型と
に大別され、ｎチャンネル型はＰウェル内に形成される
とともに、ｐチャンネル型はＮウェル内に形成される。
そして、従来のゲートアレイにおいては、広範囲に渡っ
て形成されている大きくて細長い一つのウェル内に同一
タイブのトランジスタを大量に設けるとともに、使用目
的に応じた電気配線を行うことにより所望する回路を構
成していた。
て形成されている大きくて細長い一つのウェル内に同一
タイブのトランジスタを大量に設けるとともに、使用目
的に応じた電気配線を行うことにより所望する回路を構
成していた。
〈発明が解決しようとする課題〉
一つのウェル内に設けられるＭＯ３型トランジスタのサ
ブストレート電極に与えられる電位は、全て基板バイア
スに固定される。このため、従来のゲートアレイの場合
は、例えばＰウェル内に設けられたＭＯ３型１〜ランジ
スタのサブストレート電極の電位は接地電位ＧＮＤに必
ず固定されるとともに、Ｎウェル内に設けられたＭＯ３
型トランジスタのサブストレー１〜電極は電源電位ＶＢ
Ｄに必ず固定されることになる。したがって、例えば第
７図に示すようなソースフォロワ−２０や、第８図に示
ず差動アンプ２１等のようなアナログ回路を設けてアナ
ログ動作を行わせる場合は、第７図のＭｌ、第８図のＭ
＋ 、 Ｍ ２のウェルをＣと接続してＣと同電位に
しなければならない。したがって、従来のデー１〜プレ
イではこのようなアナログ回路を自由に形成することが
出来なかった。
ブストレート電極に与えられる電位は、全て基板バイア
スに固定される。このため、従来のゲートアレイの場合
は、例えばＰウェル内に設けられたＭＯ３型１〜ランジ
スタのサブストレート電極の電位は接地電位ＧＮＤに必
ず固定されるとともに、Ｎウェル内に設けられたＭＯ３
型トランジスタのサブストレー１〜電極は電源電位ＶＢ
Ｄに必ず固定されることになる。したがって、例えば第
７図に示すようなソースフォロワ−２０や、第８図に示
ず差動アンプ２１等のようなアナログ回路を設けてアナ
ログ動作を行わせる場合は、第７図のＭｌ、第８図のＭ
＋ 、 Ｍ ２のウェルをＣと接続してＣと同電位に
しなければならない。したがって、従来のデー１〜プレ
イではこのようなアナログ回路を自由に形成することが
出来なかった。
本発明は上述の問題点に鑑み、アナログ的な動作を行わ
せる回路をゲートアレイで実現させることが出来るよう
にすることを目的とする。
せる回路をゲートアレイで実現させることが出来るよう
にすることを目的とする。
〈課題を解決するための手段〉
本発明のゲートアレイは、半導体チップ上に設定したト
ランジスタ形成領域にウェルを細長く形成するとともに
、上記ウェル内に複数個のトランジスタを設けて構成し
たゲートアレイにおいて、上記ウェルを上記トランジス
タで構成する回路に応じて複数個に分割している。
ランジスタ形成領域にウェルを細長く形成するとともに
、上記ウェル内に複数個のトランジスタを設けて構成し
たゲートアレイにおいて、上記ウェルを上記トランジス
タで構成する回路に応じて複数個に分割している。
く作用〉
ウェルを複数個に分割し、各ウェル毎に基板バイアスを
与えることが出来るようにしているので、電源電位ＶＤ
、（Ｖｓｓ）以外の電位をそれぞれの分割ウェルに不都
合無く与えることが出来るようになり、各分割ウェル内
に設りられているトランジスタによって構成される回路
に任意の基板バイアス電圧を与えてリニヤ動作を行わせ
ることが可能になる。
与えることが出来るようにしているので、電源電位ＶＤ
、（Ｖｓｓ）以外の電位をそれぞれの分割ウェルに不都
合無く与えることが出来るようになり、各分割ウェル内
に設りられているトランジスタによって構成される回路
に任意の基板バイアス電圧を与えてリニヤ動作を行わせ
ることが可能になる。
〈実施例〉
第１図は、本発明の一実施例を示すゲートアレイの平面
構造説明図である。
構造説明図である。
第１図に示すように、実施例のゲートアレイは半導体チ
ップ１に設定したトランジスタ形成領域に列状のウェル
を複数行形成しするとともに、それぞれのウェルに複数
個のトランジスタを設けて構成している。実施例では、
ＣＭＯＳゲートアレイを構成するために、半導体チップ
１としてＮ基板１ａを用い、そこにＮ−ウェル２および
Ｐ−ウェル３を交互に形成する。次いで、Ｎ−ウェル２
にｐヂャンネル型ＭＯ３型トランジスタを設けるととも
に、Ｐ−ウェル３にｎチャンネル型ＭＯ３型トランジス
タを設けて所望のＣＭＯＳゲートアレイを構成する。
ップ１に設定したトランジスタ形成領域に列状のウェル
を複数行形成しするとともに、それぞれのウェルに複数
個のトランジスタを設けて構成している。実施例では、
ＣＭＯＳゲートアレイを構成するために、半導体チップ
１としてＮ基板１ａを用い、そこにＮ−ウェル２および
Ｐ−ウェル３を交互に形成する。次いで、Ｎ−ウェル２
にｐヂャンネル型ＭＯ３型トランジスタを設けるととも
に、Ｐ−ウェル３にｎチャンネル型ＭＯ３型トランジス
タを設けて所望のＣＭＯＳゲートアレイを構成する。
そして、実施例では、Ｐ−ウェル３内に設けられるｐチ
ャンネル型ＭＯ３型トランジスタで形成される回路に応
じて１ヘーシンクセル毎に、または任意の複数個のベー
シックセル毎にＰ−ウェル３を分割し、従来は細長い一
木のＰ−ウェルが設けられていた領域に複数の分割Ｐ−
ウェル３ａ。
ャンネル型ＭＯ３型トランジスタで形成される回路に応
じて１ヘーシンクセル毎に、または任意の複数個のベー
シックセル毎にＰ−ウェル３を分割し、従来は細長い一
木のＰ−ウェルが設けられていた領域に複数の分割Ｐ−
ウェル３ａ。
３ｂ、３ｃ、、、、３ｎを設けている。Ｐ−ウェル３を
このように分割することにより、そこに設けられている
各ＭＯ３型トランジスタで構成される回路毎に基板バイ
アス電圧を与えることが出来るようになり、アナログ的
な機能をゲートアレイで行わせることが可能となる。し
たがって、アナログ回路を半導体テンプ１上に形成する
際の手間を大幅に削減してチップ製造の効率を向上させ
ることが出来るとともに、チップ上における回路形成領
域の面積を有効に利用することが出来るようになり、素
子間の配線を複雑に引き回す面倒なく高密度化が可能と
なる。
このように分割することにより、そこに設けられている
各ＭＯ３型トランジスタで構成される回路毎に基板バイ
アス電圧を与えることが出来るようになり、アナログ的
な機能をゲートアレイで行わせることが可能となる。し
たがって、アナログ回路を半導体テンプ１上に形成する
際の手間を大幅に削減してチップ製造の効率を向上させ
ることが出来るとともに、チップ上における回路形成領
域の面積を有効に利用することが出来るようになり、素
子間の配線を複雑に引き回す面倒なく高密度化が可能と
なる。
第２図は、第７図に示したソースフォロワ−２０を実施
例のゲートアレイで構成した例を示す平面構造説明図で
あり、第３図は断面構造説明図である。これらの説明図
から明らかなように、実施例のゲートアレイは第１のベ
ーシックセル４により、第７図におけるＭＯ３型トラン
ジスタＭ１を構成するとともに、第２のベーシックセル
５で第７図におけるＭＯ３型トランジスタＭ２を構成し
ている。そして、第１図におけるＰ−ウェル３を各ベー
シックセル毎に分割し、第１のベーシックセル４を第１
のＰ−ウェル３ａ内に構成するとともに、第２のベーシ
ックセル５を第２のＰ−ウェル３ｂ内に構成している。
例のゲートアレイで構成した例を示す平面構造説明図で
あり、第３図は断面構造説明図である。これらの説明図
から明らかなように、実施例のゲートアレイは第１のベ
ーシックセル４により、第７図におけるＭＯ３型トラン
ジスタＭ１を構成するとともに、第２のベーシックセル
５で第７図におけるＭＯ３型トランジスタＭ２を構成し
ている。そして、第１図におけるＰ−ウェル３を各ベー
シックセル毎に分割し、第１のベーシックセル４を第１
のＰ−ウェル３ａ内に構成するとともに、第２のベーシ
ックセル５を第２のＰ−ウェル３ｂ内に構成している。
なお、第２図において８はドレイン電極、９はゲート電
極、１０はソース電極、１１はターミナルをそれぞれ示
すとともに、Ｘ印はコンタクトボールを示している。
極、１０はソース電極、１１はターミナルをそれぞれ示
すとともに、Ｘ印はコンタクトボールを示している。
このように、各ヘーシンクセル毎にウェルを分割してい
るので、それぞれのウェルに任意の基板バイアス電圧を
供給することが可能となる。したがって、第２図および
第３図における端子Ｃに連続的に変化する電圧を供給す
ることにより、この回路にリニア動作を行わせることが
出来る。すなわち、アナログ的な機能をゲートアレイで
実現することが出来るようになり、半導体チップ１にお
ける回路配設密度を大幅に向上させたアナログＩＣを実
現させることが出来る。
るので、それぞれのウェルに任意の基板バイアス電圧を
供給することが可能となる。したがって、第２図および
第３図における端子Ｃに連続的に変化する電圧を供給す
ることにより、この回路にリニア動作を行わせることが
出来る。すなわち、アナログ的な機能をゲートアレイで
実現することが出来るようになり、半導体チップ１にお
ける回路配設密度を大幅に向上させたアナログＩＣを実
現させることが出来る。
なお、第１図においてはＮ−基板ｌａ中にＮウェル２を
形成している例を示しているが、基板と同じ種類のウェ
ルは必ずしも設けなくてもよい。
形成している例を示しているが、基板と同じ種類のウェ
ルは必ずしも設けなくてもよい。
第３図の例はＮ−基板ｌａ中において上記基板１ａとは
種類が異なるＰ−ウェル３を分割するようにしているが
、基板と同じ種類のウェルを分割することも出来る。す
なわち、例えば、Ｐ−基板ｌｂ中においてＰ−ウェル３
を分割する場合は、第４図の断面図に示すように、先ず
、Ｐ−基板ｌｂ中にＮ−ウェル２を形成する。次いで、
このＮウェル２内にＰ−ウェル３を形成するようにすれ
ば１ベーシツクセル毎に、または、複数個のヘーシ・イ
クセル毎にウェルを自由に分割することが出来る。
種類が異なるＰ−ウェル３を分割するようにしているが
、基板と同じ種類のウェルを分割することも出来る。す
なわち、例えば、Ｐ−基板ｌｂ中においてＰ−ウェル３
を分割する場合は、第４図の断面図に示すように、先ず
、Ｐ−基板ｌｂ中にＮ−ウェル２を形成する。次いで、
このＮウェル２内にＰ−ウェル３を形成するようにすれ
ば１ベーシツクセル毎に、または、複数個のヘーシ・イ
クセル毎にウェルを自由に分割することが出来る。
また、このような手法を用いることにより、第５図の別
の実施例の断面図に示すように、成るタイプの基板にお
いてＰ−ウェル３およびＮ−ウェル２の両方を自由に分
割することも出来る。
の実施例の断面図に示すように、成るタイプの基板にお
いてＰ−ウェル３およびＮ−ウェル２の両方を自由に分
割することも出来る。
なお、ウェルを分割する場合、上記実施例のようにトラ
ンジスタ形成領域の全域にわたってウェルを分割するこ
となく、特定の領域についてのみ分割するようにしても
よい。例えば、第６図の変形例の説明図に示すように、
半導体チップ１の中央部に形成するウェルのみを分割す
るようにして、この中央領域１２に主としてアナログ回
路を形成するとともに、周辺領域１３に主としてディジ
タル回路を形成するようにしてもよい。
ンジスタ形成領域の全域にわたってウェルを分割するこ
となく、特定の領域についてのみ分割するようにしても
よい。例えば、第６図の変形例の説明図に示すように、
半導体チップ１の中央部に形成するウェルのみを分割す
るようにして、この中央領域１２に主としてアナログ回
路を形成するとともに、周辺領域１３に主としてディジ
タル回路を形成するようにしてもよい。
〈発明の効果〉
本発明は上述したように、半導体チップ上に設定したト
ランジスタ形成領域にウェルを形成するとともに上記ウ
ェル内に複数個のトランジスタを設け、これらのトラン
ジスタを配線することにより上記半導体チップ上に任意
の回路を構成するようにしたゲートアレイにおいて、上
記トランジスタで構成する回路に応じて上記ウェルを複
数個に分割したので、それぞれのウェルを電源電圧■９
．。
ランジスタ形成領域にウェルを形成するとともに上記ウ
ェル内に複数個のトランジスタを設け、これらのトラン
ジスタを配線することにより上記半導体チップ上に任意
の回路を構成するようにしたゲートアレイにおいて、上
記トランジスタで構成する回路に応じて上記ウェルを複
数個に分割したので、それぞれのウェルを電源電圧■９
．。
Ｖｓ、以外のノードに自由に接続することが出来るよう
になり、アナログ的な機能をゲートアレイで実現出来る
。したがって、半導体チップ上の面積利用効率を大幅に
向上させることが出来、アナログ機能を備えた半導体集
積回路の高密度化を可能にする。
になり、アナログ的な機能をゲートアレイで実現出来る
。したがって、半導体チップ上の面積利用効率を大幅に
向上させることが出来、アナログ機能を備えた半導体集
積回路の高密度化を可能にする。
第１図は、本発明の一実施例を示し、ウェルの形成状態
を説明するための半導体チップの平面図、第２図は、半
導体チップ上におけるソースフォロワ−の平面構造説明
図、 第３図は、同しくソースツメロワーの断面構造説明図、 第４図は、Ｐ−、ｌ板上でＰ−ウェルを分割した例を示
す断面構造説明図、 第５図は、Ｎ−基板上でＰＮ両ウェルを分割した例を示
す断面構造説明図、 第７図及び第８図は、アナログ回路を示し、第７図は、
ソースフォロワ−を示す回路図、第８図は、作動アンプ
を示す回路図である。 １・・・半導体チップ、ｌａ・・・Ｎ−基板１ｂ・・・
Ｐ−基ｍ、 ２・・・Ｎ−ウェル。 ３・・・Ｐ−ウェル、 ４・・・第１のベーシックセ
ル５・・・第２のベーシックセル。 、Ω 〉 「す 平成３年１２月２４０
を説明するための半導体チップの平面図、第２図は、半
導体チップ上におけるソースフォロワ−の平面構造説明
図、 第３図は、同しくソースツメロワーの断面構造説明図、 第４図は、Ｐ−、ｌ板上でＰ−ウェルを分割した例を示
す断面構造説明図、 第５図は、Ｎ−基板上でＰＮ両ウェルを分割した例を示
す断面構造説明図、 第７図及び第８図は、アナログ回路を示し、第７図は、
ソースフォロワ−を示す回路図、第８図は、作動アンプ
を示す回路図である。 １・・・半導体チップ、ｌａ・・・Ｎ−基板１ｂ・・・
Ｐ−基ｍ、 ２・・・Ｎ−ウェル。 ３・・・Ｐ−ウェル、 ４・・・第１のベーシックセ
ル５・・・第２のベーシックセル。 、Ω 〉 「す 平成３年１２月２４０
Claims (1)
- 【特許請求の範囲】 半導体チップ上に設定したトランジスタ形成領域にウェ
ルを細長く形成するとともに、上記ウェル内に複数個の
トランジスタを設けて構成したゲートアレイにおいて、 上記ウェルを上記トランジスタで構成する回路に応じて
複数個に分割したことを特徴とするゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14917790A JPH04151867A (ja) | 1990-06-07 | 1990-06-07 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14917790A JPH04151867A (ja) | 1990-06-07 | 1990-06-07 | ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04151867A true JPH04151867A (ja) | 1992-05-25 |
Family
ID=15469482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14917790A Pending JPH04151867A (ja) | 1990-06-07 | 1990-06-07 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04151867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281147A (ja) * | 2006-04-05 | 2007-10-25 | Sanyo Electric Co Ltd | Ｃｍｏｓ半導体集積回路装置 |
-
1990
- 1990-06-07 JP JP14917790A patent/JPH04151867A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281147A (ja) * | 2006-04-05 | 2007-10-25 | Sanyo Electric Co Ltd | Ｃｍｏｓ半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6396087B1 (en) | Semiconductor integrated circuit | |
| JP3125996B2 (ja) | ゲート・アレイ集積回路 | |
| JPH0786430A (ja) | 半導体装置およびその製造方法 | |
| JP2822781B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| JPH04151867A (ja) | ゲートアレイ | |
| JPH06101551B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| JPS60136241A (ja) | ゲ−トアレイの入力回路 | |
| JPH04164371A (ja) | 半導体集積回路 | |
| JPS60110137A (ja) | 半導体装置 | |
| JPS60223157A (ja) | 半導体装置 | |
| JPH0527988B2 (ja) | ||
| JPH0563944B2 (ja) | ||
| JPS5844592Y2 (ja) | 半導体集積回路装置 | |
| JPH10150175A (ja) | 半導体集積回路およびその製造方法 | |
| JP2001177357A (ja) | 差動アンプ | |
| JPH01205547A (ja) | 半導体集積回路装置 | |
| JP3065672B2 (ja) | ゲートアレイ方式の半導体集積回路装置 | |
| JPH0154861B2 (ja) | ||
| JPS6021542A (ja) | 半導体集積回路装置 | |
| JPH03101162A (ja) | 半導体集積回路装置 | |
| JP2000133776A (ja) | 半導体装置 | |
| JPH0774252A (ja) | 半導体集積回路 | |
| JPS6396940A (ja) | マクロロジツクアレ− | |
| JPS6388840A (ja) | マスタスライス集積回路 | |
| JPS59165448A (ja) | 相補型半導体集積回路装置 |