JPS6021542A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6021542A JPS6021542A JP58128916A JP12891683A JPS6021542A JP S6021542 A JPS6021542 A JP S6021542A JP 58128916 A JP58128916 A JP 58128916A JP 12891683 A JP12891683 A JP 12891683A JP S6021542 A JPS6021542 A JP S6021542A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に関し、詳しくはマスター
スライス方式によるダートアレイ型のＭＯ８型大規模集
積回路装置の改良に係る。
スライス方式によるダートアレイ型のＭＯ８型大規模集
積回路装置の改良に係る。
マスタースライス方式とは、予め複数の素子からなる基
本セルと半導体基板に多数作り、コンタクトホール及び
金属配、線（配線）卆ターン）を変更することによシ所
望の回路動作を得るものである。即ち、コンタクトホー
ルを形成するまでの半導体チップは全ての回路機能に対
して共通であるため、開発期間の短縮、製造コストの低
減を図ることが可能となり、近年注目されている。
本セルと半導体基板に多数作り、コンタクトホール及び
金属配、線（配線）卆ターン）を変更することによシ所
望の回路動作を得るものである。即ち、コンタクトホー
ルを形成するまでの半導体チップは全ての回路機能に対
して共通であるため、開発期間の短縮、製造コストの低
減を図ることが可能となり、近年注目されている。
マスタースライス方式のケ“−ドアレイでは、半導体チ
ップは基本セルが連なる基本セル領域と、基本セル群を
相互に接続する配線領域（フィールド領域）とから構成
されている。基本セルとして要求されることは、種々の
機能をもつ回路を実現できる形態をとると共に、単体の
トランジスタとしての特性も要求される。
ップは基本セルが連なる基本セル領域と、基本セル群を
相互に接続する配線領域（フィールド領域）とから構成
されている。基本セルとして要求されることは、種々の
機能をもつ回路を実現できる形態をとると共に、単体の
トランジスタとしての特性も要求される。
一方、絶縁基板上の半導体集積回路、代表的な例として
ＳＯ８（！３１１１ｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ
）では）構造に起因する高速性と低消費電力を実現する
ために回路構成をＣＭＯＳ （ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ ＭＯＳ）にして種々の半導体集積回路装置が実用
化されている。このため、高速、低消費電力の０ＭＯ８
／ＳＯ８７−”バイスをゲートアレイ型集積回路装置と
して利用することが行なわれている。具体的には、第１
図（Ａ）〜（Ｃ）に示す基本セルを複数配列した基本セ
ル領域からなる０ＭＯ８／ＳＯ８のダートアレイ構造が
知られている。即ち、図中１はサファイア基板であり、
この基板１上にはフィールド酸化膜２で分離されたｐ型
の島状シリコン）ｆｊＪ３ 。
ＳＯ８（！３１１１ｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ
）では）構造に起因する高速性と低消費電力を実現する
ために回路構成をＣＭＯＳ （ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ ＭＯＳ）にして種々の半導体集積回路装置が実用
化されている。このため、高速、低消費電力の０ＭＯ８
／ＳＯ８７−”バイスをゲートアレイ型集積回路装置と
して利用することが行なわれている。具体的には、第１
図（Ａ）〜（Ｃ）に示す基本セルを複数配列した基本セ
ル領域からなる０ＭＯ８／ＳＯ８のダートアレイ構造が
知られている。即ち、図中１はサファイア基板であり、
この基板１上にはフィールド酸化膜２で分離されたｐ型
の島状シリコン）ｆｊＪ３ 。
ｎ型の島状シリコン層４が夫々設けられている。
前記ｐ型の島状シリコン層３にはソースもしくはドレイ
ン又はこれらを兼ねるｎ＋型領領域５１〜５６互に電気
的に分離して設けられている。また、ｎ型の島状シリコ
ン層４にも同様な機能ケもつｐ＋型領領域６〜６３が互
に電気的に分離して設けられている。前記ｎ＋領領域４
，５□及び５２゜５３間を含むｐ型のシリコン層（基部
領域）７゜７上にはダート酸化膜８，８を介して例えば
リンドーゾ多結晶シリコンからなるダート電極９４，９
□が夫々設けられている。前記ｐ＋型領領域１．６２及
び６２． ｌｌｉ、間を含むｎ型のシリコン層（基部領
域）１ｏ、ｘｏにはダート酸化膜８゜８を介して同様な
ｒ−）電極９１’、 ９□′が設けられている。なお、
ケ９−ト電極９１．９１’及び９２゜９′は夫々−直線
上に配列され共通電極部１１１゜１１２により一体的に
連結されている。こうした構造によって、二列に並んだ
ｎチャンネルＭＯＳトランジスタＴｒ１ ｒ Ｔｒ２と
これらの並び方向に直交する方向に隣接した二列のｐチ
ャンネルトランジスタＴｒ ＋Ｔｒ４とからなる基本セ
ルが構成される。
ン又はこれらを兼ねるｎ＋型領領域５１〜５６互に電気
的に分離して設けられている。また、ｎ型の島状シリコ
ン層４にも同様な機能ケもつｐ＋型領領域６〜６３が互
に電気的に分離して設けられている。前記ｎ＋領領域４
，５□及び５２゜５３間を含むｐ型のシリコン層（基部
領域）７゜７上にはダート酸化膜８，８を介して例えば
リンドーゾ多結晶シリコンからなるダート電極９４，９
□が夫々設けられている。前記ｐ＋型領領域１．６２及
び６２． ｌｌｉ、間を含むｎ型のシリコン層（基部領
域）１ｏ、ｘｏにはダート酸化膜８゜８を介して同様な
ｒ−）電極９１’、 ９□′が設けられている。なお、
ケ９−ト電極９１．９１’及び９２゜９′は夫々−直線
上に配列され共通電極部１１１゜１１２により一体的に
連結されている。こうした構造によって、二列に並んだ
ｎチャンネルＭＯＳトランジスタＴｒ１ ｒ Ｔｒ２と
これらの並び方向に直交する方向に隣接した二列のｐチ
ャンネルトランジスタＴｒ ＋Ｔｒ４とからなる基本セ
ルが構成される。
上述した第１図（Ａ）〜（Ｃ）に示す基本セルを用いて
、例えば第２図に示す如く全面に被覆された眉間絶縁膜
のｎ＋型領領域５ 、５２及びｐ＋ｍ＋域６１、６２の
一部に対応する箇所にコンタクトホール１２〜１２４を
夫々開孔し１、更に全面に金属膜（例えばＡｔ膜）を蒸
着し、バター二／グしてコンタクトホール１２．を介し
てｎ”Ｗｉｉ域５゜と接続するＡＡ配締（Ｖ、、配線）
１３、同ホール１２４を介してｐ＋屋領領域６と接続す
るＡｔ配線、（ｖＤＤ配線５）１４、及び＝ｔｙタクト
ホール１２□。
、例えば第２図に示す如く全面に被覆された眉間絶縁膜
のｎ＋型領領域５ 、５２及びｐ＋ｍ＋域６１、６２の
一部に対応する箇所にコンタクトホール１２〜１２４を
夫々開孔し１、更に全面に金属膜（例えばＡｔ膜）を蒸
着し、バター二／グしてコンタクトホール１２．を介し
てｎ”Ｗｉｉ域５゜と接続するＡＡ配締（Ｖ、、配線）
１３、同ホール１２４を介してｐ＋屋領領域６と接続す
るＡｔ配線、（ｖＤＤ配線５）１４、及び＝ｔｙタクト
ホール１２□。
１２、’ｆ介してｎ１領域５□とｐ”ＷＩＵ域６□と接
続５− す乙Ａｔ配線（出力配線）１５を形成することにより、
第３図に示すＣＭＯ８／ＳＯＳインバータ回路を実現で
きる。なお、第３図中のｖＤＤは電源電位、ｖｓ８は接
地電位、ｖｌｎは入力端子、ｖｏｕｔは出方端子である
。かかるＣＭＯ８／ＳＯＳインバータ回路において、入
力端子Ｖｉｎに＠Ｈ”レベル信号（通常＋５ｖ程度）を
入力すると、ｎチャンネルＭＯＳ ）ランジスタＴｒ１
はＯＮ、ｐチャンネルＭＯ８） ２ンジスタ５はＯＦＦ
Ｌ、出力端子Ｖ。ｕｔは″Ｌ２レベル（Ｏｖ付近）と
なる。一方、入力端子ｖｉｎに”Ｌ″レベル信号（０■
程度）を入力すると、トランジスタＴｒ１はＯＦＦ、）
ランジスタぢはＯＮして出力端子Ｖ。ｕｔは電源電位ｖ
ＤＤレベル、つまシ＠′Ｈ＃レベル（＋５ｖ付近）とな
る。
続５− す乙Ａｔ配線（出力配線）１５を形成することにより、
第３図に示すＣＭＯ８／ＳＯＳインバータ回路を実現で
きる。なお、第３図中のｖＤＤは電源電位、ｖｓ８は接
地電位、ｖｌｎは入力端子、ｖｏｕｔは出方端子である
。かかるＣＭＯ８／ＳＯＳインバータ回路において、入
力端子Ｖｉｎに＠Ｈ”レベル信号（通常＋５ｖ程度）を
入力すると、ｎチャンネルＭＯＳ ）ランジスタＴｒ１
はＯＮ、ｐチャンネルＭＯ８） ２ンジスタ５はＯＦＦ
Ｌ、出力端子Ｖ。ｕｔは″Ｌ２レベル（Ｏｖ付近）と
なる。一方、入力端子ｖｉｎに”Ｌ″レベル信号（０■
程度）を入力すると、トランジスタＴｒ１はＯＦＦ、）
ランジスタぢはＯＮして出力端子Ｖ。ｕｔは電源電位ｖ
ＤＤレベル、つまシ＠′Ｈ＃レベル（＋５ｖ付近）とな
る。
しかしながら、基本セルを構成する各ＭＯ８）ランジス
タＴｒ１〜Ｔ ｒ ４のチャンネル長が小さくなってく
ると、サファイア基板１上の各島状半導体層３，４はフ
ローティング状態セあるため、トランジスタの静特性に
変化が起とす、キンク６− 電流と呼ばれる電流が流れる。これを第４図を参照して
説明する。但し、キンク電流はｎチャンネル及びｐチャ
ンネルのいずれにも現れるが、特にｎチャンネルにおい
て顕著に現れるので第４図ではｎチャンネルのＭＯＳ
）ランジスタの場合を示した。第４図中の２１はザファ
イア基板、２２はｐ型の島状シリコン層、２３．２４は
ｎ＋型のソース、ドレイン領域、２５はこれら領域２３
．２４間を含むシリコン層２２上にダート酸化Ｍ２６を
介して設けられたダート電極である。２７はソース配線
で通常、接地電位（Ｏｖ）に固定されている。２８はド
レイン配線で、ここにかかる電圧をＶＤとする。更に２
９はダート配線で、ここにかかる電圧をＶ。とする。
タＴｒ１〜Ｔ ｒ ４のチャンネル長が小さくなってく
ると、サファイア基板１上の各島状半導体層３，４はフ
ローティング状態セあるため、トランジスタの静特性に
変化が起とす、キンク６− 電流と呼ばれる電流が流れる。これを第４図を参照して
説明する。但し、キンク電流はｎチャンネル及びｐチャ
ンネルのいずれにも現れるが、特にｎチャンネルにおい
て顕著に現れるので第４図ではｎチャンネルのＭＯＳ
）ランジスタの場合を示した。第４図中の２１はザファ
イア基板、２２はｐ型の島状シリコン層、２３．２４は
ｎ＋型のソース、ドレイン領域、２５はこれら領域２３
．２４間を含むシリコン層２２上にダート酸化Ｍ２６を
介して設けられたダート電極である。２７はソース配線
で通常、接地電位（Ｏｖ）に固定されている。２８はド
レイン配線で、ここにかかる電圧をＶＤとする。更に２
９はダート配線で、ここにかかる電圧をＶ。とする。
第４図図示のｎチャンネルＭＯ８）ランジスタにおいて
、ダート配ａ２９に加えられるＶ。がしきい値電圧（Ｖ
Ｔ）以上になると、チャンネル領域３θが形成され、ソ
ース領域２３からの電子３１はドレイン領域２４に加え
られたＶＤの′１界に引かれてチャンネル領域３０、チ
ャンネルに沿うシリコン層領域３２を移動し、ドレイン
領域２４に達し、これによってドレイン電流として観察
される。しかしながら、チャンネル長が短かくなると、
移動する電子３１は前記シリコン層領域３２で高電界に
よる衝突電離を誘発し易くなり、その結果電子−正孔対
を生成し易くなる。ここで発生した電子３３はドレイン
配線２８の電界に引かれてドレイン領域２４へ流れ込む
が、正孔３４は７０−ティング状態となっているシリコ
ン層２２へ流れ込む。その結果、ｐｍシリコン１ψ２２
を正にバイアスするため、しきい値電圧（ＶＴ）を浅く
する。更にはｎ＋型ソース領域２３とｐ型シリコン層２
２のｐｎ接合の順方向電位障壁を越える正孔が蓄積され
ると、ソース領域２３とシリコン層２２とドレイン領域
２４とでｎｐｎ ）う／ジスタが形成され、よシ大敗の
電流３５が流れる。
、ダート配ａ２９に加えられるＶ。がしきい値電圧（Ｖ
Ｔ）以上になると、チャンネル領域３θが形成され、ソ
ース領域２３からの電子３１はドレイン領域２４に加え
られたＶＤの′１界に引かれてチャンネル領域３０、チ
ャンネルに沿うシリコン層領域３２を移動し、ドレイン
領域２４に達し、これによってドレイン電流として観察
される。しかしながら、チャンネル長が短かくなると、
移動する電子３１は前記シリコン層領域３２で高電界に
よる衝突電離を誘発し易くなり、その結果電子−正孔対
を生成し易くなる。ここで発生した電子３３はドレイン
配線２８の電界に引かれてドレイン領域２４へ流れ込む
が、正孔３４は７０−ティング状態となっているシリコ
ン層２２へ流れ込む。その結果、ｐｍシリコン１ψ２２
を正にバイアスするため、しきい値電圧（ＶＴ）を浅く
する。更にはｎ＋型ソース領域２３とｐ型シリコン層２
２のｐｎ接合の順方向電位障壁を越える正孔が蓄積され
ると、ソース領域２３とシリコン層２２とドレイン領域
２４とでｎｐｎ ）う／ジスタが形成され、よシ大敗の
電流３５が流れる。
上述したキンク電流が表われた静特性を具体的に示すと
、第５図の如くなる。第５図中の横軸はドレイン電圧ｖ
Ｄ１縦軸はドレイン電流■。
、第５図の如くなる。第５図中の横軸はドレイン電圧ｖ
Ｄ１縦軸はドレイン電流■。
であシ、ノぐラメータにはｖａをとっである。また、図
中の実線はＬ・ｆｆｎ＝１．．０μｍのｎチャンネルＭ
Ｏ８）ランゾスタであり、点線は該トランジスタが形成
されるｐ型シリコン層を接地電圧（ＯＶ）に接続しその
電位を固定した場合である。
中の実線はＬ・ｆｆｎ＝１．．０μｍのｎチャンネルＭ
Ｏ８）ランゾスタであり、点線は該トランジスタが形成
されるｐ型シリコン層を接地電圧（ＯＶ）に接続しその
電位を固定した場合である。
この第５図より、実線の方が明らかにバイポーラ動作に
類似した異常電流が流れておシ、これがキンク電流であ
る。
類似した異常電流が流れておシ、これがキンク電流であ
る。
また、実際のインバータ特性を第６図に示す。
図中の実線は第１図の基本セルから作られた０ＭＯ８／
ＳＯ８のインバータ特性、点線は同基本セルから作られ
次ＣＭＯ８／ＳＯ８の島状シリコ／層３，４の基部領域
２，１θに夫々ｖ８．、ｖＤＤを接続したときのインバ
ータ特性である。この第６図よシ明らかな如く、実線で
はｖＩｎ ＝ ０．５〜２ｖ付近にかけて″′Ｈ＃レベ
ルが充分に出す、インバータ特性がなだらかになる。こ
れは、前述した第５図の特性図において、例えばＶ。＝
１．０ Ｖ（インバータのｖＩｎ ＝ ｉ、ｏ ｖ ）
のとき（ｎチャンネル、ｐチャンネルのＭＯＳ ）ラン
ゾスタのい９− ずれもＯＮしているので、そのインバータ出力はｎチャ
ンネル、ｐチャンネルのＭＯＳ ）ランジスタのコンダ
クタンス比で決まる）には、点線では僅かに約２０μＡ
の電流が流れるにすぎ女いが、実線ではキンク電流のた
めに約９５μＡもの電流が流れることになり、第６図で
の出力レベルが充分に１Ｈ＃レベルにならないためであ
る。
ＳＯ８のインバータ特性、点線は同基本セルから作られ
次ＣＭＯ８／ＳＯ８の島状シリコ／層３，４の基部領域
２，１θに夫々ｖ８．、ｖＤＤを接続したときのインバ
ータ特性である。この第６図よシ明らかな如く、実線で
はｖＩｎ ＝ ０．５〜２ｖ付近にかけて″′Ｈ＃レベ
ルが充分に出す、インバータ特性がなだらかになる。こ
れは、前述した第５図の特性図において、例えばＶ。＝
１．０ Ｖ（インバータのｖＩｎ ＝ ｉ、ｏ ｖ ）
のとき（ｎチャンネル、ｐチャンネルのＭＯＳ ）ラン
ゾスタのい９− ずれもＯＮしているので、そのインバータ出力はｎチャ
ンネル、ｐチャンネルのＭＯＳ ）ランジスタのコンダ
クタンス比で決まる）には、点線では僅かに約２０μＡ
の電流が流れるにすぎ女いが、実線ではキンク電流のた
めに約９５μＡもの電流が流れることになり、第６図で
の出力レベルが充分に１Ｈ＃レベルにならないためであ
る。
更に、チャンネル長（Ｌｅｆｆｎ）が短くなれば、第５
図に示したキ／り′電流は増大し、インバータ特性に変
化をもたらし、ついにはＶｌｎが″″Ｌ″Ｌ″レベルて
も■。ｕｔから＠ ＨＩＩレベルの信号が出力されなか
ったり、或いは逆にｖｌｎが＠Ｈ”レベルであっても■
。ｕｔから″″Ｌ″Ｌ″レベルが出力されなかったりし
て、正常表インバータ特性を示さず、半導体装置として
動作しなくなる。
図に示したキ／り′電流は増大し、インバータ特性に変
化をもたらし、ついにはＶｌｎが″″Ｌ″Ｌ″レベルて
も■。ｕｔから＠ ＨＩＩレベルの信号が出力されなか
ったり、或いは逆にｖｌｎが＠Ｈ”レベルであっても■
。ｕｔから″″Ｌ″Ｌ″レベルが出力されなかったりし
て、正常表インバータ特性を示さず、半導体装置として
動作しなくなる。
以上、従来の短チャンネルＣＭＯ８／ＳＯ８でのダート
アレイ構造では、トランジスタ特性に変化が起こり、大
規模集積回路として正常に動作させることは困難であっ
た。
アレイ構造では、トランジスタ特性に変化が起こり、大
規模集積回路として正常に動作させることは困難であっ
た。
１０−
〔発明の目的〕
本発明は短チャンネル化に伴なうキンク電流による素子
特性の劣化を防止して大規模集積回路として正常に動作
できうるｒ−）アレイ構造の半導体集積回路装置を提供
しようとするものである。
特性の劣化を防止して大規模集積回路として正常に動作
できうるｒ−）アレイ構造の半導体集積回路装置を提供
しようとするものである。
本発明は絶縁基板上の半導体層に設けられた基本セルの
各トランジスタにお−ける基部領域から基部電極を取出
し、これを基本セルの配列方向と平行に走る半導体配線
或いは回路形成時の導電性配線を接続させ、この配線か
ら基部領域に任意の電圧を加えることによって短チャン
ネル化に伴なうキンク電流による素子特性の劣化を防止
して大規模集積回路として正常に動作できるようにする
ととを骨子とする。
各トランジスタにお−ける基部領域から基部電極を取出
し、これを基本セルの配列方向と平行に走る半導体配線
或いは回路形成時の導電性配線を接続させ、この配線か
ら基部領域に任意の電圧を加えることによって短チャン
ネル化に伴なうキンク電流による素子特性の劣化を防止
して大規模集積回路として正常に動作できるようにする
ととを骨子とする。
次に、本発明の実施例を第７図及び第８図（４）。
（Ｂ）を参照して詳細に説明する。
第７図は基本セルを複数配列した基本セル領域を有する
ｆ−）アレイ型集積回路装置を示す平面図、第８図（Ａ
）は基本セルの平面図、同図（Ｂ）は同図仏）のＢ−Ｂ
線に沿う断面図である。図中の１０１・・・はサファイ
ア基板１０２上に形成された基本セルである。この基本
セル１０１は前記基板１０２上に設けられフィールド酸
化膜１０３で分離されたｐ型、ｎ型の島状シリコン層１
０４，１０５を夫々備えている。前記ｐ型の島状シリコ
ン層１０４にはソースもしくはドレイン又はこれらを兼
ねるｎ＋型領領域１０６１〜１０６３互に電気的に分離
して設けられている。
ｆ−）アレイ型集積回路装置を示す平面図、第８図（Ａ
）は基本セルの平面図、同図（Ｂ）は同図仏）のＢ−Ｂ
線に沿う断面図である。図中の１０１・・・はサファイ
ア基板１０２上に形成された基本セルである。この基本
セル１０１は前記基板１０２上に設けられフィールド酸
化膜１０３で分離されたｐ型、ｎ型の島状シリコン層１
０４，１０５を夫々備えている。前記ｐ型の島状シリコ
ン層１０４にはソースもしくはドレイン又はこれらを兼
ねるｎ＋型領領域１０６１〜１０６３互に電気的に分離
して設けられている。
また、ｎ型の島状シリコン層１０５にも同様な機能全も
つｐ＋型領領域１０７１〜１０７３互に電気的に分離し
て設けられている。前記ｎ＋型領領域 ０６４．１０６
２及び１０６□、 １０６．間を含むｐ凰のシリコン層
（基部領域）１０８ 、１０８にはダート酸化膜（図示
せず）を介して例えばリンドーゾ多結晶シリコンからな
るダート電極１０９４，１０９゜が夫々設けられている
。前記ｐ＋型領領域０１１．１０７□及び１０７２．１
０７．。
つｐ＋型領領域１０７１〜１０７３互に電気的に分離し
て設けられている。前記ｎ＋型領領域 ０６４．１０６
２及び１０６□、 １０６．間を含むｐ凰のシリコン層
（基部領域）１０８ 、１０８にはダート酸化膜（図示
せず）を介して例えばリンドーゾ多結晶シリコンからな
るダート電極１０９４，１０９゜が夫々設けられている
。前記ｐ＋型領領域０１１．１０７□及び１０７２．１
０７．。
間を含むｎ型のシリコン層（基部領域）１１θ。
１１０にはダート酸化膜（図示せず）を介して同様なダ
ート電極１０９１’、１０９□′が設けられている。な
お、ダート［ａｉｌｏ ９１．７ ｏ ｓ、’及び１０
９□、１０９□′は人々−直線上に配列され共通電極部
１１１４． Ｉ ｌ １２によｐ一体重に連結されてい
る。こうした構造によって、二列に並んだｎチャンネル
ＭＯ８）ランソスタ馬。
ート電極１０９１’、１０９□′が設けられている。な
お、ダート［ａｉｌｏ ９１．７ ｏ ｓ、’及び１０
９□、１０９□′は人々−直線上に配列され共通電極部
１１１４． Ｉ ｌ １２によｐ一体重に連結されてい
る。こうした構造によって、二列に並んだｎチャンネル
ＭＯ８）ランソスタ馬。
Ｔ ｒ ２とこれら並び方向に直交する方向に隣接した
二列のｐチャンネルＭＯ８）ジンゾスタシ。
二列のｐチャンネルＭＯ８）ジンゾスタシ。
巧とが形成される。そして、前記島状シリコン層１θ４
のｐ型基部領域１０８，１０８は夫夫基本セルフ ０１
−・・の配列方向と直交する方向に延びるｐ型シリコン
からなる延出部（基部電極）１１２，１１２が形成され
、かつこれら延出部１１２，１１２はサファイア基板１
０２上に設けられ基本セル１０ノ・・・の配列方向と平
行に延びるｐ＋＋シリコン配線層１１３と一体的に接続
されている。また、前記島状シリコン層１θ５のｎ型基
部領域１１０，１１０は夫々基１３一 本セル１０１・・・の配列方向と直交する方向に延びる
ｎ型シリコンからなる延出部（基部電極）１１４．１１
４が形成され、かつこれら延出部１１４．１１４はサフ
ァイア基板１０２上に設けられ基本セル１０１・・・の
配列方向と平行に延びるｎ＋＋シリコン配線層１１５と
一体的に接続されている。
のｐ型基部領域１０８，１０８は夫夫基本セルフ ０１
−・・の配列方向と直交する方向に延びるｐ型シリコン
からなる延出部（基部電極）１１２，１１２が形成され
、かつこれら延出部１１２，１１２はサファイア基板１
０２上に設けられ基本セル１０ノ・・・の配列方向と平
行に延びるｐ＋＋シリコン配線層１１３と一体的に接続
されている。また、前記島状シリコン層１θ５のｎ型基
部領域１１０，１１０は夫々基１３一 本セル１０１・・・の配列方向と直交する方向に延びる
ｎ型シリコンからなる延出部（基部電極）１１４．１１
４が形成され、かつこれら延出部１１４．１１４はサフ
ァイア基板１０２上に設けられ基本セル１０１・・・の
配列方向と平行に延びるｎ＋＋シリコン配線層１１５と
一体的に接続されている。
しかして、上述した第７図及び第８図（１）、（Ｂ）に
示す基本セル１０１を用いることによシ、例えばＣＡｌ
ＩＯ３／８０Ｓインバ一タ回路を実現できる。即ち、第
９図に示す如く全面に被覆された層間絶縁膜（図示せず
）のｎ＋型領領域１０６． 、１０６２及びｐ＋型領域
Ｊ ０７． 、１０７２の一部に対応する箇所にコンタ
クトホール１１６．〜１１６４ヲ夫々開孔、更に全面に
金属膜（例えばＡｔ膜）を蒸着し、パターニングしてコ
ンタクトホール１１６、ｔｌ−介してｎ＋型領領域１０
６と接続するＡｔ配線（ｖ、Ｂ配線） ７２７、コンタ
クトホール１１６４を介してｐ＋型領領域１０７と接続
するＡｔ配線（ｖＤＤ配＠ ） Ｊ ｉ ｓ、及びコン
タクトホー１４− ルＩ Ｊ ６２．１１６５を介してｎ＋型領領域１０６
２びｐ＋型領領域１０７２接続するＡｔ配線（出力配、
％ｌ） Ｊ ７９を形成することによって、第１０図に
示すＣＭＯ８／ＳＯＳインバータ回路を実現できる。
示す基本セル１０１を用いることによシ、例えばＣＡｌ
ＩＯ３／８０Ｓインバ一タ回路を実現できる。即ち、第
９図に示す如く全面に被覆された層間絶縁膜（図示せず
）のｎ＋型領領域１０６． 、１０６２及びｐ＋型領域
Ｊ ０７． 、１０７２の一部に対応する箇所にコンタ
クトホール１１６．〜１１６４ヲ夫々開孔、更に全面に
金属膜（例えばＡｔ膜）を蒸着し、パターニングしてコ
ンタクトホール１１６、ｔｌ−介してｎ＋型領領域１０
６と接続するＡｔ配線（ｖ、Ｂ配線） ７２７、コンタ
クトホール１１６４を介してｐ＋型領領域１０７と接続
するＡｔ配線（ｖＤＤ配＠ ） Ｊ ｉ ｓ、及びコン
タクトホー１４− ルＩ Ｊ ６２．１１６５を介してｎ＋型領領域１０６
２びｐ＋型領領域１０７２接続するＡｔ配線（出力配、
％ｌ） Ｊ ７９を形成することによって、第１０図に
示すＣＭＯ８／ＳＯＳインバータ回路を実現できる。
かかるＣＭＯ８／ＳＯＳインバータ回路においてはｎチ
ャンネルＭＯＳトランジスタＴｒｓの基部領域１０１ｊ
をｐ＋型シリコン配ｍ１１３及びｐ型シリコンからなる
延出部（基部電極）Ｊ１２によシ例えば■ａｓ電位に固
定でき、一方ｐチャンネルＭＯ８）ジンソスタＴ ｒ
５のｎへ９基部領域１１０をｎ＋＋シリコン配線１１５
及びｎ型シリコンからなる延出部（基部電極）１１４に
より例えばｖＤＤ′ｋｌＬ位に固定できるため、各トラ
ンジスタの短チャンネル化に伴なうキンク電流によるイ
ンバータ特性の劣化を防止できる。
ャンネルＭＯＳトランジスタＴｒｓの基部領域１０１ｊ
をｐ＋型シリコン配ｍ１１３及びｐ型シリコンからなる
延出部（基部電極）Ｊ１２によシ例えば■ａｓ電位に固
定でき、一方ｐチャンネルＭＯ８）ジンソスタＴ ｒ
５のｎへ９基部領域１１０をｎ＋＋シリコン配線１１５
及びｎ型シリコンからなる延出部（基部電極）１１４に
より例えばｖＤＤ′ｋｌＬ位に固定できるため、各トラ
ンジスタの短チャンネル化に伴なうキンク電流によるイ
ンバータ特性の劣化を防止できる。
また、各基本セルｆ ＯＪ ・・・はいずれもｎチャン
ネル、ｐチャンネルのＭＯＳ ）ランノスタの基部領域
が基部電極を介してｐ＋型シリコン配線ｌ−１１３、ｎ
＋＋シリコン配線層１１５に夫々共通接続されているた
め、いかなる箇所のトランジスタを用いて大規模集積回
路を実現してもキンク電流による動作不良を解消できる
。
ネル、ｐチャンネルのＭＯＳ ）ランノスタの基部領域
が基部電極を介してｐ＋型シリコン配線ｌ−１１３、ｎ
＋＋シリコン配線層１１５に夫々共通接続されているた
め、いかなる箇所のトランジスタを用いて大規模集積回
路を実現してもキンク電流による動作不良を解消できる
。
更に、基本セル１０１・・・の領域間のフィールド酸化
膜１０３上には複数本のＡｔ配線が走るために、フィー
ルド領域は相当な幅になっている。
膜１０３上には複数本のＡｔ配線が走るために、フィー
ルド領域は相当な幅になっている。
その結果、基本セルの配列方向に直交する方向に基部電
極を延出したり、それら基部電極を共通接続するｐ＋＋
シリコン配線層、ｎ＋＋シリコン配線層を基本セルの配
列方向に設けても集積度の点で何んら問題にならない。
極を延出したり、それら基部電極を共通接続するｐ＋＋
シリコン配線層、ｎ＋＋シリコン配線層を基本セルの配
列方向に設けても集積度の点で何んら問題にならない。
なお、上記実施例では基部領域の電位を■８Ｂ。
ｖＤＤに固定したが、これに限定されず作製される集積
回路に応じて任意の電位に固定できる。
回路に応じて任意の電位に固定できる。
上記実施例では各島状シリコン層からの延出部（基部電
極）を夫々サファイア基板上の基本セルの配列方向に走
るｐ＋＋シリコン配線層、ｎ＋＋シリコン配線層と一体
的に接続した構造にしたが、これに限定されない。例え
ば、第１１図に示す如く各島状シリコン層１０４，１０
５からのｐ型、ｎ型の延出部（基部電極）１１２・・・
。
極）を夫々サファイア基板上の基本セルの配列方向に走
るｐ＋＋シリコン配線層、ｎ＋＋シリコン配線層と一体
的に接続した構造にしたが、これに限定されない。例え
ば、第１１図に示す如く各島状シリコン層１０４，１０
５からのｐ型、ｎ型の延出部（基部電極）１１２・・・
。
１１４・・・の他端に夫々ｐ型シリコン＋ｆｌ型シリコ
ンからなる比較的面積の大きいコンタクト部１２０・・
・、１２１・・・を形成し、大規模集積回路を造る際の
コンタクトホールの開孔、Ａｔ配線の形成工程において
、同第１１図に示す如くコンタク）ホーｋ１２２・・・
ｌ−して前記ｎチャンネルＭＯ８）ランソスタ側の基部
電極１１２・・・のコンタクト部１２０・・・とＡｔ配
＄１：１３を接続すると共にｐチャンネルＭＯ８）ラン
ジスタ側の基部電極１１４・・・のコンタクト部１２１
にコンタクトホール１２２・・・を介してＡｔ配線１２
４を接続してもよい。
ンからなる比較的面積の大きいコンタクト部１２０・・
・、１２１・・・を形成し、大規模集積回路を造る際の
コンタクトホールの開孔、Ａｔ配線の形成工程において
、同第１１図に示す如くコンタク）ホーｋ１２２・・・
ｌ−して前記ｎチャンネルＭＯ８）ランソスタ側の基部
電極１１２・・・のコンタクト部１２０・・・とＡｔ配
＄１：１３を接続すると共にｐチャンネルＭＯ８）ラン
ジスタ側の基部電極１１４・・・のコンタクト部１２１
にコンタクトホール１２２・・・を介してＡｔ配線１２
４を接続してもよい。
以上詳述した如く、本発明によれば短チャンネル化に伴
なうキンク電流による素子特性の劣化を防止して大規模
集積回路として正常に動作できるダートアレイ構造の半
導体集積回路装置を提供できる。
なうキンク電流による素子特性の劣化を防止して大規模
集積回路として正常に動作できるダートアレイ構造の半
導体集積回路装置を提供できる。
第１図（Ａ）は従来のダートアレイ型集積回路装１７−
置の基本セルを示す平面図、同図（Ｂ）は同図（４）の
Ｂ−Ｂ線に沿う断面図、同図（Ｃ）は同図（４）のＣ−
Ｃ綜に沿う断面図、第２図は従来の基本セルにＡｔ配線
を施すことによ多形成されたＣＭＯ８／ＳＯＳインバー
タ回路の平面図、第３図は第２図のインバータ回路の回
路図、第４図は従来の基本セルから造られた０ＭＯ８／
ＳＯ８の問題点を説明するだめのｎチャンネルＭＯ８／
１８０８の断面図、第５図はＭＯ８／ＳＯ８のキンク電
流の発生を説明するための線図、第６図は０ＭＯ８／Ｓ
Ｏ８のインバータ特性を示す線図、第７図は本発明の一
実施例を示すダートアレイ型集積回路の要部平面図、第
８図（４）は第７図の基本セルの拡大平面図、同図（Ｂ
）は同図（Ａ）のＢ−Ｂｉに沿う断面図、第９図は実施
例の基本セルにＡｔ配線を施すことによ多形成されたＣ
ＭＯ８／ＳＯＳインバータ回路の平面図、第１０図は第
９図のインバータ回路の回路図、第１１図は本発明の他
の実施例を示すｆ−）アレイ型集積回路の要部平面図で
ある。 １０１・・・基本セル、１θ２・・・サファイア基板、
１８− ０３・・・フィールド酸化膜、１０４．１０５・・・島
状シリコン層、１０６．〜１０６ｓ・・・ｎ＋型領領域
１０２１〜１０７３・・・ｐ＋Ｂｙ＋域、１０８・・・
ｐ型基部領域、１０９ ．１０９□、ｌθ９．’、 １
０９□′・・・ｒ−）電極、１１０・・・ｎ型基部領域
、１１２・・・延出部（ｐ型層部電極）、１１３・・・
ｐ＋＋シリコン配線層、１１４・・・延出部（ｎ型基部
電極）、１１５・・・♂型シリコン配線層、１１６．〜
１１Ｂ４゜１２２・・・コンタクトホール、１１７〜１
１９゜１２３．１２４・・・Ａｔ配線、１２０，１２１
・・・コンタクト部。 出願人代理人 弁理士 鈴 江 武 彦１９− 第２図 第３図 第４図
Ｂ−Ｂ線に沿う断面図、同図（Ｃ）は同図（４）のＣ−
Ｃ綜に沿う断面図、第２図は従来の基本セルにＡｔ配線
を施すことによ多形成されたＣＭＯ８／ＳＯＳインバー
タ回路の平面図、第３図は第２図のインバータ回路の回
路図、第４図は従来の基本セルから造られた０ＭＯ８／
ＳＯ８の問題点を説明するだめのｎチャンネルＭＯ８／
１８０８の断面図、第５図はＭＯ８／ＳＯ８のキンク電
流の発生を説明するための線図、第６図は０ＭＯ８／Ｓ
Ｏ８のインバータ特性を示す線図、第７図は本発明の一
実施例を示すダートアレイ型集積回路の要部平面図、第
８図（４）は第７図の基本セルの拡大平面図、同図（Ｂ
）は同図（Ａ）のＢ−Ｂｉに沿う断面図、第９図は実施
例の基本セルにＡｔ配線を施すことによ多形成されたＣ
ＭＯ８／ＳＯＳインバータ回路の平面図、第１０図は第
９図のインバータ回路の回路図、第１１図は本発明の他
の実施例を示すｆ−）アレイ型集積回路の要部平面図で
ある。 １０１・・・基本セル、１θ２・・・サファイア基板、
１８− ０３・・・フィールド酸化膜、１０４．１０５・・・島
状シリコン層、１０６．〜１０６ｓ・・・ｎ＋型領領域
１０２１〜１０７３・・・ｐ＋Ｂｙ＋域、１０８・・・
ｐ型基部領域、１０９ ．１０９□、ｌθ９．’、 １
０９□′・・・ｒ−）電極、１１０・・・ｎ型基部領域
、１１２・・・延出部（ｐ型層部電極）、１１３・・・
ｐ＋＋シリコン配線層、１１４・・・延出部（ｎ型基部
電極）、１１５・・・♂型シリコン配線層、１１６．〜
１１Ｂ４゜１２２・・・コンタクトホール、１１７〜１
１９゜１２３．１２４・・・Ａｔ配線、１２０，１２１
・・・コンタクト部。 出願人代理人 弁理士 鈴 江 武 彦１９− 第２図 第３図 第４図
Claims (3)
- （１）絶縁基板上の半導体層に複数個のｎチャンネル及
びｐチャンネルのＭＯＳ）ランジスタからなる基本セル
を複数個配列して集積し、配線ノｆターンにより所望の
動作を実現する半導体集積回路装置において、前記各基
°本セルのｎチャンネルＭＯ８）ランジスタが形成され
たｐ型の島状中導体層及びｐチャンネルＸＯＳ ）ラン
ジスタが形成されたｎ型の島状中導体層の一部を、夫夫
該基本セルの配列方向に対して略直交する方向に延出さ
せ、かつこれら延出部をｎチャンネルＭＯ８） ランジ
スタ、ｐチャンネルＭＯ８）ランジスタの基部電極とし
て用いること全特徴とする半導体集積回路装置。 - （２）各基本セルのｎチャンネルＭＯ８）ランジスタの
基部電極が夫々絶縁基板上に基本セルの配列方向と平行
な方向に設けられたｐ型中導体配線層と一体的に接続さ
れ、かつｐチャンネルＭＯ８） ７ンソスタの基部電極
が夫々絶縁基板上に基本セルの配列方向と平行な方向に
設けられたｎ型半導体配線層と一体的に接続されている
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 - （３）ｎチャンネルＭＯ８）ランゾスタの基部電極の電
位を同トランジスタのソース電位と同電位に、ｐチャン
ネルＭＯ８）ランジスタの基部電極ヲ同トランジスタの
ソース電位と同電位にすることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128916A JPS6021542A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128916A JPS6021542A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6021542A true JPS6021542A (ja) | 1985-02-02 |
Family
ID=14996538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128916A Pending JPS6021542A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021542A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642538B2 (ja) * | 1986-09-08 | 1994-06-01 | ヒユーズ・エアクラフト・カンパニー | 集積回路用マスタースライス |
| US5923060A (en) * | 1996-09-27 | 1999-07-13 | In-Chip Systems, Inc. | Reduced area gate array cell design based on shifted placement of alternate rows of cells |
| JP2003518775A (ja) * | 1999-12-28 | 2003-06-10 | ハネウェル・インコーポレーテッド | Ｓｏｉ／ｓｏｓの応用のためのｌ及びｕゲートデバイス |
-
1983
- 1983-07-15 JP JP58128916A patent/JPS6021542A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642538B2 (ja) * | 1986-09-08 | 1994-06-01 | ヒユーズ・エアクラフト・カンパニー | 集積回路用マスタースライス |
| US5923060A (en) * | 1996-09-27 | 1999-07-13 | In-Chip Systems, Inc. | Reduced area gate array cell design based on shifted placement of alternate rows of cells |
| JP2003518775A (ja) * | 1999-12-28 | 2003-06-10 | ハネウェル・インコーポレーテッド | Ｓｏｉ／ｓｏｓの応用のためのｌ及びｕゲートデバイス |
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