JP2001177357A - 差動アンプ - Google Patents
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Abstract
(57)【要約】
【課題】ＩＣに内蔵するＣＭＯＳ差動アンプを偶数個縦
続接続する場合において、ＩＣ内部のアンプブロックの
マスク配置や配線層を工夫することにより、オフセット
を相殺できるようにする。 【解決手段】ＩＣに内蔵される偶数個の差動アンプが縦
続接続される構成において、お互いのオフセット電圧を
キャンセルするように接続し、ＩＣ内部のアンプブロッ
クの素子配置及び配線パターンを前段の差動アンプと後
段の差動アンプとで点対称となるように配置する。ある
いは、ＩＣ内部のアンプブロックの素子配置を各差動ア
ンプとも同一とし、前段の差動アンプと後段の差動アン
プとでアンプ入力段のトランジスタ部の接続が互いに逆
になるように配線パターンを構成する。
続接続する場合において、ＩＣ内部のアンプブロックの
マスク配置や配線層を工夫することにより、オフセット
を相殺できるようにする。 【解決手段】ＩＣに内蔵される偶数個の差動アンプが縦
続接続される構成において、お互いのオフセット電圧を
キャンセルするように接続し、ＩＣ内部のアンプブロッ
クの素子配置及び配線パターンを前段の差動アンプと後
段の差動アンプとで点対称となるように配置する。ある
いは、ＩＣ内部のアンプブロックの素子配置を各差動ア
ンプとも同一とし、前段の差動アンプと後段の差動アン
プとでアンプ入力段のトランジスタ部の接続が互いに逆
になるように配線パターンを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣに内蔵するＣ
ＭＯＳ差動アンプにおいて、マスク設計の際、ＣＭＯＳ
差動アンプを偶数個縦続接続する場合のオフセットキャ
ンセルに関するものである。
ＭＯＳ差動アンプにおいて、マスク設計の際、ＣＭＯＳ
差動アンプを偶数個縦続接続する場合のオフセットキャ
ンセルに関するものである。
【０００２】
【従来の技術】図８〜図１０にＣＭＯＳ差動アンプのオ
フセット電圧をキャンセルする一般的なマスク設計手法
を示す。ＣＭＯＳ差動アンプのオフセット電圧は一般的
にアンプ入力段の差動部分（図９のＡとＢ及びＣとＤ）
の特性ばらつきが主な原因である。この特性ばらつき
は、トランジスタの形状やＩＣを作成する際のイオン注
入の向きなどにより発生するもので、ＩＣ内に複数の同
じマスク形状のアンプを同一の向きに並べた場合、それ
ぞれのオフセット電圧は同一方向でほぼ同一の大きさと
なる。従来の技術としては、入力段のトランジスタＡ，
Ｂを、図１０に示すように、たすき掛けの配置にするこ
とで、差動段の特性ばらつきを抑えるマスク設計を行な
っていた。図中、Ｄｒａｉｎ、Ｇａｔｅ、Ｓｏｕｒｃｅ
と記してあるものは、それぞれドレイン電極、ゲート電
極、ソース電極であり、周知のように、第１の導電型の
不純物半導体基板の表面に、第２の導電型の不純物拡散
領域を適宜間隔を離間して形成し、表面に酸化膜層のよ
うな薄い絶縁層を形成したうえで、その絶縁層上にポリ
シリコン等の導電膜を形成してゲート電極とし、また、
前記第２導電型の不純物拡散領域に前記絶縁層に設けた
コンタクト窓を介してアルミニウム配線を接続してそれ
ぞれドレイン電極、ソース電極とし、半導体基板に接続
されたソース電極とゲート電極の間に電圧を印加するこ
とにより、ドレイン・ソース間の半導体基板表面に導電
性のチャネルを形成する、いわゆる絶縁ゲート型トラン
ジスタを構成している。
フセット電圧をキャンセルする一般的なマスク設計手法
を示す。ＣＭＯＳ差動アンプのオフセット電圧は一般的
にアンプ入力段の差動部分（図９のＡとＢ及びＣとＤ）
の特性ばらつきが主な原因である。この特性ばらつき
は、トランジスタの形状やＩＣを作成する際のイオン注
入の向きなどにより発生するもので、ＩＣ内に複数の同
じマスク形状のアンプを同一の向きに並べた場合、それ
ぞれのオフセット電圧は同一方向でほぼ同一の大きさと
なる。従来の技術としては、入力段のトランジスタＡ，
Ｂを、図１０に示すように、たすき掛けの配置にするこ
とで、差動段の特性ばらつきを抑えるマスク設計を行な
っていた。図中、Ｄｒａｉｎ、Ｇａｔｅ、Ｓｏｕｒｃｅ
と記してあるものは、それぞれドレイン電極、ゲート電
極、ソース電極であり、周知のように、第１の導電型の
不純物半導体基板の表面に、第２の導電型の不純物拡散
領域を適宜間隔を離間して形成し、表面に酸化膜層のよ
うな薄い絶縁層を形成したうえで、その絶縁層上にポリ
シリコン等の導電膜を形成してゲート電極とし、また、
前記第２導電型の不純物拡散領域に前記絶縁層に設けた
コンタクト窓を介してアルミニウム配線を接続してそれ
ぞれドレイン電極、ソース電極とし、半導体基板に接続
されたソース電極とゲート電極の間に電圧を印加するこ
とにより、ドレイン・ソース間の半導体基板表面に導電
性のチャネルを形成する、いわゆる絶縁ゲート型トラン
ジスタを構成している。
【０００３】図１０において、Ａは入力段の第１のトラ
ンジスタであり、対角線方向に配置された２個のトラン
ジスタＡ１，Ａ２のドレイン電極、ソース電極をそれぞ
れ第１のアルミニウム配線で並列接続し、ゲートを１
つのポリシリコンゲートで構成している。また、Ｂは入
力段の第２のトランジスタであり、対角線方向に配置さ
れた２個のトランジスタＢ１，Ｂ２のドレイン電極、ソ
ース電極をそれぞれ第２のアルミニウム配線で並列接
続し、ゲート電極をアルミニウム配線，で並列接続
したものである。なお、図８はＣＭＯＳ差動アンプの回
路記号、図９はＩＣ化されたＣＭＯＳ差動アンプの内部
構成を示す回路図である。
ンジスタであり、対角線方向に配置された２個のトラン
ジスタＡ１，Ａ２のドレイン電極、ソース電極をそれぞ
れ第１のアルミニウム配線で並列接続し、ゲートを１
つのポリシリコンゲートで構成している。また、Ｂは入
力段の第２のトランジスタであり、対角線方向に配置さ
れた２個のトランジスタＢ１，Ｂ２のドレイン電極、ソ
ース電極をそれぞれ第２のアルミニウム配線で並列接
続し、ゲート電極をアルミニウム配線，で並列接続
したものである。なお、図８はＣＭＯＳ差動アンプの回
路記号、図９はＩＣ化されたＣＭＯＳ差動アンプの内部
構成を示す回路図である。
【０００４】
【発明が解決しようとする課題】上記従来の技術の場
合、入力段のトランジスタサイズが大きい場合は、トラ
ンジスタを分割し、たすき掛けのマスク図を作成できる
が、入力段のトランジスタサイズが小さい場合は、この
ようなたすき掛けの形状がとれない場合がある。
合、入力段のトランジスタサイズが大きい場合は、トラ
ンジスタを分割し、たすき掛けのマスク図を作成できる
が、入力段のトランジスタサイズが小さい場合は、この
ようなたすき掛けの形状がとれない場合がある。
【０００５】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、ＩＣに内蔵するＣ
ＭＯＳ差動アンプを偶数個縦続接続する場合において、
ＩＣ内部のアンプブロックのマスク配置や配線層を工夫
することにより、オフセットを相殺できるようにするこ
とにある。
のであり、その目的とするところは、ＩＣに内蔵するＣ
ＭＯＳ差動アンプを偶数個縦続接続する場合において、
ＩＣ内部のアンプブロックのマスク配置や配線層を工夫
することにより、オフセットを相殺できるようにするこ
とにある。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１の差動アンプにあっては、ＩＣに内蔵さ
れる偶数個の差動アンプが縦続接続される構成におい
て、お互いのオフセット電圧をキャンセルするように接
続し、ＩＣ内部のアンプブロックの素子配置及び配線パ
ターンを前段の差動アンプと後段の差動アンプとで点対
称となるように配置したことを特徴とするものである。
めに、請求項１の差動アンプにあっては、ＩＣに内蔵さ
れる偶数個の差動アンプが縦続接続される構成におい
て、お互いのオフセット電圧をキャンセルするように接
続し、ＩＣ内部のアンプブロックの素子配置及び配線パ
ターンを前段の差動アンプと後段の差動アンプとで点対
称となるように配置したことを特徴とするものである。
【０００７】また、同じ課題を解決するために、請求項
２の差動アンプにあっては、ＩＣに内蔵される偶数個の
差動アンプが縦続接続される構成において、お互いのオ
フセット電圧をキャンセルするように接続し、ＩＣ内部
のアンプブロックの素子配置を各差動アンプとも同一と
し、前段の差動アンプと後段の差動アンプとでアンプ入
力段のトランジスタ部の接続が互いに逆になるように配
線パターンを構成したことを特徴とするものである。
２の差動アンプにあっては、ＩＣに内蔵される偶数個の
差動アンプが縦続接続される構成において、お互いのオ
フセット電圧をキャンセルするように接続し、ＩＣ内部
のアンプブロックの素子配置を各差動アンプとも同一と
し、前段の差動アンプと後段の差動アンプとでアンプ入
力段のトランジスタ部の接続が互いに逆になるように配
線パターンを構成したことを特徴とするものである。
【０００８】
【発明の実施の形態】図１は請求項１の発明の素子配置
と配線パターンを示す平面図である。図中、ＶＤＤは電
源ライン、ＶＳＳはグランドラインを意味する。このマ
スクパターンには、２つのアンプ１，２が含まれてお
り、２つのアンプ１，２は図２の回路図のように縦続接
続されている。各アンプ１，２は、それぞれ図３に示す
ように、トランジスタＡ，Ｂ，Ｃ，Ｄ，Ｅを含む入力段
と、電流源、及び出力段から構成されている。入力段の
トランジスタＡのゲート電極は差動アンプの−側入力端
子、トランジスタＢのゲート電極は差動アンプの＋側入
力端子となる。
と配線パターンを示す平面図である。図中、ＶＤＤは電
源ライン、ＶＳＳはグランドラインを意味する。このマ
スクパターンには、２つのアンプ１，２が含まれてお
り、２つのアンプ１，２は図２の回路図のように縦続接
続されている。各アンプ１，２は、それぞれ図３に示す
ように、トランジスタＡ，Ｂ，Ｃ，Ｄ，Ｅを含む入力段
と、電流源、及び出力段から構成されている。入力段の
トランジスタＡのゲート電極は差動アンプの−側入力端
子、トランジスタＢのゲート電極は差動アンプの＋側入
力端子となる。
【０００９】以下、図１の配線パターンを図２及び図３
と対応させながら説明する。まず、回路全体の入力端子
はアンプ１の入力段におけるトランジスタＢのゲートに
接続されている。アンプ１のトランジスタＢのソース
は、アンプ１のトランジスタＡのソースと接続されると
共に、アンプ１のトランジスタＥのドレインに接続され
ている。アンプ１のトランジスタＢのドレインは出力段
への入力に接続されると共に、アンプ１のトランジスタ
Ｄのドレインに接続されている。アンプ１のトランジス
タＡのドレインは、アンプ１のトランジスタＣ，Ｄの各
ゲートに接続されると共に、アンプ１のトランジスタＣ
のドレインに接続されている。アンプ１の出力段からの
出力信号線は、アンプ１のトランジスタＡのゲートに接
続されると共に、次段のアンプ２の入力段におけるトラ
ンジスタＢのゲートに接続されている。アンプ２のトラ
ンジスタＢのソースは、アンプ２のトランジスタＡのソ
ースと接続されると共に、アンプ２のトランジスタＥの
ドレインに接続されている。アンプ２のトランジスタＢ
のドレインは出力段への入力に接続されると共に、アン
プ２のトランジスタＤのドレインに接続されている。ア
ンプ２のトランジスタＡのドレインは、アンプ２のトラ
ンジスタＣ，Ｄの各ゲートに接続されると共に、アンプ
２のトランジスタＣのドレインに接続されている。アン
プ２の出力段からの出力信号線は、アンプ２のトランジ
スタＡのゲートに接続されると共に、回路全体の出力端
子に接続されている。なお、アンプ１，２のトランジス
タＣ，Ｄの各ソースはグランドラインＶＳＳに接続され
ている。また、アンプ１，２のトランジスタＥの各ソー
スは電源ラインＶＤＤに接続されており、各ゲートは電
流源及び出力段の電源ラインＶＤＤ側のトランジスタの
ゲートと接続されている。
と対応させながら説明する。まず、回路全体の入力端子
はアンプ１の入力段におけるトランジスタＢのゲートに
接続されている。アンプ１のトランジスタＢのソース
は、アンプ１のトランジスタＡのソースと接続されると
共に、アンプ１のトランジスタＥのドレインに接続され
ている。アンプ１のトランジスタＢのドレインは出力段
への入力に接続されると共に、アンプ１のトランジスタ
Ｄのドレインに接続されている。アンプ１のトランジス
タＡのドレインは、アンプ１のトランジスタＣ，Ｄの各
ゲートに接続されると共に、アンプ１のトランジスタＣ
のドレインに接続されている。アンプ１の出力段からの
出力信号線は、アンプ１のトランジスタＡのゲートに接
続されると共に、次段のアンプ２の入力段におけるトラ
ンジスタＢのゲートに接続されている。アンプ２のトラ
ンジスタＢのソースは、アンプ２のトランジスタＡのソ
ースと接続されると共に、アンプ２のトランジスタＥの
ドレインに接続されている。アンプ２のトランジスタＢ
のドレインは出力段への入力に接続されると共に、アン
プ２のトランジスタＤのドレインに接続されている。ア
ンプ２のトランジスタＡのドレインは、アンプ２のトラ
ンジスタＣ，Ｄの各ゲートに接続されると共に、アンプ
２のトランジスタＣのドレインに接続されている。アン
プ２の出力段からの出力信号線は、アンプ２のトランジ
スタＡのゲートに接続されると共に、回路全体の出力端
子に接続されている。なお、アンプ１，２のトランジス
タＣ，Ｄの各ソースはグランドラインＶＳＳに接続され
ている。また、アンプ１，２のトランジスタＥの各ソー
スは電源ラインＶＤＤに接続されており、各ゲートは電
流源及び出力段の電源ラインＶＤＤ側のトランジスタの
ゲートと接続されている。
【００１０】上記配線パターンにおいて、２つの配線が
交差する部分については、第１のアルミニウム配線と第
２のアルミニウム配線が立体交差するようになってお
り、図中、黒く塗りつぶした配線は第１のアルミニウム
配線、灰色で示した配線は第２のアルミニウム配線であ
る。たとえば、アンプ１の出力段からの出力信号線がア
ンプ１の入力段におけるトランジスタＡのゲートに接続
される配線では、黒く塗りつぶした第１のアルミニウム
配線が灰色で示した第２のアルミニウム配線の上を２箇
所跨いでいる。アンプ２についても同様である。
交差する部分については、第１のアルミニウム配線と第
２のアルミニウム配線が立体交差するようになってお
り、図中、黒く塗りつぶした配線は第１のアルミニウム
配線、灰色で示した配線は第２のアルミニウム配線であ
る。たとえば、アンプ１の出力段からの出力信号線がア
ンプ１の入力段におけるトランジスタＡのゲートに接続
される配線では、黒く塗りつぶした第１のアルミニウム
配線が灰色で示した第２のアルミニウム配線の上を２箇
所跨いでいる。アンプ２についても同様である。
【００１１】この構成は、アンプ単体ではオフセットキ
ャンセルができないが、偶数個のアンプを縦続接続した
構成にすることで、オフセット電圧を回路全体としてキ
ャンセルするものである。すなわち、ＩＣ内蔵の偶数個
の差動アンプが縦続接続される構成において、お互いの
オフセット電圧をキャンセルするように接続し、マスク
設計の際、差動アンプ２つの場合は、図１のように、ア
ンプブロックのマスク図をアンプ１とアンプ２が点対称
となるように配置し、アンプ４つ以上の場合もアンプ１
とアンプ２と同様に、繰り返し配置するものである。こ
れにより、各アンプのオフセット電圧の向きが逆向きと
なり、全体としてオフセット電圧をキャンセルすること
ができる。アンプのオフセット電圧は入力段が支配的で
はあるが、全ての要因が入力段だけにあるわけではない
ので、電流源や出力段も含めて、アンプ全体を回転させ
た形の方が、それぞれのアンプのオフセット電圧が良く
合致するから、精度良くオフセットキャンセルができる
のである。
ャンセルができないが、偶数個のアンプを縦続接続した
構成にすることで、オフセット電圧を回路全体としてキ
ャンセルするものである。すなわち、ＩＣ内蔵の偶数個
の差動アンプが縦続接続される構成において、お互いの
オフセット電圧をキャンセルするように接続し、マスク
設計の際、差動アンプ２つの場合は、図１のように、ア
ンプブロックのマスク図をアンプ１とアンプ２が点対称
となるように配置し、アンプ４つ以上の場合もアンプ１
とアンプ２と同様に、繰り返し配置するものである。こ
れにより、各アンプのオフセット電圧の向きが逆向きと
なり、全体としてオフセット電圧をキャンセルすること
ができる。アンプのオフセット電圧は入力段が支配的で
はあるが、全ての要因が入力段だけにあるわけではない
ので、電流源や出力段も含めて、アンプ全体を回転させ
た形の方が、それぞれのアンプのオフセット電圧が良く
合致するから、精度良くオフセットキャンセルができる
のである。
【００１２】図４は請求項１の発明の素子配置と配線パ
ターンを示す平面図である。図中、ＶＤＤは電源ライ
ン、ＶＳＳはグランドラインを意味する。このマスクパ
ターンには、２つのアンプ１，２が含まれており、２つ
のアンプ１，２は図２の回路図のように縦続接続されて
いる。各アンプ１，２は、それぞれ図３に示すように、
トランジスタＡ，Ｂ，Ｃ，Ｄ，Ｅを含む入力段と、電流
源、及び出力段から構成されている。入力段のトランジ
スタＡのゲート電極は差動アンプの−側入力端子、トラ
ンジスタＢのゲート電極は差動アンプの＋側入力端子と
なる。
ターンを示す平面図である。図中、ＶＤＤは電源ライ
ン、ＶＳＳはグランドラインを意味する。このマスクパ
ターンには、２つのアンプ１，２が含まれており、２つ
のアンプ１，２は図２の回路図のように縦続接続されて
いる。各アンプ１，２は、それぞれ図３に示すように、
トランジスタＡ，Ｂ，Ｃ，Ｄ，Ｅを含む入力段と、電流
源、及び出力段から構成されている。入力段のトランジ
スタＡのゲート電極は差動アンプの−側入力端子、トラ
ンジスタＢのゲート電極は差動アンプの＋側入力端子と
なる。
【００１３】以下、図４の配線パターンを図３及び図２
と対応させながら説明する。まず、回路全体の入力端子
はアンプ１の入力段におけるトランジスタＢのゲートに
接続されている。アンプ１のトランジスタＢのソース
は、アンプ１のトランジスタＡのソースと接続されると
共に、アンプ１のトランジスタＥのドレインに接続され
ている。アンプ１のトランジスタＢのドレインは出力段
への入力に接続されると共に、アンプ１のトランジスタ
Ｄのドレインに接続されている。アンプ１のトランジス
タＡのドレインは、アンプ１のトランジスタＣ，Ｄの各
ゲートに接続されると共に、アンプ１のトランジスタＣ
のドレインに接続されている。アンプ１の出力段からの
出力信号線は、アンプ１のトランジスタＡのゲートに接
続されると共に、次段のアンプ２の入力段におけるトラ
ンジスタＢのゲートに接続されている。アンプ２のトラ
ンジスタＢのソースは、アンプ２のトランジスタＡのソ
ースと接続されると共に、アンプ２のトランジスタＥの
ドレインに接続されている。アンプ２のトランジスタＢ
のドレインは出力段への入力に接続されると共に、アン
プ２のトランジスタＤのドレインに接続されている。ア
ンプ２のトランジスタＡのドレインは、アンプ２のトラ
ンジスタＣ，Ｄの各ゲートに接続されると共に、アンプ
２のトランジスタＣのドレインに接続されている。アン
プ２の出力段からの出力信号線は、アンプ２のトランジ
スタＡのゲートに接続されると共に、回路全体の出力端
子に接続されている。なお、アンプ１，２のトランジス
タＣ，Ｄの各ソースはグランドラインＶＳＳに接続され
ている。また、アンプ１，２のトランジスタＥの各ソー
スは電源ラインＶＤＤに接続されており、各ゲートは電
流源及び出力段の電源ラインＶＤＤ側のトランジスタの
ゲートと接続されている。
と対応させながら説明する。まず、回路全体の入力端子
はアンプ１の入力段におけるトランジスタＢのゲートに
接続されている。アンプ１のトランジスタＢのソース
は、アンプ１のトランジスタＡのソースと接続されると
共に、アンプ１のトランジスタＥのドレインに接続され
ている。アンプ１のトランジスタＢのドレインは出力段
への入力に接続されると共に、アンプ１のトランジスタ
Ｄのドレインに接続されている。アンプ１のトランジス
タＡのドレインは、アンプ１のトランジスタＣ，Ｄの各
ゲートに接続されると共に、アンプ１のトランジスタＣ
のドレインに接続されている。アンプ１の出力段からの
出力信号線は、アンプ１のトランジスタＡのゲートに接
続されると共に、次段のアンプ２の入力段におけるトラ
ンジスタＢのゲートに接続されている。アンプ２のトラ
ンジスタＢのソースは、アンプ２のトランジスタＡのソ
ースと接続されると共に、アンプ２のトランジスタＥの
ドレインに接続されている。アンプ２のトランジスタＢ
のドレインは出力段への入力に接続されると共に、アン
プ２のトランジスタＤのドレインに接続されている。ア
ンプ２のトランジスタＡのドレインは、アンプ２のトラ
ンジスタＣ，Ｄの各ゲートに接続されると共に、アンプ
２のトランジスタＣのドレインに接続されている。アン
プ２の出力段からの出力信号線は、アンプ２のトランジ
スタＡのゲートに接続されると共に、回路全体の出力端
子に接続されている。なお、アンプ１，２のトランジス
タＣ，Ｄの各ソースはグランドラインＶＳＳに接続され
ている。また、アンプ１，２のトランジスタＥの各ソー
スは電源ラインＶＤＤに接続されており、各ゲートは電
流源及び出力段の電源ラインＶＤＤ側のトランジスタの
ゲートと接続されている。
【００１４】上記配線パターンにおいて、２つの配線が
交差する部分については、第１のアルミニウム配線と第
２のアルミニウム配線が立体交差するようになってお
り、図中、黒く塗りつぶした配線は第１のアルミニウム
配線、灰色で示した配線は第２のアルミニウム配線であ
る。たとえば、アンプ１の出力段からの出力信号線がア
ンプ１の入力段におけるトランジスタＡのゲートに接続
される配線では、黒く塗りつぶした第１のアルミニウム
配線が灰色で示した第２のアルミニウム配線の上を２箇
所跨いでいるが、アンプ２の出力段からの出力信号線が
アンプ２の入力段におけるトランジスタＡのゲートに接
続される配線は、灰色で示した第２のアルミニウム配線
のみで構成されている。
交差する部分については、第１のアルミニウム配線と第
２のアルミニウム配線が立体交差するようになってお
り、図中、黒く塗りつぶした配線は第１のアルミニウム
配線、灰色で示した配線は第２のアルミニウム配線であ
る。たとえば、アンプ１の出力段からの出力信号線がア
ンプ１の入力段におけるトランジスタＡのゲートに接続
される配線では、黒く塗りつぶした第１のアルミニウム
配線が灰色で示した第２のアルミニウム配線の上を２箇
所跨いでいるが、アンプ２の出力段からの出力信号線が
アンプ２の入力段におけるトランジスタＡのゲートに接
続される配線は、灰色で示した第２のアルミニウム配線
のみで構成されている。
【００１５】この構成では、アンプブロックのマスク図
の素子配置は各アンプ１，２とも同一にし、配線層でア
ンプ入力段のトランジスタ部を、お互いに逆になるよう
に接続している。図４の場合は、入力段のトランジスタ
Ａ，Ｂがアンプ１と２とでお互いに逆になるように接続
されており、また、トランジスタＣ，Ｄについてもアン
プ１と２とでお互いに逆になるように接続されている。
この構成では、マスク設計の際、アンプ１，２を全て同
じ向きに配置することができるので、電源ラインＶＤＤ
やグランドラインＶＳＳが共通にでき、マスクのレイア
ウトを行いやすい。なお、アンプが４つ以上の場合も同
様に繰り返し接続する。
の素子配置は各アンプ１，２とも同一にし、配線層でア
ンプ入力段のトランジスタ部を、お互いに逆になるよう
に接続している。図４の場合は、入力段のトランジスタ
Ａ，Ｂがアンプ１と２とでお互いに逆になるように接続
されており、また、トランジスタＣ，Ｄについてもアン
プ１と２とでお互いに逆になるように接続されている。
この構成では、マスク設計の際、アンプ１，２を全て同
じ向きに配置することができるので、電源ラインＶＤＤ
やグランドラインＶＳＳが共通にでき、マスクのレイア
ウトを行いやすい。なお、アンプが４つ以上の場合も同
様に繰り返し接続する。
【００１６】（実施例１）図５に請求項１の一実施例に
かかる差動アンプＩＣの素子配置及び配線パターンを示
す。アンプ１とアンプ２を縦続接続し、図７に示すよう
に、後段のアンプ２に抵抗Ｒ２／Ｒ１のゲインを持たせ
た構成において、マスク設計を、アンプ１とアンプ２が
点対称となるように配置することで、それぞれのオフセ
ット電圧が逆向きで同程度の大きさとなるため、オフセ
ット電圧をキャンセルすることができる。これは、ＩＣ
内に同じマスク形状のアンプを同一の向きに並べた場
合、それぞれのオフセット電圧は同一方向でほぼ同一の
大きさとなるためである。
かかる差動アンプＩＣの素子配置及び配線パターンを示
す。アンプ１とアンプ２を縦続接続し、図７に示すよう
に、後段のアンプ２に抵抗Ｒ２／Ｒ１のゲインを持たせ
た構成において、マスク設計を、アンプ１とアンプ２が
点対称となるように配置することで、それぞれのオフセ
ット電圧が逆向きで同程度の大きさとなるため、オフセ
ット電圧をキャンセルすることができる。これは、ＩＣ
内に同じマスク形状のアンプを同一の向きに並べた場
合、それぞれのオフセット電圧は同一方向でほぼ同一の
大きさとなるためである。
【００１７】（実施例２）図６に請求項２の一実施例に
かかる差動アンプＩＣの素子配置及び配線パターンを示
す。アンプ１とアンプ２を縦続接続し、図７に示すよう
に、後段のアンプ２に抵抗Ｒ２／Ｒ１のゲインを持たせ
た構成において、マスク設計を、アンプ１とアンプ２の
素子の配置は同一にし、配線層でアンプ入力段のトラン
ジスタ部を、お互いに逆になるように接続することで、
図５の実施例と同様の理由により、それぞれのオフセッ
ト電圧をキャンセルすることができる。
かかる差動アンプＩＣの素子配置及び配線パターンを示
す。アンプ１とアンプ２を縦続接続し、図７に示すよう
に、後段のアンプ２に抵抗Ｒ２／Ｒ１のゲインを持たせ
た構成において、マスク設計を、アンプ１とアンプ２の
素子の配置は同一にし、配線層でアンプ入力段のトラン
ジスタ部を、お互いに逆になるように接続することで、
図５の実施例と同様の理由により、それぞれのオフセッ
ト電圧をキャンセルすることができる。
【００１８】
【発明の効果】請求項１の発明によれば、偶数個の差動
アンプを縦続接続し、それぞれの差動アンプをマスク形
状を変えずに点対称に配置することで、各アンプのオフ
セット電圧の向きが逆向きで同程度の大きさとなり、全
体としてオフセット電圧をキャンセルすることができ
る。これは、アンプのオフセット電圧は入力段が支配的
ではあるが、全ての要因が入力段だけにあるわけではな
いので、アンプ全体を回転させた形の方が、それぞれの
アンプのオフセット電圧が良く合致するからであり、こ
れにより、精度良くオフセットキャンセルができるとい
う効果がある。
アンプを縦続接続し、それぞれの差動アンプをマスク形
状を変えずに点対称に配置することで、各アンプのオフ
セット電圧の向きが逆向きで同程度の大きさとなり、全
体としてオフセット電圧をキャンセルすることができ
る。これは、アンプのオフセット電圧は入力段が支配的
ではあるが、全ての要因が入力段だけにあるわけではな
いので、アンプ全体を回転させた形の方が、それぞれの
アンプのオフセット電圧が良く合致するからであり、こ
れにより、精度良くオフセットキャンセルができるとい
う効果がある。
【００１９】請求項２の発明によれば、偶数個の差動ア
ンプを縦続接続し、それぞれの差動アンプを素子配置が
同一となるように配置し、配線層でアンプ入力段のトラ
ンジスタ部を、前段と後段とではお互いに逆になるよう
に接続することで、各差動アンプのオフセット電圧が逆
向きで同程度の大きさとなり、全体としてオフセット電
圧をキャンセルすることができる。この場合、マスク設
計の際、各段の差動アンプを全て同じ向きに配置するこ
とができるので、電源ラインやグランドラインが共通に
でき、マスクのレイアウトを行いやすいという効果があ
る。
ンプを縦続接続し、それぞれの差動アンプを素子配置が
同一となるように配置し、配線層でアンプ入力段のトラ
ンジスタ部を、前段と後段とではお互いに逆になるよう
に接続することで、各差動アンプのオフセット電圧が逆
向きで同程度の大きさとなり、全体としてオフセット電
圧をキャンセルすることができる。この場合、マスク設
計の際、各段の差動アンプを全て同じ向きに配置するこ
とができるので、電源ラインやグランドラインが共通に
でき、マスクのレイアウトを行いやすいという効果があ
る。
【図１】請求項１の差動アンプのマスクパターンを示す
平面図である。
平面図である。
【図２】図１の差動アンプの縦続接続関係を示す回路図
である。
である。
【図３】図２の個々のアンプの内部構成を示す図であ
る。
る。
【図４】請求項２の差動アンプのマスクパターンを示す
平面図である。
平面図である。
【図５】請求項１の発明の一実施例のマスクパターンを
示す平面図である。
示す平面図である。
【図６】請求項２の発明の一実施例のマスクパターンを
示す平面図である。
示す平面図である。
【図７】図５又は図6に対応する差動アンプの縦続接続
関係を示す回路図である。
関係を示す回路図である。
【図８】従来の差動アンプの回路記号を示す簡略化され
た回路図である。
た回路図である。
【図９】従来の差動アンプの内部構成を示す回路図であ
る。
る。
【図１０】従来の差動アンプの入力段のマスクパターン
を示す平面図である。
を示す平面図である。
１ アンプ（前段） ２ アンプ（後段）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BB05 CA02 CA06 CD18 DF01 EZ20 5F064 AA01 BB22 CC12 CC22 DD05 5J066 AA01 CA12 CA13 CA15 HA10 KA02 MA08 ND05 QA03 TA01 5J091 AA01 AA12 CA12 CA13 CA15 HA10 KA02 MA08 QA03 TA01
Claims (2)
- 【請求項１】 ＩＣに内蔵される偶数個の差動アンプ
が縦続接続される構成において、お互いのオフセット電
圧をキャンセルするように接続し、ＩＣ内部のアンプブ
ロックの素子配置及び配線パターンを前段の差動アンプ
と後段の差動アンプとで点対称となるように配置したこ
とを特徴とする差動アンプ。 - 【請求項２】 ＩＣに内蔵される偶数個の差動アンプ
が縦続接続される構成において、お互いのオフセット電
圧をキャンセルするように接続し、ＩＣ内部のアンプブ
ロックの素子配置を各差動アンプとも同一とし、前段の
差動アンプと後段の差動アンプとでアンプ入力段のトラ
ンジスタ部の接続が互いに逆になるように配線パターン
を構成したことを特徴とする差動アンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36004499A JP2001177357A (ja) | 1999-12-17 | 1999-12-17 | 差動アンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36004499A JP2001177357A (ja) | 1999-12-17 | 1999-12-17 | 差動アンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001177357A true JP2001177357A (ja) | 2001-06-29 |
Family
ID=18467620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36004499A Pending JP2001177357A (ja) | 1999-12-17 | 1999-12-17 | 差動アンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001177357A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009188223A (ja) * | 2008-02-07 | 2009-08-20 | Seiko Instruments Inc | 半導体装置 |
| JP2011244651A (ja) * | 2010-05-20 | 2011-12-01 | Renesas Electronics Corp | 昇圧回路 |
| US9373621B2 (en) | 2008-11-28 | 2016-06-21 | Cypress Semiconductor Corporation | Analog circuit cell array having some transistors that include two connected gate electrodes and two connected source regions |
-
1999
- 1999-12-17 JP JP36004499A patent/JP2001177357A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009188223A (ja) * | 2008-02-07 | 2009-08-20 | Seiko Instruments Inc | 半導体装置 |
| US9373621B2 (en) | 2008-11-28 | 2016-06-21 | Cypress Semiconductor Corporation | Analog circuit cell array having some transistors that include two connected gate electrodes and two connected source regions |
| JP2011244651A (ja) * | 2010-05-20 | 2011-12-01 | Renesas Electronics Corp | 昇圧回路 |
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