JPS60110137A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60110137A JPS60110137A JP58218236A JP21823683A JPS60110137A JP S60110137 A JPS60110137 A JP S60110137A JP 58218236 A JP58218236 A JP 58218236A JP 21823683 A JP21823683 A JP 21823683A JP S60110137 A JPS60110137 A JP S60110137A
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- 238000000034 method Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 238000003491 array Methods 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 description 25
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イン 産業上の利用分野
本発明は半導体装置、特にセミカスタム方式にて製造さ
れるＬＳＩ装置に関する。
れるＬＳＩ装置に関する。
（ロ）従来技術
大規模集積回路を対象としたゲートアレイ等の半導体装
置ＶＣ６つでは、この回路が大型化するにつれて多品種
少量生産の傾向が強くなって来ており、今日、製造コス
トを低減し、製造期間を短縮するために、セミカスタム
方式による製造が注目されている。
置ＶＣ６つでは、この回路が大型化するにつれて多品種
少量生産の傾向が強くなって来ており、今日、製造コス
トを低減し、製造期間を短縮するために、セミカスタム
方式による製造が注目されている。
％にゲートアレイに於いては、第１図の平面模式図ＶＣ
示す如く、チップの中央部に特定数例えば４個のＭＯＳ
）ランジスタからなる基本セル（１）・・・を数１０個
水平方向に配置した基本セル列面が複。
示す如く、チップの中央部に特定数例えば４個のＭＯＳ
）ランジスタからなる基本セル（１）・・・を数１０個
水平方向に配置した基本セル列面が複。
数本並列配置されており、一方チツブの周辺部に沿って
、上記基本セルタＩＪ ＩＩＱ−・・を包囲して、特定
数例えば１０個のＭＯＳ）う／ジスタからなる入出力セ
ル（２）・・・が数１０個水平及び垂直方向に配列され
た２本並列の入出力セル列■・・・、■・・・を備えた
マスターチップが用いられる。即ち、斯様な汎用のマス
ターチップを予じめ設計しておき、このマスターチップ
上にその都度必要とするロジックを実現するために基本
セル（１）・・・間、入出力セル（２）・・・間及びこ
れ等を互いに結線する配線パターンとコンタクトパター
ンを形成して、ユーザ専用のＬＳＩが実現される。
、上記基本セルタＩＪ ＩＩＱ−・・を包囲して、特定
数例えば１０個のＭＯＳ）う／ジスタからなる入出力セ
ル（２）・・・が数１０個水平及び垂直方向に配列され
た２本並列の入出力セル列■・・・、■・・・を備えた
マスターチップが用いられる。即ち、斯様な汎用のマス
ターチップを予じめ設計しておき、このマスターチップ
上にその都度必要とするロジックを実現するために基本
セル（１）・・・間、入出力セル（２）・・・間及びこ
れ等を互いに結線する配線パターンとコンタクトパター
ンを形成して、ユーザ専用のＬＳＩが実現される。
しかしながら、従来は、上述の如き配線パターンを形成
するに際して、基本セル列（１１・・・間及び入出力セ
ル列■、圓間の間隔を配線領域として、ζの配線領域に
絶縁状態で直交するアルミニウムの２層配線を設けてい
たが、大規模ゲートアレイの如き半導体装置ではゲート
数の増加に依って配線が複雑になる為に、配線領域の面
積も又大きくしなければならず、チップサイズの大型化
を招く欠点がめった。又、この配線領域の配線が全て、
マスタチップ作成後のＬＳＩ個別の設計に基づいて形成
されなければならないので、この配線の形成工程を複雑
化する不都合がめった。
するに際して、基本セル列（１１・・・間及び入出力セ
ル列■、圓間の間隔を配線領域として、ζの配線領域に
絶縁状態で直交するアルミニウムの２層配線を設けてい
たが、大規模ゲートアレイの如き半導体装置ではゲート
数の増加に依って配線が複雑になる為に、配線領域の面
積も又大きくしなければならず、チップサイズの大型化
を招く欠点がめった。又、この配線領域の配線が全て、
マスタチップ作成後のＬＳＩ個別の設計に基づいて形成
されなければならないので、この配線の形成工程を複雑
化する不都合がめった。
（→発明の目的
本発明は上述の点ＶＣ鑑みて為されたものでめり、配線
領域の小面積化によるチップサイズの小型化と共にこの
配線領域での間融工程の簡略化を目的とした半導体装置
を提供するものである。
領域の小面積化によるチップサイズの小型化と共にこの
配線領域での間融工程の簡略化を目的とした半導体装置
を提供するものである。
け）発明の構成
本発明の半導体装置はセル列の間に設けられた配線領域
に、この両セル列の各セルを形成するＭＩＳ）ランジス
タのゲート電極と同一工程で形成した複数本の短冊状の
補助配線を夫々独立状態で同一方向に配列したものでる
る。
に、この両セル列の各セルを形成するＭＩＳ）ランジス
タのゲート電極と同一工程で形成した複数本の短冊状の
補助配線を夫々独立状態で同一方向に配列したものでる
る。
（ホ）実 施 例
Ｍ２図に本発明の半導体装置としてのゲートアレイのマ
スタチップの要部拡大平面図を示す。
スタチップの要部拡大平面図を示す。
同図にσ５て、叫１１αは第１図の従来品と同様に複数
の基本セルｔｉ＞がチップの中央部で水平方向に配列し
た基本セル列を示しており、各基本セルｔｌ）−・・は
破線で示すＰ＋型拡散領域からなるソース（Ｓす、（Ｓ
２）と共通ドレイン（Ｄ１２）との間、及びＮ＋型拡赦
領域からなるソース（Ｓ３）、（ｓ４）と共通ドレイン
（ＤＭＡ）との間に酸化膜を介して並行して延在した２
本のゲート電極００が設けられておシ、第３図に示す如
き２閲のＰチャンネルＭＯ８ＦＥＴ（Ｔ１）、（Ｔ２〕
と２個のＮチャンネルＭＯ８ＦＥＴ（Ｔｓ）、（Ｔ４）
とからなるＣＭＯ８回路ユニットが構成されておシ、こ
の基本セル（１）単独での結線又は、隣接する他の基本
セル（１）・・・との相互結線に依ってあらゆるロジッ
クの作成が可能となる。一方１２Ｑ１２Ｉも又第１図の
従来品と同様に複数の入出力セル（２）がチップの左側
辺で垂直方向に配列した入出力セル列を示しておハ各入
出力セル（２）・・・は、破線で示すＰ生型るるいはＮ
＋型拡散領域からなるソース（均又はドレイン０の間に
酸化膜を介して各種ゲート電極０を配置した各種１０個
のＭＯＳ）ランジスタ群が構成されており、この入出力
セル（２）単独での結線又は、隣接する他の基本セル（
２Ｊ・・・との相互結線に依って、上記基本セル１１）
・・・からなるＣＭＯＳロジック回路と外部回路との電
圧及び電流のマツチングを図るインターフェイス回路、
ドライブ回路、あるいは静電気対策等を行なう各種保護
回路、又はアナログスイッチ回路を形成する事ができる
。
の基本セルｔｉ＞がチップの中央部で水平方向に配列し
た基本セル列を示しており、各基本セルｔｌ）−・・は
破線で示すＰ＋型拡散領域からなるソース（Ｓす、（Ｓ
２）と共通ドレイン（Ｄ１２）との間、及びＮ＋型拡赦
領域からなるソース（Ｓ３）、（ｓ４）と共通ドレイン
（ＤＭＡ）との間に酸化膜を介して並行して延在した２
本のゲート電極００が設けられておシ、第３図に示す如
き２閲のＰチャンネルＭＯ８ＦＥＴ（Ｔ１）、（Ｔ２〕
と２個のＮチャンネルＭＯ８ＦＥＴ（Ｔｓ）、（Ｔ４）
とからなるＣＭＯ８回路ユニットが構成されておシ、こ
の基本セル（１）単独での結線又は、隣接する他の基本
セル（１）・・・との相互結線に依ってあらゆるロジッ
クの作成が可能となる。一方１２Ｑ１２Ｉも又第１図の
従来品と同様に複数の入出力セル（２）がチップの左側
辺で垂直方向に配列した入出力セル列を示しておハ各入
出力セル（２）・・・は、破線で示すＰ生型るるいはＮ
＋型拡散領域からなるソース（均又はドレイン０の間に
酸化膜を介して各種ゲート電極０を配置した各種１０個
のＭＯＳ）ランジスタ群が構成されており、この入出力
セル（２）単独での結線又は、隣接する他の基本セル（
２Ｊ・・・との相互結線に依って、上記基本セル１１）
・・・からなるＣＭＯＳロジック回路と外部回路との電
圧及び電流のマツチングを図るインターフェイス回路、
ドライブ回路、あるいは静電気対策等を行なう各種保護
回路、又はアナログスイッチ回路を形成する事ができる
。
斯る本発明実施例装置が第」図の従来装置と異なるとこ
ろは、夫々の基本ｔル列１１（１１１１−・・間の各配
線領域αつ・・・に、この両セル列１１Ｇ １１１の各
ケー）（Ｇ）と同一工程で形成した複数本の短冊状の補
助配線＠（ハ）・・・を夫々独立状態で水平方向［４列
をなして配列した点ｒｃｌ、さらに入出力セル列１２Ｉ
四間の配線領域（ト）に、この両セル列圓四の各ゲート
０と同一工程で形成した複数本の短冊状の補助配線（Ｉ
）（Ｉ）・・・を夫々独立状態で垂直方向［２列をなし
て配列した点にある。即ち、各セル（１）・・・、（２
）・・・のゲート００・・・が例えば、ポリシリコアＶ
ｃで形成される際に、これと同時にポリシリコンの補助
配線＠０・・・、（Ｉ）（Ｉ）−・・が形成される事に
なシ、ゲートアレイのマスタチップ作成時に配線に供す
る為の補助配線が設けられるのである。
ろは、夫々の基本ｔル列１１（１１１１−・・間の各配
線領域αつ・・・に、この両セル列１１Ｇ １１１の各
ケー）（Ｇ）と同一工程で形成した複数本の短冊状の補
助配線＠（ハ）・・・を夫々独立状態で水平方向［４列
をなして配列した点ｒｃｌ、さらに入出力セル列１２Ｉ
四間の配線領域（ト）に、この両セル列圓四の各ゲート
０と同一工程で形成した複数本の短冊状の補助配線（Ｉ
）（Ｉ）・・・を夫々独立状態で垂直方向［２列をなし
て配列した点にある。即ち、各セル（１）・・・、（２
）・・・のゲート００・・・が例えば、ポリシリコアＶ
ｃで形成される際に、これと同時にポリシリコンの補助
配線＠０・・・、（Ｉ）（Ｉ）−・・が形成される事に
なシ、ゲートアレイのマスタチップ作成時に配線に供す
る為の補助配線が設けられるのである。
而して、第４図１Ｃ第３図に示したマスタチップに第１
の基本セル列−の２個の基本セル＋ｔｉｔｔ’ｔと第２
の基本セル列１ｄの基本セルｔｌ）とを用いて５個の２
０Ｂ２）を実現したロジックを構成した場合を示してい
る。この場合各基本セル１１）ｌｌＩ（ＩＪは全て同（
Ｄ Ｎ Ａ Ｎ Ｄ 回路バター７ｔｆＣ依って第１層
アルミ配線Ｍ１の電源？５ｖＤＤとアース線Ｖｓｓとが
黒丸で示す第１層コンタクトにて結線されており、さら
にＬ字状の第１層アルミ配置Ｍ１にてＰチャ／ネルＦＥ
Ｔの共通ドレインと一方のＮチャンネルＦＥＴのソース
とが黒丸で示す第１層コンタクトにて結線されてｉる。
の基本セル列−の２個の基本セル＋ｔｉｔｔ’ｔと第２
の基本セル列１ｄの基本セルｔｌ）とを用いて５個の２
０Ｂ２）を実現したロジックを構成した場合を示してい
る。この場合各基本セル１１）ｌｌＩ（ＩＪは全て同（
Ｄ Ｎ Ａ Ｎ Ｄ 回路バター７ｔｆＣ依って第１層
アルミ配線Ｍ１の電源？５ｖＤＤとアース線Ｖｓｓとが
黒丸で示す第１層コンタクトにて結線されており、さら
にＬ字状の第１層アルミ配置Ｍ１にてＰチャ／ネルＦＥ
Ｔの共通ドレインと一方のＮチャンネルＦＥＴのソース
とが黒丸で示す第１層コンタクトにて結線されてｉる。
そして、これ等各基本セーダクＩ
ルｔｉ＞ｔｉハ１ｊの入出力は垂直方向に延在する第２
層アルミ配ｇＭ２ｖｃて行なわれており、黒三角で示す
第２層コンタクトにて一坦第１層アルミ配線Ｍ１と結線
した状態でこの第１層アルミ配線Ｍ１を介して各基本セ
ルｆｉｌ（１）１１１のゲート又はソース及びドレイン
と接続されている。そして、これ等入出力の為の第２層
アルミ配線Ｍ２同志の接続は、両基本セル列ｆｌｌｉ
１１１間ですでに最下層の補助量５ｔｎ−・・が形成さ
れている配線領域囚で行なわれる事となシ、これ等垂直
方向の第２層アルミ配線Ｍ２間が水平方向の第１層アル
ミ配線Ｍ １ｉＣて接続されるのでるる。
層アルミ配ｇＭ２ｖｃて行なわれており、黒三角で示す
第２層コンタクトにて一坦第１層アルミ配線Ｍ１と結線
した状態でこの第１層アルミ配線Ｍ１を介して各基本セ
ルｆｉｌ（１）１１１のゲート又はソース及びドレイン
と接続されている。そして、これ等入出力の為の第２層
アルミ配線Ｍ２同志の接続は、両基本セル列ｆｌｌｉ
１１１間ですでに最下層の補助量５ｔｎ−・・が形成さ
れている配線領域囚で行なわれる事となシ、これ等垂直
方向の第２層アルミ配線Ｍ２間が水平方向の第１層アル
ミ配線Ｍ １ｉＣて接続されるのでるる。
ここで、信号ＣＫ注目すると、この信号Ｃを外部（入出
力セル（２））から第２の基本セル列１１（１’め２番
目の基本セル■に入力せしめる時に、第１１Ｊアルミ配
線Ｍ１が存己する箇所を水平方向に横切る必要がるる場
合、この第１層アルミ配線Ｍ １下の補助配線■が利用
されている。即ち、第５図の断面図にも示す如く、信号
Ｃは第１層アルミ配線Ｏ苓から該補助配線■の左端部ン
てコンタクト結線（黒丸で示す）され、他の信号線であ
る第１層アルミ配線Ｍ１下にて基本セル（１）の水平長
と等しい長さで水平方向に延びたこの補助配線■の右端
部から第１層アルミ配線■に再びコンタクト結線（黒丸
で示す）され、この第１層アルミ配線Ｏからコンタクト
結線（黒三角で示す）された第２層アルミ配線［相］に
至る最短信号経路で目的の基本セル■に入力されるので
ある。
力セル（２））から第２の基本セル列１１（１’め２番
目の基本セル■に入力せしめる時に、第１１Ｊアルミ配
線Ｍ１が存己する箇所を水平方向に横切る必要がるる場
合、この第１層アルミ配線Ｍ １下の補助配線■が利用
されている。即ち、第５図の断面図にも示す如く、信号
Ｃは第１層アルミ配線Ｏ苓から該補助配線■の左端部ン
てコンタクト結線（黒丸で示す）され、他の信号線であ
る第１層アルミ配線Ｍ１下にて基本セル（１）の水平長
と等しい長さで水平方向に延びたこの補助配線■の右端
部から第１層アルミ配線■に再びコンタクト結線（黒丸
で示す）され、この第１層アルミ配線Ｏからコンタクト
結線（黒三角で示す）された第２層アルミ配線［相］に
至る最短信号経路で目的の基本セル■に入力されるので
ある。
また一方、２本の入出力セル列ａａｍ間の配線領域（ト
）に於いても、この場合、この領域（ト）での第２層ア
ルミ配線Ｍ２の並列状態の配列の限界が６本である為に
、この６本の第２層アルミ配線Ｍ２が共存する箇所を垂
直方向に横切る必要がある時には、前述の場合と同様に
第１層アルミ配線Ｍ２下に延在する補助配線■が用いら
れ、第１の入出力セル列−のトランジスタのドレインに
連なる第１層アルミ配線＠と第２の入出力セル列■のト
ランジスタ、ゲートに連なる第１層アルミ配線Ｏとがこ
の補助配線のにて連結されている。
）に於いても、この場合、この領域（ト）での第２層ア
ルミ配線Ｍ２の並列状態の配列の限界が６本である為に
、この６本の第２層アルミ配線Ｍ２が共存する箇所を垂
直方向に横切る必要がある時には、前述の場合と同様に
第１層アルミ配線Ｍ２下に延在する補助配線■が用いら
れ、第１の入出力セル列−のトランジスタのドレインに
連なる第１層アルミ配線＠と第２の入出力セル列■のト
ランジスタ、ゲートに連なる第１層アルミ配線Ｏとがこ
の補助配線のにて連結されている。
第６図に本発明装置の他の実施例の要部を示す。
同図のゲートアレイの両基本セル列［１０１ｎｏ間の配
線領域■には、この領域（ト）の巾方向にまたがる如く
複数本の補助配線バ・・・が並列配置されておシ、この
補助配線ｄ・・・を用いて、第４図の場合と同様のロジ
ック回路を実現する際の配線例を示している。
線領域■には、この領域（ト）の巾方向にまたがる如く
複数本の補助配線バ・・・が並列配置されておシ、この
補助配線ｄ・・・を用いて、第４図の場合と同様のロジ
ック回路を実現する際の配線例を示している。
この場合、各基本セル４１）（１）（１）■からの入出
力は第２層アルミ配線Ｍ２から各補助配線ｄ・・・の端
部に二段コンタクト接続され、この各補助配線ｍ−・・
間の接続には第２層アルミ配線を使用せずとも第１層ア
ルミ配線Ｍ１のみを使用する事ができ、アルミニウムの
二層配線の形成工程が簡略化されている。
力は第２層アルミ配線Ｍ２から各補助配線ｄ・・・の端
部に二段コンタクト接続され、この各補助配線ｍ−・・
間の接続には第２層アルミ配線を使用せずとも第１層ア
ルミ配線Ｍ１のみを使用する事ができ、アルミニウムの
二層配線の形成工程が簡略化されている。
（へ）発明の効果
本発明の半導体装置はセル列の間に設けられた配線領域
に、この両セル列の各セルを形成するＭＩＳ）ランジス
タのグー ト電極と同一工程で形成した複数本の短冊状
の補助配線を夫々独立状態で同一方向に配列したもので
あるので、この配線領域上に形成される通常の金属配線
の他に上記補助配線を使用する事ができるので、この配
線領域の小面積化が図れる上に、通常の金属配線の成形
工程の簡略化力呵能となる。従って、セミカスタム方式
の半導体装置に於いては、汎用のマスタチップ作成時に
上記補助配線を予じめ設ける事７５監できるので、専用
のＬＳＩとする為の配線ノ（ターン設計の自由度が大巾
に増し、ＣＡＤ（コンピュータエイデツドデザイン）に
依るＬＳＩ設計に非常に有効でめる。
に、この両セル列の各セルを形成するＭＩＳ）ランジス
タのグー ト電極と同一工程で形成した複数本の短冊状
の補助配線を夫々独立状態で同一方向に配列したもので
あるので、この配線領域上に形成される通常の金属配線
の他に上記補助配線を使用する事ができるので、この配
線領域の小面積化が図れる上に、通常の金属配線の成形
工程の簡略化力呵能となる。従って、セミカスタム方式
の半導体装置に於いては、汎用のマスタチップ作成時に
上記補助配線を予じめ設ける事７５監できるので、専用
のＬＳＩとする為の配線ノ（ターン設計の自由度が大巾
に増し、ＣＡＤ（コンピュータエイデツドデザイン）に
依るＬＳＩ設計に非常に有効でめる。
第１図は従来の半導体装置としてのゲートアレイの平面
模式図、第２図は本発明の半導体装置に係るゲートアレ
イのマスタチップの要部拡大平面図、第６図は基本セル
の回路図、第４図は本発明装置に係るゲートアレイの要
部拡大平面図、第５図は第４図のゲートアレイの部分断
面図、第６図は本発明装置に係るゲートアレイの他の実
施例を示す要部拡大平面図でるる。 （１）・・・基本セル、 （２）−・・入出力セル、朋
・・・基本セル列、■・・・入出力セル列、０・・・ゲ
ート、（ハ）（１）・・・補助配線、■・・・アルミ配
線。
模式図、第２図は本発明の半導体装置に係るゲートアレ
イのマスタチップの要部拡大平面図、第６図は基本セル
の回路図、第４図は本発明装置に係るゲートアレイの要
部拡大平面図、第５図は第４図のゲートアレイの部分断
面図、第６図は本発明装置に係るゲートアレイの他の実
施例を示す要部拡大平面図でるる。 （１）・・・基本セル、 （２）−・・入出力セル、朋
・・・基本セル列、■・・・入出力セル列、０・・・ゲ
ート、（ハ）（１）・・・補助配線、■・・・アルミ配
線。
Claims (1)
- １）特定数のＭＩＳ）ランジスタからなるセルを一列に
配列した第１のセル列と、該第１のセル列に並列配置し
た第２のセル列と、の間に設けられた配線領域に、上記
両セル列の各セルに設けられるゲート電極と同一工程で
形成した複数本の短冊状の補助配線を夫々独立状態で同
一方向に配列した事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218236A JPS60110137A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218236A JPS60110137A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110137A true JPS60110137A (ja) | 1985-06-15 |
| JPH0562469B2 JPH0562469B2 (ja) | 1993-09-08 |
Family
ID=16716730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58218236A Granted JPS60110137A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110137A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295852A (ja) * | 1985-10-22 | 1987-05-02 | Nec Corp | 半導体集積回路 |
| JPH01207947A (ja) * | 1988-02-15 | 1989-08-21 | Nec Corp | 半導体集積回路装置およびその設計方法 |
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|---|---|
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