JPS60261153A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、−つ又は複数の半導体素子で
構成した単位素子ブロックを規則的に複数配置してなる
半導体集積回路装置に適用して有効な技術に関するもの
である。

［背景技術］ 半導体集積回路装置は、短時間内に少量多品種を設ｄ１
する必要があるために、半導体素子で構成された単位素
子ブロックを規則的に複数配置し、配線パターンの変更
のみで種々の異なる論理機能を抽出することが可能ない
わゆるマスクスライス方式を採用する傾向にある。

ｐチャンネル型Ｍ　Ｉ　Ｓ　ＦＥＴとｎチャンネル型Ｍ
ＴＳ’ＦＥＴとで構成された単位素子ブロックを有する
半導体集積回路装置では、その誤動作や破壊を防止する
ために、寄生バイポーラトランジスタによって誘発され
るラッチアップ現象を防止することが重要な技術的課題
の一つとされている。

一般的に、ラッチアップ現象を防止するために、ｐチャ
ンネル型ＭＩＳＦＥＴとｎチャンネル型青ｌ５ＦＥＴと
を離隔し、寄生バイポーラトランジスタの電流増幅率を
小さくする方法があるが、単位素子ブロックに要する面
積を著しく増大し、集積度の妨げになる。

そこで、所定数の単位素子ノロツク毎に接続用ブロック
を設け、半導体基板又はウェル領域と所定の電圧が印加
された配線とを電気的に接続してそれぞれの電位を安定
化し、寄生バイポーラトランジスタのＯＮ動作を防止す
る方法がある。

しかしながら、かかる技術における検討の結果、本発明
者は、誤動作や破壊を防止してその電気的信頼性を向上
するために、接続用ブロック数を増加すると、接続用ブ
ロックに要する面積を著しく増大させるので、半導体集
積回路装置の電気的信頼性の向上及び集積度の向上を両
立させることができないという問題点を見い出した。な
お、ランチアップ現象防止の手段は１例えば、田経マグ
ロウヒル社発行、日経エレクトロニクス１９８２年６月
２１日号、ｐ１９９〜Ｐ２Ｏ１に示されている。

［発明の目的コ 本発明の目的は、半導体集積回路装置の電気的信頼性、
を向上することが可能な技術手段を提供することにある
。

本発明の他の目的は、半導体集積回路装置の集積度を向
上することが可能な技術手段を提供することにある。

本発明の他の目的は、半導体集積回路装置の電気的信頼
性及びその集積度を向上することが可能な技術手段を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、単位素子ブロックを規則的に複数配置してな
る半導体集積回路装置において、半導体基板又はウェル
領域と所定の電圧が印加された配線とを電気的に接続す
る領域を前記単位ブロック内部に設けることにより、半
導体基板とウェル領域との接続数を多くしてラッチアッ
プ現象を防止し、かつ、単位素子ブロックに要する面積
を有効に利用することができるので、その電気的信頼性
の向上及びその集積度を向上することができる。

以下、本発明の構成について、実施例とともに説明する
。

本実施例は、ｐチャンネル型Ｍ　Ｉ　Ｓ　ＦＥＴとｎチ
ャンネル型ＭＩＳＦＥＴとによって形成されるＣＭＩＳ
を単位素子ブロックとするマスタスライス方式を採用す
る半導体集積回路装置に、本発明を適用したものである
。

［実施例］ 第１図は、本発明の詳細な説明するためのマスタスライ
ス方式を採用する半導体集積回路装置の概略平面図であ
る。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、１はマスタスライス方式を採■する半
導体集積回路装置である。

２は半導体集積回路装置１の最つども周辺部に複数配置
された外部入出力端子であり、内部集積回路と外部機器
との電気的な接続をするためのものである。

３は外部入出力端子２と内部集積回路との間部であって
単導体集積回路装置１の周辺部に規則的に複数配置して
設けられた入出力回路であり、外部機器と内部集積回路
との間に伝達される電気信号レベルの制御をするための
ものである。

４は半導体集積回路装置１の中央部に規則的に複数配置
して設けられたインバータ回路を構成し得ることが可能
な単位素子ブロックであり、所定の論理回路を形成する
ためのものである。

５は列方向に単位素子ブロック４を規則的に複数配置し
て設けられた単位素子ブロック列であり、論理回路を構
成し易くするためのものである。

この単位素子ブロック列５は、所定ピッチで行方向に複
数行配置して設けられている。

６は単位素子ブロック列５間部の半導体集積回路装置ｌ
の中央部に設けられた配線領域であり、単位素子ブロッ
ク４間を電気的に接続する配線を施すための領域である
。

単位素子ブロック列５と配線領域６とからなるランダム
ロジック部において、単位素子ブロック４に施す配線パ
ターンによって種々の論理回路を形成し、種々の論理機
能を抽出することができる。

次に、前記単位素子ブロックの具体的な構成について説
明する。

第２図及び第３図は、本発明の詳細な説明するためのマ
スタスライス方式を採用する半導体集積回路装置の要部
平面図であり、第２図は、配線パターンを施す前の単位
素子ブロックを示した図、第３図は、配線パターンを施
した後の単位素子ブロックを示した図である。

なお、第２図及び第３図は、その図面を見易くするため
に、各導電層間に設けら九るべき絶縁膜は図示しない。

第２図及び第３図において、７はｎ−型の半導体基板で
あり、Ｐチャンネル型ＭＩＳＦＥＴを構成するためのも
のである。

８はＰ−型のウェル領域であり、ｎチャンネル型のＭＩ
ＳＦＥＴを構成するためのものである。

９は半導体素子形成領域間となる半導体基板７及びウェ
ル領域８主面上部に設けられたフィールド絶縁膜であり
、半導体素子間を電気的に分離するためのものである。

１０Ａはゲート絶縁膜（図示していない）を介して半導
体素子形成領域上部及びフィールド絶縁膜９上部に設け
られた導電層であり、主として。

ＭＩＳＦＥＴのゲート電極及び入出力端子を構成するた
めのものである。

１０Ｂは単位素子ブロック内部のフィールド絶縁膜９上
部に設けられた導電層であり、主として、半導体素子間
を電気的に接続するための配線、単位素子ブロック間を
電気的に接続するための入出力端子を構成するためのも
のである９ これらの導電層１０Ａ、ＩＯＢは、製造工程における第
１層目の導電層によって形成される。

１１は半導体素子形成領域であって導電層１０八両側部
の半導体基板７主面部に設けられたＰ”型の半導体領域
であり、ソース領域又はトレイン領域として使用される
もので、ＭＴＳＦＥＴを構成するためのものである。

１２は半導体素子形成領域であって導電層ｌＯＡ両側部
のウェル領域８主面部に設けられたｒｌ　”型の半導体
領域であり、ソース領域又はドレ・ｒン領域として使用
されるもので、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔを構成するだめ
のものである。

Ｐチャンネル型ＭＩＳＦＥＴＱｐは、主として。

半導体基板７．グー１−絶縁膜、導電層１０Ａ及び−１
１の半導体領域Ｊ１によって構成されている。

ｎチャンネル型ＭＩＳＦＥＴＱｎは、主として、ウェル
領域８．ゲート絶縁膜、導電層１０Ａ及び一対の半導体
領域１２によって構成されている。

単位素子ブロック４は、一点鎖線で示すように。

Ｐチャンネル型Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｐ　＊　
ｎチャンネル型Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ及び導
電層１０Ｂによって構成されており、前述したように、
インバータ回路を構成し得ることができるようになって
いる。

１３は単位素子ブロック４内部であって半導体素子形成
領域の半導体基板７主面部に設けられたｎ＋型の半導体
領域であり、半導体基板７と所定の電圧が印加された配
線とを電気的に接続するためのものである。

１４は単位素子ブロック４内部であって半導体素子形成
領域のウェル領域８主面部に設けられたｐ＋型の半導体
領域であり、ウェル領域８と所定の電圧が印加された配
線とを電気的に接続するためのものである。

これらの半導体領域１３．１４は、単位素子ブロック４
内部、すなわち、ＭＩＳＦＥＴ、入出力端子等を形成す
るために必要とする領域内部に設けられたものであり、
単位素子ブロック４毎に改番ブられている。

１５Ａは導電層１０Ａ、１０Ｂ上部の半導体素子を覆う
絶縁膜（図示していない）を選択的に除去して設けられ
た接続孔、１５Ｂは半導体領域１１．１２，１３，１４
上部の半導体素子を覆う絶縁膜を選択的に除去して設け
られた接続孔であり、絶縁膜上部に設けられる導電層と
の電気的な接続をするためのものである。

１６Ａは接続孔１５Ｂを介して所定の半導体領域１１，
１２，１３．１４と電気的に接続し絶縁膜上部を単位素
子ブロック列５と同一方向に延在して設けられた導電層
であり、Ｖｃｃ、Ｖ’ｓｓ電源電位が印加される配線と
して使用するためのものである。

１６Ｂは接続孔１５Ａ、１５Ｂを介して所定の半導体領
域ｔｉ、１２又は導電層１０Ｂと電気的に接続し単位素
子ブロック４内部の絶縁膜上部に設けられた導電層であ
り、主として、半導体素子間を電気的に接続するための
ものである。

これらの導電層１６Ａ、１６Ｂは、製造工程における第
２層目の導電層によって形成される。

１７は接続孔１５Ａを介して所定の導電層ｌＯＡ、ＩＯ
Ｂと電気的に接続して絶縁膜上部に設けられた導電層で
あり、主として、単位素子ブロック４間を電気的に接続
するためのものである。

この導電層１７も、製造工程における第２層目の導電層
によって形成される。

本実施例の半導体集積回路装置１は、前述の第２層目の
導電層及びその他の第３層目の導電層の配線パターンを
変更することによって、種々の論理回路、例えば、イン
バータ回路、ＮＡＮＤゲート回路、ＮＯＲ回路、フリッ
プフロップ回路等を構成することができる。

［効果］ 以上説明したように、本願において開示された新規な技
術手段によれば、以下に述るような効果を得ることがで
きる。

（１）単位素子ブロックを規則的に複数配置してなる半
導体集積回路装置において、半導体基板又はウェル領域
と所定の電圧が印加された配線とを電気的に接続する領
域を前記単位素子ブロック内部に設けることにより、単
位素子ブロック毎に所定の電位を印加することができる
ので、半導体基板又はウェル領域の不要な電位変動を抑
制し、寄生バイポーラトランジスタによるラッチアップ
現象を防止することができる。

（２）前記（１）により、寄生バイポーラトランジスタ
によるラッチアップ現象を防止することができるので、
半導体集積回路装置の電気的信頼性を向上することがで
きる。

（３）単位素子ブロックを規則的に複数配置してなる半
導体集積回路装置において、半導体基板又はウェル領域
と所定の電圧が印加された配線とを電気的に接続する領
域を前記単位素子ブロック内部に設けることにより、接
続用ブロックを設ける必要がないので、集積度を向上す
ることができる。

（４）前記（２）及び（３）により、半導体集積回路装
置の電気的信頼性及びその集積度を向上することができ
る。

以上、本発明者によってなされた発明を前記実施例にも
とすき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば、前記実施例は、インバータ回路を構成し得るこ
とが可能な単位素子ブロックを有する半導体集積回路装
置に本発明を適用した例について説明したが、２人力Ｎ
ＡＮＤゲート回路、３人力ＮＡＮＤゲート回路を構成し
得ることが可能な半導体集積回路装置に適用してもよい
。

【図面の簡単な説明】

第１図は、本発明の詳細な説明するためのマスクスライ
ス方式を採用する半導体集積回路装置の概略平面図、 第２図及び第３図は、本発明の詳細な説明するためのマ
スクスライス方式を採用する半導体集積回路装置の要部
平面図である。 図中、１・・・半導体集積回路装置、２・・・外部入出
力端子、３・・・入出力回路、４・・単位素子ブロック
、５・・・単位素子ブロック列、６・・・配線領域、７
・・半導体基板、８・・・ウェル領域、９・・・フィー
ルド絶縁膜、１０Ａ、ＩＯＢ、Ｌ６Ａ、１６Ｂ、１７・
・・導電層、１１，１２，１３．１４・・・半導体領域
、１５Ａ、１５Ｂ−・・接続孔、Ｑ　ｐ　、　Ｑ　ｎ　
−Ｍ　Ｉ　Ｓ　Ｆ　Ｅ第　１　図 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、その他の領域と電気的に分離された半導体領域に、
   一つ又は複数の半導体素子で構成した単位素子ブロック
   を設け、該単位素子ブロックを規則的に複数配置してな
   る半導体集積回路装置であって、前記半導体領域と所定
   の電圧が印加された配線とが、前記単位素子ブロック内
   部で電気的に接続されていることを特徴とする半導体集
   積回路装置・ ２、前記半導体領域は、異なる導電型で複数設けられて
   いることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。 ３、前記所定の電圧が印加された配線は、前記半導体領
   域の不要な電位の変動を抑制するために接続されている
   ことを特徴とする特許請求の範囲第１項又は第２項記載
   の半導体集積回路装置。