JPH0120539B2 - - Google Patents
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- JPH0120539B2 JPH0120539B2 JP56066918A JP6691881A JPH0120539B2 JP H0120539 B2 JPH0120539 B2 JP H0120539B2 JP 56066918 A JP56066918 A JP 56066918A JP 6691881 A JP6691881 A JP 6691881A JP H0120539 B2 JPH0120539 B2 JP H0120539B2
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- 230000015654 memory Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 14
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- 238000000034 method Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置、特に多品種少
量生産品のLSI化に適するセミカスタムLSI換言
すればマスタスライスLSIの改良に関する。
量生産品のLSI化に適するセミカスタムLSI換言
すればマスタスライスLSIの改良に関する。
マスタスライスLSIとは、LSIを製造する時に
用いる10数枚のマスクのうちで配線に相当するマ
スクのみを開発品種に応じて作成して所望の電気
回路動作を有するLSIを製造するものである。こ
のマスタスライスの概念は1960年頃からあると言
われている。
用いる10数枚のマスクのうちで配線に相当するマ
スクのみを開発品種に応じて作成して所望の電気
回路動作を有するLSIを製造するものである。こ
のマスタスライスの概念は1960年頃からあると言
われている。
従来のマスタスライスLSIの構成を第１図に示
す。LSIチツプ１は、その外周にボンデイングパ
ツド及び入出力回路領域５を持ち、内部にはトラ
ンジスタ等の素子から成る基本セル２をｘ軸方向
に配列した基本セル列３を配線領域４をはさんで
繰返し配置した構成を採つている。所望の電気回
路動作を得るために、隣接した基本セル２を１個
あるいは複数個結線してNANDゲートやフリツ
プフロツプを形成する。そして複数個の基本セル
２で形成した各種論理ゲート間を論理図に従つて
結線することによつて１つのLSIを構成する。
す。LSIチツプ１は、その外周にボンデイングパ
ツド及び入出力回路領域５を持ち、内部にはトラ
ンジスタ等の素子から成る基本セル２をｘ軸方向
に配列した基本セル列３を配線領域４をはさんで
繰返し配置した構成を採つている。所望の電気回
路動作を得るために、隣接した基本セル２を１個
あるいは複数個結線してNANDゲートやフリツ
プフロツプを形成する。そして複数個の基本セル
２で形成した各種論理ゲート間を論理図に従つて
結線することによつて１つのLSIを構成する。
第２図に基本セル２の平面図を示す。基本セル
２は、Ｐチヤネル形MOSトランジスタのソース
あるいはドレインとなるP+形領域６、Ｎチヤネ
ル形MOSトランジスタのソースあるいはドレイ
ンとなるN+形領域７、N+形領域７を形成するた
めにＮ形基板内に形成されるＰ―WELL領域１
１、Ｐ及びＮチヤネル形MOSトランジスタで共
有する２本のポリSiゲート電極８、両トランジス
タに電源を供給するVCC電源線１２、GND電源線
１３、ソースあるいはドレインとなるP+、N+拡
散層６，７とAl配線（図示せず）とを接続する
ためのコンタクト孔１０及びゲート電極８とAl
配線とを接続するためのコンタクト孔９から構成
されている。
２は、Ｐチヤネル形MOSトランジスタのソース
あるいはドレインとなるP+形領域６、Ｎチヤネ
ル形MOSトランジスタのソースあるいはドレイ
ンとなるN+形領域７、N+形領域７を形成するた
めにＮ形基板内に形成されるＰ―WELL領域１
１、Ｐ及びＮチヤネル形MOSトランジスタで共
有する２本のポリSiゲート電極８、両トランジス
タに電源を供給するVCC電源線１２、GND電源線
１３、ソースあるいはドレインとなるP+、N+拡
散層６，７とAl配線（図示せず）とを接続する
ためのコンタクト孔１０及びゲート電極８とAl
配線とを接続するためのコンタクト孔９から構成
されている。
第３図は基本セル２の断面構造、配線領域４及
び配線層の構造を展開して示したものである。第
２図と同じものは同じ符号で示す。Ｎ形の基板２
０の一方の表面側にトランジスタ等の素子が形成
される。フイールド酸化膜２１は基板２０の一方
の表面上に存在し、1μm程度の膜厚である。トラ
ンジスタのゲート電極８の下にはゲート酸化膜３
１があり、膜厚は500〜1000Åである。ゲート電
極８等を構成するポリSi配線の上には絶縁膜２２
があり、この上にAlで大部分が長手方向をセル
列と平行に電源配線１２，１３やAl1配線２５及
び２６等の第１配線が形成される。ポリSi配線或
いは拡散層６，７と第１配線とを接続する必要の
ある時は絶縁膜２２にコンタクト孔９，１０を開
ける。第１配線上には絶縁膜２３が、更にその上
に大部分が長手方向がセル列と直交するように
Alの第２配線２９，３０が、それぞれ形成され
ている。第１配線と第２配線とを接続する必要の
ある時は絶縁膜２３にコンタクト孔２８を開け
る。最上層には絶縁膜２４がありトランジスタ、
配線を保護している。通常のマスタスライスLSI
では第１配線、第２配線及び両者を接続するため
に必要な部分にコンタクト孔２８を設けた絶縁膜
２３を品種毎に変えて所望のLSIを得る。また、
第１配線とポリSi配線、拡散層を接続するために
必要な部分にコンタクト孔９，１０を設けた絶縁
膜２２も変えている例もある。
び配線層の構造を展開して示したものである。第
２図と同じものは同じ符号で示す。Ｎ形の基板２
０の一方の表面側にトランジスタ等の素子が形成
される。フイールド酸化膜２１は基板２０の一方
の表面上に存在し、1μm程度の膜厚である。トラ
ンジスタのゲート電極８の下にはゲート酸化膜３
１があり、膜厚は500〜1000Åである。ゲート電
極８等を構成するポリSi配線の上には絶縁膜２２
があり、この上にAlで大部分が長手方向をセル
列と平行に電源配線１２，１３やAl1配線２５及
び２６等の第１配線が形成される。ポリSi配線或
いは拡散層６，７と第１配線とを接続する必要の
ある時は絶縁膜２２にコンタクト孔９，１０を開
ける。第１配線上には絶縁膜２３が、更にその上
に大部分が長手方向がセル列と直交するように
Alの第２配線２９，３０が、それぞれ形成され
ている。第１配線と第２配線とを接続する必要の
ある時は絶縁膜２３にコンタクト孔２８を開け
る。最上層には絶縁膜２４がありトランジスタ、
配線を保護している。通常のマスタスライスLSI
では第１配線、第２配線及び両者を接続するため
に必要な部分にコンタクト孔２８を設けた絶縁膜
２３を品種毎に変えて所望のLSIを得る。また、
第１配線とポリSi配線、拡散層を接続するために
必要な部分にコンタクト孔９，１０を設けた絶縁
膜２２も変えている例もある。
さて、一般にLSIを構成する場合、ランダムな
論理回路とデータの値を記憶するレジスタ群との
組合せになる場合が多い。レジスタの構成方法と
しては第４図、第５図、第７図及び第８図のよう
なものが考えられる。
論理回路とデータの値を記憶するレジスタ群との
組合せになる場合が多い。レジスタの構成方法と
しては第４図、第５図、第７図及び第８図のよう
なものが考えられる。
第４図は一般の論理ゲートの組合せで構成され
るレジスタで、インバータ４０、ANDゲート４
１，４２、NORゲート４３，４４から成る。信
号線４５にデータ入力を入れ、信号線４６，４７
にアドレス信号を入力すると出力信号４８にはデ
ータ入力と同じ値が得られ、出力信号４９にはそ
の反転値が得られ、NORゲート４３，４４で構
成されるフリツプフロツプによつてその状態が保
持される。このレジスタをCMOS回路で構成す
ると18個のトランジスタが必要である。
るレジスタで、インバータ４０、ANDゲート４
１，４２、NORゲート４３，４４から成る。信
号線４５にデータ入力を入れ、信号線４６，４７
にアドレス信号を入力すると出力信号４８にはデ
ータ入力と同じ値が得られ、出力信号４９にはそ
の反転値が得られ、NORゲート４３，４４で構
成されるフリツプフロツプによつてその状態が保
持される。このレジスタをCMOS回路で構成す
ると18個のトランジスタが必要である。
第５図はクロツクドインバータ５０，５１の交
互のハイインピーダンス状態を利用したレジスタ
回路である。まず、第６図でクロツクドインバー
タについて説明する。クロツクドインバータのシ
ンボル６０をPMOSトランジスタ６１、NMOS
トランジスタ６２で示すとｂの様になる。入力６
３はPMOS，NMOSトランジスタに入力される。
コントロール信号５５はPMOSトランジスタに
入力され、一般にはその反転値をもつコントロー
ル信号５６が、NMOSトランジスタに入力され
る。コントロール信号５５がLowレベルでコン
トロール信号５６がHighレベルの時は、それぞ
れの信号が入力しているMOSトランジスタがオ
ン状態になるので、クロツクドインバータは通常
のインバータとして動作する。したがつて出力信
号６４は入力信号６３の反転値となる。一方、コ
ントロール信号５５がHighレベルで、コントロ
ール信号５６がLowレベルの時はそれぞれの信
号が入力しているMOSトランジスタがオフ状態
になるので出力信号６４はハイインピーダンス状
態となる。第５図に戻つて、このレジスタ回路は
クロツクドインバータ５０，５１とインバータ５
２から構成される本体とアドレス信号５７，５８
によつてクロツクドインバータ５０，５１の状態
を制御するNANDゲート５３とインバータ５４
から成る。このレジスタが選択されると、アドレ
ス信号５７，５８はハイレベルであるのでコント
ロール信号５５はLowレベルでコントロール信
号５６はHighレベルとなる。したがつてクロツ
クドインバータ５０は通常のインバータとして働
き、クロツクドインバータ５１の出力はハイイン
ピーダンスとなる。故にレジスタ出力６５には入
力５９と同じ値が現われる。レジスタが選択され
ていない時には、アドレス信号５７か５８のどち
らか一方がLowレベルであるので、コントロー
ル信号５５はHighレベルでコントロール信号５
６はLowレベルとなる。したがつてクロツクド
インバータ５０の出力はハイインピーダンス状態
となり、クロツクドインバータ５１はインバータ
として働く。そしてクロツクドインバータ５１と
インバータ５２でフリツプフロツプを構成してデ
ータを保持する。これをCMOS回路で構成する
と16個のトランジスタが必要である。
互のハイインピーダンス状態を利用したレジスタ
回路である。まず、第６図でクロツクドインバー
タについて説明する。クロツクドインバータのシ
ンボル６０をPMOSトランジスタ６１、NMOS
トランジスタ６２で示すとｂの様になる。入力６
３はPMOS，NMOSトランジスタに入力される。
コントロール信号５５はPMOSトランジスタに
入力され、一般にはその反転値をもつコントロー
ル信号５６が、NMOSトランジスタに入力され
る。コントロール信号５５がLowレベルでコン
トロール信号５６がHighレベルの時は、それぞ
れの信号が入力しているMOSトランジスタがオ
ン状態になるので、クロツクドインバータは通常
のインバータとして動作する。したがつて出力信
号６４は入力信号６３の反転値となる。一方、コ
ントロール信号５５がHighレベルで、コントロ
ール信号５６がLowレベルの時はそれぞれの信
号が入力しているMOSトランジスタがオフ状態
になるので出力信号６４はハイインピーダンス状
態となる。第５図に戻つて、このレジスタ回路は
クロツクドインバータ５０，５１とインバータ５
２から構成される本体とアドレス信号５７，５８
によつてクロツクドインバータ５０，５１の状態
を制御するNANDゲート５３とインバータ５４
から成る。このレジスタが選択されると、アドレ
ス信号５７，５８はハイレベルであるのでコント
ロール信号５５はLowレベルでコントロール信
号５６はHighレベルとなる。したがつてクロツ
クドインバータ５０は通常のインバータとして働
き、クロツクドインバータ５１の出力はハイイン
ピーダンスとなる。故にレジスタ出力６５には入
力５９と同じ値が現われる。レジスタが選択され
ていない時には、アドレス信号５７か５８のどち
らか一方がLowレベルであるので、コントロー
ル信号５５はHighレベルでコントロール信号５
６はLowレベルとなる。したがつてクロツクド
インバータ５０の出力はハイインピーダンス状態
となり、クロツクドインバータ５１はインバータ
として働く。そしてクロツクドインバータ５１と
インバータ５２でフリツプフロツプを構成してデ
ータを保持する。これをCMOS回路で構成する
と16個のトランジスタが必要である。
第４図及び第５図でレジスタを構成すると多く
のトランジスタを要するために、機能的集積度が
上がらない。そこでマスタスライスLSIにおいて
もメモリLSIで用いられている回路構成を採用す
ると機能的集積度が上がる可能性がある。次に、
その回路について説明する。第７図は８個のトラ
ンジスタから構成されるメモリセルである。イン
バータ７０，７１とNMOSトランジスタ７２，
７３，７４，７５から成る。信号７８にはデータ
が入力され、信号７９にはその反転値が入力され
る。このメモリセルが選択されるとアドレス信号
７６，７７がHighレベルとなり、NMOSトラン
ジスタ７２，７３，７４，７５がオン状態にな
り、データ信号７８，７９が、インバータ７０，
７１で構成されるフリツプフロツプに伝達され、
データを保持する。
のトランジスタを要するために、機能的集積度が
上がらない。そこでマスタスライスLSIにおいて
もメモリLSIで用いられている回路構成を採用す
ると機能的集積度が上がる可能性がある。次に、
その回路について説明する。第７図は８個のトラ
ンジスタから構成されるメモリセルである。イン
バータ７０，７１とNMOSトランジスタ７２，
７３，７４，７５から成る。信号７８にはデータ
が入力され、信号７９にはその反転値が入力され
る。このメモリセルが選択されるとアドレス信号
７６，７７がHighレベルとなり、NMOSトラン
ジスタ７２，７３，７４，７５がオン状態にな
り、データ信号７８，７９が、インバータ７０，
７１で構成されるフリツプフロツプに伝達され、
データを保持する。
第８図は１セルが６個のトランジスタから構成
されるメモリセルである。第７図と異なる点は、
アドレス信号８８が入力するNMOSトランジス
タ８５，８６を各セルに共通に使用していること
である。１セルはインバータ８１，８２、アドレ
ス信号８７が入力するNMOSトランジスタ８３，
８４から成る。セル９６もセル８０と同じ構成で
ある。信号８９にはデータが入力され、信号９４
にはその反転値が入力される。メモリセル８０が
選択されるとアドレス信号８７、これは行デコー
ダの出力であるが、それとアドレス信号８８、こ
れは列デコーダの出力であるが、それら２つの信
号がHighレベルとなり、インバータ８１と８２
とから成るフリツプフロツプにデータ信号８９，
９４が伝達され、データを保持する。この時メモ
リセル９６は選択されていないので、アドレス信
号９５はLowレベルのままで内部のフリツプフ
ロツプ（図示せず）にはデータが伝達されない。
されるメモリセルである。第７図と異なる点は、
アドレス信号８８が入力するNMOSトランジス
タ８５，８６を各セルに共通に使用していること
である。１セルはインバータ８１，８２、アドレ
ス信号８７が入力するNMOSトランジスタ８３，
８４から成る。セル９６もセル８０と同じ構成で
ある。信号８９にはデータが入力され、信号９４
にはその反転値が入力される。メモリセル８０が
選択されるとアドレス信号８７、これは行デコー
ダの出力であるが、それとアドレス信号８８、こ
れは列デコーダの出力であるが、それら２つの信
号がHighレベルとなり、インバータ８１と８２
とから成るフリツプフロツプにデータ信号８９，
９４が伝達され、データを保持する。この時メモ
リセル９６は選択されていないので、アドレス信
号９５はLowレベルのままで内部のフリツプフ
ロツプ（図示せず）にはデータが伝達されない。
さて、ここで第７図と第８図の回路構成をみる
と、NMOSトランジスタがPMOSトランジスタ
よりも余分に必要であることがわかる。CMOS
論理ゲートを構成する時、第９図に１例として
NANDゲートを示すように、PMOSトランジス
タ９０，９１の数と、NMOSトランジスタ９２，
９３の数は同じである。このことは、ランダム論
理を組むことを想定している従来のマスタスライ
スLSIで、第７図や第８図のようなレジスタ構成
とするとPMOSトランジスタが余つてしまい無
駄が多い。
と、NMOSトランジスタがPMOSトランジスタ
よりも余分に必要であることがわかる。CMOS
論理ゲートを構成する時、第９図に１例として
NANDゲートを示すように、PMOSトランジス
タ９０，９１の数と、NMOSトランジスタ９２，
９３の数は同じである。このことは、ランダム論
理を組むことを想定している従来のマスタスライ
スLSIで、第７図や第８図のようなレジスタ構成
とするとPMOSトランジスタが余つてしまい無
駄が多い。
また、第１０図に示すように、領域１００に第
１１図に示すような16×16ビツト構成のレジスタ
群を構成する時を考える。第１０図の他の番号は
第１図と同じである。第１１図は16×１ビツトの
記憶セルアレイが１１０から１２５まで16個ｘ軸
方向に並んでいる。各16×１ビツトの記憶セルア
レイの中には第８図に示したメモリセル８０が４
×４に16個配置され、行デコーダ１２６の出力９
７が各行毎に各行のNMOSトランジスタで構成
されている伝達ゲート（第８図の８３，８４に相
当）に入力している。また、列デコータ１２７の
出力９８がデータ信号１１３，１１４，１１５，
１２８を伝達するNMOSトランジスタ１２９に
入力している。ｘ軸方向には配線領域４を第１配
線が走り、ｙ軸方向には素子上をも第２配線が走
る。第１１図の構成をみた場合、ｘ軸方向にはデ
コーダ１２６，１２７の出力８本とデータ16本の
合計24本程度走ると考えられる。しかし一般に基
本セル列３の列間毎に20本前後走ることのできる
配線領域４があるが、大部分無駄になり、はなは
だ不経済であつた。
１１図に示すような16×16ビツト構成のレジスタ
群を構成する時を考える。第１０図の他の番号は
第１図と同じである。第１１図は16×１ビツトの
記憶セルアレイが１１０から１２５まで16個ｘ軸
方向に並んでいる。各16×１ビツトの記憶セルア
レイの中には第８図に示したメモリセル８０が４
×４に16個配置され、行デコーダ１２６の出力９
７が各行毎に各行のNMOSトランジスタで構成
されている伝達ゲート（第８図の８３，８４に相
当）に入力している。また、列デコータ１２７の
出力９８がデータ信号１１３，１１４，１１５，
１２８を伝達するNMOSトランジスタ１２９に
入力している。ｘ軸方向には配線領域４を第１配
線が走り、ｙ軸方向には素子上をも第２配線が走
る。第１１図の構成をみた場合、ｘ軸方向にはデ
コーダ１２６，１２７の出力８本とデータ16本の
合計24本程度走ると考えられる。しかし一般に基
本セル列３の列間毎に20本前後走ることのできる
配線領域４があるが、大部分無駄になり、はなは
だ不経済であつた。
本発明の目的は、素子と配線領域を無駄にする
ことなく各種回路を構成できるマスタスライス
LSIに適した半導体集積回路装置を提供するにあ
る。
ことなく各種回路を構成できるマスタスライス
LSIに適した半導体集積回路装置を提供するにあ
る。
本発明の半導体集積回路装置の特徴とするとこ
ろは任意の基本セル列間に所望の回路素子を所望
数形成した点にある。本発明の他の特徴は、以下
の実施例の説明から明らかとなろう。
ろは任意の基本セル列間に所望の回路素子を所望
数形成した点にある。本発明の他の特徴は、以下
の実施例の説明から明らかとなろう。
次に本発明を実施例として示した図面によつて
説明する。
説明する。
まず第１２図について説明するに半導体基板の
一方の主面側に、２対のＰ形とＮ形のトランジス
タで構成された基本セル２がｘ軸方向に多数個並
設して基本セル列３を形成し、基本セル列３をｙ
軸方向に所定間隔を有して複数個並設して構成し
ている。そして各基本セル列間に、各基本セル間
当り２個のNMOSトランジスタ１２０を形成し
ている。
一方の主面側に、２対のＰ形とＮ形のトランジス
タで構成された基本セル２がｘ軸方向に多数個並
設して基本セル列３を形成し、基本セル列３をｙ
軸方向に所定間隔を有して複数個並設して構成し
ている。そして各基本セル列間に、各基本セル間
当り２個のNMOSトランジスタ１２０を形成し
ている。
このようなマスタを準備しておいて、第１配線
と第２配線とそれらを接続するコンタクト孔用の
マスクをユーザー毎に変えると、効率よくレジス
タが構成できる。次にそれについて説明する。第
１３図は第１２図のマスタを使用して16×16ビツ
トのメモリを構成したものである。基本セル２を
用いてインバータ１３２を２個形成し、それでフ
リツプフロツプを作る。基本セル列間のNMOS
トランジスタは、行デコーダの出力１３３が入力
するメモリセル内の伝達ゲート１３４と列デコー
ダの出力１３５が入力するデータ伝達用の伝達ゲ
ート１３６として用いる。そして第８図と第１１
図において説明したように、第１配線１３０と第
２配線１３１で各素子を結線して16×16ビツトの
メモリを構成している。
と第２配線とそれらを接続するコンタクト孔用の
マスクをユーザー毎に変えると、効率よくレジス
タが構成できる。次にそれについて説明する。第
１３図は第１２図のマスタを使用して16×16ビツ
トのメモリを構成したものである。基本セル２を
用いてインバータ１３２を２個形成し、それでフ
リツプフロツプを作る。基本セル列間のNMOS
トランジスタは、行デコーダの出力１３３が入力
するメモリセル内の伝達ゲート１３４と列デコー
ダの出力１３５が入力するデータ伝達用の伝達ゲ
ート１３６として用いる。そして第８図と第１１
図において説明したように、第１配線１３０と第
２配線１３１で各素子を結線して16×16ビツトの
メモリを構成している。
第１４図は第１２図のマスタを同じく使用し、
32×８ビツトのメモリを構成したものである。第
１３図と同じものは同じ番号で示している。第１
３図と異なるのは、ワード構成が変化したことに
よつて列デコーダの出力１３５の本数が４本から
８本に増えたためにデータ伝達用の伝達ゲート１
３６の結線が変わつたことだけである。このよう
に第１２図のようなマスタを準備しておけば各種
ワード構成のメモリを従来のマスタの場合に比べ
て1/2以下の面積で作成可能となる。
32×８ビツトのメモリを構成したものである。第
１３図と同じものは同じ番号で示している。第１
３図と異なるのは、ワード構成が変化したことに
よつて列デコーダの出力１３５の本数が４本から
８本に増えたためにデータ伝達用の伝達ゲート１
３６の結線が変わつたことだけである。このよう
に第１２図のようなマスタを準備しておけば各種
ワード構成のメモリを従来のマスタの場合に比べ
て1/2以下の面積で作成可能となる。
例えば256ビツト分のNMOSトランジスタを基
本セル列間に形成していた場合に、ユーザーによ
つては128ビツトですむ場合もある。その時には
第１５図に示すようにユーザーは不要なNMOS
トランジスタ上を従来のマスタスライスと同様に
Alの第１配線１３０とAlの第２配線１３１で例
えばNANDゲート１５０，１５１，１５３とイ
ンバータ１５２間を結線できれば配線チヤネルを
無駄にしなくて効率が良い。
本セル列間に形成していた場合に、ユーザーによ
つては128ビツトですむ場合もある。その時には
第１５図に示すようにユーザーは不要なNMOS
トランジスタ上を従来のマスタスライスと同様に
Alの第１配線１３０とAlの第２配線１３１で例
えばNANDゲート１５０，１５１，１５３とイ
ンバータ１５２間を結線できれば配線チヤネルを
無駄にしなくて効率が良い。
第１６図は本発明の異なる実施例を示すもの
で、基本セル列間に形成する２個のNMOSトラ
ンジスタのレイアウトパターンである。Ｐ―
WELL領域のマスクパターン１６２の中に、N+
領域のマスクパターン１６０があり、そのマスク
パターン１６０をポリSiゲート電極のマスクパタ
ーン１６１がクロスしている。マスタをこの形に
しておけば、つまり、第３図で説明した絶縁膜２
２もユーザー毎に可変にして、ポリSi配線と第１
配線コンタクト孔９と拡散層と第１配線のコンタ
クト孔１０をユーザーの望む位置に開ければ、メ
モリーのビツト数の少ないユーザーも効率よく配
線チヤネルを使用できる。次にそれを説明する。
で、基本セル列間に形成する２個のNMOSトラ
ンジスタのレイアウトパターンである。Ｐ―
WELL領域のマスクパターン１６２の中に、N+
領域のマスクパターン１６０があり、そのマスク
パターン１６０をポリSiゲート電極のマスクパタ
ーン１６１がクロスしている。マスタをこの形に
しておけば、つまり、第３図で説明した絶縁膜２
２もユーザー毎に可変にして、ポリSi配線と第１
配線コンタクト孔９と拡散層と第１配線のコンタ
クト孔１０をユーザーの望む位置に開ければ、メ
モリーのビツト数の少ないユーザーも効率よく配
線チヤネルを使用できる。次にそれを説明する。
基本セル列間に形成したNMOSトランジスタ
を用いる必要のない時は、第１配線とポリSi配
線、拡散層コンタクトをNMOSトランジスタ上
に設けなければ良い。そうすれば第３図の絶縁膜
２２のNMOSトランジスタ上にはコンタクト孔
が形成されないので、第１７図に示すように
NMOSトランジスタ上を従来のマスタスライス
の配線領域と同様に第１配線と第２配線を自由に
配線できる。第１７図では第１６図と同じ番号は
同じものを示し、第１配線のマスクパターン１７
０で形成される第１配線と第２配線のマスクパタ
ーン１７１で形成される第２配線とは、それぞれ
のコンタクト用のマスクパターン１７２によつて
接続している。しかし、第２配線のマスクパター
ン１７３で形成される第２配線と第１配線のマス
クパターン１７０で形成される第１配線とは接続
されていない。このようにNMOSトランジスタ
が不要な時には、その上に自由に第１及び第２配
線を形成できる。
を用いる必要のない時は、第１配線とポリSi配
線、拡散層コンタクトをNMOSトランジスタ上
に設けなければ良い。そうすれば第３図の絶縁膜
２２のNMOSトランジスタ上にはコンタクト孔
が形成されないので、第１７図に示すように
NMOSトランジスタ上を従来のマスタスライス
の配線領域と同様に第１配線と第２配線を自由に
配線できる。第１７図では第１６図と同じ番号は
同じものを示し、第１配線のマスクパターン１７
０で形成される第１配線と第２配線のマスクパタ
ーン１７１で形成される第２配線とは、それぞれ
のコンタクト用のマスクパターン１７２によつて
接続している。しかし、第２配線のマスクパター
ン１７３で形成される第２配線と第１配線のマス
クパターン１７０で形成される第１配線とは接続
されていない。このようにNMOSトランジスタ
が不要な時には、その上に自由に第１及び第２配
線を形成できる。
第１８図は基本セル列間に形成した第１６図で
示すNMOSトランジスタを使用する場合のマス
クパターンを示す。この時には、第１配線とポリ
Si配線及び拡散層とのコンタクトマスクパターン
１８０をポリSi配線上あるいは拡散層上に設けれ
ば、第１配線マスクパターン１７０で形成される
第１配線とポリSi配線あるいは拡散層とが接続さ
れる。また、Al１とAl２のコンタクトマスクパ
ターン１７２を第１配線上に設けると、第２配線
マスクパターン１７１で形成される第２配線と第
１配線とが接続される。このように本実施例によ
れば、少数ビツトしか使用しないユーザーも効率
よく配線チヤネルを利用できる。
示すNMOSトランジスタを使用する場合のマス
クパターンを示す。この時には、第１配線とポリ
Si配線及び拡散層とのコンタクトマスクパターン
１８０をポリSi配線上あるいは拡散層上に設けれ
ば、第１配線マスクパターン１７０で形成される
第１配線とポリSi配線あるいは拡散層とが接続さ
れる。また、Al１とAl２のコンタクトマスクパ
ターン１７２を第１配線上に設けると、第２配線
マスクパターン１７１で形成される第２配線と第
１配線とが接続される。このように本実施例によ
れば、少数ビツトしか使用しないユーザーも効率
よく配線チヤネルを利用できる。
第１９図は本発明の他の実施例を示すもので基
本セル列間に、基本セル2.5個間当り、２対のＰ
形とＮ形のMOSトランジスタ１９３と１対のＰ
形とＮ形のMOSトランジスタ１９４を設けたも
のである。各Ｐ、Ｎトランジスタペアは共通のポ
リSiのゲート電極１９２を持つ。このマスタを準
備しておくと、第５図に示したレジスタ本体を基
本セル2.5個用いて形成し、アドレスによつてク
ロツクドインバータを制御する２入力NANDと
インバータを基本セル列間に形成したMOSトラ
ンジスタで構成できるので効率よく第５図に示し
たレジスタを作成できる。
本セル列間に、基本セル2.5個間当り、２対のＰ
形とＮ形のMOSトランジスタ１９３と１対のＰ
形とＮ形のMOSトランジスタ１９４を設けたも
のである。各Ｐ、Ｎトランジスタペアは共通のポ
リSiのゲート電極１９２を持つ。このマスタを準
備しておくと、第５図に示したレジスタ本体を基
本セル2.5個用いて形成し、アドレスによつてク
ロツクドインバータを制御する２入力NANDと
インバータを基本セル列間に形成したMOSトラ
ンジスタで構成できるので効率よく第５図に示し
たレジスタを作成できる。
第２０図は第１配線で結線して２入力NAND
ゲート２０１とインバータ２００を構成し、それ
らに電源を供給するVCC電源線２０２とGND電源
線２０３を第１配線で布線した例である。
ゲート２０１とインバータ２００を構成し、それ
らに電源を供給するVCC電源線２０２とGND電源
線２０３を第１配線で布線した例である。
また、第１６図において説明したように、第１
配線とポリSi配線、拡散層コンタクトマスクをユ
ーザー毎に変えれば、基本セル列間に形成した
MOSトランジスタを使用しない場合は従来のマ
スタスライスと同様、自由にMOSトランジスタ
上を配線できる。
配線とポリSi配線、拡散層コンタクトマスクをユ
ーザー毎に変えれば、基本セル列間に形成した
MOSトランジスタを使用しない場合は従来のマ
スタスライスと同様、自由にMOSトランジスタ
上を配線できる。
以上述べた本発明の実施例では、基本セル列間
にMOSトランジスタを形成する例について述べ
たが、その他、容量や抵抗、ダイオードなどの回
路素子を形成しておくとデジタル回路ばかりでな
く、アナログ回路にも有効である。またCMOS
回路について述べてきたが他のMOS回路でも本
発明は有効である。
にMOSトランジスタを形成する例について述べ
たが、その他、容量や抵抗、ダイオードなどの回
路素子を形成しておくとデジタル回路ばかりでな
く、アナログ回路にも有効である。またCMOS
回路について述べてきたが他のMOS回路でも本
発明は有効である。
本発明によれば、機能集積密度の高いマスタス
ライスLSIを得ることができる。
ライスLSIを得ることができる。
第１図は従来のマスタスライスLSIのマスタ方
式を示す平面図、第２図は従来のマスタスライス
LSIの基本セルの拡大図、第３図は従来のマスタ
スライスLSIの断面図と層構成を示す展開図、第
４図及び第５図はレジスタ回路図、第６図は第５
図を説明するための回路図、第７図及び第８図は
メモリ回路図、第９図はNAND回路図、第１０
図はマスタスライスのチツプ平面図、第１１図は
16×16ビツトのメモリ構成図、第１２図は本発明
の一実施例を示すマスタスライスLSIのマスタ方
式を示す図、第１３図及び第１４図は本発明の一
実施例を用いてメモリを構成した構成図、第１５
図は本発明の他の実施例の説明図、第１６図は本
発明の他の実施例を示すマスクパターン図、第１
７図及び第１８図は本発明の他の実施例の説明
図、第１９図は本発明の他の実施例を示すマスタ
スライスLSIのマスタ方式を示す図、第２０図は
本発明の一実施例を用いてレジスタを構成した場
合の平面図である。 １…LSIチツプ、２…基本セル、３…基本セル
列、１２０…NMOSトランジスタ。
式を示す平面図、第２図は従来のマスタスライス
LSIの基本セルの拡大図、第３図は従来のマスタ
スライスLSIの断面図と層構成を示す展開図、第
４図及び第５図はレジスタ回路図、第６図は第５
図を説明するための回路図、第７図及び第８図は
メモリ回路図、第９図はNAND回路図、第１０
図はマスタスライスのチツプ平面図、第１１図は
16×16ビツトのメモリ構成図、第１２図は本発明
の一実施例を示すマスタスライスLSIのマスタ方
式を示す図、第１３図及び第１４図は本発明の一
実施例を用いてメモリを構成した構成図、第１５
図は本発明の他の実施例の説明図、第１６図は本
発明の他の実施例を示すマスクパターン図、第１
７図及び第１８図は本発明の他の実施例の説明
図、第１９図は本発明の他の実施例を示すマスタ
スライスLSIのマスタ方式を示す図、第２０図は
本発明の一実施例を用いてレジスタを構成した場
合の平面図である。 １…LSIチツプ、２…基本セル、３…基本セル
列、１２０…NMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 一方の主表面に少なくとも、所望の回路素子
を配置した基本セルを一方向に多数個並設して基
本セル列とし、該基本セル列を該基本セル列と直
角方向に複数個並設してなる半導体チツプと、該
半導体チツプ上に第１の絶縁膜を介して積層され
る第１配線と、該第１配線上に第２の絶縁膜を介
して積層される第２配線とを少なくとも具備し、
該第１配線、該第２配線、該第１の絶縁膜のコン
タクト孔、及び該第２の絶縁膜のコンタクト孔を
品種に応じて変えて該基本セル内及び該基本セル
間を電気的に接続して所望の電気回路動作を得る
半導体集積回路装置において、 上記半導体チツプの任意の基本セル列間に上記
基本セルの回路素子とは電気的に絶縁された所望
の回路素子を形成し、上記基本セル列間の回路素
子を所望の電気回路動作に用いるときには、上記
基本セル列間の回路素子上に上記第１の絶縁膜の
コンタクト孔を設けて上記基本セル列間の回路素
子と上記第１配線とを電気的に接続し、また、上
記基本セル列間の回路素子が所望の電気回路動作
に不要なときには、上記基本セル列間の回路素子
上に上記第１の絶縁膜のコンタクト孔を設けず
に、上記基本セル列間の回路素子上を上記第１配
線及び上記該第２配線の配線領域とすることを特
徴とする半導体集積回路装置。 ２ 特許請求の範囲第１項において、全基本セル
列間にそれぞれ複数個のMOSトランジスタを形
成したことを特徴とする半導体集積回路装置。 ３ 特許請求の範囲第１項或いは第２項におい
て、基本セル列間に形成される複数個のMOSト
ランジスタは、セル列方向に並設されていること
を特徴とする半導体集積回路装置。 ４ 特許請求の範囲第１項、第２項或いは第３項
において、基本セルは、ソース或いはドレインを
直列接続した少なくとも２連のＰチヤネル型
MOSトランジスタと、ソース或いドレインを直
列接続した少なくとも２連のＮチヤネル型MOS
トランジスタと相対配置した基本セルであること
を特徴とする半導体集積回路装置。 ５ 特許請求の範囲第１項、第２項、第３項、或
いは第４項において、上記基本セル列は列間に所
定間隔を有して並設されることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56066918A JPS57183048A (en) | 1981-05-06 | 1981-05-06 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56066918A JPS57183048A (en) | 1981-05-06 | 1981-05-06 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57183048A JPS57183048A (en) | 1982-11-11 |
| JPH0120539B2 true JPH0120539B2 (ja) | 1989-04-17 |
Family
ID=13329830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56066918A Granted JPS57183048A (en) | 1981-05-06 | 1981-05-06 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57183048A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119647A (ja) * | 1982-01-09 | 1983-07-16 | Ricoh Co Ltd | Ｌｓｉマスタスライスチツプ |
| JPS58139446A (ja) * | 1982-02-15 | 1983-08-18 | Nec Corp | 半導体集積回路装置 |
| JPS59181028A (ja) * | 1983-03-30 | 1984-10-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS59182540A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 半導体装置における配線パタ−ンの設計方法 |
| JPS6025251A (ja) * | 1983-07-20 | 1985-02-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS6064447A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPS60175438A (ja) * | 1984-02-22 | 1985-09-09 | Hitachi Ltd | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4965787A (ja) * | 1972-10-27 | 1974-06-26 | ||
| JPS4966081A (ja) * | 1972-10-27 | 1974-06-26 |
-
1981
- 1981-05-06 JP JP56066918A patent/JPS57183048A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4965787A (ja) * | 1972-10-27 | 1974-06-26 | ||
| JPS4966081A (ja) * | 1972-10-27 | 1974-06-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57183048A (en) | 1982-11-11 |
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