JPS59182540A - 半導体装置における配線パタ−ンの設計方法 - Google Patents
半導体装置における配線パタ−ンの設計方法Info
- Publication number
- JPS59182540A JPS59182540A JP5508383A JP5508383A JPS59182540A JP S59182540 A JPS59182540 A JP S59182540A JP 5508383 A JP5508383 A JP 5508383A JP 5508383 A JP5508383 A JP 5508383A JP S59182540 A JPS59182540 A JP S59182540A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- channels
- wiring pattern
- pieces
- normal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体装置における配線パターンの設計方
法、特にマスタスライスＬＳＩに適用して有効な技術に
関するものである。
法、特にマスタスライスＬＳＩに適用して有効な技術に
関するものである。
［背景技術］
一般に、マスタスライスＬＳＩにおいては、半導体チッ
プ上にトランジスタ等の半導体素子を含むセルが複数配
置されたセル列を有し、各セル列はたとえば等間隔に規
則的に配列されている。したがって、各セル間を結ぶ配
線パターンを形成する箇所、つまり配線チャネルも予め
定められている。
プ上にトランジスタ等の半導体素子を含むセルが複数配
置されたセル列を有し、各セル列はたとえば等間隔に規
則的に配列されている。したがって、各セル間を結ぶ配
線パターンを形成する箇所、つまり配線チャネルも予め
定められている。
そこで、配線パターンの設計は、そのような配線チャネ
ル上に配線パターンを割り当てる作業になる。従来の配
線パターンの設計においては、すべての配線チャネルを
同等に扱い、たとえば配線密度の均一化を図るようにし
た配線の手法が採られていた（たとえば、「マスタスラ
イス方式の配線プログラム」広瀬他、信学技報ＣＡＳ７
９−１４０参照）。
ル上に配線パターンを割り当てる作業になる。従来の配
線パターンの設計においては、すべての配線チャネルを
同等に扱い、たとえば配線密度の均一化を図るようにし
た配線の手法が採られていた（たとえば、「マスタスラ
イス方式の配線プログラム」広瀬他、信学技報ＣＡＳ７
９−１４０参照）。
そのため、従来の方法には、遠く離れた端子間を結ぶ配
線をなすような場合、他の端子間を結ぶ配線パターンが
障害となって、迂回あるいは折れ曲がりが多くなったり
する可能性が大きく、配線抵抗および配線容量の点から
素子の特性上配線遅延が大きくなってしまうという欠点
があった。
線をなすような場合、他の端子間を結ぶ配線パターンが
障害となって、迂回あるいは折れ曲がりが多くなったり
する可能性が大きく、配線抵抗および配線容量の点から
素子の特性上配線遅延が大きくなってしまうという欠点
があった。
［発明の目的］
この発明の目的は、配線遅延時間を短縮することによっ
て、半導体装置の動作速度の向上を図ることができる新
規な配線パターンの設計方法を提供することにある。
て、半導体装置の動作速度の向上を図ることができる新
規な配線パターンの設計方法を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。
、この明細書の記述および添付図面から明らかになるで
あろう。
［発明の概要］
この発明は、前記した配線遅延の問題となるのは一部の
端子間を結ぶ配線パターン（たとえば、遠く離れた端子
間を結ぶもの、あるいはクロック信号ラインなど）に限
ることに着眼してなされたもので、この出願において開
示される発明のうち代表的なものの概要を簡単に説明す
れば、下記のとおりである。
端子間を結ぶ配線パターン（たとえば、遠く離れた端子
間を結ぶもの、あるいはクロック信号ラインなど）に限
ることに着眼してなされたもので、この出願において開
示される発明のうち代表的なものの概要を簡単に説明す
れば、下記のとおりである。
すなわち、この発明では、半導体チップ上の配線チャネ
ルの一部を専用チャネルとし、他の通常チャネルと区別
し、その専用チャネル上に、論理上遅延を少なくしたい
配線パターンを優先的に割り当てて配線するようにして
いる。専用チャネルとしての効果をより大きくするには
、専用チャネル上に割り当てる配線パターンの幅を、他
の通常チャネル上に割り当てるものよりも広くするのが
良い。
ルの一部を専用チャネルとし、他の通常チャネルと区別
し、その専用チャネル上に、論理上遅延を少なくしたい
配線パターンを優先的に割り当てて配線するようにして
いる。専用チャネルとしての効果をより大きくするには
、専用チャネル上に割り当てる配線パターンの幅を、他
の通常チャネル上に割り当てるものよりも広くするのが
良い。
［実施例コ
第１図はこの発明を適用したＬＳＩの配線設計図であり
、半導体チップ１上、図示しないポンディングパッドお
よび入出力回路等の内側に、３段に並んだセル２の列が
あり、セル２には長手方向に沿って端子３がある。配線
作業は、同電位にすべき端子３間を配線パターンによっ
て接続する作業であり、配線パターンの配置には、縦横
等間隔に並んだ配線チャネルを用いて行なう。第１図で
は全ての配線チャネルのうち横方向の専用チャネル４０
を各セル列間３本ずつ計１２本とし、縦方向の専用チャ
ネル４１をＬＳＩの左右と真中に各３本ずつ計９本とし
て決める。残りの配線チャネルは、破線によって一部の
もののみ図示しているが、チャネル５０および５１のよ
うにＬＳＩ全体上に等間隔に並んでいる。
、半導体チップ１上、図示しないポンディングパッドお
よび入出力回路等の内側に、３段に並んだセル２の列が
あり、セル２には長手方向に沿って端子３がある。配線
作業は、同電位にすべき端子３間を配線パターンによっ
て接続する作業であり、配線パターンの配置には、縦横
等間隔に並んだ配線チャネルを用いて行なう。第１図で
は全ての配線チャネルのうち横方向の専用チャネル４０
を各セル列間３本ずつ計１２本とし、縦方向の専用チャ
ネル４１をＬＳＩの左右と真中に各３本ずつ計９本とし
て決める。残りの配線チャネルは、破線によって一部の
もののみ図示しているが、チャネル５０および５１のよ
うにＬＳＩ全体上に等間隔に並んでいる。
このように専用チャネル４０，４１と通常のチャネル５
０．５４に分けられたＬＳＩの配線チャネルに対し、配
線遅延を問題としない通常の端子３間を結ぶ配線パター
ン６は通常のチャネル５０゜５１を用いて配線する。し
かし、前述したような論理的に配線遅剣を少なくしたい
端子３間を結ぶ配線パターン７．８．９は専用チャネル
４０．４１を主に使って配線する。端子３から専用チャ
ネル４１に到る配線パターン７は通常チャネル５１を用
いているが、配線パターン７に続く配線パターン８は横
方向の専用チャネル４０を、また配線パターン９は縦方
向の専用チャネル４１をそれぞれ用いている。この場合
、専用チャネル４０．４１上の配線パターン８，９につ
いては、通常の配線チャネル５０．５１上の配線パター
ン７のパターン幅よりも広くすることによって配線抵抗
等を小さくすることができる。
０．５４に分けられたＬＳＩの配線チャネルに対し、配
線遅延を問題としない通常の端子３間を結ぶ配線パター
ン６は通常のチャネル５０゜５１を用いて配線する。し
かし、前述したような論理的に配線遅剣を少なくしたい
端子３間を結ぶ配線パターン７．８．９は専用チャネル
４０．４１を主に使って配線する。端子３から専用チャ
ネル４１に到る配線パターン７は通常チャネル５１を用
いているが、配線パターン７に続く配線パターン８は横
方向の専用チャネル４０を、また配線パターン９は縦方
向の専用チャネル４１をそれぞれ用いている。この場合
、専用チャネル４０．４１上の配線パターン８，９につ
いては、通常の配線チャネル５０．５１上の配線パター
ン７のパターン幅よりも広くすることによって配線抵抗
等を小さくすることができる。
以上は２層配線への適用例であり、通常および専用の各
チャネル５０，５１； ４０，４１を各層に分配してい
る。しかし、場合によっては、専用のチャネル４０．４
１を第３層として、通常のチャネル５０．５１と全く分
けることもできる。
チャネル５０，５１； ４０，４１を各層に分配してい
る。しかし、場合によっては、専用のチャネル４０．４
１を第３層として、通常のチャネル５０．５１と全く分
けることもできる。
第２図はそうした観点から３つの配線層を用いた場合の
実施例である。第１図と同様にセル２の列およびセルの
端子３からなるが、通常の端子３間を結ぶ′配線パター
ンは、第２層の配線パターン１０２、第１層と第２Ｍと
の間をつなぐスルーホール１１−および第１層の配線パ
ターン１−０１を用いて配線する。一方、配線遅延を少
なくしたい端子３間を結ぶ配線パターンは、第２層の配
線パターン１０２、第２層と第３層との間をつなぐスル
−ホール１２および第３Ｍの配線パターン１０３を用い
て配線する。このように第３層を専用チャネルとして用
いることができ、この場合も第３層の配線パターン１０
３の幅は第１層および第２層のものより広くして専用チ
ャネルの効果を高めることができる。
実施例である。第１図と同様にセル２の列およびセルの
端子３からなるが、通常の端子３間を結ぶ′配線パター
ンは、第２層の配線パターン１０２、第１層と第２Ｍと
の間をつなぐスルーホール１１−および第１層の配線パ
ターン１−０１を用いて配線する。一方、配線遅延を少
なくしたい端子３間を結ぶ配線パターンは、第２層の配
線パターン１０２、第２層と第３層との間をつなぐスル
−ホール１２および第３Ｍの配線パターン１０３を用い
て配線する。このように第３層を専用チャネルとして用
いることができ、この場合も第３層の配線パターン１０
３の幅は第１層および第２層のものより広くして専用チ
ャネルの効果を高めることができる。
［効果］
以上のように、この発明によれば、専用チャネル４０．
４１を使った配線パターンであるため、配線パターンの
迂回をなくし、はぼ最短の長さで配線することが保証で
き、したがって配線遅延等を最小化することができる。
４１を使った配線パターンであるため、配線パターンの
迂回をなくし、はぼ最短の長さで配線することが保証で
き、したがって配線遅延等を最小化することができる。
特に実施例のように、専用チャネル４０．４１上に割り
当てる配線パターンの幅を、他の通常チャネル５０．５
１上に割り当てるもめよりも広くした場合には、専用チ
ャかネルとしくの効果をより大きくすることができる。
当てる配線パターンの幅を、他の通常チャネル５０．５
１上に割り当てるもめよりも広くした場合には、専用チ
ャかネルとしくの効果をより大きくすることができる。
以上この発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、この発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
［利用分野］
この発明はマスタスライスＬＳＩに適用して特に大きな
効果を得ることができるが、マスタスライス以外のもの
であっても、半導体チップ上にセルを配置したセル列が
ある程度規則的に配列されたＬＳＩに対して有用である
。
効果を得ることができるが、マスタスライス以外のもの
であっても、半導体チップ上にセルを配置したセル列が
ある程度規則的に配列されたＬＳＩに対して有用である
。
第１図はこの発明の一実施例を示す配線設計図、第２図
は３つの配線層を用いた、別の実施例を示す配線設計図
である。 １・０．半導体チップ、２・・・セル、３・・・端子、
４０．４１・・・専用チャネル、５０，５１・・・通常
チャネル、６，７．’８．９・・・配線パターン、１０
１・・・第１層の配線パターン、１０２・・・第２層の
配線パターン、１０３・・・第３層の配線パタ第 １
図 δρ 第 ２ 図
は３つの配線層を用いた、別の実施例を示す配線設計図
である。 １・０．半導体チップ、２・・・セル、３・・・端子、
４０．４１・・・専用チャネル、５０，５１・・・通常
チャネル、６，７．’８．９・・・配線パターン、１０
１・・・第１層の配線パターン、１０２・・・第２層の
配線パターン、１０３・・・第３層の配線パタ第 １
図 δρ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、半導体チップ上にセルを配置したセル列が規則的に
配列された半導体装置において、前記セル間を結ぶ配線
パターンを設計するに際し、次の手法を採ることを特徴
とする半導体装置における配線パターンの設計方法。 （Ａ）半導体チップ上の配線チャネルの一部を専用チャ
ネルとし、他の通常チャネルと区別する。 （Ｂ）前記専用チャネル上に、論理上遅延を少なくした
い配線パターンを優先的に割り当てて配線する。 ２、前記専用チャネル上に割り当てる配線パターンは、
通常チャネル上の配線パターンよりも幅が広い特許請求
の範囲第１項に記載の半導体装置における配線パターン
の設計方法。 ３、前記半導体装置は、マスタスライスＬＳＩである特
許請求の範囲第１項あるいは第２項に記載の半導体装置
における配線パターンの設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5508383A JPS59182540A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置における配線パタ−ンの設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5508383A JPS59182540A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置における配線パタ−ンの設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59182540A true JPS59182540A (ja) | 1984-10-17 |
| JPH0479144B2 JPH0479144B2 (ja) | 1992-12-15 |
Family
ID=12988816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5508383A Granted JPS59182540A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置における配線パタ−ンの設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182540A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61232634A (ja) * | 1985-04-09 | 1986-10-16 | Nec Corp | マスタスライス方式半導体集積回路 |
| JPS6455841A (en) * | 1987-08-27 | 1989-03-02 | Toshiba Corp | Semiconductor integrated circuit device |
| JPH03278449A (ja) * | 1990-03-02 | 1991-12-10 | Matsushita Electron Corp | 半導体集積回路の自動配線方法 |
| US5212403A (en) * | 1990-09-10 | 1993-05-18 | Hitachi, Ltd. | Integrated circuit device having an ic chip mounted on the wiring substrate and having suitable mutual connections between internal circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-04-01 JP JP5508383A patent/JPS59182540A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61232634A (ja) * | 1985-04-09 | 1986-10-16 | Nec Corp | マスタスライス方式半導体集積回路 |
| JPS6455841A (en) * | 1987-08-27 | 1989-03-02 | Toshiba Corp | Semiconductor integrated circuit device |
| JPH03278449A (ja) * | 1990-03-02 | 1991-12-10 | Matsushita Electron Corp | 半導体集積回路の自動配線方法 |
| US5212403A (en) * | 1990-09-10 | 1993-05-18 | Hitachi, Ltd. | Integrated circuit device having an ic chip mounted on the wiring substrate and having suitable mutual connections between internal circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479144B2 (ja) | 1992-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61292341A (ja) | 半導体集積回路 | |
| JPS59182540A (ja) | 半導体装置における配線パタ−ンの設計方法 | |
| US4791609A (en) | Semiconductor integrated circuit device | |
| KR910007900B1 (ko) | 반도체 집적회로장치 | |
| JP3289999B2 (ja) | 半導体集積回路 | |
| JPH0120536B2 (ja) | ||
| JPS623584B2 (ja) | ||
| JP2505039B2 (ja) | 機能ブロック上を通過する配線の配線方法 | |
| JPS61225845A (ja) | 半導体装置 | |
| JPS63187647A (ja) | マスタ−スライス方式の半導体集積回路 | |
| JPH03255665A (ja) | 半導体集積回路装置 | |
| JPS62266850A (ja) | マスタスライスｌｓｉ | |
| JPH0795562B2 (ja) | ビルディングブロック方式による集積回路の設計方法 | |
| JPS59175747A (ja) | 半導体集積回路 | |
| JPH0475665B2 (ja) | ||
| JPS6074548A (ja) | 半導体集積回路 | |
| JPS59145542A (ja) | 大規模集積回路 | |
| JPS62210640A (ja) | 半導体集積回路配線方式 | |
| JPH04280452A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JPH02208968A (ja) | 半導体集積回路 | |
| JPH01278040A (ja) | 半導体集積回路 | |
| JPH0695552B2 (ja) | 半導体集積回路の配線方式 | |
| JPH0323650A (ja) | 半導体論理集積回路 | |
| JPH0289339A (ja) | 半導体集積回路装置 | |
| JPS61139044A (ja) | 半導体集積回路装置 |