JPH0323650A - 半導体論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体論理集積回路に係り、特にスタンダー
ドセル方式の半導体論理集積同路に関する−。

（従来の技術） 近年、基本論理回路が何千個もあるような大現模ＩＣの
実用化が進められており、これはいわゆる論理ＬＳＩと
呼ばれ、各種機器に広く用いられるようになってきてい
る。

この種のＬＳＩはユーザ専用品も多く、多品種になる。

そこでできるだけ早《設計を行う方法として、あらかじ
め基本パターンを形威しておき、ユーザからの要求に応
じてこれを完成するセミカスタム方式の集積回路（ＡＳ
ＩＣ）がある。

ＡＳＩＣの代表的な例としては、スタンダードセル方式
とゲートアレイ方式とがある。

ゲートアレイ方式は、基本論理回路を形成するための基
本セルが何列も整然と並べられ、セル列とセル列との間
の配線の通路に、ユーザの要求する論理回路に合わせて
配線工程を実行するだけで回路が完成するように構戒さ
れる方式である。

これに対し、スタンダードセル方式は、基本論理回路や
これらを組み合わせて作ったやや複雑な論理回路（ブロ
ック）を最適設計してライブラリに標準セルとして登録
しておき、これらを組み合わせて大規模なＬＳＩロジッ
クを形成するものである。

この標準セルは最も小さな占有面積で最も高い性能が得
られるように最適設計して登録されており、ゲートアレ
イ方式に対してセル使用率が高い、未使用のトラックが
ない、ブロック分割を行うことによってレイアウトの最
適化をはかることができる、等の長所を有している。

ＭＳ３図にブロック分割されたスタンダードセルＬＳＩ
の模式図を示す。このスタンダードセルＬＳｌは、大小
４つのブロックから構成されており、ブロックの種類と
しては、回路上相関の強い基本セルを集めて構成したモ
ジュール、およびモジュールを数個集めて構成したもの
、または特定の機能を持ち、あらかじめセルライブラリ
ーに登録されたソフトマクロセルがある。

ブロック分割に際しては、回路上相関の強い基本セルを
集めてブロックを構成し、かつブロック間のデータの流
れを考慮して、これらブロックを定められたチップサイ
ズに配置し、ブロックおよびＩ／Ｏ間の結線を行なうと
いう方法がとられている。

スタンダードセル方式で所望の論理回路をチップ上に実
現するためには、まずすべてのブロックがトラック領域
を含めてチップに収まるように、そのブロックの形状（
長方形であればその縦と横の長さ）を決める。そして次
に、具体的には、いくつかの基本セルを強制配置するわ
けであるが、決めた形状になるような条件のもとてブロ
ックを自動配置配線プログラムによって構或する。そし
てブロックおよびＩ／Ｏ間の結線を行いチップを構成す
る。

ところで第３図に示されるようなＬＳＩをレイアウトす
る際、ブロック分割の問題に加え、ブロック間の給電線
接続をどうするかが１つの問題となる。

従来においては第４図もしくは第５図に示すような方法
でブロック間の給電線を接続していた。

すなわち、第４図の方法では隣り合うブロック間で高さ
の近いセル行の給電線同士を接続する。

しかしこの方法では、隣り合うブロック間でセル行の数
が違ったり、セル行の間隔が不規則であることによって
、ブロック間の給電線接続の為のレイアウトは不規則で
繁雑となる。また第４図において Ｌｌ−Ｌ２ としなければ、ブロック間のトラック領域を無駄に費や
すことになるためその事も考慮しながらレイアウトする
必要がある。

よってレイアウト設計に要する時間は多大なものとなる
。

これに対し、第５図の方法においては、ブロック間の給
電線接続は、ブロック間のトラックでセル行の方向に垂
直な方向に走る接続用給電線を介して行なわれており、
第４図に示した方法に比べてレイアウトは容易となる。

また、接続用給電線はブロック間の信号線帖線以前に配
置しておけばよく、こうすれば、ブロック間のトラック
領域を無駄に費やすことはない。

さらにまたセル行間の給電線も結線されることになるた
め、給電線電位の均一化に対しても有効である。

しかし、あるブロックのあるセル行の給電線と、隣のブ
ロックのあるセル行の給電線がほぼ等しい高さにあり、
かつ給電線ＶＤＤ及びＧＮＤの並びが両者で逆のときは
、第６図に示すように、ブロック間の給電線は曲がった
ものとせざるを得す、レイアウトは第４図の場合と同様
に不規則的で繁雑なものとなる。そして結線すべき給電
線の種類が増えればそのレイアウトはさらに不規則で繁
雑になる。

このため、最初に見積もって確保したブロック間のトラ
ック領域ではすべての信号線を結線することが不可能に
なることも起こり得る。

このような事態になると、ブロックのトラック領域見積
もりからやり直さねばならずレイアウト設計に要する時
間は多大なものとなる。

従って、設計のＴＡＴ　（Ｔｕｒｎ　　Ａｒｏｕｎｄ　
　Ｔｉｍｅ）が短いというスタンダードセル方式本来の
メリットが失われてしまう。

（発明が解決しようとする課題） このように、最適設計のためブロック分割されたスタン
ダ一一ドセルＬＳＩはブロック間の給電線接続のレイア
ウトが不規則で繁雑になり、ＴＡＴの短さをメリットと
するスタンダードセル方式のＬＳＩでありながら、設計
に多大な時間を要するという問題点があった。

本発明は、前記実情に鑑みてなされたもので、ＴＡＴの
短い半導体論理集積回路を提供することを目的とする。

〔発明の構成〕

本発明は、ブロック分割されたスタンダードセル方式の
半導体論理集積回路において、複数の基本セルから構成
されるブロックの間の給電線への接続は、セル行の方向
に垂直に走る接続用給電線を介して行なわれており、か
つその接続用給電線の本数が給電接続すべきブロックで
用いられている給電線の種類よりも多くなるようにして
いる。

すなわち、同じ種類の給電線を複数木配設するようにし
ている。

さらに、給電接続すべきブロックで用いられている給電
線が、例えばＶＤＤとＧＮＤ等のＮ種類の場合を例にと
ると、ブロック間のトラックでセル行の方向に垂直に走
る接続用給電線は、（２Ｎ一１）本とし、１本のみであ
る種類の給電線を真ん中にしてそれぞれを左右に配置す
る。

例えば給電接続すべきブロックで川いられている給電線
が、ＶＤＤとＧＮＤの２Ｆｌ類の場合を例にとると、ブ
ロック間のトラックでセル行の方向に垂直に走る接続用
給電線は、ＧＮＤ，ＶＤＤ，ＧＮＤの順で３本とし、左
右２本の接続用ＧＮＤ給電線は横方向のブロック間信号
線とショートしない領域を用いて結線するようにする。

（作用） 上記構成によれば、ブロック間の給電線の接続は、ブロ
ックで用いられている同じ種類の給電線が複数存在する
ため、横方向のブロック間信号線とショートしない領域
を用いて複数の同じ種類の給電線のうちのいずれかに結
線するようにすればよく、設計に自由度があり、短時間
で容易に設計できＴＡＴの短縮化をはかることができる
。

また、給電接続すべきブロックで用いられている給電線
が、例えばＶＤＤとＧＮＤ等のＮ種類の場合を例にとる
と、ブロック間のトラックでセル行の方向に垂直に走る
接続用給電線は、（２Ｎ一１）本とし、１本のみである
種類の給電線を真ん中にしてそれぞれを左右に配置する
ようにすれば、それぞれ近い側の給電線に接続するよう
にすればよく、配線が極めて容易となる。

また、例えば、給電接続すべきブロックで用いられてい
る給電線がＶＤＤとＧＮＤの２　ＦＪｉ類の場合は、接
続用給電線は、ＧＮｐ，ＶＤＤ，ＧＮＤの順で３本配置
させるため、右側のブロックのＧＮＤ線は右側の接続用
ＧＮＤ給電線に接続させ、左側のブロックのＧＮＤ線は
左側の接続川ＧＮＤ給電線に接続させることが出来る。

その際、給ｆｌｉ線を折り曲げる必要はなくレイアウア
トはシンプルなものとなり、レイアウト設計を大変効率
的に行なうことが出来る。そして、左右２本の接続川Ｇ
ＮＤ給電線は横方向のブロック間信号線とショートしな
い領域を用いて結線すればよい。ブロック間領域のトラ
ック幅Ｗは、 Ｗ−ブロック間領域の全幅一接続用給電線領域幅であり
、あらかじめ信号線用トラック幅を完全に見積もること
が出来、レイアウトをやり直すようなことは起こらない
。よってレイアウト設計に要する時間は大幅に削減され
る。

（実施例） 以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

第１図は、一実施例のブロック分割されたスタンダード
セル方式のＧａＡｓ論理集積回路のレイアウトにおける
、ブロック間領域周辺を示したものである。

このＧａＡｓ論理集積回路では、第１および第２のブロ
ック１０．２０の間のトラック領域３０内に、セル列と
垂直な方向にＧＮＤ，ＶＤＤ，ＧＮＤの順でトラック領
域に対して平行に配置された３本の接続用給電線を具備
したことを特徴とするものである。

すなわち、このＧａＡｓ論理集積回路は、基本回路とし
てＤ　Ｃ　Ｆ　Ｌ　（Ｄｉｒｅｃｔ　Ｃｏｐｌｅｄ　Ｆ
ＥＴ　Ｌｏｇ１ｃ　）を用いており、所定数の基本セル
１が配列されてセル列を構成すると共に、このセル列が
集まってそれぞれ第１および第２のブロック１０．２０
を構成している。

そして、各第１および第２のブロック１０，２０内には
セル列に沿ってＶＤＤ及びＧＮＤの２本の給電線が設け
られている。

また、これら第１および第２のブロック１０．２０の間
には、ブロック間配線用のトラック領域３０が設けられ
、このトラック領域３０内には、セル列と垂直な方向に
ＧＮＤ，ＶＤＤ，ＧＮＤの順で平行に配置された３本の
接続用給電線が設けられている。

そして、第１のブロック１０と第２のブロック２０の基
本セル行がどのような位置関係にあっても、基本セル行
から接続用給電線へと横方向に伸びる給電線は曲げるこ
となく、セル列と垂直な方向にＧＮＤ，ＶＤＤ，ＧＮＤ
の順で平行に配置された３本の接続用給電線のうちのい
ずれかに接続されている。

尚、この例では横方向の配線は第二層配線で構成され、
縦方向は配線は第一層配線で構成されている。

このように、本発明実施例の論理集積回路では、基本セ
ル行から接続用給電線へと横方向に伸びる給電線を曲げ
る必要はなく、またセル行間の給電線も結線されるため
給電線電位の均一化も実現されている。信号線は第１図
で信号線ａとして示したように（信号線幅は無視して書
かれている）、３本の接続用給電線の両側をトラック領
域として用いて配線すればよい。

また、本発明は給電線のレイアウト設計を容易にするだ
けでなく、ブロック間の信号線に対するトラック領域を
拡大する効果がある。

尚前記実施例では、接続用給電線を、ＧＮＤ，ＶＤＤ，
ＧＮＤｌ７）順で３本設けたが、ＶＤＤ，ＧＮＤ，ＶＤ
Ｄの順で３本設けてもよい。

第２図は、本発明の第２の実施例を示す図である。例に
ついて第２図および第６図を用いて説明する。

この例でも、第１図に示した前記実施例と同様に、第１
および第２のブロック１００，２００の間のトラック領
域３００内に、セル列と垂直な方向にＧＮＤ，ＶＤＤ，
ＧＮＤの順で平行に配置された３本の接続用給電線を具
備しており、各セル列にそって横方向にＶＤＤｘおよび
ＧＮＤｘのそれぞれ２本の給電線が配設されている。

そして、ＧＮＤの横にＧＮＤと平行に信号ｇｂが配設さ
れており、この信号線ｂと第１のブロック１００の１つ
のセルＣ１とがＸ方向に伸長する配１１２１ｘによって
コンタクトホール２１Ｃを介して接続されている。

このように、セル列に対して垂直方向に伸びる信号線ｂ
と第１のブロック１００の１つのセルＣ１とが配線を曲
げることなく配線距離を最短状態にし結線されている。

これに対し、ｖＤＤおよびＧＮＤの２本の給電線に対し
て２本の接続用給電線を用いた従来例において同様の構
成を考える。

第６図はＶＤＤおよびＧＮＤの２本の給電線に対して２
本の接続用給電線を用いたときのレイアウトを示したも
のであるが、ここで第６図の接続用給電線領域幅Ｗ１と
第２図の接続用給電線領域ＩＷ２は等しくさせており、
これらの比較からも明らかなように。ブロック間の縦方
向の信号線に対するトラック領域の減少はないことがわ
かる。

すなわち、本発明実施例における２２の領域は従来例の
レイアウト（第６図）においては信号線が通過出来ない
領域であった。しかし本発明により第２図に示した信号
線ｂのようにこの領域を通過することができるようにな
った。

また、第６図の信号線Ｃはレイアウト上は許されるが、
ＧＮＤＸの存在の為、コンタクトホール６１は形威し得
なかった。これに対し本発明の第２図ではコンタクト２
１ｅは当然許される。

このように本発明によって、ブロック間の信号線に対す
るトラック領域が拡大されることがわかる。

なお、具体的に約５Ｋゲートの論理集積回路の設計時間
について見ると、第５図、もしくは第６図に示した従来
法では設計に約２週間かかったのに対し、この実施例で
は、設計時間を約１週間に短縮することが出来た。

なお、前記実施例ではＤＣＦＬを基本回路として構成さ
れたＧａ　Ａｓ論理ＬＳＩを説明したが、本発明は他の
基本回路、例えば、３？Ｉ！源方式のＢＦＬ，ＳＤＦＬ
，ＳＣＦＬなどにも同様に適用可能である。特に、３？
ｌｉ源方式の場合は、ＤＣＦＬのような２ｒｒ／１源方
式の場合よりも更に本発明の効果は大きくなる。３電源
をＶＤＤ，ＧＮＤ，ＶＳＳとすると、ブロック間のトラ
ック領域には例えば、ＶＤＤ，ＧＮＤ，ＶＳＳ．ＧＮＤ
，ＶＤＤ（７）順に５本の接続用給電線を設ければよい
。

また更に本発明はＳ　ｉ　ＬＳ　Ｉの場含も同様に適用
することが出来る。その中でも大電力を必要とし給ｍ８
１電位の均一化が重要となるＥＣＬなとでは特に有効で
ある。

〔発明の効果〕

以上説明してきたように本発明によれば、スタンダード
セル方式で、かつブロック分割された半導体論理集積回
路において、ブロック間の給電線の接続は、ブロックで
用いられている給電線のうちの少なくとも１種類につい
て複数本配設するようにしているため、ブロック間の給
電線レイアウトは大変シンプルになり、レイアウト設計
にかかる時間は大幅に短縮される。

【図面の簡単な説明】

第１図は本発明の一実施例のスタンダードセル方式の論
理集積回路のブロック間領域周辺のレイアウト図、第２
図は本発明の他の実施例のスタンダードセル方式の論理
集積回路のブロック間領域周辺のレイアウト図、第３図
はブロック分割されたスタンダードセルＬＳＩの模式図
、第４図および第５図は従来例のスタンダードセル方式
の論理集積回路のブロック間領域周辺のレイアウト図、
゛第６図はｊ１１２図に示した実施例と比較のために示
した論理集積回路のブロック間領域周辺のレイアウト図
である。 １・・・基本セル、１０・・・第１のブロック、２０・
・・第２のブロック、３０・・・トラック領域、１００
・・・第１−のブロック、２００・・・第２のブロック
、３００・・・トラック領域、６１・・・許されないコ
ンタクト、２１ｘ・・・信号線、２〕，Ｃ・・・本発明
によって配置可能となったコンタクト、２２・・・従来
配線を禁止されていた領域、 ａ，ｂ，ｃ・・・信号線。

Claims (3)

【特許請求の範囲】
1. （１）複数の基本セルから構成される複数のブロックを
   組み合わせて形成されたスタンダードセル方式の半導体
   論理集積回路において、 各ブロックの間の給電線への接続は、セル 行の方向に垂直に走る接続用給電線を介して行なわれて
   おり、かつ前記接続用給電線は、少なくとも１種類につ
   いて、同じ種類の給電線を複数本含むように構成されて
   いることを特徴とする半導体論理集積回路。
2. （２）前記ブロック間のトラックでセル行の方向に垂直
   に走る接続用給電線は、Ｎ種類であるとき（２Ｎ−１）
   本から構成されていることを特徴とする請求項（１）記
   載の半導体論理集積回路。
3. （３）前記ブロック間のトラックでセル行の方向に垂直
   に走る接続用給電線は、ＧＮＤ、ＶＤＤ、ＧＮＤの順で
   ３本とし、左右２本の接続用ＧＮＤ給電線は横方向のブ
   ロック間信号線と接触しない領域を用いて結線せしめら
   れていることを特徴とする請求項（１）記載の半導体論
   理集積回路。