JP2001094054A - スタンダードセル、半導体集積回路およびそのレイアウト方法 - Google Patents
スタンダードセル、半導体集積回路およびそのレイアウト方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】
【課題】 実効セルサイズの縮小化を図り、半導体集積
化回路の集積密度を向上できるスタンダードセルを提供
する。 【解決手段】 半導体基板上に形成された複数のＭＯＳ
トランジスタ１ａ，２ａ，３ａ，４ａを含み、上下左右
に隣接して半導体集積回路を構成するスタンダードセル
である。電源電圧または接地電圧に接続されるＭＯＳト
ランジスタ１ａ，２ａ，３ａ，４ａのソース領域１０
ａ，１０ｃ，１２ａ，１８ａ，１８ｃ，１８ｄを隣接す
るセル間で共有させることで実効的なセルサイズの縮小
を図るものである。また、共有しない場合には、一方の
セルのソース領域３２，３６を空き領域に配置し、セル
間に跨るように配置することで実効的なセルサイズを縮
小する。
化回路の集積密度を向上できるスタンダードセルを提供
する。 【解決手段】 半導体基板上に形成された複数のＭＯＳ
トランジスタ１ａ，２ａ，３ａ，４ａを含み、上下左右
に隣接して半導体集積回路を構成するスタンダードセル
である。電源電圧または接地電圧に接続されるＭＯＳト
ランジスタ１ａ，２ａ，３ａ，４ａのソース領域１０
ａ，１０ｃ，１２ａ，１８ａ，１８ｃ，１８ｄを隣接す
るセル間で共有させることで実効的なセルサイズの縮小
を図るものである。また、共有しない場合には、一方の
セルのソース領域３２，３６を空き領域に配置し、セル
間に跨るように配置することで実効的なセルサイズを縮
小する。
Description
【０００１】
【発明の属する技術分野】本発明は、スタンダードセル
方式で用いられるセル、このスタンダードセルを組み合
わせて実現される半導体集積回路、およびこの半導体集
積回路の設計方法に関する。
方式で用いられるセル、このスタンダードセルを組み合
わせて実現される半導体集積回路、およびこの半導体集
積回路の設計方法に関する。
【０００２】
【従来の技術】半導体集積回路が大規模になるにつれ
て、人手によってすべてを設計することが困難となり、
そのためコンピュータによる自動設計であるセミカスタ
ム設計手法が一般的に利用されるようになってきてい
る。このセミカスタム設計手法とは、標準の基本回路
（論理セル）をあらかじめ複数準備し、これらの論理セ
ルをコンピュータにより自動設計して希望の回路を開発
する手法であり、その代表例としてゲートアレイ方式や
スタンダードセル方式がある。
て、人手によってすべてを設計することが困難となり、
そのためコンピュータによる自動設計であるセミカスタ
ム設計手法が一般的に利用されるようになってきてい
る。このセミカスタム設計手法とは、標準の基本回路
（論理セル）をあらかじめ複数準備し、これらの論理セ
ルをコンピュータにより自動設計して希望の回路を開発
する手法であり、その代表例としてゲートアレイ方式や
スタンダードセル方式がある。
【０００３】スタンダードセル方式では、基本回路を組
み合わせて作った少し複雑な論理回路を最適設計して、
コンピュータのデータベースにスタンダードセルとして
あらかじめ登録しておく。そして、ＬＳＩを設計する場
合、データベースに登録された各種のセルを組み合わせ
て希望の回路を実現する。各セルは高さが一定であり、
必要なセルが複数の列状に配置される。スタンダードセ
ルが登録されるデータベースはセルライブラリー（Cell
Library）と呼ばれ、このライブラリーに登録されてい
るセルの種類が豊富なほど、無駄の少ないＬＳＩチップ
を設計できる。
み合わせて作った少し複雑な論理回路を最適設計して、
コンピュータのデータベースにスタンダードセルとして
あらかじめ登録しておく。そして、ＬＳＩを設計する場
合、データベースに登録された各種のセルを組み合わせ
て希望の回路を実現する。各セルは高さが一定であり、
必要なセルが複数の列状に配置される。スタンダードセ
ルが登録されるデータベースはセルライブラリー（Cell
Library）と呼ばれ、このライブラリーに登録されてい
るセルの種類が豊富なほど、無駄の少ないＬＳＩチップ
を設計できる。
【０００４】近年、スタンダードセルに高機能のマクロ
セル（ブロック）の混在を可能としたセルベースＡＳＩ
Ｃがセミカスタム設計手法の主流となって来ている。特
に、３層以上の金属配線による、セル領域（トランジス
タ領域）と配線チャネル領域が混在したスタンダードセ
ルを用いたセルベースＡＳＩＣが開発され、その高集積
性に期待が寄せられている。
セル（ブロック）の混在を可能としたセルベースＡＳＩ
Ｃがセミカスタム設計手法の主流となって来ている。特
に、３層以上の金属配線による、セル領域（トランジス
タ領域）と配線チャネル領域が混在したスタンダードセ
ルを用いたセルベースＡＳＩＣが開発され、その高集積
性に期待が寄せられている。
【０００５】
【発明が解決しようとする課題】半導体集積回路の集積
密度が増大するにつれ、ますますセルサイズの縮小化が
要求されて来ている。一般に、各セルのトランジスタサ
イズを小さくすればセルサイズの縮小化が可能である。
しかしながら、一律にトランジスタサイズを小さくすれ
ば、セルの駆動能力が低下してしまう。スタンダードセ
ル方式では、各セルが複数の列状に配置されており、隣
接するセル間で共有可能な回路構成がある場合がある。
したがって、その回路構成を１つにまとめれば、セル列
が縮小され、見かけのセルサイズの縮小が図られる。従
来より良く用いられる方法として、基板（ウェル構造で
ある場合にはそのウェル）に電位を与えるサブストレー
ト・コンタクト領域を上下で隣接するセルの中央に配置
し、そのサブストレート・コンタクト領域をそのセル間
で共有する方法がある。しかし、この方法では、上下方
向にセル列を縮小できても、左右方向については縮小す
ることができない。したがって、左右方向についてもセ
ル列を縮小し、セルサイズを実効的に縮小できる方法の
実現が望まれている。
密度が増大するにつれ、ますますセルサイズの縮小化が
要求されて来ている。一般に、各セルのトランジスタサ
イズを小さくすればセルサイズの縮小化が可能である。
しかしながら、一律にトランジスタサイズを小さくすれ
ば、セルの駆動能力が低下してしまう。スタンダードセ
ル方式では、各セルが複数の列状に配置されており、隣
接するセル間で共有可能な回路構成がある場合がある。
したがって、その回路構成を１つにまとめれば、セル列
が縮小され、見かけのセルサイズの縮小が図られる。従
来より良く用いられる方法として、基板（ウェル構造で
ある場合にはそのウェル）に電位を与えるサブストレー
ト・コンタクト領域を上下で隣接するセルの中央に配置
し、そのサブストレート・コンタクト領域をそのセル間
で共有する方法がある。しかし、この方法では、上下方
向にセル列を縮小できても、左右方向については縮小す
ることができない。したがって、左右方向についてもセ
ル列を縮小し、セルサイズを実効的に縮小できる方法の
実現が望まれている。
【０００６】本発明は、このような課題を解決し、上下
方向および左右方向について実効セルサイズの縮小化を
図り、半導体集積化回路の集積密度を向上できるスタン
ダードセルを提供することを目的とする。
方向および左右方向について実効セルサイズの縮小化を
図り、半導体集積化回路の集積密度を向上できるスタン
ダードセルを提供することを目的とする。
【０００７】本発明の他の目的は、上記のスタンダード
セルを組み合わせて実現される高集積化可能な半導体集
積回路を提供することにある。
セルを組み合わせて実現される高集積化可能な半導体集
積回路を提供することにある。
【０００８】本発明のさらに他の目的は、上記のスタン
ダードセルを組み合わせて実現される高集積化可能な半
導体集積回路のレイアウト方法を提供することにある。
ダードセルを組み合わせて実現される高集積化可能な半
導体集積回路のレイアウト方法を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明の特徴は、半導体基板上に形成された複数の
ＭＯＳトランジスタを含み、上下左右に隣接して半導体
集積回路を構成するスタンダードセルにおいて、（ａ）
所定の電位を供給する電源に接続され、隣接するセルと
の境界線を超えて形成されたソース領域、および、
（ｂ）セル境界線付近に形成され、隣接するセルがセル
境界線を超えるソース領域を有する場合に、隣接するセ
ルのソース領域を配置可能な空き領域、の少なくともど
ちらか一方の領域を有するスタンダードセルであること
である。
め、本発明の特徴は、半導体基板上に形成された複数の
ＭＯＳトランジスタを含み、上下左右に隣接して半導体
集積回路を構成するスタンダードセルにおいて、（ａ）
所定の電位を供給する電源に接続され、隣接するセルと
の境界線を超えて形成されたソース領域、および、
（ｂ）セル境界線付近に形成され、隣接するセルがセル
境界線を超えるソース領域を有する場合に、隣接するセ
ルのソース領域を配置可能な空き領域、の少なくともど
ちらか一方の領域を有するスタンダードセルであること
である。
【００１０】本発明の特徴によれば、隣接するセル間で
ソース領域（ソース拡散層およびその上部のコンタク
ト）を共有させることによってセル列を上下方向および
左右方向に縮小することができる。また、共有されるソ
ース領域が無い場合であっても、一方のソース領域をセ
ル間に跨って配置することでセル列を縮小することがで
きる。このセル列の縮小によって、セルの実効サイズは
縮小され、チップ面積の縮小化、集積密度の向上が図ら
れる。
ソース領域（ソース拡散層およびその上部のコンタク
ト）を共有させることによってセル列を上下方向および
左右方向に縮小することができる。また、共有されるソ
ース領域が無い場合であっても、一方のソース領域をセ
ル間に跨って配置することでセル列を縮小することがで
きる。このセル列の縮小によって、セルの実効サイズは
縮小され、チップ面積の縮小化、集積密度の向上が図ら
れる。
【００１１】本発明の特徴において、半導体基板または
ウェルに電位を供給するコンタクト領域（サブストレー
ト・コンタクト領域）をセル境界線を超えて形成される
ソース領域と重なるように配置することで、セル列をよ
り一層縮小することができる。
ウェルに電位を供給するコンタクト領域（サブストレー
ト・コンタクト領域）をセル境界線を超えて形成される
ソース領域と重なるように配置することで、セル列をよ
り一層縮小することができる。
【００１２】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について説明する。まず最初に、本発明に係るス
タンダードセルについて４つの実施の形態を用いて説明
し、次に、本発明に係る半導体集積回路のレイアウト装
置および方法について説明する。
の形態について説明する。まず最初に、本発明に係るス
タンダードセルについて４つの実施の形態を用いて説明
し、次に、本発明に係る半導体集積回路のレイアウト装
置および方法について説明する。
【００１３】（第１の実施の形態）図１は、本発明の第
１の実施の形態を説明するための図であり、（ａ）は、
この実施の形態に係る２入力ＮＡＮＤを構成するスタン
ダードセルの平面図、（ｂ）は、その比較例である従来
技術に係る２入力ＮＡＮＤを構成するスタンダードセル
の平面図、（ｃ）は、この実施の形態に係るインバータ
を構成するスタンダードセルの平面図、（ｄ）は、その
比較例である従来技術に係るインバータを構成するスタ
ンダードセルの平面図を示す。簡単化のため、ここでは
ソース・ドレイン拡散層、ポリシリコン（ポリＳｉ）、
コンタクトおよびセル境界線（セル枠）のみが示されて
おり、金属配線層は省略されている。図示はしないが、
従来技術と同様、基板またはウェルに電位を与えるサブ
ストレート・コンタクト領域が上下で隣接するセル間で
共有される。また、各セル同士はセル境界線が接するよ
うに上下左右に隣接して配置され、上下方向および左右
方向にセル列を形成する。
１の実施の形態を説明するための図であり、（ａ）は、
この実施の形態に係る２入力ＮＡＮＤを構成するスタン
ダードセルの平面図、（ｂ）は、その比較例である従来
技術に係る２入力ＮＡＮＤを構成するスタンダードセル
の平面図、（ｃ）は、この実施の形態に係るインバータ
を構成するスタンダードセルの平面図、（ｄ）は、その
比較例である従来技術に係るインバータを構成するスタ
ンダードセルの平面図を示す。簡単化のため、ここでは
ソース・ドレイン拡散層、ポリシリコン（ポリＳｉ）、
コンタクトおよびセル境界線（セル枠）のみが示されて
おり、金属配線層は省略されている。図示はしないが、
従来技術と同様、基板またはウェルに電位を与えるサブ
ストレート・コンタクト領域が上下で隣接するセル間で
共有される。また、各セル同士はセル境界線が接するよ
うに上下左右に隣接して配置され、上下方向および左右
方向にセル列を形成する。
【００１４】図１（ａ）に示すように、この実施の形態
に係る２入力ＮＡＮＤを構成するスタンダードセルで
は、複数のｐ型ＭＯＳトランジスタとｎ型ＭＯＳトラン
ジスタを構成するためのソース・ドレイン拡散層１０
（１０ａ，１０ｂ，１０ｃ）、１２（１２ａ，１２ｂ，
１２ｃ）と、ポリシリコン１４，１６と、コンタクト１
８（１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ）と、セ
ル境界線２０とから構成されている。このセルは２個の
ｐ型ＭＯＳトランジスタ１ａおよび２ａと、２個のｎ型
ＭＯＳトランジスタ３ａおよび４ａとから成り、ｐ型Ｍ
ＯＳトランジスタ１ａはゲートとなるポリシリコン１４
と、ソース領域となるｐ型拡散層１０ａと、ｐ型ＭＯＳ
トランジスタ２ａと共有されるドレイン領域となるｐ型
拡散層１０ｂとを有している。同様に、ｐ型ＭＯＳトラ
ンジスタ２ａはゲートとなるポリシリコン１６と、ソー
ス領域となるｐ型拡散層１０ｃと、ｐ型ＭＯＳトランジ
スタ１ａと共有されるドレイン領域となるｐ型拡散層１
０ｂとを有している。ｐ型ＭＯＳトランジスタ１ａおよ
び２ａのソース拡散層１０ａおよび１０ｃにはコンタク
ト１８ａおよび１８ｃを介して電源電圧（ＶＤＤ）が供
給される。ｐ型ＭＯＳトランジスタ１ａおよび２ａは並
列接続されている。
に係る２入力ＮＡＮＤを構成するスタンダードセルで
は、複数のｐ型ＭＯＳトランジスタとｎ型ＭＯＳトラン
ジスタを構成するためのソース・ドレイン拡散層１０
（１０ａ，１０ｂ，１０ｃ）、１２（１２ａ，１２ｂ，
１２ｃ）と、ポリシリコン１４，１６と、コンタクト１
８（１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ）と、セ
ル境界線２０とから構成されている。このセルは２個の
ｐ型ＭＯＳトランジスタ１ａおよび２ａと、２個のｎ型
ＭＯＳトランジスタ３ａおよび４ａとから成り、ｐ型Ｍ
ＯＳトランジスタ１ａはゲートとなるポリシリコン１４
と、ソース領域となるｐ型拡散層１０ａと、ｐ型ＭＯＳ
トランジスタ２ａと共有されるドレイン領域となるｐ型
拡散層１０ｂとを有している。同様に、ｐ型ＭＯＳトラ
ンジスタ２ａはゲートとなるポリシリコン１６と、ソー
ス領域となるｐ型拡散層１０ｃと、ｐ型ＭＯＳトランジ
スタ１ａと共有されるドレイン領域となるｐ型拡散層１
０ｂとを有している。ｐ型ＭＯＳトランジスタ１ａおよ
び２ａのソース拡散層１０ａおよび１０ｃにはコンタク
ト１８ａおよび１８ｃを介して電源電圧（ＶＤＤ）が供
給される。ｐ型ＭＯＳトランジスタ１ａおよび２ａは並
列接続されている。
【００１５】一方、ｎ型ＭＯＳトランジスタ３ａはゲー
トとなるポリシリコン１４と、ソース領域となるｎ型拡
散層１２ａと、ドレイン領域となるｎ型拡散層１２ｂと
を有している。同様に、ｎ型ＭＯＳトランジスタ４ａは
ゲートとなるポリシリコン１６と、ソース領域となるｎ
型拡散層１２ｂと、ドレイン領域となるｎ型拡散層１２
ｃとを有している。ｎ型拡散層１２ｂは、ｎ型ＭＯＳト
ランジスタ３ａのドレイン領域とｎ型ＭＯＳトランジス
タ４ａのソース領域の両方を兼ねている。ｎ型ＭＯＳト
ランジスタ３ａのｎ型拡散層１２ａにはコンタクト１８
ｄを介して接地電圧（ＶＳＳ）が供給される。ｎ型ＭＯ
Ｓトランジスタ３ａおよび４ａは直列接続されている。
トとなるポリシリコン１４と、ソース領域となるｎ型拡
散層１２ａと、ドレイン領域となるｎ型拡散層１２ｂと
を有している。同様に、ｎ型ＭＯＳトランジスタ４ａは
ゲートとなるポリシリコン１６と、ソース領域となるｎ
型拡散層１２ｂと、ドレイン領域となるｎ型拡散層１２
ｃとを有している。ｎ型拡散層１２ｂは、ｎ型ＭＯＳト
ランジスタ３ａのドレイン領域とｎ型ＭＯＳトランジス
タ４ａのソース領域の両方を兼ねている。ｎ型ＭＯＳト
ランジスタ３ａのｎ型拡散層１２ａにはコンタクト１８
ｄを介して接地電圧（ＶＳＳ）が供給される。ｎ型ＭＯ
Ｓトランジスタ３ａおよび４ａは直列接続されている。
【００１６】そして、ｐ型ＭＯＳトランジスタ１ａおよ
び２ａの共有ドレイン拡散層１０ｂの上部に設けられた
コンタクト１８ｂおよびｎ型ＭＯＳトランジスタ４ａの
ドレイン拡散層１２ｃの上部に設けられたコンタクト１
８ｅを介して、ｐ型拡散層１０ｂとｎ型拡散層１２ｃが
金属配線層（図示しない）で接続される。
び２ａの共有ドレイン拡散層１０ｂの上部に設けられた
コンタクト１８ｂおよびｎ型ＭＯＳトランジスタ４ａの
ドレイン拡散層１２ｃの上部に設けられたコンタクト１
８ｅを介して、ｐ型拡散層１０ｂとｎ型拡散層１２ｃが
金属配線層（図示しない）で接続される。
【００１７】この実施の形態に係るインバータを構成す
るスタンダードセルでは、図１（ｃ）に示すように、ｐ
型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを構成
するためのソース・ドレイン拡散層２２（２２ａ，２２
ｂ）、２４（２４ａ，２４ｂ）と、ポリシリコン２６
と、コンタクト２８（２８ａ，２８ｂ，２８ｃ，２８
ｄ）と、セル境界線３０とから構成されている。このセ
ルは１個のｐ型ＭＯＳトランジスタ５ａと、１個のｎ型
ＭＯＳトランジスタ６ａとから成り、ｐ型ＭＯＳトラン
ジスタ５ａはゲートとなるポリシリコン２６と、ソース
領域となるｐ型拡散層２２ａと、ドレイン領域となるｐ
型拡散層２２ｂとを有している。ｐ型ＭＯＳトランジス
タ５ａの拡散層２２ａにはコンタクト２８ａを介して電
源電圧（ＶＤＤ）が供給される。一方、ｎ型ＭＯＳトラ
ンジスタ６ａはゲートとなるポリシリコン２６と、ソー
ス領域となるｎ型拡散層２４ａと、ドレイン領域となる
ｎ型拡散層２４ｂとを有している。ｎ型ＭＯＳトランジ
スタ６ａのｎ型拡散層２４ａにはコンタクト２８ｃを介
して接地電圧（ＶＳＳ）が供給される。そして、ｐ型Ｍ
ＯＳトランジスタ５ａのドレイン拡散層２２ｂの上部に
設けられたコンタクト２８ｂおよびｎ型ＭＯＳトランジ
スタ６ａのドレイン拡散層２４ｂの上部に設けられたコ
ンタクト２８ｄを介して、２つのドレイン拡散層２２ｂ
および２４ｂは金属配線層（図示しない）で接続され
る。
るスタンダードセルでは、図１（ｃ）に示すように、ｐ
型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを構成
するためのソース・ドレイン拡散層２２（２２ａ，２２
ｂ）、２４（２４ａ，２４ｂ）と、ポリシリコン２６
と、コンタクト２８（２８ａ，２８ｂ，２８ｃ，２８
ｄ）と、セル境界線３０とから構成されている。このセ
ルは１個のｐ型ＭＯＳトランジスタ５ａと、１個のｎ型
ＭＯＳトランジスタ６ａとから成り、ｐ型ＭＯＳトラン
ジスタ５ａはゲートとなるポリシリコン２６と、ソース
領域となるｐ型拡散層２２ａと、ドレイン領域となるｐ
型拡散層２２ｂとを有している。ｐ型ＭＯＳトランジス
タ５ａの拡散層２２ａにはコンタクト２８ａを介して電
源電圧（ＶＤＤ）が供給される。一方、ｎ型ＭＯＳトラ
ンジスタ６ａはゲートとなるポリシリコン２６と、ソー
ス領域となるｎ型拡散層２４ａと、ドレイン領域となる
ｎ型拡散層２４ｂとを有している。ｎ型ＭＯＳトランジ
スタ６ａのｎ型拡散層２４ａにはコンタクト２８ｃを介
して接地電圧（ＶＳＳ）が供給される。そして、ｐ型Ｍ
ＯＳトランジスタ５ａのドレイン拡散層２２ｂの上部に
設けられたコンタクト２８ｂおよびｎ型ＭＯＳトランジ
スタ６ａのドレイン拡散層２４ｂの上部に設けられたコ
ンタクト２８ｄを介して、２つのドレイン拡散層２２ｂ
および２４ｂは金属配線層（図示しない）で接続され
る。
【００１８】図１（ａ）および（ｂ）から明らかなよう
に、（ａ）のＮＡＮＤセルでは、ソース拡散層１０ａ，
１０ｃ，１２ａおよびその上部のコンタクト１８ａ，１
８ｃ，１８ｄの一部がセル境界線２０を超えて配置され
ている点が、（ｂ）に示す従来の構成とは異なってい
る。また、そこには、このＮＡＮＤセルには隣接する別
のセルのソース拡散層３２およびその上部のコンタクト
３６の一部を配置可能なスペースが設けられていても良
い。同様に、（ｃ）のインバータセルでは、ソース拡散
層２２ａ，２４ａおよびその上部のコンタクト２８ａ，
２８ｃの一部がセル境界線３０を超えて配置されている
点、および隣接する別のセルのソース拡散層３８，４２
およびその上部のコンタクト３６，４４の一部を配置可
能なスペースが設けられている点が異なっている。まさ
に、この点が本発明の特徴部分であり、（ａ）および
（ｃ）に示す構成により、見かけのセルサイズを左右方
向に縮小することが可能となる。
に、（ａ）のＮＡＮＤセルでは、ソース拡散層１０ａ，
１０ｃ，１２ａおよびその上部のコンタクト１８ａ，１
８ｃ，１８ｄの一部がセル境界線２０を超えて配置され
ている点が、（ｂ）に示す従来の構成とは異なってい
る。また、そこには、このＮＡＮＤセルには隣接する別
のセルのソース拡散層３２およびその上部のコンタクト
３６の一部を配置可能なスペースが設けられていても良
い。同様に、（ｃ）のインバータセルでは、ソース拡散
層２２ａ，２４ａおよびその上部のコンタクト２８ａ，
２８ｃの一部がセル境界線３０を超えて配置されている
点、および隣接する別のセルのソース拡散層３８，４２
およびその上部のコンタクト３６，４４の一部を配置可
能なスペースが設けられている点が異なっている。まさ
に、この点が本発明の特徴部分であり、（ａ）および
（ｃ）に示す構成により、見かけのセルサイズを左右方
向に縮小することが可能となる。
【００１９】すなわち、図１に示した本発明の第１の実
施の形態に係るスタンダードセルにおいては、隣接する
セル間で共有可能なソース領域（ソース拡散層１０ａ，
１０ｃ，１２ａ，２２ａ，２４ａおよびそのコンタクト
１８ａ，１８ｃ、１８ｄ，２８ａ，２８ｃ）の一部をあ
らかじめセル境界線２０，３０からはみ出した形状とな
るように構成されている。また、隣接する別のセルから
はみ出したソース領域（ソース拡散層３２，３８，４２
およびそのコンタクト３６，４０，４４）の一部を配置
可能なスペースが設けられている。そして、図２に示す
ように、図１（ａ）のＮＡＮＤセルと（ｂ）のインバー
タセルを隣接して配置した場合、（ａ）のソース拡散層
１０ｃおよびその上部のコンタクト１８ｃと、（ｂ）の
ソース拡散層２２ａおよびその上部のコンタクト２８ａ
は１つにまとめられ、これらのセル間で共有される。ま
た、（ｂ）のはみ出した拡散層２４ａおよびコンタクト
２８ｃの一部は（ａ）の拡散層３２およびコンタクト３
６として（ａ）のスペースに配置される。つまり、本発
明の第１の実施の形態では、隣接するセル間でソース拡
散層およびその上部のコンタクトを共有させることによ
ってセル列を左右方向に縮小する。また、共有しない場
合であっても、ソース拡散層およびそのコンタクトを隣
接するセル間に跨って配置することでセル列を左右方向
に縮小する。したがって、図２から明らかなように、従
来技術に係る図１（ｃ）および（ｄ）に示したＮＡＮＤ
セルおよびインバータセルを隣接して配置した場合の図
２（ｃ）および（ｄ）に比べて、この実施の形態に係る
図１（ａ）および（ｃ）に示したＮＡＮＤセルおよびイ
ンバータセルを隣接して配置した場合の方が大幅に左右
方向のセル列を縮小することができる。それにより、実
効的なセルサイズを左右方向に縮小し、チップ面積の縮
小化、集積密度の向上を図ることができる。
施の形態に係るスタンダードセルにおいては、隣接する
セル間で共有可能なソース領域（ソース拡散層１０ａ，
１０ｃ，１２ａ，２２ａ，２４ａおよびそのコンタクト
１８ａ，１８ｃ、１８ｄ，２８ａ，２８ｃ）の一部をあ
らかじめセル境界線２０，３０からはみ出した形状とな
るように構成されている。また、隣接する別のセルから
はみ出したソース領域（ソース拡散層３２，３８，４２
およびそのコンタクト３６，４０，４４）の一部を配置
可能なスペースが設けられている。そして、図２に示す
ように、図１（ａ）のＮＡＮＤセルと（ｂ）のインバー
タセルを隣接して配置した場合、（ａ）のソース拡散層
１０ｃおよびその上部のコンタクト１８ｃと、（ｂ）の
ソース拡散層２２ａおよびその上部のコンタクト２８ａ
は１つにまとめられ、これらのセル間で共有される。ま
た、（ｂ）のはみ出した拡散層２４ａおよびコンタクト
２８ｃの一部は（ａ）の拡散層３２およびコンタクト３
６として（ａ）のスペースに配置される。つまり、本発
明の第１の実施の形態では、隣接するセル間でソース拡
散層およびその上部のコンタクトを共有させることによ
ってセル列を左右方向に縮小する。また、共有しない場
合であっても、ソース拡散層およびそのコンタクトを隣
接するセル間に跨って配置することでセル列を左右方向
に縮小する。したがって、図２から明らかなように、従
来技術に係る図１（ｃ）および（ｄ）に示したＮＡＮＤ
セルおよびインバータセルを隣接して配置した場合の図
２（ｃ）および（ｄ）に比べて、この実施の形態に係る
図１（ａ）および（ｃ）に示したＮＡＮＤセルおよびイ
ンバータセルを隣接して配置した場合の方が大幅に左右
方向のセル列を縮小することができる。それにより、実
効的なセルサイズを左右方向に縮小し、チップ面積の縮
小化、集積密度の向上を図ることができる。
【００２０】本発明の第１の実施の形態において、ＥＤ
Ａ（Electoronic Design Automation）に次のような機
能を付加すれば、上記のようなスペースを不要すること
ができる。すなわち、各セルにソース拡散層およびその
コンタクトがセル境界線をはみ出すか否かの情報を持た
せ、そのセルと隣接する別のセル間でソースを共有しな
い場合に、そのセル間にスペースを設けるように配置す
る機能をＥＤＡに付加すれば良い。ただし、計算機の負
荷が大きくなるので、設計工期の短縮の点からは、一律
にすべてのセルに上記のスペースを設けた方が好ましい
と考える。
Ａ（Electoronic Design Automation）に次のような機
能を付加すれば、上記のようなスペースを不要すること
ができる。すなわち、各セルにソース拡散層およびその
コンタクトがセル境界線をはみ出すか否かの情報を持た
せ、そのセルと隣接する別のセル間でソースを共有しな
い場合に、そのセル間にスペースを設けるように配置す
る機能をＥＤＡに付加すれば良い。ただし、計算機の負
荷が大きくなるので、設計工期の短縮の点からは、一律
にすべてのセルに上記のスペースを設けた方が好ましい
と考える。
【００２１】（第２の実施の形態）次に、本発明の第２
の実施の形態について説明する。本発明の第２の実施の
形態は、図１および図２に示した第１の実施の形態のス
タンダードセルにおいて、（１）セル境界線を超えて配
置されるソース拡散層およびその上部のコンタクト、
（２）隣接するセルのソース拡散層およびそのコンタク
トの一部を配置するスペース、を所定の基準に従って配
置しておくことにより、左右方向についての実効的なセ
ルサイズをより一層縮小するものである。すなわち、前
述した図１（ａ）に示すスタンダードセルでは、ドレイ
ン拡散層１２ｃおよびそのコンタクト１８ｅと、隣接す
る別のセルのソース拡散層３２およびそのコンタクト３
６を配置するスペースと、が左右方向に並んで配置され
ているため、セルサイズが左右方向に大きくなってしま
う。このことは、図１（ｃ）に示すスタンダードセルに
ついても同様である。
の実施の形態について説明する。本発明の第２の実施の
形態は、図１および図２に示した第１の実施の形態のス
タンダードセルにおいて、（１）セル境界線を超えて配
置されるソース拡散層およびその上部のコンタクト、
（２）隣接するセルのソース拡散層およびそのコンタク
トの一部を配置するスペース、を所定の基準に従って配
置しておくことにより、左右方向についての実効的なセ
ルサイズをより一層縮小するものである。すなわち、前
述した図１（ａ）に示すスタンダードセルでは、ドレイ
ン拡散層１２ｃおよびそのコンタクト１８ｅと、隣接す
る別のセルのソース拡散層３２およびそのコンタクト３
６を配置するスペースと、が左右方向に並んで配置され
ているため、セルサイズが左右方向に大きくなってしま
う。このことは、図１（ｃ）に示すスタンダードセルに
ついても同様である。
【００２２】このため、本発明の第２の実施の形態で
は、セル境界線内の、ドレイン拡散層およびそのコンタ
クトと、ソース拡散層およびそのコンタクトと、を上下
方向にずらして配置する。すなわち、ドレイン拡散層お
よびそのコンタクトと隣接するセルのソース拡散層およ
びそのコンタクトを配置するスペースとを上下方向にず
らして配置する。それにより、セル境界線近傍にドレイ
ン拡散層およびそのコンタクトを配置し、左右方向の実
効セルサイズをより一層縮小する。
は、セル境界線内の、ドレイン拡散層およびそのコンタ
クトと、ソース拡散層およびそのコンタクトと、を上下
方向にずらして配置する。すなわち、ドレイン拡散層お
よびそのコンタクトと隣接するセルのソース拡散層およ
びそのコンタクトを配置するスペースとを上下方向にず
らして配置する。それにより、セル境界線近傍にドレイ
ン拡散層およびそのコンタクトを配置し、左右方向の実
効セルサイズをより一層縮小する。
【００２３】図３は、本発明の第２の実施の形態を説明
するための図であり、（ａ）は、この実施の形態に係る
２入力ＮＡＮＤを構成するスタンダードセルの平面図、
（ｂ）は、この実施の形態に係るインバータを構成する
スタンダードセルの平面図、（ｃ）は、（ａ）のセルと
（ｂ）のセルを隣接させた場合を示す平面図である。簡
単化のため、ここではソース・ドレイン拡散層、ポリシ
リコン（ポリＳｉ）、コンタクトおよびセル境界線（セ
ル枠）のみが示されており、金属配線層は省略されてい
る。図示はしないが、従来技術と同様、サブストレート
・コンタクト領域が上下で隣接するセル間で共有されて
いる。また、各セル同士はセル境界線が接するように上
下左右に隣接して配置され、上下方向および左右方向に
セル列を形成する。
するための図であり、（ａ）は、この実施の形態に係る
２入力ＮＡＮＤを構成するスタンダードセルの平面図、
（ｂ）は、この実施の形態に係るインバータを構成する
スタンダードセルの平面図、（ｃ）は、（ａ）のセルと
（ｂ）のセルを隣接させた場合を示す平面図である。簡
単化のため、ここではソース・ドレイン拡散層、ポリシ
リコン（ポリＳｉ）、コンタクトおよびセル境界線（セ
ル枠）のみが示されており、金属配線層は省略されてい
る。図示はしないが、従来技術と同様、サブストレート
・コンタクト領域が上下で隣接するセル間で共有されて
いる。また、各セル同士はセル境界線が接するように上
下左右に隣接して配置され、上下方向および左右方向に
セル列を形成する。
【００２４】図３（ａ）に示すように、この実施の形態
に係るＮＡＮＤセルは、ソース拡散層４６ａ，４６ｃ，
４８ａおよびその上部のコンタクト５４ａ，５４ｃ，５
４ｄの一部がセル境界線５６を超えて配置されている。
そして、ソース拡散層４６ａ，４６ｃ，４８ａおよびそ
の上部のコンタクト５４ａ，５４ｃ，５４ｄがセルの上
部また下部に配置され、ドレイン拡散層４８ｃおよびそ
の上部のコンタクト５４ｅがセルの中央部に配置されて
いる。さらに、上記のソースおよびドレインの配置によ
って、隣接するセルのソース拡散層６８およびその上部
のコンタクト７０を配置可能なスペースがドレイン拡散
層４８ｃおよびそのコンタクト５４ｅとは上下にずれて
設けられている。同様に、図３（ｂ）のインバータセル
では、ソース拡散層５８ａ，６０ａおよびその上部のコ
ンタクト６４ａ，６４ｃの一部がセル境界線６６を超え
て配置されている。そして、ソース拡散層５８ａ，６０
ａおよびその上部のコンタクト６４ａ，６４ｃがセルの
上部また下部に配置され、ドレイン拡散層５８ｂ，６０
ｂおよびその上部のコンタクト６４ｂ，６４ｄがセルの
中央部に配置されている。さらに、上記のソースおよび
ドレインの配置によって、隣接するセルのソース拡散層
７２，７６およびその上部のコンタクト７４，７８を配
置可能なスペースがドレイン拡散層５８ｂ，６０ｂおよ
びその上部のコンタクト６４ｂ，６４ｄとは上下にずれ
て設けられている。
に係るＮＡＮＤセルは、ソース拡散層４６ａ，４６ｃ，
４８ａおよびその上部のコンタクト５４ａ，５４ｃ，５
４ｄの一部がセル境界線５６を超えて配置されている。
そして、ソース拡散層４６ａ，４６ｃ，４８ａおよびそ
の上部のコンタクト５４ａ，５４ｃ，５４ｄがセルの上
部また下部に配置され、ドレイン拡散層４８ｃおよびそ
の上部のコンタクト５４ｅがセルの中央部に配置されて
いる。さらに、上記のソースおよびドレインの配置によ
って、隣接するセルのソース拡散層６８およびその上部
のコンタクト７０を配置可能なスペースがドレイン拡散
層４８ｃおよびそのコンタクト５４ｅとは上下にずれて
設けられている。同様に、図３（ｂ）のインバータセル
では、ソース拡散層５８ａ，６０ａおよびその上部のコ
ンタクト６４ａ，６４ｃの一部がセル境界線６６を超え
て配置されている。そして、ソース拡散層５８ａ，６０
ａおよびその上部のコンタクト６４ａ，６４ｃがセルの
上部また下部に配置され、ドレイン拡散層５８ｂ，６０
ｂおよびその上部のコンタクト６４ｂ，６４ｄがセルの
中央部に配置されている。さらに、上記のソースおよび
ドレインの配置によって、隣接するセルのソース拡散層
７２，７６およびその上部のコンタクト７４，７８を配
置可能なスペースがドレイン拡散層５８ｂ，６０ｂおよ
びその上部のコンタクト６４ｂ，６４ｄとは上下にずれ
て設けられている。
【００２５】図３（ｃ）に示すように、（ａ）のＮＡＮ
Ｄセルと（ｂ）のインバータセルを隣接して配置した場
合、（ａ）のソース拡散層４６ｃおよびその上部のコン
タクト５４ｃと、（ｂ）のソース拡散層５８ａおよびそ
の上部のコンタクト６４ａは１つにまとめられ、これら
のセル間で共有される。そして、セル間で共有されるソ
ース拡散層４６ｃ（５８ａ）およびその上部のコンタク
ト５４ｃ（６４ａ）の形状は少なくとも凹形状を含むも
のとなる。また、（ｂ）のはみ出した拡散層６０ａおよ
びコンタクト６４ｃの一部は（ａ）の拡散層６８および
コンタクト７０として（ａ）のスペースに配置される。
Ｄセルと（ｂ）のインバータセルを隣接して配置した場
合、（ａ）のソース拡散層４６ｃおよびその上部のコン
タクト５４ｃと、（ｂ）のソース拡散層５８ａおよびそ
の上部のコンタクト６４ａは１つにまとめられ、これら
のセル間で共有される。そして、セル間で共有されるソ
ース拡散層４６ｃ（５８ａ）およびその上部のコンタク
ト５４ｃ（６４ａ）の形状は少なくとも凹形状を含むも
のとなる。また、（ｂ）のはみ出した拡散層６０ａおよ
びコンタクト６４ｃの一部は（ａ）の拡散層６８および
コンタクト７０として（ａ）のスペースに配置される。
【００２６】本発明の第２の実施の形態によれば、隣接
するセルのソース拡散層およびそのコンタクトの一部を
配置可能なスペースとドレイン拡散層およびそのコンタ
クトを上下にずらして設けたので、左右方向にセル列が
より縮小され、セルの実効サイズをより一層小さくする
ことができる。それにより、チップ面積の縮小化、集積
密度の向上を図ることができる。
するセルのソース拡散層およびそのコンタクトの一部を
配置可能なスペースとドレイン拡散層およびそのコンタ
クトを上下にずらして設けたので、左右方向にセル列が
より縮小され、セルの実効サイズをより一層小さくする
ことができる。それにより、チップ面積の縮小化、集積
密度の向上を図ることができる。
【００２７】（第３の実施の形態）次に、本発明の第３
の実施の形態について説明する。上記第１および第２の
実施の形態においては、基板またはウェルに電位を供給
するサブストレート・コンタクト領域が上下で隣接する
セル間で共有されている場合について述べたが、本発明
の第３の実施の形態では、サブストレート・コンタクト
領域を左右で隣接するセル間で共有させることにより、
別途サブストレート・コンタクト領域ストレートを設け
なくて済み、全体的に見れば上下方向および左右方向の
両方についてセル列の縮小化を図るものである。それに
より、実効的なセルサイズを上下方向および左右方向に
縮小し、チップ面積の縮小化、集積密度の向上を図るも
のである。
の実施の形態について説明する。上記第１および第２の
実施の形態においては、基板またはウェルに電位を供給
するサブストレート・コンタクト領域が上下で隣接する
セル間で共有されている場合について述べたが、本発明
の第３の実施の形態では、サブストレート・コンタクト
領域を左右で隣接するセル間で共有させることにより、
別途サブストレート・コンタクト領域ストレートを設け
なくて済み、全体的に見れば上下方向および左右方向の
両方についてセル列の縮小化を図るものである。それに
より、実効的なセルサイズを上下方向および左右方向に
縮小し、チップ面積の縮小化、集積密度の向上を図るも
のである。
【００２８】図４は、本発明の第３の実施の形態に係る
２入力ＮＡＮＤを構成するスタンダードセルの平面図で
ある。簡単化のため、ここではソース・ドレイン拡散
層、ポリシリコン（ポリＳｉ）、コンタクト、セル境界
線（セル枠）およびサブストレート・コンタクト領域の
みが示されており、金属配線層は省略されている。ま
た、各セル同士はセル境界線が接するように上下左右に
隣接して配置され、上下方向および左右方向にセル列を
形成する。
２入力ＮＡＮＤを構成するスタンダードセルの平面図で
ある。簡単化のため、ここではソース・ドレイン拡散
層、ポリシリコン（ポリＳｉ）、コンタクト、セル境界
線（セル枠）およびサブストレート・コンタクト領域の
みが示されており、金属配線層は省略されている。ま
た、各セル同士はセル境界線が接するように上下左右に
隣接して配置され、上下方向および左右方向にセル列を
形成する。
【００２９】図４に示すように、この実施の形態に係る
ＮＡＮＤセルは、ソース拡散層８０ａ，８０ｃ，８２ａ
およびその上部のコンタクト８８ａ，８８ｃ，８８ｄの
一部がセル境界線９０を超えて配置されている。そし
て、ソース拡散層８０ａ，８０ｃ，８２ａおよびその上
部のコンタクト８８ａ，８８ｃ，８８ｄがセルの上部ま
た下部に配置され、ドレイン拡散層８２ｃおよびその上
部のコンタクト８８ｅがセルの中央部に配置されてい
る。さらに、上記のソースおよびドレインの配置によっ
て、隣接するセルのソース拡散層９２およびその上部の
コンタクト９４を配置可能スペースがドレイン拡散層８
２ｃおよびそのコンタクト８８ｅとは上下にずれて設け
られている。
ＮＡＮＤセルは、ソース拡散層８０ａ，８０ｃ，８２ａ
およびその上部のコンタクト８８ａ，８８ｃ，８８ｄの
一部がセル境界線９０を超えて配置されている。そし
て、ソース拡散層８０ａ，８０ｃ，８２ａおよびその上
部のコンタクト８８ａ，８８ｃ，８８ｄがセルの上部ま
た下部に配置され、ドレイン拡散層８２ｃおよびその上
部のコンタクト８８ｅがセルの中央部に配置されてい
る。さらに、上記のソースおよびドレインの配置によっ
て、隣接するセルのソース拡散層９２およびその上部の
コンタクト９４を配置可能スペースがドレイン拡散層８
２ｃおよびそのコンタクト８８ｅとは上下にずれて設け
られている。
【００３０】ここまでは、本発明の第２の実施の形態と
同様であるが、本発明の第３の実施の形態では、サブス
トレート・コンタクト領域９６ａ，９６ｂ，９８ａをセ
ルの左右方向に配置することにより、左右に隣接するセ
ル間でサブストレート・コンタクト領域９６ａ，９６
ｂ，９８ａを共有するようになっている。さらに、この
実施の形態では、サブストレート・コンタクト領域９６
ａ，９６ｂ，９８ａとソース拡散層８０ａ，８０ｃ，８
２ａは重なるように配置され、１つのコンタクト８８
ａ，８８ｃ，８８ｄを介してそれぞれ接続されるように
構成されている。隣接するセルのソース拡散層９２、コ
ンタクト９４およびサブストレート・コンタクト領域９
８ｂが配置される場合においても、同様の構成となって
いる。たとえばｐ型ＭＯＳトランジスタを構成するソー
ス拡散層８０ａおよび８０ｃはボロン（Ｂ）等のｐ型不
純物で構成され、サブストレート・コンタクト領域９６
ａおよび９６ｂはリン（Ｐ）、ヒ素（Ａｓ）等のｎ型不
純物で構成されている。コンタクト８８ａおよび８８ｃ
はｐ型領域であるソース拡散層８０ａおよび８０ｃとｎ
型不純物領域であるサブストレート・コンタクト領域９
６ａおよび９６ｂの両方と接続される。なお、ソース拡
散層８０ａ，８０ｃのうちサブストレート・コンタクト
領域９６ａ，９６ｂと重なる部分についてはｐ型不純物
は導入されていない。ｎ型ＭＯＳトランジスタを構成す
るソース拡散層８２ａ、コンタクト８８ｄおよびサブス
トレート・コンタクト領域９８ａにおいても、それぞれ
の導電型を逆とすれば上記と同様である。
同様であるが、本発明の第３の実施の形態では、サブス
トレート・コンタクト領域９６ａ，９６ｂ，９８ａをセ
ルの左右方向に配置することにより、左右に隣接するセ
ル間でサブストレート・コンタクト領域９６ａ，９６
ｂ，９８ａを共有するようになっている。さらに、この
実施の形態では、サブストレート・コンタクト領域９６
ａ，９６ｂ，９８ａとソース拡散層８０ａ，８０ｃ，８
２ａは重なるように配置され、１つのコンタクト８８
ａ，８８ｃ，８８ｄを介してそれぞれ接続されるように
構成されている。隣接するセルのソース拡散層９２、コ
ンタクト９４およびサブストレート・コンタクト領域９
８ｂが配置される場合においても、同様の構成となって
いる。たとえばｐ型ＭＯＳトランジスタを構成するソー
ス拡散層８０ａおよび８０ｃはボロン（Ｂ）等のｐ型不
純物で構成され、サブストレート・コンタクト領域９６
ａおよび９６ｂはリン（Ｐ）、ヒ素（Ａｓ）等のｎ型不
純物で構成されている。コンタクト８８ａおよび８８ｃ
はｐ型領域であるソース拡散層８０ａおよび８０ｃとｎ
型不純物領域であるサブストレート・コンタクト領域９
６ａおよび９６ｂの両方と接続される。なお、ソース拡
散層８０ａ，８０ｃのうちサブストレート・コンタクト
領域９６ａ，９６ｂと重なる部分についてはｐ型不純物
は導入されていない。ｎ型ＭＯＳトランジスタを構成す
るソース拡散層８２ａ、コンタクト８８ｄおよびサブス
トレート・コンタクト領域９８ａにおいても、それぞれ
の導電型を逆とすれば上記と同様である。
【００３１】本発明の第３の実施の形態では、基板また
はウェルに電位を供給するサブストレート・コンタクト
領域を左右のセル間で共有されるソース拡散層と重なる
ように配置する。このため、左右のセル間でサブストレ
ート・コンタクト領域を共有し、さらに、１つのコンタ
クトでソース拡散層とサブストレート・コンタクト領域
の接続が可能となる。それにより、上下方向および左右
方向にセル列がより縮小され、セルの実効サイズをより
一層小さくすることができる。それにより、チップ面積
の縮小化、集積密度の向上を図ることができる。
はウェルに電位を供給するサブストレート・コンタクト
領域を左右のセル間で共有されるソース拡散層と重なる
ように配置する。このため、左右のセル間でサブストレ
ート・コンタクト領域を共有し、さらに、１つのコンタ
クトでソース拡散層とサブストレート・コンタクト領域
の接続が可能となる。それにより、上下方向および左右
方向にセル列がより縮小され、セルの実効サイズをより
一層小さくすることができる。それにより、チップ面積
の縮小化、集積密度の向上を図ることができる。
【００３２】（第４の実施の形態）次に、本発明の第４
の実施の形態について説明する。上記第１〜第３の実施
の形態においては、基板またはウェルに電位を供給する
サブストレート・コンタクト領域が上下または左右のい
ずれか一方で隣接するセル間で共有されている場合につ
いて述べたが、本発明の第４の実施の形態では、サブス
トレート・コンタクト領域を上下左右の両方で隣接する
セル間で共有させることにより、全体的に見れば上下方
向および左右方向の両方についてセル列の縮小化をより
一層図るものである。それにより、実効的なセルサイズ
を上下方向および左右方向に縮小し、チップ面積の縮小
化、集積密度の向上を図るものである。
の実施の形態について説明する。上記第１〜第３の実施
の形態においては、基板またはウェルに電位を供給する
サブストレート・コンタクト領域が上下または左右のい
ずれか一方で隣接するセル間で共有されている場合につ
いて述べたが、本発明の第４の実施の形態では、サブス
トレート・コンタクト領域を上下左右の両方で隣接する
セル間で共有させることにより、全体的に見れば上下方
向および左右方向の両方についてセル列の縮小化をより
一層図るものである。それにより、実効的なセルサイズ
を上下方向および左右方向に縮小し、チップ面積の縮小
化、集積密度の向上を図るものである。
【００３３】図５は、本発明の第４の実施の形態に係る
２入力ＮＡＮＤを構成するスタンダードセルの平面図で
ある。簡単化のため、ここではソース・ドレイン拡散
層、ポリシリコン（ポリＳｉ）、コンタクト、セル境界
線（セル枠）およびサブストレート・コンタクト領域の
みが示されており、金属配線層は省略されている。ま
た、各セル同士はセル境界線が接するように上下左右に
隣接して配置され、上下方向および左右方向にセル列を
形成する。
２入力ＮＡＮＤを構成するスタンダードセルの平面図で
ある。簡単化のため、ここではソース・ドレイン拡散
層、ポリシリコン（ポリＳｉ）、コンタクト、セル境界
線（セル枠）およびサブストレート・コンタクト領域の
みが示されており、金属配線層は省略されている。ま
た、各セル同士はセル境界線が接するように上下左右に
隣接して配置され、上下方向および左右方向にセル列を
形成する。
【００３４】図５に示すように、この実施の形態に係る
ＮＡＮＤセルは、ソース拡散層１００ａ，１０２ａおよ
びその上部のコンタクト１０８ａ，１０８ｃの一部がセ
ル境界線１１０を超えて配置されている。そして、ソー
ス拡散層１００ａ，１０２ａおよびその上部のコンタク
ト１０８ａ，１０８ｃがセルの上部また下部に配置さ
れ、ドレイン拡散層１０２ｃおよびその上部のコンタク
ト１０８ｄがセルの中央部に配置されている。また、サ
ブストレート・コンタクト領域１１２，１１４はセルの
上下方向にソース拡散層１００ａ，１０２ａに重なるよ
うに配置され、さらにサブストレート・コンタクト領域
１１２，１１４およびソース拡散層１００ａ，１０２ａ
は左右方向に延びた形状となっている。
ＮＡＮＤセルは、ソース拡散層１００ａ，１０２ａおよ
びその上部のコンタクト１０８ａ，１０８ｃの一部がセ
ル境界線１１０を超えて配置されている。そして、ソー
ス拡散層１００ａ，１０２ａおよびその上部のコンタク
ト１０８ａ，１０８ｃがセルの上部また下部に配置さ
れ、ドレイン拡散層１０２ｃおよびその上部のコンタク
ト１０８ｄがセルの中央部に配置されている。また、サ
ブストレート・コンタクト領域１１２，１１４はセルの
上下方向にソース拡散層１００ａ，１０２ａに重なるよ
うに配置され、さらにサブストレート・コンタクト領域
１１２，１１４およびソース拡散層１００ａ，１０２ａ
は左右方向に延びた形状となっている。
【００３５】そして、図６に示すように、上下左右方向
に複数のセルを隣接して配置した場合、サブストレート
・コンタクト領域１１２，１１４とソース拡散層１００
ａ，１０２ａは上下方向および左右方向のセル間で共有
される。このため、全体的に見れば上下方向および左右
方向の両方についてセル列の縮小化が図られ、実効的な
セルサイズを上下方向および左右方向に縮小することが
できる。それにより、チップ面積の縮小化、集積密度の
向上を実現できる。
に複数のセルを隣接して配置した場合、サブストレート
・コンタクト領域１１２，１１４とソース拡散層１００
ａ，１０２ａは上下方向および左右方向のセル間で共有
される。このため、全体的に見れば上下方向および左右
方向の両方についてセル列の縮小化が図られ、実効的な
セルサイズを上下方向および左右方向に縮小することが
できる。それにより、チップ面積の縮小化、集積密度の
向上を実現できる。
【００３６】また、この実施の形態では、コンタクト１
０８ａ，１０８ｃをサブストレート・コンタクト領域１
１２，１１４の上部に配置することでコンタクトの数を
低減している。すなわち、コンタクト１０８ａ，１０８
ｃとソース拡散層１００ａ，１０２ａを直接接続しない
で、ソース拡散層１００ａ，１０２ａ上に形成された低
抵抗の導電層を介して間接的に接続している。したがっ
て、コンタクト１０８ａ，１０８ｃを上下に隣接するセ
ル間で共有することが可能となり、それによりコンタク
トの数を低減することができる。ソース拡散層１００
ａ，１０２ａ上の導電層はたとえば周知のサリサイドプ
ロセスで実現すれば良い。
０８ａ，１０８ｃをサブストレート・コンタクト領域１
１２，１１４の上部に配置することでコンタクトの数を
低減している。すなわち、コンタクト１０８ａ，１０８
ｃとソース拡散層１００ａ，１０２ａを直接接続しない
で、ソース拡散層１００ａ，１０２ａ上に形成された低
抵抗の導電層を介して間接的に接続している。したがっ
て、コンタクト１０８ａ，１０８ｃを上下に隣接するセ
ル間で共有することが可能となり、それによりコンタク
トの数を低減することができる。ソース拡散層１００
ａ，１０２ａ上の導電層はたとえば周知のサリサイドプ
ロセスで実現すれば良い。
【００３７】（レイアウト設計装置および方法）図７
は、本発明に係るレイアウト装置のブロック図である。
図８は、本発明に係る半導体集積回路のレイアウト方法
の基本的な処理手順を示すフローチャートである。図７
に示すように、本発明に係るレイアウト装置１１８は、
スタンダードセルや高機能化したブロック（マクロ・セ
ル）等を配置する手段１２０と、配置されてセル間の配
線を経路を決定する手段１２２とで構成される。この実
施の形態に係るレイアウト装置１１８は、複数の回路の
接続情報から成る回路接続情報１１６を入力し、レイア
ウト結果であるレイアウト・ブロック（パターン）１２
４を出力する。
は、本発明に係るレイアウト装置のブロック図である。
図８は、本発明に係る半導体集積回路のレイアウト方法
の基本的な処理手順を示すフローチャートである。図７
に示すように、本発明に係るレイアウト装置１１８は、
スタンダードセルや高機能化したブロック（マクロ・セ
ル）等を配置する手段１２０と、配置されてセル間の配
線を経路を決定する手段１２２とで構成される。この実
施の形態に係るレイアウト装置１１８は、複数の回路の
接続情報から成る回路接続情報１１６を入力し、レイア
ウト結果であるレイアウト・ブロック（パターン）１２
４を出力する。
【００３８】次に、本発明に係るレイアウト方法につい
て図８を用いて説明する。図８に示すように、ステップ
１０１において、回路接続情報１１６とセル・ライブラ
リデータ１２６が入力される。これらのデータは計算機
のメモリ上に格納される。論理設計によって得られた回
路間の結線データ（ネットリスト）は、論理設計終了
後、論理回路データベースなどから回路接続情報１１６
として出力される。回路接続情報１１６はセル名、端子
名および信号名を記述して回路間の結線情報を表現す
る。同一信号名が記述された端子間は配線によって結線
される。そして、回路接続情報１１６に記述されている
セルをセル・ライブラリ１２６から選択して、複数のセ
ルを配置する。この配置処理においてはいかに効率よく
最適配置できるかが非常に重要な事柄である。というの
は、標準セルの配置は、大規模・高機能のＬＳＩの実現
の際、チップ面積の最小化、配線長最小化等の課題に大
きく影響するからである。この自動配置の手法としては
種々のものが挙げられるが、大別して、初期配置での構
成的配置法と、配置改善における繰り返し改善法があ
る。初期配置での構成的配置法としては、たとえばペア
・リンキング法、クラスタ成長法、ミンカット法があ
る。
て図８を用いて説明する。図８に示すように、ステップ
１０１において、回路接続情報１１６とセル・ライブラ
リデータ１２６が入力される。これらのデータは計算機
のメモリ上に格納される。論理設計によって得られた回
路間の結線データ（ネットリスト）は、論理設計終了
後、論理回路データベースなどから回路接続情報１１６
として出力される。回路接続情報１１６はセル名、端子
名および信号名を記述して回路間の結線情報を表現す
る。同一信号名が記述された端子間は配線によって結線
される。そして、回路接続情報１１６に記述されている
セルをセル・ライブラリ１２６から選択して、複数のセ
ルを配置する。この配置処理においてはいかに効率よく
最適配置できるかが非常に重要な事柄である。というの
は、標準セルの配置は、大規模・高機能のＬＳＩの実現
の際、チップ面積の最小化、配線長最小化等の課題に大
きく影響するからである。この自動配置の手法としては
種々のものが挙げられるが、大別して、初期配置での構
成的配置法と、配置改善における繰り返し改善法があ
る。初期配置での構成的配置法としては、たとえばペア
・リンキング法、クラスタ成長法、ミンカット法があ
る。
【００３９】次に、ステップＳ１０２において、回路接
続情報に記述されている端子名、信号名を参照して配置
された標準セル間の配線のレイアウトを行う。この配線
処理は、製造プロセスからの制限（配線層の数や設計基
準など）、ＬＳＩ動作速度からの遅延時間制限、電源配
線インピーダンスなどを考慮して実行される。そして、
その実際の計算機処理においては、配線数が膨大である
ことから、大まかなグローバル配線と詳細配線の２段階
によって進められる。自動配線の終了すれば、希望の半
導体集積回路のレイアウトパターンの生成が終了する。
続情報に記述されている端子名、信号名を参照して配置
された標準セル間の配線のレイアウトを行う。この配線
処理は、製造プロセスからの制限（配線層の数や設計基
準など）、ＬＳＩ動作速度からの遅延時間制限、電源配
線インピーダンスなどを考慮して実行される。そして、
その実際の計算機処理においては、配線数が膨大である
ことから、大まかなグローバル配線と詳細配線の２段階
によって進められる。自動配線の終了すれば、希望の半
導体集積回路のレイアウトパターンの生成が終了する。
【００４０】その後、生成されたレイアウトに基づきマ
スクパターンを生成する。生成されたマスクパターンは
半導体製造のための後処理に渡される。
スクパターンを生成する。生成されたマスクパターンは
半導体製造のための後処理に渡される。
【００４１】
【発明の効果】本発明によれば、上下左右方向にセルサ
イズの縮小化を図り、半導体集積化回路の集積密度を向
上できるスタンダードセルを実現できる。
イズの縮小化を図り、半導体集積化回路の集積密度を向
上できるスタンダードセルを実現できる。
【００４２】本発明によれば、高集積化可能な半導体集
積回路を実現できる。
積回路を実現できる。
【００４３】本発明によれば、高集積化可能な半導体集
積回路のレイアウト方法を提供できる。
積回路のレイアウト方法を提供できる。
【図１】本発明の第１の実施の形態を説明するための図
であり、（ａ）は、この実施の形態に係る２入力ＮＡＮ
Ｄを構成するスタンダードセルの平面図、（ｂ）は、そ
の比較例である従来技術に係る２入力ＮＡＮＤを構成す
るスタンダードセルの平面図、（ｃ）は、この実施の形
態に係るインバータを構成するスタンダードセルの平面
図、（ｄ）は、その比較例である従来技術に係るインバ
ータを構成するスタンダードセルの平面図である。
であり、（ａ）は、この実施の形態に係る２入力ＮＡＮ
Ｄを構成するスタンダードセルの平面図、（ｂ）は、そ
の比較例である従来技術に係る２入力ＮＡＮＤを構成す
るスタンダードセルの平面図、（ｃ）は、この実施の形
態に係るインバータを構成するスタンダードセルの平面
図、（ｄ）は、その比較例である従来技術に係るインバ
ータを構成するスタンダードセルの平面図である。
【図２】図１（ａ）のＮＡＮＤセルと（ｂ）のインバー
タセルを隣接して配置した例および図１（ｃ）のＮＡＮ
Ｄセルと（ｄ）のインバータセルを隣接して配置した例
を示す平面図である。
タセルを隣接して配置した例および図１（ｃ）のＮＡＮ
Ｄセルと（ｄ）のインバータセルを隣接して配置した例
を示す平面図である。
【図３】本発明の第２の実施の形態を説明するための図
であり、（ａ）は、この実施の形態に係る２入力ＮＡＮ
Ｄを構成するスタンダードセルの平面図、（ｂ）は、こ
の実施の形態に係るインバータを構成するスタンダード
セルの平面図、（ｃ）は、（ａ）のセルと（ｂ）のセル
を隣接させた場合を示す平面図である。
であり、（ａ）は、この実施の形態に係る２入力ＮＡＮ
Ｄを構成するスタンダードセルの平面図、（ｂ）は、こ
の実施の形態に係るインバータを構成するスタンダード
セルの平面図、（ｃ）は、（ａ）のセルと（ｂ）のセル
を隣接させた場合を示す平面図である。
【図４】本発明の第３の実施の形態に係る２入力ＮＡＮ
Ｄを構成するスタンダードセルの平面図である。
Ｄを構成するスタンダードセルの平面図である。
【図５】本発明の第４の実施の形態に係る２入力ＮＡＮ
Ｄを構成するスタンダードセルの平面図である。
Ｄを構成するスタンダードセルの平面図である。
【図６】図５のＮＡＮＤセルを上下左右に隣接して配置
した例を示す平面図である。
した例を示す平面図である。
【図７】本発明に係るレイアウト装置のブロック図であ
る。
る。
【図８】本発明に係る半導体集積回路のレイアウト方法
の基本的な処理手順を示すフローチャートである。
の基本的な処理手順を示すフローチャートである。
１，２ ｐ型ＭＯＳトランジスタ ３，４ ｎ型ＭＯＳトランジスタ １０，１２，２２，２４，３２，３８，４２，４６，４
８，５８，６０，６８，７２，７６，８０，８２，９
２，１００，１０２ 拡散層 １４，１６，２６，５０，５２，６２，８４，８６，８
８，１０４，１０６ポリシリコン １８，２８，３６，４０，４４，５４，６４，７０，７
４，７８，９４，１０８ コンタクト ２０，３０，５６，６６，９０，１１０ セル境界線 ９６，９８，１１２，１１４ サブストレート・コンタ
クト領域 １１６ 回路接続情報 １１８ レイアウト装置 １２０ セルを配置する手段 １２２ 配線を行う手段 １２４ レイアウトブロック（レイアウト結果） １２６ セルライブラリー
８，５８，６０，６８，７２，７６，８０，８２，９
２，１００，１０２ 拡散層 １４，１６，２６，５０，５２，６２，８４，８６，８
８，１０４，１０６ポリシリコン １８，２８，３６，４０，４４，５４，６４，７０，７
４，７８，９４，１０８ コンタクト ２０，３０，５６，６６，９０，１１０ セル境界線 ９６，９８，１１２，１１４ サブストレート・コンタ
クト領域 １１６ 回路接続情報 １１８ レイアウト装置 １２０ セルを配置する手段 １２２ 配線を行う手段 １２４ レイアウトブロック（レイアウト結果） １２６ セルライブラリー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 寿喜 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B046 AA08 BA05 5F038 AV06 CA02 CA03 CA05 CA17 EZ20 5F064 AA04 BB05 CC12 DD02 DD05 DD08 DD09 DD12 DD18 DD24 EE02 EE26 EE27 EE32 EE36 HH12
Claims (7)
- 【請求項１】 半導体基板上に形成された複数のＭＯＳ
トランジスタを含み、上下左右に隣接して半導体集積回
路を構成するスタンダードセルにおいて、 所定の電位を供給する電源に接続され、隣接するセルと
の境界線を超えて形成されたソース領域、および、前記
セル境界線付近に形成され、前記隣接するセルが前記セ
ル境界線を超えるソース領域を有する場合に、前記隣接
するセルのソース領域を配置可能な空き領域の少なくと
もどちらか一方の領域を有することを特徴とするスタン
ダードセル。 - 【請求項２】 前記セル境界線付近に形成されたドレイ
ン領域を、さらに有し、 前記ドレイン領域と前記空き領域は前記セル境界線に沿
って並んで配置されていることを特徴とする請求項１に
記載のスタンダードセル。 - 【請求項３】 前記セル境界線付近に形成されたドレイ
ン領域を、さらに有し、 前記ドレイン領域はセル中央部に配置され、前記ソース
領域はセル上部または下部に配置されていることを特徴
とする請求項１に記載のスタンダードセル。 - 【請求項４】 前記半導体基板中または前記半導体基板
中に形成されたウェル中に形成されたコンタクト領域
を、さらに有し、 前記コンタクト領域と前記ソース領域は重なるように配
置されていることを特徴とする請求項１乃至３に記載の
スタンダードセル。 - 【請求項５】 前記コンタクト領域およびソース領域
は、セルの上下または左右に配置されていることを特徴
とする請求項４に記載のスタンダードセル。 - 【請求項６】 請求項１乃至５に記載のスタンダードセ
ルを組み合わせて構成された半導体集積回路であって、 隣接するセル間で前記ソース領域同士が対向する場合に
は、前記セル間で前記ソース領域を共有し、 隣接するセル間のいずれか一方が前記ソース領域を有す
る場合には、前記セル間を跨るように前記ソース領域を
配置することを特徴とする半導体集積回路。 - 【請求項７】 請求項１乃至５に記載のスタンダードセ
ルを組み合わせて構成された半導体集積回路のレイアウ
ト方法であって、 前記セル間の接続情報と前記セルが登録されたセルライ
ブラリーを入力する工程と、 前記接続情報に基づいて前記セルライブラリに登録され
た前記セルを配置する工程と、 前記配置されたセル間の配線経路を決定する工程とを含
み、 前記セルを配置する工程では、隣接するセル間で前記ソ
ース領域同士が対向する場合には、前記セル間で前記ソ
ース領域を共有し、 隣接するセル間のいずれか一方が前記ソース領域を有す
る場合には、前記セル間を跨るように前記ソース領域を
配置することを特徴とする半導体集積回路のレイアウト
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26948499A JP3819186B2 (ja) | 1999-09-22 | 1999-09-22 | スタンダードセル、半導体集積回路およびそのレイアウト方法 |
| KR10-2000-0055364A KR100382016B1 (ko) | 1999-09-22 | 2000-09-21 | 스탠다드 셀 및 반도체 집적 회로 |
| US09/665,943 US6410972B1 (en) | 1999-09-22 | 2000-09-21 | Standard cell having a special region and semiconductor integrated circuit containing the standard cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26948499A JP3819186B2 (ja) | 1999-09-22 | 1999-09-22 | スタンダードセル、半導体集積回路およびそのレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001094054A true JP2001094054A (ja) | 2001-04-06 |
| JP3819186B2 JP3819186B2 (ja) | 2006-09-06 |
Family
ID=17473093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26948499A Expired - Fee Related JP3819186B2 (ja) | 1999-09-22 | 1999-09-22 | スタンダードセル、半導体集積回路およびそのレイアウト方法 |
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|---|---|
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| KR (1) | KR100382016B1 (ja) |
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|---|---|---|---|---|
| JP2007095890A (ja) * | 2005-09-28 | 2007-04-12 | Renesas Technology Corp | 半導体集積回路 |
| JP2009032788A (ja) * | 2007-07-25 | 2009-02-12 | Renesas Technology Corp | 半導体装置 |
| JP2009252028A (ja) * | 2008-04-08 | 2009-10-29 | Nec Electronics Corp | トランジスタ自動配置装置、方法及びプログラム |
| US8063414B2 (en) | 2006-06-23 | 2011-11-22 | Oki Semiconductor Co., Ltd. | Compact standard cell |
| JPWO2013065080A1 (ja) * | 2011-10-31 | 2015-04-02 | パナソニック株式会社 | 半導体集積回路装置 |
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|---|---|---|---|---|
| JP4521088B2 (ja) * | 2000-03-27 | 2010-08-11 | 株式会社東芝 | 半導体装置 |
| JP3526450B2 (ja) * | 2001-10-29 | 2004-05-17 | 株式会社東芝 | 半導体集積回路およびスタンダードセル配置設計方法 |
| JP2003218210A (ja) * | 2002-01-23 | 2003-07-31 | Mitsubishi Electric Corp | 半導体集積回路、自動配置配線装置及び半導体集積回路の多電源供給方法並びにプログラム |
| JP3612313B2 (ja) * | 2002-08-14 | 2005-01-19 | 株式会社東芝 | 半導体集積回路装置 |
| KR100532464B1 (ko) * | 2003-08-28 | 2005-12-01 | 삼성전자주식회사 | 액티브를 이용한 반도체 셀의 전원선 레이아웃 |
| US7266787B2 (en) | 2005-02-24 | 2007-09-04 | Icera, Inc. | Method for optimising transistor performance in integrated circuits |
| US20060190893A1 (en) * | 2005-02-24 | 2006-08-24 | Icera Inc. | Logic cell layout architecture with shared boundary |
| JP2011199034A (ja) * | 2010-03-19 | 2011-10-06 | Toshiba Corp | 半導体装置 |
| KR102233211B1 (ko) | 2013-10-11 | 2021-03-29 | 삼성전자주식회사 | 반도체 소자 |
| US9640444B2 (en) | 2014-07-23 | 2017-05-02 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9984191B2 (en) | 2014-08-29 | 2018-05-29 | Taiwan Semiconductor Manufacturing Company | Cell layout and structure |
| KR102173638B1 (ko) | 2014-10-01 | 2020-11-04 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
| US9337099B1 (en) | 2015-01-30 | 2016-05-10 | Globalfoundries Inc. | Special constructs for continuous non-uniform active region FinFET standard cells |
| US9431300B1 (en) * | 2015-08-27 | 2016-08-30 | Globalfoundries Inc. | MOL architecture enabling ultra-regular cross couple |
| US20170323902A1 (en) * | 2016-05-06 | 2017-11-09 | Globalfoundries Inc. | Method, apparatus, and system for improved cell design having unidirectional metal layout architecture |
| CN108563899B (zh) * | 2018-04-26 | 2022-02-22 | 武汉新芯集成电路制造有限公司 | 标准单元的仿真系统和方法 |
| US11290109B1 (en) * | 2020-09-23 | 2022-03-29 | Qualcomm Incorporated | Multibit multi-height cell to improve pin accessibility |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272143A (ja) * | 1985-09-26 | 1987-04-02 | Toshiba Corp | 半導体集積回路のパタ−ン形成方法 |
| JPH01278743A (ja) * | 1988-05-02 | 1989-11-09 | Nec Corp | Ｃｍｏｓ集積回路 |
| JP2761052B2 (ja) | 1989-09-08 | 1998-06-04 | 川崎製鉄株式会社 | スタンダードセルの配置方法 |
| JPH03222457A (ja) | 1990-01-29 | 1991-10-01 | Matsushita Electric Ind Co Ltd | 標準セルおよび自動配置配線方法 |
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1999
- 1999-09-22 JP JP26948499A patent/JP3819186B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-21 KR KR10-2000-0055364A patent/KR100382016B1/ko not_active IP Right Cessation
- 2000-09-21 US US09/665,943 patent/US6410972B1/en not_active Expired - Lifetime
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