KR20010029851A - 표준 셀, 표준 셀 어레이 및 표준 셀들을 배치하고루팅하는 시스템 및 방법 - Google Patents
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Abstract
표준 셀형 대규모 집적 회로 설계를 위한 배치 및 루팅에서, 각 표준 셀은 P-형 확산층으로 형성된 VDD 전원 단자, N-형 확산층으로 형성된 VSS 전원 단자 및 제 1 레벨 금속으로 형성된 입력 단자 및 출력 단자를 구비한다. 복수의 표준 셀들은 표준 셀 어레이를 형성하도록 배치되고, 제 1 레벨 금속으로 형성된 VDD 및 VSS 전원 배선들은 표준 셀 어레이의 대향하는 변들을 따라 연장되어 각각 배치된다. 표준 셀의 전원 단자와 제 1 레벨 금속의 전원 배선을 접속하기 위해, 확산층으로 형성된 전원 배선은 전원 단자로부터 제 1 레벨 금속의 전원 배선까지 연장되고, 콘택트 홀은 제 1 레벨 금속의 전원 배선과 확산층으로 형성된 전원 배선간의 중첩부에 형성된다. 따라서, 장애물 없이 서로 다른 길이들을 갖는 표준 셀들을 배치하고 루팅할 수 있고, 또한, 셀내에 전원 배선과 배선 영역간의 소자 형성 영역에서의 내부 셀 접속을 형성할 수 있게 된다. 또한, 제 1 레벨 금속의 전원 배선의 폭을 각 표준 셀 어레이에 적합한 폭으로 설정할 수 있게 된다.
Description
본 발명은 반도체 기판 상에 형성된 표준 셀, 반도체 기판 상에 형성된 표준 셀 어레이 및 표준 셀을 배치하고 루팅하는 방법에 관한 것이다.
반도체 기판 상에 고집적도를 갖는 LSI(대규모 집적 회로)를 단기간 동안에 구현하기 위한 배치 설계 기술로서, 표준 셀형 LSI 설계 기술이 널리 이용되고 있는데, 이 표준 셀형 LSI 설계 기술에서는 인버터와 NAND 게이트 등의 작은 단위 회로들이 표준 셀로서 미리 준비되고, 이들 표준 셀들은 어레이 형태로 배치되며 접속되어 LSI 를 형성하게 된다.
도 18A 를 참조하여, 표준 셀형 LSI 의 배치도를 설명한다.
복수의 셀 어레이들이 배치되고, 각각의 셀 어레이들은 동일한 폭(도면에서는 높이)을 갖는 복수의 기능 셀들 (106) 로 형성되며 어레이 형태로 배치된다. 루팅 채널 (1801) 은 인접한 셀 어레이들의 각 쌍 사이에 예약된다. 루팅 채널 (1801) 에는, 동일 셀 어레이내에 포함된 셀들 간의 접속을 위한 인터-셀 접속부 (1802) 및 서로 다른 셀 어레이들내에 포함된 셀들 간의 접속을 위한 인터-어레이 접속부 (1803) 가 각각 위치하고 있다.
도 18B 를 참조하여, 하나의 통상적인 종래 기술인 표준 셀의 내부 패턴도를 설명한다. 도시된 표준 셀은 인버터 기능을 갖는 기능 셀 (106a) 이다. 도 18B 에서, 참조 부호 (111) 는 N-웰을 나타내고, 참조 부호 (112) 는 P-형 확산층을 나타낸다. 참조 부호 (113) 는 N-형 확산층을 도시하고, 참조 부호 (114) 는 폴리실리콘을 나타낸다. 참조 부호 (115) 는 P-형 확산층 또는 N-형 확산층과 제 1 레벨 금속간의 콘택트 홀을 나타낸다. 참조 부호 (116) 는 폴리실리콘과 제 1 레벨 금속간의 콘택트 홀을 나타낸다. 참조 부호 (117) 는 제 1 레벨 금속을 도시한다. 참조 부호 (120) 는 제 1 레벨 금속으로 형성된 VDD 전원 배선을 나타낸다. 참조 부호 (121) 은 제 1 레벨 금속으로 형성된 VSS 전원 배선을 나타낸다. N-웰 (111) 에는, P-형 확산층 (112) 으로 형성된 소스 및 드레인을 갖는 P-채널 MOS 트랜지스터가 형성된다. N-웰 외부의 P-형 기판 영역에는, N-형 확산층 (113) 으로 형성된 소스 및 드레인을 갖는 N-채널 MOS 트랜지스터가 형성된다.
종래 표준 셀의 경우, 모든 셀들은 동일하게 일정한 폭(도 18B 에서의 높이)을 가지며, 동일한 고정 폭을 갖는 VDD 전원 배선 (120) 과 VSS 전원 배선 (121) 은, 도 18B 에 도시된 바와 같이, 셀의 상단부와 하단부에 각각 위치하고 있다. 셀내의 한 쌍의 전원 배선들간의 영역은 셀 내에 포함된 트랜지스터들을 형성하여 셀(이 명세서에서는 "인-셀 배선"으로 지칭됨)내의 단자들(콘택트들)간의 상호 접속부를 설치하는 데에 이용된다. 이와는 달리, 루팅 채널은 셀들 간의 상호 접속을 위해 이용된다. 그러나, 셀 폭은, 다수의 트랜지스터들과 복잡한 인-셀 배선을 필요로 하는 플립 플롭 등의 기능 셀을 만족하도록 결정된다. 따라서, 종래의 표준 셀은 다음의 문제와 직면하게 되었다. 간단한 인-셀 배선을 갖는 2-입력 NAND 게이트와 인버터 등의 비교적 간단한 기능 셀에서는, 제 1 레벨 금속을 위한 많은 빈 영역들이 발생하지만, 이 빈 영역들을 인터-셀 접속에는 이용할 수 없었다. 또한, 모든 표준 셀들을 통해 연장되는 전원 배선들이 일정한 폭을 가지므로, 요구된 전원 전류의 크기에 따라 전원 배선들의 폭을 변화시키기가 쉽지 않았다.
이러한 상황하에서, 일본 특개평 JP-A-06-169016 호 공보는, 전원 배선과 인-셀 배선 영역간에 제공되며 인터-셀 접속에 이용될 수 있는 빈 영역을 갖는 표준 셀을 개시하고 있다. 도 19A 를 참조하면, 상기 제 2 종래 기술에 따른 표준 셀의 배선 영역도가 도시되어 있다. 빈 영역 (123) 은 제 1 레벨 금속의 VDD 배선 (120) 과 인-셀 배선 영역 (122) 사이에 제공되며, 다른 빈 영역 (124) 은 제 1 레벨 금속의 VSS 배선 (121) 과 인-셀 배선 영역 (122) 사이에 제공된다. 이들 빈 영역들 (123 및 124) 은 인터-셀 접속을 위해 이용되어 향상된 집적도를 실현할 수 있게 된다.
또한, 일본 특개평 JP-A-03-062551 호 공보는, 전원 배선 외부로 연장되는 소자 형성 영역을 갖는 표준 셀을 개시하고 있다. 도 19B 를 참조하면, 상기 제 3 종래 기술에 따른 표준 셀의 배선 영역도가 도시되어 있다. 도 18B 에 도시된 제 1 종래 기술 예와 유사하게, 인-셀 배선 영역 (122) 은 VDD 배선 (120) 과 VSS 배선 (121) 사이에 제공된다. 그러나, 쇄선에 의해 정의된 소자 형성 영역 (125) 은 각 전원 배선 외부로 연장된다. 이 외부 영역이 배선 영역으로서 이용될 수 있기 때문에, 외부 영역을 인터-셀 접속에 이용할 수 있게 된다. 또한, 전원 배선의 위치가 모든 셀들에 대해 표준화될지라도, 소자 형성 영역의 크기에 의해 결정된 기본 셀 폭을 자유롭게 설정할 수 있게 된다.
또한, 일본 특개평 JP-A-05-055381 호 공보는, 어떠한 전원 배선 패턴도 갖지 않는 표준 셀을 제안하고 있다. 도 19C 를 참조하면, 상기 제 4 종래 기술에 따른 표준 셀의 배선 영역도가 도시되어 있다. 이 표준 셀은 셀에 형성된 트랜지스터들을 포함한 인-셀 배선 영역 (122) 및 셀내의 단자들 간의 접속을 위한 배선 패턴만을 포함한다. 요구된 갯수의 표준 셀들을 어레이 형태로 배치한 후, 셀 어레이의 길이와 전력 소비에 기초하여 결정된 배선 폭을 갖는 전원 배선 패턴이 형성되어 각 표준 셀들을 접속하게 된다. 따라서, 전원 배선은 최적의 배선 폭을 가질 수 있게 된다.
그러나, 제 2 종래 기술의 표준 셀로는 전원 배선의 폭을 최적화하기가 어려우며, 일정 셀 폭을 갖도록 제한된다. 제 3 종래 기술의 표준 셀로는 전원 배선의 폭을 최적화하기가 어렵다. 제 4 종래 기술의 표준 셀은 일정한 셀 폭을 갖도록 제한된다. 또한, 소자 형성 영역이 인터-셀 접속에 이용되지 않으므로, 배선 밀도가 낮아지게 된다.
따라서, 본 발명의 목적은, 상술한 종래 기술의 문제점들을 극복할 수 있는표준 셀, 표준 셀 어레이 및 표준 셀들을 배치하고 루팅하는 방법을 제공하는 것이다.
본 발명의 다른 목적은, 일정한 셀 폭을 요구하는 제한 없이, 전원 배선과 인-셀 배선 영역간의 영역에 인터-셀 접속을 형성할 수 있을 뿐만 아니라 최적의 배선 폭을 갖는 전원 배선을 보장할 수 있는, 표준 셀, 표준 셀 어레이 및 표준 셀들을 배치하며 루팅하는 방법을 제공하는 것이다.
본 발명의 제 1 태양에 따르면, 확산층의 전원 단자, 제 1 레벨 금속의 입력 단자 및 제 1 레벨 금속의 출력 단자를 구비한 표준 셀이 제공된다.
더욱 자세하게는, 본 발명에 따른 표준 셀은 적어도 하나의 P-채널 트랜지스터 및 적어도 하나의 N-채널 트랜지스터를 포함한 기능 회로; 적어도 하나의 P-채널 트랜지스터에 제 1 전원 전압을 공급하는 제 1 전원 단자, 적어도 하나의 N-채널 트랜지스터에 제 2 전원 전압을 공급하는 제 2 전원 단자 및 기능 회로를 입력 단자 및 출력 단자를 구비한다. 제 1 전원 단자는 제 1 전원 전압이 공급되는 적어도 하나의 P-채널 트랜지스터의 P-형 확산층에 제공되며, 제 2 전원 단자는 제 2 전원 전압이 공급되는 적어도 하나의 N-채널 트랜지스터의 N-형 확산층에 제공된다. 제 1 레벨 금속의 입력 단자와 제 1 레벨 금속의 출력 단자는 기능 회로를 위한 입력 단자와 출력 단자를 각각 구성한다.
본 발명의 제 2 태양에 따르면, 본 발명의 제 1 태양에 따른 복수의 표준 셀들을 포함한 표준 셀 어레이가 제공되고, 상기 복수의 표준 셀들은 반도체 기판 상에 형성되며 어레이 형태로 설치된다. 복수의 표준 셀들은, 표준 셀들내의 각 웰 경계선들이 하나의 직선 상에 정렬되고, 제 1 전원 전압과 제 2 전원 전압을 반도체 기판에 접속하기 위한 기판 콘택트 셀과 반도체 기판에 형성된 웰이 소정 갯수의 표준 셀에 대해 적어도 하나의, 소정 간격들로 표준 셀 어레이내에 각각 삽입되는 방법으로, 설치된다.
본 발명의 제 3 태양에 따르면, 본 발명의 제 1 태양에 따른 여러 표준 셀 정보를 저장한 라이브러리 파일, 성장될 LSI 의 회로 접속 정보를 저장하는 회로 접속 정보 파일, 배치와 루팅에 관한 제약 정보를 저장하는 제약 정보 파일, 성장될 LSI 의 전원 전압과 동작 주파수 및 확산층의 시트 저항을 포함한 변수 정보를 저장하는 변수 파일, 라이브러리 파일, 제약 정보 파일 및 변수 파일로부터의 정보를 이용하여, 회로 접속 정보 파일로부터 회로 접속 정보에 따라 선택된 표준 셀들의 배치 및 루팅을 실행하는 배치 및 루팅 시스템 및 배치 및 루팅의 이력과 결과를 디스플레이하며 제어 명령을 외부에 입력하여 배치 및 루팅 시스템을 제어하는 입력/출력 및 디스플레이 장치를 구비한 표준 셀 배치 및 루팅 프로세싱 시스템이 제공된다.
본 발명의 제 4 태양에 따르면, 본 발명의 제 3 태양에 따른 표준 셀 배치 및 루팅 프로세싱 시스템을 이용하여 표준 셀들의 배치 및 루팅을 실행하는 표준 셀 배치 및 루팅 방법이 제공되며, 상기 방법은,
회로 접속 정보 파일로부터 회로 접속 정보를 독출하는 제 1 단계;
독출된 회로 접속 정보에 대응하는 표준 셀들을 셀 라이브러리 파일로부터 독출하여, 독출된 표준 셀들을 복수의 표준 셀 어레이들에 설치하는 단계로서, 복수의 표준 셀 어레이들 각각은 소정 갯수의 표준 셀들마다 삽입된 적어도 하나의 기판 콘택트 셀을 포함하고, 복수의 표준 셀 어레이들 각각에 포함된 표준 셀들은, 각 표준 셀 어레이의 표준 셀내의 각 웰 경계선들이 평면도에서 하나의 직선을 따라 정렬되는 방법으로 배열되는 것을 특징으로 하는 제 2 단계;
표준 셀 어레이에 포함된 표준 셀들간의 신호선을, 회로 접속 정보에 따라, 루팅하는 제 3 단계;
표준 셀 어레이내의 신호선들의 배선 영역 경로를 추출한 후, 배선 영역 외부에 전원 배선을 배치하는 제 4 단계;
표준 셀 어레이에서 표준 셀내의 확산층의 전원 단자와 전원 배선간의 중첩부에 콘택트 홀을 형성하거나, 다른 방법으로는, 전원 단자가 전원 배선을 중첩하지 않는 경우 전원 단자로부터 전원 배선까지 확산층의 전원 배선을 연장한 후, 전원 배선과 확산층의 전원 배선 간의 중첩부에 콘택트 홀을 형성하는 제 5 단계;
확산층의 전원 배선의 저항값이 제약 정보 파일에 저장된 소정 저항값 이하인지의 여부를 판별하는 제 6 단계;
제 6 단계에서 확산층의 전원 배선 저항값이 소정 저항값 이하로 판별된 경우, 표준 셀들간의 신호선을 리-루팅한 후, 제 4 단계로 복귀하는 제 7 단계; 및
제 6 단계에서 확산층의 전원 배선 저항값이 소정 저항값 이하로 판별된 경우, 표준 셀 어레이의 비접속된 상호 접속부와 표준 셀 어레이들간의 신호선들을 루팅하는 제 8 단계를 포함한다.
특히, 제 2 단계는,
셀 라이브러리 파일로부터 독출된 회로 접속 정보에 대응하는 표준 셀들을 독출하여, 독출된 표준 셀들을, 각 표준 셀 어레이에서 표준 셀들내의 각 웰 경계선들이 평면도에서 하나의 직선 상에 정렬되는 방법으로, 복수의 표준 셀 어레이들에 설치하는 제 1 서브-단계;
복수의 표준 셀 어레이들을 완성하기 위해, 소정 갯수의 표준 셀들마다 적어도 하나의 기판 콘택트 셀을 각 표준 셀 어레이에 삽입하는 제 2 서브-단계;
표준 셀 어레이에 포함된 표준 셀들의 갯수와 표준 셀들의 종류, 전원 전압 및 동작 주파수를 포함하는 정보에 기초하여 전원 배선 폭을 계산하는 제 3 서브-단계;
전원 배선 폭, 신호선의 갯수 및 신호 경로로부터 요구되는 루팅 채널의 폭을 계산하는 제 4 서브-단계; 및
제약 정보 파일에 저장된 칩 크기를 참조하여 루팅이 가능한지의 여부를 판별하여, 루팅이 가능하지 않은 경우에는 제 1 서브-단계로 복귀하고, 이와는 달리, 루팅이 가능한 경우에는 제 2 단계를 종료하는 제 5 서브-단계를 포함할 수도 있다.
또한, 제 5 단계는,
표준 셀 어레이에 포함된 표준 셀들의 전원 단자들을 추출하는 제 1 서브-단계;
추출된 전원 단자가 전원 배선을 중첩하는 지의 여부를 판별하는 제 2 서브-단계;
추출된 전원 단자가 전원 배선을 중첩하지 않는 경우 추출된 전원 단자로부터 전원 배선까지 확산층의 전원 배선을 연장하여, 확산층의 전원 배선이 전원 배선을 중첩하도록 하는 제 3 서브-단계; 및
추출된 전원 단자가 전원 배선을 중첩하는 것을 제 2 서브-단계에서 판별한 경우, 추출된 전원 단자와 전원 배선간의 중첩부에서, 또는 다른 방법으로는, 추출된 전원 단자가 전원 배선을 중첩하지 않는 것을 제 2 서브-단계에서 판별한 경우, 확산층의 전원 배선과 전원 배선간의 중첩부에서 콘택트 홀을 형성하는 제 4 서브-단계를 포함할 수도 있다.
또한, 제 7 단계는,
확산층으로 형성된 전원 배선 저항값을 소정 저항값 이하로 감소시켜 방해가 되는 신호선을 검출하는 제 1 서브-단계;
방해가 되는 신호선을 제거하고, 제거된 신호선이 접속되는 단부 위치에 제 1 레벨 금속과 제 2 레벨 금속간의 접속을 위해 스루홀을 제공하는 제 2 서브-단계; 및
신호선을 제거하여 단축된 확산층으로 형성된 전원 배선의 저항값이 소정 저항값 이하인지의 여부를 판별하여, 저항값이 소정 저항값 이상인 경우, 제 1 서브-단계로 복귀하거나, 다른 방법으로는, 저항값이 소정 저항값 이하인 경우, 제 7 단계를 종료하는 제 3 서브-단계를 포함할 수도 있다.
본 발명의 제 5 태양에 따르면, 본 발명의 제 3 태양에 따른 표준 셀 배치 및 루팅 프로세싱 시스템을 이용하여 표준 셀들의 배치 및 루팅을 실행하는 표준 셀 배치 및 루팅 방법이 제공되며, 상기 방법은,
회로 접속 정보 파일로부터 회로 접속 정보를 독출하는 제 1 단계;
독출된 회로 접속 정보에 대응하는 표준 셀들을 셀 라이브러리 파일로부터 독출하여, 독출된 표준 셀들을 복수의 임시 표준 셀 어레이에 임시로 설치하는 제 2 단계;
서로 인접하여 설치된 표준 셀들을 소정 갯수이하로 포함한 복수의 셀 그룹들 각각으로 임시 표준 셀 어레이를 분할하는 제 3 단계;
처리될 하나의 셀 그룹을 복수의 셀 그룹들로부터 선택하는 제 4 단계;
하나의 선택된 셀 그룹내의 표준 셀들간의 신호선들을, 회로 접속 정보 파일로부터의 회로 접속에 따라, 루팅하는 제 5 단계;
하나의 선택된 셀 그룹내에서 신호선들의 배선 영역 경로를 추출하여, 제약 정보 파일에 전원 배선 금지 영역을 등록하는 제 6 단계;
하나의 선택된 셀 그룹내의 전원 배선 금지 영역외부를 따라 전원 배선을 배치하는 제 7 단계;
하나의 선택된 셀 그룹에서 표준 셀내의 확산층 전원 단자와 전원 배선간의 중첩부에서 콘택트 홀을 형성하거나, 다른 방법으로는, 전원 단자가 전원 배선을 중첩하지 않는 경우, 전원 단자로부터 전원 배선까지 확산층의 전원 배선을 연장한 후, 확산층의 전원 배선과 전원 배선간의 중첩부에서 콘택트 홀을 형성하는 제 8 단계;
확산층의 전원 배선 저항값이 제약 정보 파일에 저장된 소정 저항값 이하인지의 여부를 판별하는 제 9 단계;
제 9 단계에서, 확산층의 전원 배선 저항값이 소정 저항값 이하로 판별된 경우, 표준 셀들간의 신호선을 리-루팅한 후, 제 5 단계로 복귀하는 제 10 단계;
제 9 단계에서, 확산층의 전원 배선 저항값이 소정 저항값 이하로 판별된 경우, 모든 셀 그룹들에 대한 프로세싱이 종료되었는지의 여부를 판별한 후, 모든 셀 그룹들에 대한 프로세싱이 아직 종료되지 않은 경우 제 4 단계로 복귀하는 제 11 단계;
제 11 단계에서, 모든 셀 그룹들에 대한 프로세싱이 종료된 것을 판별한 경우, 임시로 설치된 표준 셀들로 구성된 임시의 표준 셀 어레이를 상기 처리된 대응하는 셀 그룹들로 대체하는 제 12 단계;
표준 셀 어레이용 전원 배선을 형성하기 위해 상기 처리된 셀 그룹들의 각 전원 배선들을 상호 접속하는 제 13 단계; 및
표준 셀 어레이의 비접속된 상호 접속부와 표준 셀 어레이들 간의 신호선들을 루팅하는 제 14 단계를 포함할 수도 있다.
본 발명의 상기 목적들과 다른 목적들, 특징들 및 잇점들은 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 대한 다음의 설명으로부터 명확히 알 수 있다.
도 1A 및 도 1B 는 본 발명에 따른 표준 셀의 일 실시예인 인버터 셀의 패턴도.
도 2A 는 본 발명에 따른 표준 셀의 일 실시예인 2-입력 NOR 셀의 패턴도.
도 2B 는 본 발명에 따른 표준 셀의 일 실시예인 2-입력 NAND 셀의 패턴도.
도 3A 는 본 발명에 따른 표준 셀의 일 실시예인 저전력 인버터의 패턴도.
도 3B 는 본 발명에 따른 표준 셀의 일 실시예인 기판 콘택트 셀의 패턴도.
도 4 는 표준 셀들을 배치하고 루팅하기 위한 본 발명에 따른 처리 시스템의 구조도.
도 5 는 표준 셀들을 배치하고 루팅하기 위한 본 발명에 따른 방법의 일 실시예의 흐름도.
도 6 은 설명에 이용된 회로의 회로도.
도 7 은 도 5 에 도시된 단계 502 에서의 상세한 프로세싱을 나타낸 흐름도.
도 8 은 단계 502 의 프로세싱이 종료된 경우의 패턴도.
도 9 는 단계 503 의 프로세싱이 종료된 경우의 패턴도.
도 10 은 도 5 에 도시된 단계 505 에서의 상세한 프로세싱을 나타낸 흐름도.
도 11 은 단계 505 의 프로세싱이 종료된 경우의 패턴도.
도 12 는 도 5 에 도시된 단계 507 에서의 상세한 프로세싱을 나타낸 흐름도.
도 13A, 13B, 13C 및 13D 는 배치 및 루팅 프로세싱의 여러 단계들에서의 배치도들.
도 14 는 단계 508 이 종료된 경우의 패턴도.
도 15 는 표준 셀들을 배치하고 루팅하기 위한 본 발명에 따른 방법의 다른 실시예의 흐름도.
도 16A, 16B 및 16C 는 여러 셀 그룹들의 배치도들.
도 16D 는 여러 셀 그룹들로 구성된 표준 셀 어레이의 배치도.
도 17 은 단계 508 의 프로세싱이 종료된 경우의 패턴도.
도 18A 는 표준 셀형 대규모 집적 회로의 배치도.
도 18B 는 제 1 종래 기술인 표준 셀예의 패턴도.
도 19A, 19B 및 19C 는 제 2, 제 3 및 제 4 종래 기술인 표준 셀예들의 배선 영역도들.
※ 도면의 주요 부분에 대한 부호의 설명
106, 106a : 기능셀 111 : N-웰
112 : P-형 확산층 113 : N-형 확산층
114 : 폴리실리콘 115, 116 : 콘택트 홀
120 : VDD 전원 배선 121 : VSS 전원 배선
도 1A 및 도 1B 를 참조하면, 본 발명에 따른 표준 셀의 일 실시예인 인버터 셀의 패턴도가 도시되어 있다. 도 1A 는 인버터 셀 (101) 내의 모든 레벨의 패턴을 도시한다.
도 1A 에서, 참조 부호 (111) 는 N-웰을 나타내고, 참조 부호 (112) 는 P-형 확산층을 나타낸다. 참조 부호 (113) 는 N-형 확산층을 도시하고, 참조 부호 (114) 는 폴리실리콘을 나타낸다. 참조 부호 (115) 는 P-형 또는 N-형 확산층과 제 1 레벨 금속간의 콘택트 홀을 나타낸다. 참조 부호 (116) 는 폴리실리콘과 제 1 레벨 금속간의 콘택트 홀을 나타낸다. 참조 부호 (117) 는 제 1 레벨 금속을 도시한다. 참조 부호 (118) 는 P-확산층 상의 VDD 단자를 나타낸다. 참조 부호 (119) 는 N-형 확산층 상의 VSS 단자를 나타낸다. N-웰 (111) 에는, P-형 확산층 (112) 으로 형성된 소스 및 드레인을 갖는 P-채널 MOS 트랜지스터가 형성되고, VDD 단자 (118) 는 P-채녈 MOS 트랜지스터의 소스를 구성하는 P-형 확산층 (112) 상에 형성된다. 이와 유사하게, N-웰 외부의 P-형 기판 영역에는, N-형 확산층 (113) 으로 형성된 소스 및 드레인을 갖는 N-채널 MOS 트랜지스터가 형성되고, VSS 단자 (119) 는 N-채널 MOS 트랜지스터의 소스를 구성하는 N-형 확산층 (113) 상에 형성된다. P-채널 MOS 트랜지스터와 N-채널 MOS 트랜지스터는 제 1 레벨 금속 (117) 과 콘택트 홀 (115) 에 의해 접속되어, 인버터를 구성하게 된다.
도 1B 는 도 1A 에 도시된 P-형 확산층, N-형 확산층 및 제 1 레벨 금속만을 도시한다. 도 1B 는 확산층의 VDD 단자 (118), 확산층의 VSS 단자 (119), 제 1 레벨 금속의 입력 단자 (IN) 및 제 1 레벨 금속의 출력 단자 (OUT) 를 도시한다. 본 발명에 따른 표준 셀은, 전원 배선용 금속 접속선을 갖지 않으면서, 확산층의 VDD 단자 (118), 확산층의 VSS 단자 (119), 제 1 레벨 금속의 입력 단자 (IN) 및 제 1 레벨 금속의 출력 단자 (OUT) 를 포함하는 특징을 갖는다.
본 발명에 따른 표준 셀에서는, 전원 단자가 확산층으로 구성되고, 확산층으로 형성된 배선 도전체를 통해 전원 금속선에 표준 셀이 접속되기 때문에, 그 결과로, 전원 금속선과 트랜지스터 사이에 기생 저항이 삽입되는 경우도 있다. 그러나, 근래의 진보된 금속 규화물 형성 기술로 인해, 확산 영역 표면에 금속 티타늄(Ti)을 침전시키고 금속 티타늄을 티타늄 규화물로 변환하여 형성되는 티타늄 규화물과, 확산 영역 표면에 금속 코발트(Co)를 침전시키고 금속 코발트를 코발트 규화물로 변환하여 형성되는 코발트 규화물이 실용화되어 감소된 결과로, 확산층의 시트 저항이 상당히 감소되었다. 따라서, 실제적인 방해를 일으키지 않는 값으로 기생 저항값을 최소화하는 것이 가능하게 되었다.
도 2A 를 참조하면, 본 발명에 따른 표준 셀의 일 실시예인 2-입력 NOR 셀 (102) 의 패턴도가 도시되어 있다. 도 2B 는 본 발명에 따른 표준 셀의 일 실시예인 2-입력 NAND 셀 (103) 의 패턴도이다. 이들 표준 셀들은 한 쌍의 입력 단자들 (IN1 및 IN2) 을 갖는다. 또한, 도 3A 를 참조하면, 본 발명에 따른 표준 셀의 일 실시예인 저전력 인버터 셀 (104) 의 패턴도가 도시되어 있다.
도 3B 는 본 발명에 따른 표준 셀의 일 실시예인 기판 콘택트 셀 (105) 의 패턴도이다. 이들 도면에서, 도 1A 및 도 1B 에 도시된 것에 대응하는 소자들은 동일한 참조 부호들이 주어지며, 당해 기술에 숙련된 사람은 누구나 추가 설명 없이 이들 특징들을 이해할 수 있으므로 설명을 간단히 하기 위해 설명을 생략한다. 또한, 기판 콘택트 홀 (105) 은 N-웰 (111) 의 전위와 P-형 기판의 전위를 VDD 전위와 VSS 전위에 각각 고정하기 위해 제공된다.
도 1A, 1B, 2A, 2B, 3A 및 3B 에 도시된 바와 같이, 본 발명에 따른 표준 셀들은 서로 다른 셀 길이들을 가질뿐만 아니라 서로 다른 셀 폭들을 가질 수도 있다.
도 4 를 참조하면, LSI 를 설계하기 위해 본 발명에 따른 표준 셀들을 이용하여 배치 및 루팅을 수행하기 위한 본 발명에 따른 표준 셀 배치 및 루팅 프로세싱 시스템의 구조도가 도시되어 있다.
본 발명의 설계 시스템은, 셀 배치 및 인터-셀 접속부와 전원 배선의 루팅을 수행하는 배치 및 루팅 시스템 (401), 도 1A, 1B, 2A, 2B, 3A 및 3B 에 도시된 표준 셀들을 포함한 셀 라이브러리 파일 (402), 성장될 LSI 의 회로 접속 정보용 회로 접속 정보 파일 (403), 배치 및 루팅에 관한 여러 제약 조건들을 저장한 제약 정보 파일 (404), 입력/출력 및 디스플레이 장치 (405) 및 동작 주파수, 동작 온도, P-형 확산층, N-형 확산층 및 여러 상호 접속 금속층들의 시트 저항값을 포함한 여러 정보를 저장한 변수 파일 (406) 을 구비한다. 입력/출력 및 디스플레이 장치 (405) 는 배치 및 루팅의 이력과 결과를 디스플레이할 수 있으며, 입력/출력 및 디스플레이 장치 (405) 를 통해 여러 명령들을 입력하여 배치 및 루팅의 실행을 제어할 수 있게 된다.
이하, 배치 및 루팅 시스템 (401) 에서 실행되는 배치 및 루팅 방법을 상세하게 설명한다.
도 5 는 본 발명에 따른 배치 및 루팅 방법의 흐름도이다.
단계 501 에서는, 셀 기능들에 대응하는 소회로들과 소회로들간의 접속 정보에 이해 LSI 회로를 나타내는 회로 접속 정보가, 회로 접속 정보 파일 (403) 로부터 선택되어 배치 및 루팅 시스템 (401) 에 입력된다.
도 6 은 단계 501 에서 입력된 회로 접속 정보에 의해 나타낸 회로 예의 회로도이다. 저전력 인버터 (604) 의 입력 단자는 단자 (A) 에 접속되고, 저전력 인버터 (602) 의 출력 단자는 접속선 (A1) 을 통해 2-입력 NAND 회로 (603) 의 하나의 입력 단자에 접속된다. 2-입력 NAND 회로 (603) 의 다른 입력 단자는 단자 (B) 에 접속되고, 2-입력 NAND 회로 (603) 의 출력 단자는 접속선 (A2) 을 통해 2-입력 NOR 회로 (602) 의 하나의 입력 단자에 접속된다. 2-입력 NOR 회로 (602) 의 다른 입력 단자는 단자 (C) 에 접속되고, 2-입력 NOR 회로 (602) 의 출력 단자는 접속선 (A3) 을 통해 인버터 (601) 의 입력 단자에 접속된다. 인버터의 출력 단자는 단자 (D) 에 접속된다. 여기서, 인버터 (601), 2-입력 NOR 회로 (602), 2-입력 NAND 회로 (603) 및 저전력 인버터 (604) 는 각각 하나의 소회로이며, 각각 인버터 셀 (101), 2-입력 NOR 셀 (102), 2-입력 NAND 셀 (103) 및 저전력 인버터 셀 (104) 로 된다.
단계 (502) 에서, 회로 접속 정보에 대응하는 표준 셀들은 셀 라이브러리 파일 (402) 로부터 독출되고, 독출된 표준 셀들은 각 셀 어레이를 위해 분류된다. 각 셀 어레이에서, 표준 셀들은, 각 표준 셀의 N-웰 (111) 경계선이 평면도에서 하나의 직선 상에 정렬되는 방법으로 배치된다.
도 7 은 도 5 에 도시된 단계 502 에서의 프로세싱을 상세하게 나타낸 흐름도이다. 단계 701 에서, 회로 접속 정보에 포함된 소회로들의 임시 배치 순서는 소회로들 간의 상호 접속선 갯수와 제약 정보 파일 (404) 로부터의 인접 배치 제약에 기초하여 결정된다. 그 후, 소회로들에 대응하는 표준 셀들이 셀 라이브러리 파일 (402) 로부터 독출되고, 소회로들은 독출된 표준 셀들에 의해 각각 대체된다. 또한, 셀 어레이에 포함된 셀 어레이의 길이와 셀의 갯수가 조정되고, 도출된 표준 셀들의 위치는, 각 표준 셀의 N-웰 (111) 경계선이 평면도에 하나의 일직선 상에 정렬되는 방법으로 결정된다. 따라서, 임시 셀 어레이가 종료된다.
다음 단계 702 에서는, 각 표준 셀의 N-웰 전위를 VDD 전위에 안정하게 고정하며 또한 P-형 기판의 전위를 VSS 전위에 안정하게 고정하기 위해, 적어도 하나의 기판 콘택트 셀 (105) 이 임시 셀 어레이에서 소정 갯수의 셀마다 삽입되어, 표준 셀이 형성된다.
단계 702 다음의 단계 703 에서는, 각 표준 셀 어레이에 대한 최적의 전원 배선 폭은, 전력 소비에 의한 열 생성과 일렉트로미그레이션(electromigration) 저항값을 고려하여 계산되며, 제 1 레벨 금속의 시트 저항, 전원 전압, 동작 주파수 및 동작 온도를 포함한 변수 파일 (406) 로부터 독출된 여러 정보뿐만 아니라, 표준 셀 어레이에 포함된 셀의 갯수와 셀의 종류에 기초하여 얻어진다.
그 후, 단계 704 에서, 선행한 단계 703 에서 얻어진 최적의 전원 배선, 셀들간의 신호선의 갯수, 대략적인 신호 경로 및 표준 셀 어레이내의 배선 가능 영역의 폭으로부터, 각 쌍의 인접한 표준 셀 어레이들 간에 요구되는 루팅 채널이 계산된다.
그 후, 단계 705 에서, 표준 셀 어레이와 상기와 같이 얻어진 루팅채널들로부터 LSI 의 칩 크기가 계산되며, 제약 정보 파일 (404) 에 저장된 칩의 종횡방향 크기와 비교된다. 계산된 칩 크기가 칩의 종횡방향 크기를 만족하지 않는 경우, 프로세싱은 단계 701 로 복귀하고 명령을 입력/출력 및 디스플레이 장치 (405) 를 입력하여 셀 어레이의 갯수를 증가시키거나 감소시켜 재배치하게 된다. 계산된 칩 크기가 칩의 종횡방향 크기를 만족하는 경우, 단계 502 가 종료되고, 프로세싱은 단계 503 으로 진행한다.
도 8 은 단계 502 의 프로세싱이 종료된 경우의 표준 셀 어레이 부분의 패턴도이다. 인버터 셀 (101), 2-입력 NOR 셀 (102), 2-입력 NAND 셀 (103) 및 저전력 인버터 셀 (104) 은, 도 6 에 도시된 인버터 (601), 2-입력, NOR 회로 (602), 2-입력 NAND 회로 (603) 및 저전력 인버터 (604) 에 각각 대응하고, 각 표준 셀에서 N-웰 (111) 경계선이 평면도에서 하나의 직선 상에 정렬되는 방법으로 근접하여 배치되며, 기판 콘택트 셀 (105) 이 더 추가된다. 표준 셀들의 각 N-웰 (111) 은 하나의 연속된 패턴을 형성하도록 결합된다. 또한, 각 표준 셀들이 서로 다른 폭을 각각 가지므로, 도 8 에 도시된 표준 셀 어레이는 상부 경계선과 하부 경계선을 가지며, 상기 경계선 모두 울뚱불뚱하거나 요철 상태로 된다.
단계 503 에서, 각 표준 셀 어레이에서 신호선의 루팅은 회로 접속 정보 파일 (403) 에 저장된 회로 접속 정보에 따라 수행된다. 도 9 는 단계 503 의 프로세싱이 종료된 경우의 표준 셀 어레이 동일 부분의 패턴도이다. 도 6 에 도시된 회로 접속에 따라, 단자 (A) 는 제 1 레벨 금속의 상호 접속선 (901) 을 통해 저전력 인버터 셀 (104) 의 입력 단자와 접속된다. 저전력 인버터 셀 (104) 의 출력 단자는 제 1 레벨 금속의 상호 접속선 (901; A1) 을 통해 2-입력 NAND 셀 (103) 의 한 입력 단자에 접속된다. 단자 (B) 는 제 1 레벨 금속의 상호 접속선 (901) 을 통해 2-입력 NAND 셀 (103) 의 다른 입력 단자에 접속된다. 2-입력 NAND 셀 (103) 의 출력 단자는 제 1 레벨 금속의 상호 접속선 (901; A2) 을 통해 2-입력 NOR 셀 (102) 의 한 입력 단자에 접속된다. 2-입력 NOR 셀 (102) 의 출력 단자는 제 1 레벨 금속의 상호 접속선 (901; A3) 을 통해 인버터 셀 (101) 의 입력 단자에 접속된다. 인버터 셀 (101) 의 출력 단자는 제 1 레벨 금속의 상호 접속선 (901) 을 통해 단자 (D) 에 접속된다. 따라서, 단계 503 이 종료되면, 프로세싱은 단계 504 로 진행된다.
단계 504 에서, 표준 셀 어레이내의 배선 영역 경계선이 추출되고, 전원 배선이 경계선 외부에 설치된다. 단계 505 의 프로세싱이 종료된 경우의 표준 셀 어레이 동일 부분의 패턴도인 도 11 을 참조하면, (제 1 레벨 금속 등으로 형성된)VDD 전원 배선 (1101) 은 평면도에서 셀 어레이내의 제 1 레벨 금속의 금속 신호선 상측에 설치되고, (제 1 레벨 금속등으로 형성된)VSS 전원 배선 (1102) 은 평면도에서 셀 어레이내의 제 1 레벨 금속의 금속 신호선 하측에 설치된다.
그 후, 프로세싱은 단계 505 로 진행하며, 각 셀의 전원 단자는 전원 배선에 접속된다. 도 10 은 단계 505 에서의 프로세싱을 상세하게 나타낸 흐름도이다. 단계 1001 에서는, 표준 셀 어레이에 포함된 표준 셀 VDD 단자 (118) 가 추출된다. 단계 1002 에서는, 추출된 VDD 단자 (118) 가 VDD 전원 배선 (1101) 을 중첩하는지의 여부를 판별한다. 추출된 VDD 단자 (118) 가 VDD 전원 배선 (1101) 을 중첩하는 경우, 프로세싱은 단계 1004 로 진행한다. 이와는 달리, 추출된 VDD 단자 (118) 가 VDD 전원 배선 (1101) 을 중첩하지 않는 경우에는, 프로세싱이 단계 1003 으로 진행하게 되며, VDD 전압을 공급하기 위해 P-형 확산층 (1103; 도 11) 으로 형성된 전원 배선이 VDD 단자 (118) 로부터 VDD 전원 배선 (1101) 을 향해 연장될 뿐만 아니라, N-웰 패턴도 P-형 확산층 (1103) 으로 형성된 전원 배선을 포위하도록 연장되므로, VDD 단자 (118) 로부터 연장된 상기 P-형 확산층 (1103) 으로 형성된 전원 배선이 VDD 전원 배선 (1101) 을 중첩하게 된다. 단계 1003 이 종료된 후, 프로세싱은 단계 1004 로 진행한다.
단계 1004 에서는, 확산층과 제 1 레벨 금속간의 상호 접속을 위한 콘택트 패턴 (1105) 이 생성되며, VDD 전원 배선 (1101) 과 VDD 단자 (118) 간의 중첩부에 설치되거나 또는 P-형 확산층 (1103) 으로 형성된 전원 배선과 VDD 전원 배선 (1101) 간의 중첩부에 설치된다.
다음 단계 1005 에서는, 모든 VDD 단자 (118) 를 VDD 전원 배선 (1101) 에 접속하는 프로세싱이 종료되었는지의 여부가 판별된다. 모든 VDD 단자 (118) 를 위한 접속 프로세싱이 아직 종료되지 않은 경우, 프로세싱은 단계 1001 로 복귀한다. 이와는 달리, 모든 VDD 단자 (118) 를 위한 접속 프로세싱이 종료된 경우에는, VSS 단자 (119) 를 위한 접속 프로세싱으로 프로세싱이 진행하게 된다. VSS 단자 (119) 를 위한 상기 접속 프로세싱은 상술한 VDD 단자 (118) 의 접속 프로세싱과 유사하므로, VDD 단자 (118), VDD 전원 배선 (1101) 및 P-형 확산층 (1103) 으로 형성된 전원 배선을, VSS 단자 (119), VSS 전원 배선 (1102) 및 N-형 확산층 (1104) 으로 형성된 전원 배선으로 각각 대체하여 단계 1001 내지 단계 1005 의 상술한 설명으로부터 쉽게 알 수 있다. 모든 VDD 단자 (118) 및 VSS 단자 (119) 에 대한 접속 프로세싱이 종료되면, 단계 506 으로 프로세싱이 진행하게 된다.
상술한 바와 같이, 도 11 은 단계 505 의 프로세싱이 종료된 경우의 표준 셀 어레이 동일 부분의 패턴도이다. 도 11 에 도시된 바와 같이, VDD 전원 배선 (1101) 과 VSS 전원 배선 (1102) 은, 인-셀 배선과 인터-셀 접속부가 설치된 영역 외부에 설치된다. 콘택트 홀 (1105) 은 VDD 단자 (118) 와 VDD 전원 배선 (1101) 간의 중첩부에 형성된다. VDD 전원 배선 (1101) 을 중첩하지 않는 VDD 단자 (118) 에서는, P-형 확산층 (1103) 으로 형성된 전원 배선이 VDD 단자 (118) 로부터 VDD 전원 배선 (1101) 까지 연장되도록 형성되며, 콘택트 홀 (1105) 은, VDD 전원 배선 (1101) 을 중첩하지 않는 VDD 단자 (118) 에 VDD 전원 배선 (1101) 을 접속하기 위해 P-형 확산층 (1103) 으로 형성된 전원 배선과 VDD 전원 배선 (1101) 간의 중첩부에 형성된다. 이와 유사하게, 콘택트 홀 (1105) 은 VSS 단자 (119) 와 VSS 전원 배선 (1102) 간의 중첩부에 형성된다. VSS 전원 배선 (1102) 을 중첩하지 않는 VSS 단자 (119) 에서는, N-형 확산층 (1104) 으로 형성된 전원 배선이 VSS 단자 (119) 로부터 VSS 전원 배선 (1102) 까지 연장되도록 형성되며, 콘택트 홀 (1105) 은, VSS 전원 배선 (1102) 을 중첩하지 않는 VSS 단자 (118) 에 VSS 전원 배선 (1102) 을 접속하기 위해 N-형 확산층 (1104) 으로 형성된 전원 배선과 VSS 전원 배선 (1102) 간의 중첩부에 형성된다.
단계 506 에서는, P-형 확산층 (1106) 으로 형성된 전원 배선과 N-형 확산층 (1104) 으로 형성된 전원 배선의 저항값이 허용 한계내에 존재하는지의 여부가 확인된다. 상기 목적을 위해, P-형 확산층과 N-형 확산층의 각 시트 저항값이 변수 파일 (406) 로부터 독출되며, 전원 배선을 구성하는 확산층의 폭과 길이로부터 저항값을 계산하여 제약 정보 파일 (404) 에 저장된 허용 저항값과 비교하게 된다. 확산층으로 형성된 모든 전원 배선의 저항값이 허용 저항값 이하인 경우, 단계 508 로 프로세싱이 진행하게 된다. 확산층으로 형성된 적어도 하나의 전원 배선의 저항값이 허용 저항값 이상인 경우, 단계 507 로 프로세싱이 진행한다.
단계 507 에서는, 확산층으로 형성된 모든 전원 배선의 저항값이 허용 저항값 이하로 되도록 리-루팅을 수행한다. 도 12 는 단계 507 에서의 리-루팅을 상세하게 나타낸 흐름도이다. 단계 1201 에서는, 허용 저항값 이하의 확산층으로 형성된 (제 1 목적)전원 배선의 저항값을 감소시켜 보틀 넥으로 되는 제 1 레벨 금속으로 형성된 신호선이 검출된다. 다음 단계 (1202) 에서는, 보틀 넥으로 되는 제 1 레벨 금속으로 형성된 신호선이 제거되고, 제거된 신호선이 접속된 단부 위치 각각에 제 2 레벨 금속에 접속하기 위한 스루홀이 설치된다. 이와 동시에, 허용 저항값 이상이므로 제 1 레벨 금속으로 형성된 신호선을 제거하여 감소시켜야 할, 저항값을 값는 확산층으로 형성된 전원 배선과 제 1 레벨 금속의 대응 전원 배선을 제거하게 된다. 단계 1202 다음의 단계 1203 에서는, 단계 1202 의 프로세싱으로 인해 단축될 수 있는 확산층으로 형성된 전원 배선의 크기를 추정하고, 추정된 전원 배선의 저항값을 계산한 후 허용 저항값과 비교하게 된다. 저항값이 허용 저항값 이상인 경우, 프로세싱은 단계 1201 로 복귀한다. 이와는 달리, 저항값이 허용 저항값 이하인 경우에는, 허용 저항값 이상의 저항값을 갖는 확산층으로 형성된 (제 1 목적)전원 배선에 대한 리-루팅이 종료되며, 허용 저항값 이상의 저항값을 갖는 확산층으로 형성된 다른 전원 배선에 대해 유사한 프로세싱을 반복하게 된다. 허용 저항값 이상의 저항값을 갖는 확산층으로 형성된 모든 전원 배선에 대한 리-루팅이 종료된 경우에는, 확산층으로 형성된 모든 전원 배선들이 허용 저항값 이하의 저항값을 가지므로, 단계 508 로 프로세싱이 진행하게 된다.
단계 508 에서는, 셀 어레이내에 아직 접속되지 않은 상호 접속부가 생성되며, 신호선들은 표준 셀 어레이들 간에 접속된다. 따라서, 배치 및 루팅 프로세싱이 종료된다.
도 13A, 13B, 13C 및 13D 는 배치 및 루팅 프로세싱의 여러 단계에서 표준 셀 어레이의 상호 접속을 나타낸 배치도이다. 도 13A 는 도 5 에 도시된 단계 503 이 종료된 경우의 배치도이다. 표준 셀 어레이는, 확산층으로 형성된 복수의 전원 단자들, 제 1 레벨 금속으로 형성된 적어도 하나의 입력 단자 및 출력 단자를 각각 포함하며 서로 다른 폭을 갖는 복수의 기능 셀 (100) 및 소정 갯수의 기능 셀마다 제공된 적어도 하나의 기판 콘택트 셀 (105) 을 구비한다. 이들 기능 셀들과 적어도 하나의 기판 콘택트 셀은, 각 표준 셀의 N-웰 경계선이 평면도에서 하나의 직선 상에 정렬되는 방법으로 어레이 형태로 배치된다. 또한, 제 1 레벨 금속으로 형성된 상호 접속부 (901) 는 인터-셀 접속을 위해 배치된다. 또한, (제 1 레벨 금속으로 형성된)표준 셀 어레이내의 인-셀 배선과 인터-셀 접속 영역은, (제 1 레벨 금속으로 형성된)전원 배선의 배치를 금지하는 금지 영역 (1301) 으로서 한정된다.
도 13B 는 도 5 에 도시된 단계 505 가 종료된 경우의 배치도를 도시한다. VDD 전원 배선 (1101) 과 VSS 전원 배선 (1102) 은(상기 모두 제 1 레벨 금속으로 형성된다), 금지 영역 (1301) 외부에 설치되며, P-형 확산층으로 형성된 전원 배선 (1103a) 이 제공된다. 여기서, P-형 확산층으로 형성된 전원 배선 (1103a) 이 허용 저항값 이상의 저항값을 갖는다고 가정한다.
도 13C 는 도 12 에 도시된 단계 1202 가 단계 507 의 리-루팅 프로세싱 도중에 종료된 경우의 배치도를 도시한다. P-형 확산층으로 형성된 전원 배선 (1103a) 과 VDD 전원 배선 (1101) 이 제거되고, P-형 확산층으로 형성된 전원 배선 (1103a) 의 저항값이 감소되어 보틀넥으로 되는 제 1 레벨 금속의 상호 접속부 (901a 및 901b) 가 제거된다. 또한, 스루홀 (1302) 은 상호 접속부 (901a 및 901b) 의 단부 위치에 설치된다.
도 13D 는 도 5 에 도시된 단계 508 이 종료된 경우의 배치도를 도시한다. VDD 전원 배선 (1101) 은 수정된 금지 영역 (1301a) 외부에 재배치되고, 제거된 제 1 레벨 금속의 상호 접속부 (901a 및 901b) 를 대체하여, 제 2 레벨 금속의 상호 접속부 (1303), 스루홀 (1302) 및 제 1 레벨 금속의 상호 접속부 (901) 가 형성되어, 상호 접속부가 VDD 전원 배선 (1101) 외부를 통과하도록 우회된다. 따라서, P-형 확산층으로 형성된 새로운 전원 배선 (1103b) 이 감소된 길이를 가지게 되므로 감소된 저항값은 허용 저항 범위내에 존재할 수 있게 된다.
또한, 단계 508 에서는 인터-어레이 접속도 실행된다. 도 14 는 단계 508 의 프로세싱이 종료된 경우의 패턴도이다. 인터-어레이 접속부는, 단자 (C) 로부터 연장되는 제 1 레벨 금속의 상호 접속선 (901), 제 1 레벨 금속과 제 2 레벨 금속간의 접합을 위한 상호 접속선 (901) 의 양 단부에 형성된 스루홀 (1302), 스루홀 (1302) 로부터 2-입력 NOR 셀 (102) 의 다른 입력 (IN2) 까지 연장된 제 2 레벨 금속의 상호 접속선 (1303) 및 제 1 레벨 금속과 제 2 레벨 금속간의 접속을 위해 제 2 입력 (IN2) 위치에 형성된 스루홀 (1302) 에 의해 형성된다. 따라서, 단자 (C) 가 2-입력 NOR 셀 (102) 의 다른 입력 (IN2) 에 접속되게 된다.
상술한 바와 같이, 본 발명에 따라 표준 셀을 이용하여 표준 셀 어레이를 형성하여, 도 5 의 흐름도에 따라 신호선과 전원 배선을 루팅함으로써, 서로 다른 폭을 갖는 표준 셀을 방해 없이 배치 및 루팅할 수 있을 뿐만 아니라, 각 표준 셀 어레이에 적합한 폭으로 (금속)전원 배선의 폭을 설정할 수 있게 된다. 또한, 소자 형성 영역이 루팅 채널로서 이용될 수 있다. 따라서, 높은 배선 밀도를 구현할 수 있게 된다.
도 15 를 참조하면, 표준 셀을 배치 및 루팅하기 위한 본 발명에 따른 방법의 다른 실시예의 흐름도가 도시되어 있다.
이 제 2 실시예는, 셀 어레이 형성 전에 복수 셀들을 소정 갯수 이하로 포함한 각 셀 그룹들이 형성되며, 각 셀 그룹에서, 인터-셀 접속과 전원 배선들을 배치 및 루팅한 후, 셀 그룹들이 결합되어 셀 어레이를 형성하게 되고, 인터-그룹 접속이 실행되기 때문에, 제 1 실시예와는 다르다.
단계 1501 에서는, 회로 접속 정보가 입력된다. 그 후, 단계 1502 에서는, 셀들을 임시로 배치하여 임시 셀 어레이를 형성하게 된다. 단계 1503 에서, 임시 셀 어레이는, 동일한 임시 셀 어레이에 서로 서로 인접하여 설치된 소정 갯수 이하의 셀로 구성되는 각 복수의 셀 그룹들로 분할된다. 이와 동시에, 상기와 같이 얻어진 셀 그룹들에 따라 회로 접속 정보를 수정하여 수정된 회로 접속 정보를 회로 접속 정보 파일 (403) 에 저장할 수 있게 된다.
그 후, 단계 1505 로 프로세싱이 진행하며, 하나의 셀 그룹이 추출된다. 그 후, 단계 1505 에서는, 추출된 셀 그룹에 포함된 표준 셀들을 셀 라이브러리 (402) 로부터 독출하고, 임시 배치 정보에 기초하여 배치하게 된다. 또한, 적어도 하나의 기판 콘택트 셀이 추가되며, 인터-셀 접속이 실행된다.
다음에, 단계 1506 으로 프로세싱이 진행되고, 셀 그룹내의 신호선 영역의 경계를 따라 가상선에 의해 둘러싸인 전원 배선 금지 영역이 추출된 후, 제약 조건 파일에 저장된다. 단계 1507 에서는, (금속으로 형성된)전원 배선의 최적 폭을 제약 정보 파일 (404) 과 변수 파일 (406) 에 저장된 정보에 기초하여 계산하여, 금지 영역 외부에 전원 배선을 생성하게 된다. 전원 배선은 직선으로 연장되지만 금지 영역의 경계선을 따라 연장되도록 굽어질 수도 있다.
그 후, 프로세싱이 단계 1508 로 진행하고, 여기서, 셀 그룹에 포함된 표준 셀의 전원 배선 단자는 전원 배선에 접속된다. 전원 단자가 전원 배선을 중첩할 때, 콘택트 홀이 전원 배선과 전원 단자간의 중첩 위치에서 생성된다. 전원 단자가 (금속으로 형성된)전원 배선을 중첩하지 않는 경우에는, 확산층으로 형성된 전원 배선이 전원 단자로부터 연장되어 (금속으로 형성된)전원 배선을 중첩하게 되고, 확산층의 전원 배선과 (금속으로 형성된)전원 배선간의 중첩부에 콘택트 홀이 생성되게 된다.
단계 1509 에서는, 전원 단자로부터 연장되는 확산층의 전원 배선의 저항값이 허용 범위내에 존재하는지의 여부를 판별하게 된다. 저항값이 허용값 이상인 경우, 단계 1510 으로 프로세싱이 진행하며, 도 12 에 도시된 흐름도와 유사한 프로세싱을 리-루팅을 위해 실행한다. 단계 1510 이 종료된 경우, 단계 1505 로 프로세싱이 복귀한다. 확산층의 모든 전원 배선의 저항값이 허용 범위내에 존재하는 경우, 즉, 허용 범위 이하인 경우에는, 해당 셀 그룹에 대한 배치 및 루팅 프로세싱이 종료되었는지를 고려하고, 단계 1511 로 프로세싱이 진행한다.
단계 1511 에서는, 모든 셀 그룹들에 대한 배치 및 루팅 프로세싱이 종료되었는지의 여부를 판별한다. 모든 셀 그룹에 대한 배치 및 루팅 프로세싱이 아직 종료되지 않은 경우, 단계 1504 로 프로세싱이 복귀한다. 이와는 달리, 모든 셀 그룹들에 대한 배치 및 루팅 프로세싱이 종료된 경우에는, 단계 1512 로 프로세싱이 진행하게 된다.
단계 1512 에서는, 임시 셀 어레이에 임시로 배치된 셀들이 상술한 바와 같이 처리된 셀 그룹들로 재배치된다. 단계 1513 에서는, 셀 그룹들 간에 전원 배선이 접속된다. 그 후, 단계 1514 에서는, 셀 어레이내에 아직 접속되지 않은 상호 접속부들이 생성되고, 표준 셀 어레이들 간에 신호선들이 접속된다. 따라서, 배치 및 루팅 프로세싱이 종료된다.
도 16A, 16B 및 16C 는 여러 셀 그룹들의 배치도이다.
도 16A, 16B 및 16C 에 도시된 각 셀 그룹들은, 각 표준 셀의 N-웰 경계선이평면도에서 하나의 직선 상에 정렬되는 방법으로 근접하여 배치된 하나의 기판 콘택트 셀 (105) 및 복수의 기능 셀들 (100) 을 포함한다. 금지 영역 (1301) 은 셀 그룹내에 신호선의 배선 영역을 포위하도록 한정되며, VDD 전원 배선 (1101) 과 VSS 전원 배선 (1102) 은 금지 영역 (1301) 외부를 따라 연장되도록 배치된다. 도 16D 는 도 16A, 16B 및 16C 에 도시된 셀 그룹들을 결합하여 얻어진 표준 셀 어레이의 배치도이다.
도 17 은 단계 1508 의 프로세싱이 종료된 경우에 있어서 하나의 셀 그룹의 패턴도이다.
(도 17 에서 굵은 실선에 의해 포위된)전원 배선 금지 영역 (1301) 은 내부 배선 영역을 포위하도록 한정된다. VDD 전원 배선 (1101) 은 평면도에서 금지 영역 (1301) 외부의 상측을 따라 연장되도록 휘어진 형태로 배치되며, VSS 전원 배선 (1102) 은 평면도에서 금지 영역 (1301) 외부의 하측을 따라 연장되도록 휘어진 형태로 배치된다. 휘어진 전원 배선으로 인해, 더 높은 배선 밀도를 구현할 수 있을 뿐만 아니라, 전원 단자와 (금속으로 형성된)전원 배선 간의 접속을 위해 확산층으로 형성된 전원 배선도 도 11 에 도시된 패턴도에 비해 단축될 수 있게 된다. 따라서, 단계 1509 에서 검출되는, 허용 값 이상의 저항값을 갖는 확산층으로 형성된 전원 배선의 갯수를 감소시킬 수 있게 되므로, 배치 및 루팅 효율성을 향상시킬 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 표준 셀들을 이용하여 본 발명에 따른 신호선과 전원 배선을 루팅함으로써, 서로 다른 폭을 갖는 표준 셀들을 방해 없이 배치 및 루팅할 수 있을 뿐만 아니라, 셀내에 전원 배선과 배선 영역간의 소자 형성 영역을 루팅 채널로서 이용할 수도 있게 된다. 따라서, 높은 배선 밀도를 구현할 수 있게 된다. 또한, (금속으로 형성된)전원 배선의 폭을 각 표준 셀 어레이에 적합한 폭으로 설정할 수 있게 된다.
이상, 특정 실시예들을 참조하여 본 발명을 설명하였다. 그러나, 본 발명은 상세하게 설명된 구조들에 한정되지는 않으며, 첨부된 청구범위 내에서 변형할 수도 있다.
Claims (9)
- 확산층으로 형성된 전원 배선 단자, 제 1 레벨 금속의 입력 단자 및 상기 제 1 레벨 금속의 출력 단자를 구비하는 것을 특징으로 하는 표준 셀.
- 제 1 항에 있어서,적어도 하나의 P-채널 트랜지스터 및 적어도 하나의 N-채널 트랜지스터를 포함한 기능 회로를 더 구비하고, 상기 적어도 하나의 P-채널 트랜지스터에 제 1 전원 전압을 공급하는 제 1 전원 단자, 상기 적어도 하나의 N-채널 트랜지스터에 제 2 전원 전압을 공급하는 제 2 전원 단자 및 상기 기능 회로를 위한 입력 단자 및 출력 단자를 구비하는 표준 셀로서,상기 제 1 전원 단자는 상기 제 1 전원 전압을 공급하는 상기 적어도 하나의 P-채널 트랜지스터의 P-형 확산층에 제공되고, 상기 제 2 전원 단자는 상기 제 2 전원 전압을 공급하는 적어도 하나의 N-채널 트랜지스터의 N-형 확산층에 제공되며,상기 제 1 레벨 금속의 상기 입력 단자와 상기 제 1 레벨 금속의 상기 출력 단자는 상기 기능 회로의 상기 입력 단자와 상기 출력 단자를 각각 구성하는 것을 특징으로 하는 표준 셀.
- 반도체 기판 상에 형성되며 어레이 형태로 설치되는 복수의 표준 셀들을 포함한 표준 셀 어레이로서,각각의 상기 표준 셀들은 확산층의 전원 단자, 제 1 레벨 금속의 입력 단자 및 상기 제 1 레벨 금속의 출력 단자를 구비하고,상기 복수의 표준 셀들은, 상기 표준 셀들 내의 각 웰 경계선들이 하나의 직선 상에 정렬되는 방법으로 설치되고,제 1 전원 전압과 제 2 전원 전압을 상기 반도체 기판에 접속하기 위한 기판 콘택트 셀과 상기 반도체 기판에 형성된 웰은, 소정 갯수의 표준 셀들마다 적어도 하나씩 소정 간격으로 상기 표준 셀 어레이내에 각각 삽입되는 것을 특징으로 하는 표준 셀 어레이.
- 확산층의 전원 단자, 제 1 레벨 금속의 입력 단자 및 상기 제 1 레벨 금속의 출력 단자를 구비한 각각의 여러 표준 셀의 정보를 저장하는 라이브러리 파일, 성장될 LSI 의 회로 접속 정보를 저장하는 회로 접속 정보, 배치 및 루팅에 관한 제약 정보를 저장하는 제약 정보 파일, 성장될 상기 LSI 의 전원 전압과 동작 주파수 및 상기 확산층의 시트 저항값을 포함한 변수 정보를 저장하는 변수 파일, 상기 라이브러리 파일, 상기 제약 정보 파일 및 상기 변수 파일의 정보를 이용하여, 상기 회로 접속 정보 파일의 회로 접속 정보에 따라 선택된 표준 셀들의 배치 및 루팅을 실행하는 배치 및 루팅 시스템 및 상기 배치 및 루팅 시스템을 제어하기 위해 제어 명령을 외부에 입력하며 배치 및 루팅의 이력과 결과를 디스플레이하는 입력/출력 및 디스플레이 장치를 구비하는 것을 특징으로 하는 표준 셀 배치 및 루팅 프로세싱 시스템.
- 확산층의 전원 단자, 제 1 레벨 금속의 입력 단자 및 상기 제 1 레벨 금속의 출력 단자를 구비한 각각의 여러 표준 셀의 정보를 저장하는 라이브러리 파일, 성장될 LSI 의 회로 접속 정보를 저장하는 회로 접속 정보, 배치 및 루팅에 관한 제약 정보를 저장하는 제약 정보 파일, 성장될 상기 LSI 의 전원 전압과 동작 주파수 및 상기 확산층의 시트 저항값을 포함한 변수 정보를 저장하는 변수 파일, 상기 라이브러리 파일, 상기 제약 정보 파일 및 상기 변수 파일의 정보를 이용하여, 상기 회로 접속 정보 파일의 회로 접속 정보에 따라 선택된 표준 셀들의 배치 및 루팅을 실행하는 배치 및 루팅 시스템 및 상기 배치 및 루팅 시스템을 제어하기 위해 제어 명령을 외부에 입력하며 배치 및 루팅의 이력과 결과를 디스플레이하는 입력/출력 및 디스플레이 장치를 구비하는 표준 셀 배치 및 루팅 프로세싱 시스템을 이용하여 표준 셀들의 배치 및 루팅을 실행하는 표준 셀 배치 및 루팅 방법으로서,상기 방법은,상기 회로 접속 정보 파일로부터 상기 회로 접속 정보를 독출하는 제 1 단계;독출된 회로 접속 정보에 대응하는 표준 셀들을 상기 셀 라이브러리 파일로부터 독출하여, 독출된 표준 셀들을 복수의 표준 셀 어레이들에 설치하는 단계로서, 상기 복수의 표준 셀 어레이들 각각은 소정 갯수의 표준 셀들마다 삽입된 적어도 하나의 기판 콘택트 셀을 포함하고, 상기 복수의 표준 셀 어레이들 각각에 포함된 상기 표준 셀들은, 각 표준 셀 어레이의 표준 셀내의 각 웰 경계선들이 평면도에서 하나의 직선을 따라 정렬되는 방법으로 배열되는 것을 특징으로 하는 제 2 단계;상기 표준 셀 어레이에 포함된 표준 셀들간의 신호선을, 상기 회로 접속 정보에 따라, 루팅하는 제 3 단계;상기 표준 셀 어레이내의 상기 신호선들의 배선 영역 경로를 추출한 후, 상기 배선 영역 외부에 전원 배선을 배치하는 제 4 단계;상기 표준 셀 어레이에서 상기 표준 셀내의 상기 확산층의 상기 전원 단자와 상기 전원 배선간의 중첩부에 콘택트 홀을 형성하거나, 다른 방법으로는, 상기 전원 단자가 상기 전원 배선을 중첩하지 않는 경우 상기 전원 단자로부터 상기 전원 배선까지 상기 확산층의 전원 배선을 연장한 후, 상기 전원 배선과 상기 확산층의 상기 전원 배선 간의 중첩부에 콘택트 홀을 형성하는 제 5 단계;상기 확산층의 상기 전원 배선의 저항값이 제약 정보 파일에 저장된 소정 저항값 이하인지의 여부를 판별하는 제 6 단계;상기 제 6 단계에서 상기 확산층의 상기 전원 배선 저항값이 상기 소정 저항값 이하로 판별된 경우, 상기 표준 셀들간의 상기 신호선을 리-루팅한 후, 상기 제 4 단계로 복귀하는 제 7 단계; 및상기 제 6 단계에서 상기 확산층의 상기 전원 배선 저항값이 상기 소정 저항값 이하로 판별된 경우, 상기 표준 셀 어레이의 비접속된 상호 접속부와 상기 표준 셀 어레이들간의 신호선들을 루팅하는 제 8 단계를 포함하는 것을 특징으로 하는 방법.
- 제 5 항에 있어서,상기 제 2 단계는,상기 셀 라이브러리 파일로부터 독출된 회로 접속 정보에 대응하는 상기 표준 셀들을 독출하여, 상기 독출된 표준 셀들을, 각 표준 셀 어레이에서 표준 셀들내의 각 웰 경계선들이 평면도에서 하나의 직선 상에 정렬되는 방법으로, 복수의 표준 셀 어레이들에 설치하는 제 1 서브-단계;상기 복수의 표준 셀 어레이들을 완성하기 위해, 소정 갯수의 표준 셀들마다 상기 적어도 하나의 기판 콘택트 셀을 각 표준 셀 어레이에 삽입하는 제 2 서브-단계;상기 표준 셀 어레이에 포함된 표준 셀들의 갯수와 표준 셀들의 종류, 상기 전원 전압 및 상기 동작 주파수를 포함하는 정보에 기초하여 전원 배선 폭을 계산하는 제 3 서브-단계;상기 전원 배선 폭, 신호선의 갯수 및 신호 경로로부터 요구되는 루팅 채널의 폭을 계산하는 제 4 서브-단계; 및상기 제약 정보 파일에 저장된 칩 크기를 참조하여 루팅이 가능한지의 여부를 판별하여, 루팅이 가능하지 않은 경우에는 상기 제 1 서브-단계로 복귀하고, 이와는 달리, 루팅이 가능한 경우에는 상기 제 2 단계를 종료하는 제 5 서브-단계를 포함하는 것을 특징으로 하는 방법.
- 제 5 항에 있어서,상기 제 5 단계는,상기 표준 셀 어레이에 포함된 상기 표준 셀들의 상기 전원 단자들을 추출하는 제 1 서브-단계;추출된 전원 단자가 상기 전원 배선을 중첩하는 지의 여부를 판별하는 제 2 서브-단계;상기 추출된 전원 단자가 상기 전원 배선을 중첩하지 않는 경우 상기 추출된 전원 단자로부터 상기 전원 배선까지 상기 확산층의 상기 전원 배선을 연장하여, 상기 확산층의 상기 전원 배선이 상기 전원 배선을 중첩하도록 하는 제 3 서브-단계; 및상기 추출된 전원 단자가 상기 전원 배선을 중첩하는 것을 상기 제 2 서브-단계에서 판별한 경우, 상기 추출된 전원 단자와 상기 전원 배선간의 중첩부에서, 또는 다른 방법으로는, 상기 추출된 전원 단자가 상기 전원 배선을 중첩하지 않는 것을 상기 제 2 서브-단계에서 판별한 경우, 상기 확산층의 상기 전원 배선과 상기 전원 배선간의 중첩부에서 콘택트 홀을 형성하는 제 4 서브-단계를 포함하는 것을 특징으로 하는 방법.
- 제 5 항에 있어서,상기 제 7 단계는,상기 확산층으로 형성된 상기 전원 배선 저항값을 상기 소정 저항값 이하로 감소시켜 방해가 되는 신호선을 검출하는 제 1 서브-단계;상기 방해가 되는 상기 신호선을 제거하고, 제거된 신호선이 접속되는 단부 위치에 상기 제 1 레벨 금속과 제 2 레벨 금속간의 접속을 위해 스루홀을 제공하는 제 2 서브-단계; 및상기 신호선을 제거하여 단축된 상기 확산층으로 형성된 상기 전원 배선의 저항값이 상기 소정 저항값 이하인지의 여부를 판별하여, 저항값이 상기 소정 저항값 이상인 경우, 상기 제 1 서브-단계로 복귀하거나, 다른 방법으로는, 저항값이 상기 소정 저항값 이하인 경우, 상기 제 7 단계를 종료하는 제 3 서브-단계를 포함하는 것을 특징으로 하는 방법.
- 확산층의 전원 단자, 제 1 레벨 금속의 입력 단자 및 상기 제 1 레벨 금속의 출력 단자를 구비한 각각의 여러 표준 셀의 정보를 저장하는 라이브러리 파일, 성장될 LSI 의 회로 접속 정보를 저장하는 회로 접속 정보, 배치 및 루팅에 관한 제약 정보를 저장하는 제약 정보 파일, 성장될 상기 LSI 의 전원 전압과 동작 주파수 및 상기 확산층의 시트 저항값을 포함한 변수 정보를 저장하는 변수 파일, 상기 라이브러리 파일, 상기 제약 정보 파일 및 상기 변수 파일의 정보를 이용하여, 상기 회로 접속 정보 파일의 회로 접속 정보에 따라 선택된 표준 셀들의 배치 및 루팅을 실행하는 배치 및 루팅 시스템 및 상기 배치 및 루팅 시스템을 제어하기 위해 제어 명령을 외부에 입력하며 배치 및 루팅의 이력과 결과를 디스플레이하는 입력/출력 및 디스플레이 장치를 구비하는 표준 셀 배치 및 루팅 프로세싱 시스템을 이용하여 표준 셀들의 배치 및 루팅을 실행하는 표준 셀 배치 및 루팅 방법으로서,상기 방법은,상기 회로 접속 정보 파일로부터 상기 회로 접속 정보를 독출하는 제 1 단계;독출된 회로 접속 정보에 대응하는 표준 셀들을 상기 셀 라이브러리 파일로부터 독출하여, 독출된 표준 셀들을 복수의 임시 표준 셀 어레이에 임시로 설치하는 제 2 단계;서로 인접하여 설치된 표준 셀들을 소정 갯수이하로 포함한 복수의 셀 그룹들 각각으로 상기 임시 표준 셀 어레이를 분할하는 제 3 단계;처리될 하나의 셀 그룹을 상기 복수의 셀 그룹들로부터 선택하는 제 4 단계;상기 하나의 선택된 셀 그룹내의 상기 표준 셀들간의 신호선들을, 상기 회로 접속 정보 파일로부터의 회로 접속에 따라, 루팅하는 제 5 단계;상기 하나의 선택된 셀 그룹내에서 상기 신호선들의 배선 영역 경계를 추출하여, 상기 제약 정보 파일에 전원 배선 금지 영역을 등록하는 제 6 단계;상기 하나의 선택된 셀 그룹내의 상기 전원 배선 금지 영역외부를 따라 전원 배선을 배치하는 제 7 단계;상기 하나의 선택된 셀 그룹에서 상기 표준 셀내의 상기 확산층의 상기 전원 단자와 상기 전원 배선간의 중첩부에서 콘택트 홀을 형성하거나, 다른 방법으로는, 상기 전원 단자가 상기 전원 배선을 중첩하지 않는 경우, 상기 전원 단자로부터 상기 전원 배선까지 상기 확산층의 전원 배선을 연장한 후, 상기 확산층의 상기 전원 배선과 상기 전원 배선간의 중첩부에서 콘택트 홀을 형성하는 제 8 단계;상기 확산층의 상기 전원 배선 저항값이 상기 제약 정보 파일에 저장된 소정 저항값 이하인지의 여부를 판별하는 제 9 단계;상기 제 9 단계에서, 상기 확산층의 상기 전원 배선 저항값이 상기 소정 저항값 이하로 판별된 경우, 상기 표준 셀들간의 상기 신호선을 리-루팅한 후, 상기제 5 단계로 복귀하는 제 10 단계;상기 제 9 단계에서, 상기 확산층의 상기 전원 배선 저항값이 상기 소정 저항값 이하로 판별된 경우, 모든 셀 그룹들에 대한 프로세싱이 종료되었는지의 여부를 판별한 후, 모든 셀 그룹들에 대한 프로세싱이 아직 종료되지 않은 경우 상기 제 4 단계로 복귀하는 제 11 단계;상기 제 11 단계에서, 모든 셀 그룹들에 대한 프로세싱이 종료된 것을 판별한 경우, 임시로 설치된 표준 셀들로 구성된 상기 임시 표준 셀 어레이를 상기 처리된 대응 셀 그룹들로 대체하는 제 12 단계;상기 표준 셀 어레이용 전원 배선을 형성하기 위해 상기 처리된 상기 셀 그룹들의 각 전원 배선들을 상호 접속하는 제 13 단계; 및상기 표준 셀 어레이의 비접속된 상호 접속부와 상기 표준 셀 어레이들 간의 상기 신호선들을 루팅하는 제 14 단계를 포함하는 것을 특징으로 하는 방법.
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