JP4541515B2

JP4541515B2 - 半導体集積回路装置

Info

Publication number: JP4541515B2
Application number: JP2000270958A
Authority: JP
Inventors: 圭一吉岡; 淳次市宮
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2000-09-07
Filing date: 2000-09-07
Publication date: 2010-09-08
Anticipated expiration: 2020-09-07
Also published as: JP2002083934A

Description

【０００１】
【産業上の利用分野】
この発明は、半導体集積回路装置に関し、特にブロック間配線における、ＤＳＭ（ディープ・サブ・ミクロン）プロセスで発生するアンテナ効果対策を容易に実施できるビルディングブロック方式のレイアウト設計手法を用いた半導体集積回路装置に関する。
【０００２】
【従来の技術】
一般に、大規模半導体集積回路の設計では、設計期間を短縮するために、集積回路の各部分を同時に設計している。そこで、このような大規模集積回路では、回路を複数のブロックに分け、各ブロックを同時に設計した後に、最終的に各ブロックを配線して組み上げるというビルディングブロック方式の設計手法が採用されている。
【０００３】
図１に基本的なビルディングブロック方式のレイアウト設計のフロー図を示す。図１に示すように、ビルディングブロック方式は、大きく、（１）ブロックレイアウト作成工程、（２）ブロック間配線工程に分かれる。即ち、回路上のリストに従いブロックネットリストを作成し、続いて、ブロックレイアウトの自動配置配線を行う。続いて、一階層のリストであるＴＯＰネットリストを作成し、ブロック間の配置配線が行われる。
【０００４】
これに対して、図２に示すフラットレイアウト設計方式がある。フラットレイアウト方式は図２のフロー図に示すように、一階層のリストであるＴＯＰネットリストを作成した後、自動配置配線を行うものである。
【０００５】
上記したように、ビルディングブロック方式では、ブロックレイアウト単位（回路の機能単位）でレイアウト生成をするため、全てを１回（フラット）で生成するフラットレイアウト設計方式に比べ、回路が分散しないのでブロック（階層）で性能を保証できるというメリットを有する。
【０００６】
ビルディングブロック方式においては、一般に図３に示すように、配線が行われる。ブロックレイアウトが行われたブロックＡとブロックＢ間を配線により接続する。このため、各ブロック１００は、周辺枠上に中継となるブロック端子１０１…が備えられている。そして、この図３に示すものにおいては、各ブロック端子１０１のうち、ブロックＡのブロック端子Ａ１とブロックＢのブロック端子Ｂ１とがブロック間配線工程で配線される。
【０００７】
また、各ブロック１００内には、セル内部の端子１０２が設けられている。このセル内部の端子１０２から上記した中継端子１０１へ接続する配線も形成されている。例えば、ブロックＡの中継端子Ａ１には、この端子Ａ１に接続されるセル内部端子Ａ１’からブロックの周辺枠上にまで引き出されている配線が接続されている。同様に、他のセル内部の端子１０２から中継端子１０１まで配線が設けられることになる。
【０００８】
上記したビルディングブロック方式では、ブロック内セル間の配線、ブロック間配線において配線長が長くなるという問題がある。
【０００９】
すなわち、ブロック内セル間配線においては、端子をブロックレイアウトの周辺枠まで配線する際、ブロック内の他の配線を迂回するので、長配線となる（図３のＡ１−Ａ１’、Ｂ１−Ｂ１’参照）。
【００１０】
また、ブロック間配線においては、端子が周辺に集中するので、端子位置が最適でない場合、長配線となる。例えば、Ａ１−Ｂ１の場合には長くなる。
【００１１】
上記した配線長の差は、その信号がクロックの相反信号である場合等にスキューを発生しブロック内の回路を誤動作させる。さらに、長配線はカップリング・クロストークの影響で著しい配線遅延が生ずるという問題が生じる。また、長配線は、コスト（面積）のみならず性能劣化において不利である。
【００１２】
特に、特にチップレベルでのブロック間配線は長配線となり、アンテナ効果の問題が発生する。アンテナ効果とは、ゲート面積に対して大きな導体（配線）が接続される時、製造プロセスにおいて電荷が配線に蓄積されゲート（ゲート酸化膜）を破壊するモードのことである。レイアウト・デザインルール（アンテナ・ルール）では、トランジスタのゲート（面積）に接続されるメタル配線が、異なるトランジスタのソースまたはドレイン拡散領域に接続されるまでの配線長（面積）の比で定義される。
【００１３】
この対策として、各セル内に一律に入力保護ダイオードを挿入し、セルレベルでアンテナ対策したデザインを行う方法や自動配置配線ツールでのソフトウェア制御にてアンテナルールをクリアする様に配線している。
【００１４】
各セル内に一律に入力保護ダイオードを挿入し、セルレベルでアンテナ対策したデザインを行う方法につき図４を参照して説明する。図４では、２入力ＮＡＮＤのセルレイアウト例を示している。図４（ａ）は、２入力ＮＡＮＤのセルレイアウト例を、同図（ｂ）は、２入力ＮＡＮＤのＩ１，Ｉ２の入力（ポリゲートに接続される）に対して、アンテナ保護用ダイオード５０，５１を挿入した例を示している。
【００１５】
図４において、４０はセル枠、４０ａはＮウェル領域である。４１，４２，４３はメタル１層配線であり、４１はＶＤＤ、４２にはＧＮＤが与えられる。また、４４はコンタクト、４５ａはＰｃｈ拡散領域、４５ｂはＮｃｈ拡散領域、４６はポリシリコンゲートをそれぞれ示している。
【００１６】
図４（ｃ）の等価回路図に示すように、２入力ＮＡＮＤのＩ１，Ｉ２の入力（ポリゲートに接続される）に対して、アンテナ保護用ダイオード５０，５１を挿入すると、（ａ）に示すレイアウトが（ｂ）に示すレイアウトのようになる。
【００１７】
このように各セルに一律ダイオード素子を予め追加することにより、アンテナ効果を考慮せず設計できる。
【００１８】
【発明が解決しようとする課題】
しかしながら、一律にダイオード素子を挿入することは、図４に示すように、その分だけ面積が大きくなり、セルコストが大きくなるという欠点を有する。
【００１９】
また、自動配置配線ツール制御方法の場合は、自動で配線層を切り換えるためソフトウェア制御が複雑になるという問題がある。また、自動で対応できない場合、マニュアル作業で配線を改善する必要があ利、その作業が煩瑣である。
【００２０】
この発明は、上述した従来の問題点に鑑みなされたものにして、コストが少なく長配線が生じる可能性の高いブロック間配線に、容易にアンテナ対策が講じられる半導体集積回路装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
この発明は、ビルディングブロック方式で生成された複数の集積回路ブロックを有し、前記ブロックに設けられたブロックの入出力端子部同士を配線で接続してブロック間が接続される半導体集積回路装置において、前記ブロック間を接続するためのブロック入出力端子部に選択的に接続されるアンテナ保護用ダイオード素子領域が設けられ、このブロック入出力端子と前記ダイオード素子領域が接続されると共に、前記ブロックの少なくとも１つのブロック端子が前記ダイオード素子領域に接続された前記ブロック入出力端子であり、少なくとも１つの選択されたブロック入出力端子用のアンテナ保護用ダイオード素子領域は、ブロック内のロウ方向に配置され且つ配線混雑緩和のために挿入されるセルに予め埋設され、前記ブロック入出力端子を用いてブロック間配線が行われていることを特徴とする。
【００２２】
上記した構成によれば、ビルディングブロック方式のレイアウト設計手法を用いた半導体集積回路装置において、アンテナ保護用ダイオード素子をブロック端子に選択的に設定することで、全セルにダイオード素子を含める方式に比べ、コストが少なく長配線が生じる可能性の高いブロック間配線に、容易にアンテナ対策が実施できる。
【００２８】
上記したように、ブロックに存在する配線混雑緩和のため挿入されるセル（フィードセル）にダイオードを予め埋設して登録し、これと端子を接続することでフィード機能と併用して、ダイオード挿入によるコスト増加を防ぐことができる。
【００２９】
【発明の実施の形態】
以下、この発明の実施形態につき、図面を参照して説明する。図５はこの発明の実施形態にかかる半導体集積回路装置の平面図である。
【００３０】
この発明は、ビルディングブロック方式は、チップ内フロアプランをブロックで機能分割する階層設計のため、図２で示したフラット設計に比べ、ブロック単位のレイアウト規模が小さい。このため各ブロック１内ではアンテナ効果でエラーとなる長配線を発生する場合が少ない。一方、ブロック間の配線は、複数のブロック間を広範囲で接続するため長配線となることが多くアンテナ問題を引き起こしやすい。このことに着目し、ブロックレイアウト生成時に、ブロック端子に選択的にダイオード素子を挿入して接続するものである。
【００３１】
図５に示す半導体集積回路装置は、前述した図３と同様のビルディングブロックレイアウトを行ったものである。この例では、複数のブロック１…のうちブロックＡとブロックＢ間を配線４により接続する。このため、各ブロック１は、周辺枠上に中継となるブロック端子１１…が備えられている。
【００３２】
また、各ブロック１内には、セル内部の端子３が設けられている。このセル内部の端子３から上記したブロック端子１１へ接続する配線も形成されている。例えば、ブロックＡのブロック端子Ａ１には、この端子Ａ１に接続されるセル内部端子Ａ１’からブロックの周辺枠上にまで引き出されている配線が接続されている。同様に、ブロックＢのブロック端子Ｂ１には、この端子Ｂ１に接続されるセル内部端子Ｂ１’からブロックの周辺枠上にまで引き出されている配線が接続されている。そして、この図３に示すものにおいては、各中継用のブロック端子１１…のうち、ブロックＡのブロック端子Ａ１（ブロック端子１２）とブロックＢのブロック端子Ｂ１（ブロック端子１２）とがブロック間配線工程で配線される。この実施形態では、このブロック端子１２に選択的にダイオード素子を挿入して接続するように構成している。
【００３３】
図５のＡ１およびＢ１のブロック端子拡大部分をそれぞれ図６乃至図１１に示す。図６は図５の丸Ａで囲んだ部分のブロック端子拡大部分、図７は図５の丸Ｂで囲んだ部分のブロック端子拡大部分をそれぞれ示す平面図である。図５及び図６において、セルレイアウトは上述した図４と同様に２入力ＮＡＮＤのセルレイアウトであり、同じ部分には同じ符号を付し、説明を省略する。
【００３４】
この図６と図７はブロックの入出力端子１２と前記ダイオード領域６が接続されており、ダイオード領域６が接続されたブロック入力端子間が接続される。
【００３５】
図６及び図７に示す第１の実施形態においては、Ａ１端子および、Ｂ１端子について、セル配置領域外にダイオード素子６を付加する。ここで、セル配置領域とは、図６及び図７で示すロウ、カラム方向に配置したセルにおけるセルの最外郭を意味している。図６及び図７においては、ブロック端子Ａ１，Ｂ１はセル配置領域外に位置している。
【００３６】
図６に示すものは、ブロックの上辺にあるＡ１端子についてＶＤＤ４１側にＮ型ＷＥＬＬ内にＰ＋拡散領域（ダイオード素子領域）６を備え、端子およびそのメタル配線７が、コンタクトホールを介しダイオード素子６に接続されている。そして、図７に示すものは、ブロック左辺に出されたＢ１端子に関して、Ｎ＋拡散６でダイオード素子を構成している。
【００３７】
ここで、Ａ１とＢ１端子の相違点は、Ａ１はセル配置ロウ方向（図５の水平方向）に端子が設置された例であり、Ｂ１端子はセル配置のカラム方向（図５の垂直方向）に配置された端子である。
【００３８】
次に、この発明の第２の実施形態について図８及び図９に従い説明する。上記した第１の実施形態については、ビルディングブロックレイアウトの生成工程において、ブロックレイアウト生成の後、レイアウトエディタ等を用いてブロック周辺枠付近を、レイアウト変更する必要がある。この第２の実施形態については、ブロックレイアウトの自動レイアウト生成時にダイオード素子領域６を含む端子を形成できるものである。
【００３９】
ブロックレイアウトの枠付近のセル配置ロウ（水平方向：図８セルＤ）およびカラム（垂直方向：図９セルＤ）に対して、ダイオード素子６を含むスタンダードセルを挿入する。
【００４０】
ロウ方向への配置（図８：セルＤ）は、ブロックの上下辺への端子配置方向に有効であり、カラム方向への配置（図９：セルＤ）は、ブロックの左右辺への端子配置方向に有効である。
【００４１】
Ａ１，Ｂ１の端子は、配線用ネットリストに挿入されたセル（セルＤ）との接続関係を付加して配線される。
【００４２】
特に、自動配置配線ツールでは、ブロックレイアウトのネットリストに対して、端子にダイオードセルとそのネットを追加し、配置においてロウ位置指定（ロウ数絶対値、ロウ数相対値、ロウ数範囲など）、カラム位置指定（Ｘ方向座標）を行い制御する。
【００４３】
一般にブロック端子１１は、ブロック周辺枠に配置されるため、この第２の実施形態におけるセル（図８、図９：セルＤ）配置はブロック周辺に配置した例ついて示すが、セル配置は、ブロック内周辺に限られるものではない。
【００４４】
次に、この発明の第３の実施形態について、図１０及び図１１に示す。
【００４５】
通常ブロックレイアウトは、ブロック内セルへの電源供給のため、周囲に太幅のメタル配線を用いて電源リングを敷設する。通常電源リングは、ブロック間配線時にブロックの電源として定義されることが多い。図１０及び図１１中のＶＤＤリング、ＧＮＤリング８ａ、８ｂを設けている。
【００４６】
図１１のＶＤＤ，ＧＮＤリング８ａ、８ｂは、セルＡ，Ｂのブロック内セルにロウ単位で接続される例を示す。ブロック端子１２は、この電源リング８ａ、８ｂを交差して周辺に出るため、この交差領域を利用して電源リング内にダイオード素子６を埋設する。
【００４７】
また、通常ブロックレイアウトは、ロウ方向に配線混雑時に、それを緩和するフィードセルを挿入する。フィードセルにダイオード素子を予め埋設して登録し、端子と接続する方法。
【００４８】
図８及び図９に示す実施形態に準拠して、ブロックレイアウト周辺枠部にセルＤを配置しているが、セルＤをブロックに存在する配線混雑緩和のため挿入されるフィードセルと考え、ブロック内部にダイオード素子を予め埋設するように構成してもよい。
【００４９】
なお、各実施形態に示すダイオード素子に接続されたブロック入出力端子は、ブロックに存在する全ての端子に配置・接続する必要はなく、ブロック間配線でアンテナ問題が生ずる可能性のある長配線が予測される端子に選択的に配置されるものとする。長配線の可能性は、ブロックを配置したフロアプランレベルの設計工程で容易に予測可能である。
【００５０】
また、本発明は、ビルディングブロック方式のレイアウトに適用されているが、応用例として、図２に示すフラットでのレイアウト設計での事例でも応用可能である。たとえば、第２の実施形態のダイオード素子領域を含む端子セルは、ネットリストの回路階層単位で挿入される。
【００５１】
フラットのレイアウト設計事例においても、回路規模が大きくなるとき、ネットリストの回路階層単位でのグループ化を自動配置配線ツールのセル配置のフェーズにおいて指示し、ＲＥＧＩＯＮと呼ばれるセルの分布領域を指定する。
【００５２】
回路階層に従うセルが、前記ＲＥＧＩＯＮ領域に集合配置されることにより配線遅延が最適化される。ここで、本発明のダイオード素子を含む端子セルを前記ＲＥＧＩＯＮの単位のレベルで挿入することで、ＲＥＧＩＯＮ間で接続される配線経路で発生するアンテナ問題を容易に回避することも可能となる。
【００５３】
なお、上記した各実施形態においては、ブロック端子１２の両方にダイオード素子領域を設けているが、ブロック配線が行われる少なくともどちらか一方のブロック端子にダイオード素子領域を設けていれば、アンテナ対策としての効果が得られる。
【００５４】
【発明の効果】
以上説明したように、この発明によれば、アンテナ保護用ダイオード素子をブロック端子に選択的に設定することで、全セルにダイオード素子を含める方式に比べ、コストが少なく長配線が生じる可能性の高いブロック間配線に、容易にアンテナ対策が実施できる。
【００５７】
ブロックに存在する配線混雑緩和のため挿入されるフィードセルにダイオードを予め埋設して登録し、これと端子を接続することでフィード機能と併用して、ダイオード挿入によるコスト増加を防ぐことができる。
【図面の簡単な説明】
【図１】ビルディングブロック方式のレイアウト設計のフロー図である。
【図２】フラットレイアウト方式のレイアウト設計のフロー図である。
【図３】従来のビルディングブロック方式のレイアウト設計に基づき形成した半導体集積回路装置の平面図である。
【図４】セルレベルでアンテナ対策したデザインを行ったセルレイアウトを示す平面図である。
【図５】この発明のビルディングブロック方式のレイアウト設計に基づき形成した半導体集積回路装置の平面図である。
【図６】この発明の第１の実施形態にかかるブロック端子部分を拡大した平面図である。
【図７】この発明の第１の実施形態にかかるブロック端子部分を拡大した平面図である。
【図８】この発明の第２の実施形態にかかるブロック端子部分を拡大した平面図である。
【図９】この発明の第２の実施形態にかかるブロック端子部分を拡大した平面図である。
【図１０】この発明の第３の実施形態にかかるブロック端子部分を拡大した平面図である。
【図１１】この発明の第３の実施形態にかかるブロック端子部分を拡大した平面図である。
【符号の説明】
Ａ１ブロック端子
６ダイオード素子領域

Claims

ビルディングブロック方式で生成された複数の集積回路ブロックを有し、前記ブロックに設けられたブロックの入出力端子部同士を配線で接続してブロック間が接続される半導体集積回路装置において、前記ブロック間を接続するためのブロック入出力端子部に選択的に接続されるアンテナ保護用ダイオード素子領域が設けられ、このブロック入出力端子と前記ダイオード素子領域が接続されると共に、前記ブロックの少なくとも１つのブロック端子が前記ダイオード素子領域に接続された前記ブロック入出力端子であり、少なくとも１つの選択されたブロック入出力端子用のアンテナ保護用ダイオード素子領域は、ブロック内のロウ方向に配置され且つ配線混雑緩和のために挿入されるセルに予め埋設され、前記ブロック入出力端子を用いてブロック間配線が行われていることを特徴とする半導体集積回路装置。