WO2016079918A1 - 半導体集積回路のレイアウト構造 - Google Patents

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    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Definitions

  • the present disclosure relates to a layout structure of a semiconductor integrated circuit having a transistor having an SOI (Silicon On Insulator) structure.
  • SOI Silicon On Insulator
  • FIG. 7 is a cross-sectional view showing a configuration of a transistor having an SOI (Silicon On Insulator) structure.
  • SOI Silicon On Insulator
  • a buried insulating film (oxide film) 41 is formed in a substrate or well, and devices (gate G, source S, drain D) are formed on the silicon thin film 42 on the buried insulating film 41.
  • devices gate G, source S, drain D
  • Antenna error means that the metal wiring is charged by plasma or the like during manufacturing, and the charged charge flows into the gate electrode electrically connected to the metal wiring, and the gate insulating film formed under the gate electrode is destroyed. Or damage.
  • an SOI structure transistor it is necessary to consider this antenna error not only for the gate insulating film but also for the buried insulating film under the source or drain. This is because the charge charged to the metal wiring during manufacturing flows into the source or drain electrically connected to the metal wiring, and destroys or damages the buried insulating film formed under the diffusion layer that forms the source or drain. This is to make it happen.
  • Patent Document 1 discloses a technique of inserting an antenna diode for releasing charged charges to a substrate in order to avoid an antenna error in an SOI structure transistor.
  • Patent Document 1 does not disclose a specific method for actually inserting an antenna diode in a semiconductor integrated circuit having an SOI structure transistor.
  • a layout structure of a semiconductor integrated circuit having an SOI (SiliconSOn Insulator) transistor includes a plurality of standard cells, each of which has a circuit formed by the SOI structure transistor.
  • the first standard cell which is at least one of the standard cells, is provided between the first signal wiring serving as an output node for outputting a signal to the outside of the first standard cell, the first signal wiring, and the substrate or the well.
  • a first antenna diode formed.
  • the first signal wiring and the substrate or the first signal wiring serving as an output node for outputting a signal to the outside
  • a first antenna diode formed between the well and the well is provided.
  • an antenna error can be avoided in advance for a semiconductor integrated circuit having an SOI-structured transistor without deteriorating the design TAT (Turn Around Time).
  • FIGS. 6A and 6B are diagrams illustrating antenna errors that can occur in FIG. 5, in which FIG. 5A is an antenna error that occurs in a gate oxide film in an input-side standard cell, and FIG. Sectional view showing a transistor having an SOI structure
  • FIG. 1A is a plan view showing an example of a layout structure of a standard cell according to the embodiment
  • FIG. 1B is a circuit diagram of the standard cell of FIG.
  • FIG. 2 is a cross-sectional view taken along line A-A ′ of FIG.
  • the standard cell 10 as the first standard cell in FIG. 1A, as shown in FIG. 1B, a circuit in which two inverters are connected in series is formed.
  • the transistor included in the standard cell 10 has the above-described SOI structure.
  • antenna diodes 22A and 22B are connected to the output node, and antenna diodes 26A and 26B are connected to the input node.
  • FIG. 1A an N-type region in which a P-type transistor is formed and an N-type transistor are formed between a power supply wiring 11A that supplies a power supply potential VDD and a power supply wiring 11B that supplies a ground potential VSS.
  • P-type regions are formed.
  • the standard cell 10 is divided into an N-type region and a P-type region in the vertical direction of the drawing.
  • an N-type well serving as an N-type region is formed on a P-type substrate serving as a P-type region.
  • a P-type diffusion layer 4A constituting a transistor is arranged in the N-type region, and an N-type diffusion layer 4B constituting a transistor is arranged in the P-type region.
  • Reference numeral 3 denotes a gate, which is formed of, for example, polysilicon.
  • the gate 3 includes a gate 3A that forms a transistor or a dummy gate 3B that does not form a transistor.
  • a signal wiring 8 made of metal is disposed above the diffusion layers 4A and 4B and the gate 3. The signal wiring 8 is electrically connected to the diffusion layers 4 ⁇ / b> A and 4 ⁇ / b> B and the gate 3 through the contact 7.
  • a buried oxide film 12 as an example of a buried insulating film is formed in the P type substrate 1, and an N type diffusion layer 4 ⁇ / b> B is formed on the buried oxide film 12.
  • N-type region although a cross section is not shown, a buried oxide film is formed in the N-type well, and a P-type diffusion layer 4A is formed on the buried oxide film.
  • a gate oxide film 5 as an example of a gate insulating film is formed under the transistor gate 3A, and a channel region 6 is formed thereunder.
  • Part of the diffusion layers 4 ⁇ / b> A and 4 ⁇ / b> B is connected to the signal wiring 8 via the contact 7.
  • 9 is STI (Shallow Trench Isolation).
  • the signal wiring 8 in the standard cell 10 serves as a signal wiring 8a as a first signal wiring serving as an output node for outputting a signal to the outside of the standard cell 10 and an input node to which a signal is input from the outside of the standard cell 10. And a signal wiring 8b as a second signal wiring.
  • P-type diffusion layers 21A and 25A and N-type diffusion layers 21B and 25B are arranged separately from the diffusion layers 4A and 4B constituting the transistor.
  • the P-type diffusion layers 21A and 25A are provided directly on the N-type well without using the buried oxide film.
  • the N type diffusion layers 21B and 25B are provided directly on the P type substrate 1 without the buried oxide film 12 interposed therebetween.
  • the signal wiring 8a is electrically connected to the P-type diffusion layer 21A and the N-type diffusion layer 21B.
  • antenna diodes (first antenna diodes) 22A and 22B are formed between the signal wiring 8a and the substrate or well.
  • the signal wiring 8b is electrically connected to the P-type diffusion layer 25A and the N-type diffusion layer 25B.
  • antenna diodes (second antenna diodes) 26A and 26B are formed between the signal wiring 8b and the substrate or well.
  • FIG. 5 is an example of signal wiring between standard cells.
  • a signal is output from the standard cell 51 on the output side to the standard cells 52 and 53 on the input side.
  • the output signal of the standard cell 51 is sent from the M1 wiring 51a serving as the output node of the standard cell 51 through the M2 wiring 61, the M3 wiring 62, the M4 wiring 63, the M3 wiring 64, and the M2 wirings 65 and 66, It is sent to the M1 wirings 52a and 53a which are 53 input nodes.
  • M1 to M4 mean metal wiring layers, and the larger the number, the higher the layer.
  • a buried insulating film is formed under the diffusion layers 51b and 51c electrically connected to the M1 wiring 51a in the standard cell 51.
  • FIG. 6A and 6B are diagrams showing antenna errors that can occur in the signal wiring of FIG. 5, in which FIG. 6A shows an antenna error that occurs in the gate oxide film in the input-side standard cell, and FIG. Indicates an antenna error.
  • FIG. 6A shows an antenna error that occurs in the gate oxide film in the input-side standard cell
  • FIG. Indicates an antenna error.
  • the antenna verification is performed for the antenna error that may occur in the gate insulating film formed under the gate wirings 52b and 53b in the standard cells 52 and 53 as shown in FIG. Just do it.
  • antenna diodes 22A and 22B are provided on the signal wiring 8a serving as an output node.
  • a standard cell such as the standard cell 10
  • an antenna diode is automatically provided in a signal wiring serving as an output node of the standard cell.
  • the antenna alert as shown in FIG. 6B can be avoided, and the need to separately insert an antenna diode is greatly reduced. Therefore, it is possible to suppress the change in the wiring load capacity accompanying the insertion of the antenna diode, the accompanying change in propagation delay and the deterioration of timing.
  • the movement process of the existing cell accompanying the additional insertion of an antenna cell, and the timing deterioration accompanying this movement process can also be suppressed. Therefore, the design TAT of the semiconductor integrated circuit can be greatly improved.
  • antenna diodes 26A and 26B are provided on the signal wiring 8b serving as an input node.
  • an antenna diode is automatically provided in a signal wiring serving as an input node of the standard cell.
  • the antenna alert as shown in FIG. 6A can be avoided, and the need to separately insert an antenna diode is greatly reduced.
  • the antenna diodes 26A and 26B for input nodes are not essential in the present disclosure and may be omitted.
  • the output node antenna diodes 22A and 22B are arranged in both the N-type region and the P-type region, but they may be arranged in only one of them.
  • FIG. 3A is a plan view showing another example of the layout structure of the standard cell according to the embodiment
  • FIG. 3B is a circuit diagram of the standard cell of FIG. 3, components common to those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and detailed description thereof may be omitted here.
  • the standard cell 10A as the first standard cell in FIG. 3A, as shown in FIG. 3B, a circuit in which two inverters are connected in series is formed.
  • the transistor included in the standard cell 10A has the above-described SOI structure.
  • an antenna diode 24 is connected to the output node
  • antenna diodes 26A and 26B are connected to the input node.
  • an N-type region in which a P-type transistor is formed and an N-type transistor are formed between a power supply wiring 11A that supplies a power supply potential VDD and a power supply wiring 11B that supplies a ground potential VSS.
  • P-type regions are formed.
  • the standard cell 10A is divided into an N-type region and a P-type region in the vertical direction of the drawing.
  • an N-type well serving as an N-type region is formed on a P-type substrate serving as a P-type region.
  • a P-type diffusion layer 4A constituting a transistor is arranged in the N-type region, and an N-type diffusion layer 4B constituting a transistor is arranged in the P-type region.
  • a signal wiring 8 made of metal is disposed above the diffusion layers 4A and 4B and the gate 3.
  • the signal wiring 8 is electrically connected to the diffusion layers 4 ⁇ / b> A and 4 ⁇ / b> B and the gate 3 through the contact 7.
  • a signal wiring 18 as a first signal wiring serving as an output node for outputting a signal to the outside of the standard cell 10A is disposed on the signal wiring 8.
  • the signal wiring 18 is connected to the signal wiring 8 through the via 17.
  • a P-type diffusion layer 25A and N-type diffusion layers 23 and 25B are arranged separately from the diffusion layers 4A and 4B constituting the transistor.
  • the P-type diffusion layer 25A is provided directly on the N-type well without using a buried insulating film.
  • the N-type diffusion layers 23 and 25B are provided directly on the P-type substrate without using the buried insulating film.
  • the signal wiring 18 is electrically connected to the N type diffusion layer 23.
  • an antenna diode (first antenna diode) 24 is formed between the signal wiring 18 and the substrate or well.
  • the signal wiring 8b is electrically connected to the P-type diffusion layer 25A and the N-type diffusion layer 25B.
  • antenna diodes (second antenna diodes) 26A and 26B are formed between the signal wiring 8b and the substrate or well.
  • an antenna diode 24 arranged in a P-type region is connected to the signal wiring 18 serving as an output node.
  • the antenna diode is not formed at a position facing the antenna diode 24 in the vertical direction of the drawing (corresponding to the first direction) in the N-type region, and a diffusion region 4A for forming a transistor is disposed.
  • an empty area may occur in the P-type region or the N-type region.
  • the input node antenna diodes 26A and 26B are not essential in the present disclosure and may be omitted.
  • the output node antenna diode is arranged in the N-type region, and a transistor is formed in the P-type region at a position facing the output node antenna diode. It is good also as a structure by which the diffusion area
  • FIG. 4 is a plan view showing another example of the layout structure of the standard cell according to the embodiment.
  • the same components as those in FIG. 3 are denoted by the same reference numerals as those in FIG. 3, and detailed description thereof may be omitted here.
  • a region is formed.
  • the standard cell 10B as the first standard cell in FIG. 4 is divided into an N-type region and a P-type region in the vertical direction of the drawing.
  • an N-type well serving as an N-type region is formed on a P-type substrate serving as a P-type region.
  • antenna diodes 32 and 36 are formed in the P-type region, and capacitive elements 33 and 37 are formed in the N-type region.
  • the N-type diffusion layers 31 and 35 are formed in the P-type region.
  • the N-type diffusion layer 31 is electrically connected to the signal wiring 18 serving as an output node.
  • an antenna diode (first antenna diode) 32 is formed between the signal wiring 18 and the substrate or well.
  • the N-type diffusion layer 35 is electrically connected to the signal wiring 8b serving as an input node.
  • an antenna diode 36 (second antenna diode) is formed between the signal wiring 8b and the substrate or well.
  • P-type diffusion layers 33a and 37a are formed in the N-type region. Wide gate wirings 33b and 37b are arranged on the P-type diffusion layers 33a and 37a.
  • the P-type diffusion layers 33a and 37a are connected to the power supply wiring 11A, and the gate wirings 33b and 37b are connected to the power supply wiring 11B.
  • the capacitive elements 33 and 37 are formed between the power supply wiring 11A for supplying the power supply potential VDD and the power supply wiring 11B for supplying the ground potential VSS.
  • antenna diodes 32 and 36 are formed in the P-type region.
  • Capacitance elements 33 and 37 are arranged at positions facing the antenna diodes 32 and 36 in the vertical direction of the drawing (corresponding to the first direction) in the N-type region.
  • the input node antenna diode 36 is not essential in the present disclosure and may be omitted.
  • the output node antenna diode is arranged in the N-type region, and the capacitive element is arranged in the P-type region at a position facing the output node antenna diode. It is good also as a structure.
  • the standard cell provided with the output node antenna diode as described above may be used as a circuit for transmitting a clock signal, for example, in a semiconductor integrated circuit. Or what is necessary is just to use as what comprises the circuit which transmits a signal between circuit blocks.
  • a circuit that transmits a clock signal often has a long wiring length between buffers constituting the circuit. If the wiring length is long, antenna errors are likely to occur. Therefore, by using a standard cell provided with an output node antenna diode as exemplified in the present disclosure for a buffer of a circuit that transmits a clock signal, an antenna error can be suppressed in advance. Similarly, a circuit that transmits a signal between circuit blocks often has a long wiring length. For this reason, an antenna error can be suppressed by using a standard cell provided with an output node antenna diode as exemplified in the present disclosure.
  • an antenna error can be avoided in a semiconductor integrated circuit having an SOI structure transistor without deteriorating the design TAT, which is effective in improving the yield of a large-scale LSI, for example.

Abstract

　ＳＯＩ構造のトランジスタを有する半導体集積回路について、ソースまたはドレイン下の埋め込み絶縁膜に対するアンテナエラーを考慮したレイアウト構造を提供する。半導体集積回路を構成する複数の標準セルの少なくとも１つである標準セル（１０）は、外部に信号を出力する出力ノードとなる信号配線（８ａ）と、信号配線（８ａ）と基板またはウェルとの間に形成されたアンテナダイオード（２２Ｂ）とを備えている。

Description

半導体集積回路のレイアウト構造
　本開示は、ＳＯＩ(Silicon On Insulator)構造のトランジスタを有する半導体集積回路のレイアウト構造に関する。
　図７はＳＯＩ（Silicon On Insulator）構造のトランジスタの構成を示す断面図である。図７に示すように、ＳＯＩ構造では、基板またはウェル内に埋め込み絶縁膜（酸化膜）４１を形成し、埋め込み絶縁膜４１上のシリコン薄膜４２にデバイス（ゲートＧ、ソースＳ、ドレインＤ）を構成する。ソース／ドレイン間の電界が集中しやすくなるため、特性に優れたトランジスタを形成することができる。なお、シリコン薄膜４２が薄く、チャネル領域が全て空乏化している構造を完全空乏型ＳＯＩ（FD-SOI: Fully Depleted Silicon On Insulator）と呼ぶ。
　また、半導体製造プロセスでは、いわゆるアンテナエラーが生じる場合がある。アンテナエラーとは、メタル配線が製造中のプラズマ等により帯電し、帯電した電荷がこのメタル配線に電気的に接続されたゲート電極に流れ込み、ゲート電極の下に形成されたゲート絶縁膜が破壊されたり損傷を受けたりする現象である。そして、ＳＯＩ構造のトランジスタでは、ゲート絶縁膜だけでなく、ソースまたはドレイン下の埋め込み絶縁膜についても、このアンテナエラーを考慮する必要がある。これは、製造中にメタル配線に帯電した電荷が、メタル配線に電気的に接続されたソースまたはドレインに流れ込み、ソースまたはドレインを形成する拡散層の下に形成された埋め込み絶縁膜を破壊または損傷させるためである。
　特許文献１では、ＳＯＩ構造のトランジスタについて、アンテナエラーを未然に回避するために、帯電した電荷を基板へ逃がすためのアンテナダイオードを挿入する技術が開示されている。
特開２００３－１３３５５９号公報
　ところが、特許文献１では、ＳＯＩ構造のトランジスタを有する半導体集積回路において、アンテナダイオードの挿入を実際にどのように行うか、その具体的な手法については開示されていない。
　本開示は、ＳＯＩ構造のトランジスタを有する半導体集積回路について、ソースまたはドレイン下の埋め込み絶縁膜に対するアンテナエラーを考慮したレイアウト構造を提供することを目的とする。
　本発明の一態様では、ＳＯＩ(Silicon On Insulator)構造のトランジスタを有する半導体集積回路のレイアウト構造は、それぞれが前記ＳＯＩ構造のトランジスタによって回路が形成された、複数の標準セルを備え、前記複数の標準セルの少なくとも１つである第１標準セルは、当該第１標準セルの外部に信号を出力する出力ノードとなる第１信号配線と、前記第１信号配線と、基板またはウェルとの間に形成された第１アンテナダイオードとを備えている。
　この態様によると、半導体集積回路を構成する複数の標準セルの少なくとも１つである第１標準セルでは、外部に信号出力する出力ノードとなる第１信号配線に、当該第１信号配線と基板またはウェルとの間に形成された第１アンテナダイオードが設けられている。この第１標準セルを用いると、出力ノードに接続されたＳＯＩ構造のトランジスタにおける拡散層下の埋め込み絶縁膜に関して、アンテナエラーを回避することができる。これにより、半導体集積回路のレイアウト設計において、アンテナダイオードを別途挿入する必要が格段に小さくなり、アンテナダイオードの挿入に伴う設計工数を大幅に削減することができる。
　本開示によると、ＳＯＩ構造のトランジスタを有する半導体集積回路について、設計ＴＡＴ（Turn Around Time）の悪化を招くことなく、アンテナエラーを未然に回避することができる。
（ａ）は実施形態に係る標準セルのレイアウト構造の例を示す平面図、（ｂ）はその標準セルの回路図 図１（ａ）のレイアウト構造の断面図 （ａ）は実施形態に係る標準セルのレイアウト構造の他の例を示す平面図、（ｂ）はその標準セルの回路図 実施形態に係る標準セルのレイアウト構造の他の例を示す平面図 標準セル間の信号配線の配線例 図５において起こりうるアンテエラーを示す図であり、（ａ）は入力側標準セルにおけるゲート酸化膜に起こるアンテナエラー、（ｂ）は出力側標準セルにおける埋め込み絶縁膜に起こるアンテナエラー ＳＯＩ構造のトランジスタを示す断面図
　以下、実施の形態について、図面を参照して説明する。
　図１（ａ）は実施の形態に係る標準セルのレイアウト構造の例を示す平面図、図１（ｂ）は図１（ａ）の標準セルの回路図である。また、図２は図１（ａ）の線Ａ－Ａ’における断面図である。図１（ａ）の第１標準セルとしての標準セル１０では、図１（ｂ）に示すように、２個のインバータを直列に接続した回路が形成されている。標準セル１０に含まれるトランジスタは、上述のＳＯＩ構造を有している。標準セル１０では、出力ノードにアンテナダイオード２２Ａ，２２Ｂが接続されており、入力ノードにアンテナダイオード２６Ａ，２６Ｂが接続されている。標準セル１０を含む複数の標準セルを配置することによって、半導体集積回路における回路ブロックを構成することができる。
　図１（ａ）において、電源電位ＶＤＤを供給する電源配線１１Ａと、接地電位ＶＳＳを供給する電源配線１１Ｂとの間に、Ｐ型トランジスタが形成されるＮ型領域と、Ｎ型トランジスタが形成されるＰ型領域とが形成されている。標準セル１０は、図面縦方向において、Ｎ型領域とＰ型領域とに分かれている。ここでは、Ｐ型領域となるＰ型基板の上に、Ｎ型領域となるＮ型ウェルが形成されているものとする。
　Ｎ型領域にはトランジスタを構成するＰ型拡散層４Ａが配置されており、Ｐ型領域にはトランジスタを構成するＮ型拡散層４Ｂが配置されている。３はゲートであり、例えばポリシリコンで形成されている。ゲート３は、トランジスタを形成するゲート３Ａ、または、トランジスタを形成しないダミーゲート３Ｂを含む。拡散層４Ａ，４Ｂおよびゲート３の上層に、メタルからなる信号配線８が配置されている。信号配線８は、コンタクト７を介して拡散層４Ａ，４Ｂやゲート３と電気的に接続されている。
　図２に示すように、Ｐ型領域では、Ｐ型基板１内に埋め込み絶縁膜の一例としての埋め込み酸化膜１２が形成されており、埋め込み酸化膜１２の上にＮ型拡散層４Ｂが形成されている。またＮ型領域では、断面は図示していないが、Ｎ型ウェル内に埋め込み酸化膜が形成されており、この埋め込み酸化膜の上にＰ型拡散層４Ａが形成されている。トランジスタのゲート３Ａの下にゲート絶縁膜の一例としてのゲート酸化膜５が形成されており、その下にチャネル領域６が形成されている。拡散層４Ａ，４Ｂの一部は、コンタクト７を介して信号配線８に接続されている。９はＳＴＩ（Shallow Trench Isolation）である。
　標準セル１０内の信号配線８は、標準セル１０の外部に信号を出力する出力ノードとなる第１信号配線としての信号配線８ａと、標準セル１０の外部から信号が入力される入力ノードとなる第２信号配線としての信号配線８ｂとを含む。そして標準セル１０では、トランジスタを構成する拡散層４Ａ，４Ｂとは別個に、Ｐ型拡散層２１Ａ，２５Ａと、Ｎ型拡散層２１Ｂ，２５Ｂとが配置されている。Ｐ型拡散層２１Ａ，２５Ａは、埋め込み酸化膜を介さず、直接Ｎ型ウェル上に設けられている。Ｎ型拡散層２１Ｂ，２５Ｂは、埋め込み酸化膜１２を介さず、直接Ｐ型基板１上に設けられている。信号配線８ａは、Ｐ型拡散層２１ＡおよびＮ型拡散層２１Ｂと電気的に接続されている。これにより、信号配線８ａと基板またはウェルとの間に、アンテナダイオード（第１アンテナダイオード）２２Ａ，２２Ｂが形成されている。信号配線８ｂは、Ｐ型拡散層２５ＡおよびＮ型拡散層２５Ｂと電気的に接続されている。これにより、信号配線８ｂと基板またはウェルとの間に、アンテナダイオード（第２アンテナダイオード）２６Ａ，２６Ｂが形成されている。
　ここで、本開示において、図１および図２に示すような標準セル１０を用いる意義について説明する。
　図５は標準セル同士の間の信号配線の配線例である。図５において、出力側の標準セル５１から入力側の標準セル５２，５３に信号が出力される。標準セル５１の出力信号は、標準セル５１の出力ノードとなるＭ１配線５１ａから、Ｍ２配線６１、Ｍ３配線６２、Ｍ４配線６３、Ｍ３配線６４、Ｍ２配線６５，６６を介して、標準セル５２，５３の入力ノードとなるＭ１配線５２ａ，５３ａに送られる。なお、Ｍ１～Ｍ４はメタル配線層を意味し、数字が大きいほど上層にある。そして、ＳＯＩ構造のトランジスタを用いる場合は、標準セル５１における、Ｍ１配線５１ａに電気的に接続された拡散層５１ｂ，５１ｃの下に、埋め込み絶縁膜が形成されている。
　図６は図５の信号配線において起こりうるアンテエラーを示す図であり、（ａ）は入力側標準セルにおけるゲート酸化膜に起こるアンテナエラー、（ｂ）は出力側標準セルにおける埋め込み絶縁膜に起こるアンテナエラーを示す。従来からのいわゆるバルク構造のトランジスタによる半導体集積回路では、アンテナエラーに関しては、ゲート絶縁膜について考慮するだけでよかった。すなわち、図５の信号配線では、図６（ａ）に示すような、標準セル５２，５３内のゲート配線５２ｂ，５３ｂの下に形成されたゲート絶縁膜について起こりうるアンテナエラーについて、アンテナ検証を行えばよい。ところが、ＳＯＩ構造のトランジスタを用いる場合には、図６（ｂ）に示すように、標準セル５１の拡散層５１ｂ，５１ｃの下にある埋め込み絶縁膜についてもアンテナエラーが起こる可能性があるため、この埋め込み絶縁膜についてもアンテナ検証を行う必要がある。したがって、挿入するアンテナダイオードの個数が、バルク構造のトランジスタを用いる場合に比べて格段に増えることになる。この結果、アンテナダイオードの挿入に伴って、配置配線のやり直しや、タイミングの悪化、回路面積の増大が生じ、これにより半導体集積回路の設計ＴＡＴが大幅に増加してしまうおそれがある。
　これに対して、図１に示す標準セル１０では、出力ノードとなる信号配線８ａにアンテナダイオード２２Ａ，２２Ｂが設けられている。半導体集積回路のレイアウト設計において、標準セル１０のような標準セルを用いることによって、標準セルの出力ノードとなる信号配線にアンテナダイオードが自動的に設けられる。これにより、図６（ｂ）のようなアンテナアラーを回避することができるので、アンテナダイオードを別途挿入する必要が格段に小さくなる。したがって、アンテナダイオードの挿入に伴う配線負荷容量の変化や、それに伴う伝搬遅延の変化およびタイミング悪化を抑制することができる。また、アンテナセルの追加挿入に伴う既存セルの移動処理や、この移動処理に伴うタイミング悪化も抑制することができる。したがって、半導体集積回路の設計ＴＡＴを大幅に改善することができる。
　また、図１に示す標準セル１０では、入力ノードとなる信号配線８ｂにアンテナダイオード２６Ａ，２６Ｂが設けられている。半導体集積回路のレイアウト設計において、標準セル１０のような標準セルを用いることによって、標準セルの入力ノードとなる信号配線にアンテナダイオードが自動的に設けられる。これにより、図６（ａ）のようなアンテナアラーを回避することができるので、アンテナダイオードを別途挿入する必要が格段に小さくなる。
　なお、図１の構成において、入力ノード用アンテナダイオード２６Ａ，２６Ｂは本開示において必須でなく、省いてもかまわない。また、図１（ａ）の構成では、Ｎ型領域とＰ型領域の両方に、出力ノード用アンテナダイオード２２Ａ，２２Ｂを配置しているが、いずれか一方にのみ配置してもかまわない。
　（他の構成例１）
　図３（ａ）は実施の形態に係る標準セルのレイアウト構造の他の例を示す平面図、図３（ｂ）は図３（ａ）の標準セルの回路図である。図３において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図３（ａ）の第１標準セルとしての標準セル１０Ａでは、図３（ｂ）に示すように、２個のインバータを直列に接続した回路が形成されている。標準セル１０Ａに含まれるトランジスタは、上述のＳＯＩ構造を有している。標準セル１０Ａでは、出力ノードにアンテナダイオード２４が接続されており、入力ノードにアンテナダイオード２６Ａ，２６Ｂが接続されている。標準セル１０Ａを含む複数の標準セルを配置することによって、半導体集積回路における回路ブロックを構成することができる。
　図３（ａ）において、電源電位ＶＤＤを供給する電源配線１１Ａと、接地電位ＶＳＳを供給する電源配線１１Ｂとの間に、Ｐ型トランジスタが形成されるＮ型領域と、Ｎ型トランジスタが形成されるＰ型領域とが形成されている。標準セル１０Ａは、図面縦方向において、Ｎ型領域とＰ型領域とに分かれている。ここでは、Ｐ型領域となるＰ型基板の上に、Ｎ型領域となるＮ型ウェルが形成されているものとする。
　Ｎ型領域にはトランジスタを構成するＰ型拡散層４Ａが配置されており、Ｐ型領域にはトランジスタを構成するＮ型拡散層４Ｂが配置されている。拡散層４Ａ，４Ｂおよびゲート３の上層に、メタルからなる信号配線８が配置されている。信号配線８は、コンタクト７を介して拡散層４Ａ，４Ｂやゲート３と電気的に接続されている。さらに、信号配線８の上層に、標準セル１０Ａの外部に信号を出力する出力ノードとなる第１信号配線としての信号配線１８が配置されている。信号配線１８はヴィア１７を介して信号配線８と接続されている。
　そして標準セル１０Ａでは、トランジスタを構成する拡散層４Ａ，４Ｂとは別個に、Ｐ型拡散層２５Ａと、Ｎ型拡散層２３，２５Ｂとが配置されている。Ｐ型拡散層２５Ａは、埋め込み絶縁膜を介さず、直接Ｎ型ウェル上に設けられている。Ｎ型拡散層２３，２５Ｂは、埋め込み絶縁膜を介さず、直接Ｐ型基板上に設けられている。信号配線１８は、Ｎ型拡散層２３と電気的に接続されている。これにより、信号配線１８と基板またはウェルとの間に、アンテナダイオード（第１アンテナダイオード）２４が形成されている。信号配線８ｂは、Ｐ型拡散層２５ＡおよびＮ型拡散層２５Ｂと電気的に接続されている。これにより、信号配線８ｂと基板またはウェルとの間に、アンテナダイオード（第２アンテナダイオード）２６Ａ，２６Ｂが形成されている。
　図３（ａ）の標準セル１０Ａでは、出力ノードとなる信号配線１８には、Ｐ型領域に配置されたアンテナダイオード２４が接続されている。ただし、Ｎ型領域における、図面縦方向（第１方向に相当）においてアンテナダイオード２４と対向する位置には、アンテナダイオードは形成されておらず、トランジスタを形成する拡散領域４Ａが配置されている。論理機能に関連するトランジスタのゲート本数がＰ型とＮ型とで異なる標準セルでは、Ｐ型領域またはＮ型領域に空き領域が生じる場合がある。この空き領域にアンテナダイオードを配置することによって、図３（ａ）のようなレイアウトが得られる。これにより、出力ノード用アンテナダイオードを備えた標準セルの面積をより小さくすることができる。
　なお、図３（ａ）の構成において、入力ノード用アンテナダイオード２６Ａ，２６Ｂは本開示において必須でなく、省いてもかまわない。また、図３（ａ）の構成例とは逆に、出力ノード用アンテナダイオードがＮ型領域に配置されており、Ｐ型領域における、出力ノード用アンテナダイオードと対向する位置に、トランジスタを形成する拡散領域が配置されている構成としてもよい。
　（他の構成例２）
　図４は実施の形態に係る標準セルのレイアウト構造の他の例を示す平面図である。図４において、図３と共通の構成要素には図３と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。
　図４において、電源電位ＶＤＤを供給する電源配線１１Ａと、接地電位ＶＳＳを供給する電源配線１１Ｂとの間に、Ｐ型トランジスタが形成されるＮ型領域と、Ｎ型トランジスタが形成されるＰ型領域とが形成されている。図４の第１標準セルとしての標準セル１０Ｂは、図面縦方向において、Ｎ型領域とＰ型領域とに分かれている。ここでは、Ｐ型領域となるＰ型基板の上に、Ｎ型領域となるＮ型ウェルが形成されているものとする。そして標準セル１０Ｂでは、Ｐ型領域にアンテナダイオード３２，３６が形成されており、Ｎ型領域に容量素子３３，３７が形成されている。
　すなわち、Ｐ型領域にＮ型拡散層３１，３５が形成されている。Ｎ型拡散層３１は出力ノードとなる信号配線１８と電気的に接続されている。これにより、信号配線１８と基板またはウェルとの間にアンテナダイオード（第１アンテナダイオード）３２が形成されている。また、Ｎ型拡散層３５は入力ノードとなる信号配線８ｂと電気的に接続されている。これにより、信号配線８ｂと基板またはウェルとの間にアンテナダイオード３６（第２アンテナダイオード）が形成されている。また、Ｎ型領域にＰ型拡散層３３ａ，３７ａが形成されている。Ｐ型拡散層３３ａ，３７ａの上に幅広のゲート配線３３ｂ，３７ｂが配置されている。Ｐ型拡散層３３ａ，３７ａは電源配線１１Ａに接続され、ゲート配線３３ｂ，３７ｂは電源配線１１Ｂに接続されている。これにより、電源電位ＶＤＤを供給する電源配線１１Ａと接地電位ＶＳＳを供給する電源配線１１Ｂとの間に、容量素子３３，３７が形成されている。
　図４の標準セル１０Ｂでは、Ｐ型領域にアンテナダイオード３２，３６が形成されている。そして、Ｎ型領域における、図面縦方向（第１方向に相当）においてアンテナダイオード３２，３６と対向する位置に、容量素子３３，３７が配置されている。このような構成により、出力ノード用アンテナダイオードと容量素子とを備えた標準セルの面積をより小さくすることができる。
　なお、図４の構成において、入力ノード用アンテナダイオード３６は本開示において必須でなく、省いてもかまわない。また、図４の構成例とは逆に、出力ノード用アンテナダイオードがＮ型領域に配置されており、Ｐ型領域における、出力ノード用アンテナダイオードと対向する位置に、容量素子が配置されている構成としてもよい。
　また、上述したような出力ノード用アンテナダイオードを設けた標準セルは、半導体集積回路において、例えば、クロック信号を伝送する回路を構成するものとして用いればよい。あるいは、回路ブロック同士の間で信号を伝送する回路を構成するものとして用いればよい。
　クロック信号を伝送する回路は、回路を構成するバッファ間の配線長が長くなることが多い。配線長が長いと、アンテナエラーが発生しやすい。そこで、クロック信号を伝送する回路のバッファ等に、本開示で例示したような出力ノード用アンテナダイオードを設けた標準セルを用いることによって、アンテナエラーを未然に抑えることができる。同様に、回路ブロック同士の間で信号を伝送する回路についても、配線長が長くなることが多い。このため、本開示で例示したような出力ノード用アンテナダイオードを設けた標準セルを用いることによって、アンテナエラーを未然に抑えることができる。
　本開示では、ＳＯＩ構造のトランジスタを有する半導体集積回路について、設計ＴＡＴの悪化を招くことなく、アンテナエラーを未然に回避できるので、例えば、大規模ＬＳＩの歩留まりを改善するのに有効である。
１０，１０Ａ，１０Ｂ　標準セル（第１標準セル）
４Ａ　拡散領域
８ａ　信号配線（第１信号配線）
８ｂ　信号配線（第２信号配線）
１８　信号配線（第１信号配線）
２２Ａ，２２Ｂ　アンテナダイオード（第１アンテナダイオード）
２４　アンテナダイオード（第１アンテナダイオード）
２６Ａ，２６Ｂ　アンテナダイオード（第２アンテナダイオード）
３２　アンテナダイオード（第１アンテナダイオード）
３５　アンテナダイオード（第２アンテナダイオード）
３３，３７　容量素子

Claims (6)

  1. 　ＳＯＩ(Silicon On Insulator)構造のトランジスタを有する半導体集積回路のレイアウト構造であって、
    　それぞれが前記ＳＯＩ構造のトランジスタによって回路が形成された、複数の標準セルを備え、
    　前記複数の標準セルの少なくとも１つである第１標準セルは、
    　当該第１標準セルの外部に信号を出力する出力ノードとなる第１信号配線と、
    　前記第１信号配線と基板またはウェルとの間に形成された第１アンテナダイオードとを備えている
    ことを特徴とする半導体集積回路のレイアウト構造。
  2. 　請求項１記載の半導体集積回路のレイアウト構造において、
    　前記第１標準セルは、
    　当該第１標準セルの外部から信号が入力される入力ノードとなる第２信号配線と、
    　前記第２信号配線と基板またはウェルとの間に形成された第２アンテナダイオードとを備えている
    ことを特徴とする半導体集積回路のレイアウト構造。
  3. 　請求項１または２記載の半導体集積回路のレイアウト構造において、
    　前記第１標準セルは、第１方向において、Ｎ型領域とＰ型領域とに分かれており、
    　前記第１標準セルにおいて、前記第１アンテナダイオードは、Ｎ型領域およびＰ型領域のうちいずれか一方に配置されており、かつ、Ｎ型領域およびＰ型領域のうちの他方における、前記第１方向において前記第１アンテナダイオードと対向する位置に、トランジスタを形成する拡散領域が配置されている
    ことを特徴とする半導体集積回路のレイアウト構造。
  4. 　請求項１または２記載の半導体集積回路のレイアウト構造において、
    　前記第１標準セルは、第１方向において、Ｎ型領域とＰ型領域とに分かれており、
    　前記第１標準セルにおいて、前記第１アンテナダイオードは、Ｎ型領域およびＰ型領域のうちいずれか一方に配置されており、かつ、Ｎ型領域およびＰ型領域のうちの他方における、前記第１方向において前記第１アンテナダイオードと対向する位置に、電源電位を供給する電源配線と接地電位を供給する電源配線との間に形成された容量素子が配置されている
    ことを特徴とする半導体集積回路のレイアウト構造。
  5. 　請求項１～４のうちいずれか１項記載の半導体集積回路のレイアウト構造において、
    　前記第１標準セルは、クロック信号を伝送する回路を構成するものである
    ことを特徴とする半導体集積回路のレイアウト構造。
  6. 　請求項１～４のうちいずれか１項記載の半導体集積回路のレイアウト構造において、
    　前記第１標準セルは、回路ブロック同士の間で信号を伝送する回路を構成するものである
    ことを特徴とする半導体集積回路のレイアウト構造。
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