KR20060099744A - 반도체 장치 - Google Patents

Abstract

본 발명은 반도체 장치를 공개한다. 이 장치는 소정의 기능을 수행하는 복수개의 단위 기능 블록들을 구비하고, 상기 복수개의 단위 기능 블록들 각각은, 기판상의 제1영역에 배치된 복수개의 제1형 MOS 트랜지스터들, 상기 기판상의 제1영역과 인접하고 제1영역보다 큰 제2영역에 배치된 복수개의 제2형 MOS 트랜지스터들, 상기 제1영역과 상기 제2영역의 경계면에서 소정 거리 이격되어 상기 제1영역에 배치된 제1파워라인 및 상기 제1영역과 상기 제2영역의 경계면에서 상기 제1파워라인이 배치된 거리와 동일한 거리로 이격되어 상기 제2영역에 배치된 제2파워라인을 구비하는 것을 특징으로 한다. 따라서, 신호라인의 길이를 동일하게 함으로서 스큐를 줄일 수 있다.

Description

반도체 장치{Semiconductor device}

도1은 종래 기술에 따른 반도체 장치를 나타내는 것이다.

도2는 본 발명의 제1실시예에 따른 반도체 장치를 설명하기 위한 것이다.

도3은 본 발명의 제2실시예에 따른 반도체 장치를 설명하기 위한 것이다.

도4는 본 발명의 제3실시예에 따른 반도체 장치를 설명하기 위한 것이다.

본 발명은 반도체 장치에 관한 것으로, 특히 단위 기능 블록으로 인가되는 신호라인의 길이 차이에 의해 발생하는 스큐를 제거할 수 있는 반도체 장치에 관한 것이다.

일반적인 반도체 장치는 소정 기능을 수행하는 기능 블록의 집합으로 구성되고, 기능 블록은 더 작은 단위의 기능을 수행하는 단위 기능 블록으로 구성된다.

반도체 장치의 단위 기능 블록은 외부로부터 입력 신호들을 수신하면 입력 신호들에 따른 동작을 수행하고 이에 따른 출력 신호들을 발생하는 장치로서, 다수개의 트랜지스터를 구비하고 이들을 통해 입력 신호들에 따른 동작을 수행한다.

이러한 반도체 장치는 보다 안정적이고 신뢰성 있는 동작을 위해 최소화된 스큐(skew)를 가지는 입력 신호들을 다수개의 트랜지스터에 제공하여야 하는데, 입력 신호들의 스큐는 신호라인의 배치에 따라 결정된다.

도1은 종래 기술에 따른 반도체 장치내의 하나의 단위 기능 블록에 대한 신호라인과 파워라인의 배치를 나타내는 것이다.

도1에서 10은 제1PMOS 트랜지스터, 11은 제2PMOS 트랜지스터, 20은 제1NMOS 트랜지스터, 21은 제2NMOS 트랜지스터, 30은 전원전압을 공급하기 위한 제1파워라인, 40은 접지전압을 공급하기 위한 제2파워라인, 50은 외부로부터 전송되는 제1입력신호를 수신 및 전송하는 제1신호라인, 60은 외부로부터 전송되는 제2입력신호를 수신 및 전송하는 제2신호라인, 70은 제1입력신호를 제1NMOS 트랜지스터와 제1PMOS 트랜지스터의 게이트로 전송하는 제3신호라인, 80은 제2입력신호를 제2NMOS 트랜지스터와 제2PMOS 트랜지스터의 게이트로 전송하는 제4신호라인을 각각 나타낸다.

이에 따라, 제1PMOS 트랜지스터(10) 및 제1NMOS 트랜지스터(20)는 제1입력신호에 응답하고, 제2PMOS 트랜지스터(11) 및 제2NMOS 트랜지스터(21)는 제2입력신호에 응답하여 해당 동작을 수행한다.

이하 도1의 반도체 장치의 신호라인 및 파워라인 배치를 살펴보면 다음과 같다. 먼저, 도1을 참조하면, 반도체 장치는 p형 기판의 소정영역에 n-웰을 형성한 후, n-웰 내에 다수의 PMOS 트랜지스터들(10, 11)이 형성되고, p형 기판에는 다수의 NMOS 트랜지스터들(20, 21)이 형성된다. 그리고 PMOS 트랜지스터들이 형성된 n-웰 영역의 최상단에 제1파워라인(30)을 배치하고, NMOS 트랜지스터들이 배치된 p형 기판의 최하단에 제2파워라인(40)을 배치한다. 그리고, 제1파워라인과 인접하고 평 행한 방향으로 제1신호라인(50)을 배치하고, 제2파워라인과 인접하고 평행한 방향으로 제2신호라인(60)을 배치한다. 제1파워라인과 직교하는 방향으로, 제1신호라인과 제1PMOS 트랜지스터 및 제1NMOS 트랜지스터의 게이트 사이에 제3신호라인(70)을 배치하고, 제2파워라인과 직교하는 방향으로, 제2신호라인과 제2PMOS 트랜지스터 및 제2NMOS 트랜지스터의 게이트 사이에 제4신호라인(80)을 배치한다.

도1에서 PMOS 트랜지스터는 NMOS 트랜지스터보다 전자의 이동도가 떨어지기

때문에 PMOS 트랜지스터가 NMOS 트랜지스터에 비해 2배정도 더 넓은 폭을 가지고 형성된다. 따라서 도1에서와 같이 제1파워라인(30)과 직교하는 방향으로 배치된 제3신호라인(70)의 길이가 제2파워라인(40)과 직교하는 방향으로 배치된 제4신호라인(80)의 길이보다 길어진다. 그리고, 반도체 제조 공정에서 적층구조를 사용하기 때문에 제1금속층에 형성된 금속이 제2금속층의 형성과정에서 열로 대전되었을 때 형태를 보존하기 위해서는 제1금속층에 사용된 금속이 제2금속층에 사용된 금속보다 융점이 더 높아야 한다. 따라서, 제1금속층에 형성된 제3신호라인과 제4신호라인은 텅스텐과 같은 융점이 높고 저항률도 높은 금속을 사용하고, 제2금속층에 형성된 제1신호라인, 제2신호라인, 제1파워라인 및 제2파워라인은 제1금속층에 사용된 텅스텐에 비해 융점이 낮고 저항률도 낮은 알루미늄과 같은 금속을 사용한다.

따라서 제1신호라인과 제2신호라인에 사용된 금속은 저항률이 낮기 때문에 길이의 차이가 크게 중요하지 않으나 제3신호라인과 제4신호라인은 저항률이 높은 금속을 사용하므로 길이가 동일하지 않을 경우 입력신호 전달 시간의 차이가 발생하여 스큐가 커지게 된다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 저항률이 높은 금속을 사용하는 신호라인들의 길이를 동일하게 하여 스큐를 줄일 수 있는 반도체 장치를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명은, 소정의 기능을 수행하는 복수개의 단위 기능 블록들을 구비하고, 상기 복수개의 단위 기능 블록들 각각은, 기판상의 제1영역에 배치된 복수개의 제1형 MOS 트랜지스터들, 상기 기판상의 제1영역과 인접하고 제1영역보다 큰 제2영역에 배치된 복수개의 제2형 MOS 트랜지스터들, 상기 제1영역과 상기 제2영역의 경계면에서 소정 거리 이격되어 상기 제1영역에 배치된 제1파워라인 및 상기 제1영역과 상기 제2영역의 경계면에서 상기 제1파워라인이 배치된 거리와 동일한 거리로 이격되어 상기 제2영역에 배치된 제2파워라인을 구비하는 것을 특징으로 한다.

상기 제1형 MOS 트랜지스터는 NMOS 트랜지스터로 구성되고, 상기 제2형 MOS 트랜지스터는 PMOS 트랜지스터로 구성되는 것을 특징으로 한다.

상기 제1파워라인과 직교하며 상기 제1형 MOS 트랜지스터 및 상기 제2형 MOS 트랜지스터의 게이트 사이에 연결된 제1신호라인 및 상기 제2파워라인과 직교하며 상기 제1형 MOS 트랜지스터 및 상기 제2형 MOS 트랜지스터의 게이트 사이에 연결되고 상기 제1신호라인과 동일한 길이를 가지는 제2신호라인을 더 구비하는 것을 특징으로 한다.

상기 제1파워라인과 평행하고 상기 제1신호라인과 연결되도록 배치되는 제3 신호라인 및 상기 제2파워라인과 평행하고 상기 제2신호라인과 연결되도록 배치되는 제4신호라인을 더 구비하는 것을 특징으로 한다.

상기 제1파워라인은 상기 복수개의 트랜지스터에 접지전압을 공급하는 것을 특징으로 한다.

상기 제2파워라인은 상기 복수개의 트랜지스터에 전원전압을 공급하는 것을 특징으로 한다.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 장치를 설명하면 다음과 같다.

도2는 본 발명의 제1실시예에 따른 반도체 장치내의 단위 기능 블록에 대한 신호라인과 파워라인의 배치를 설명하기 위한 것으로, 도 1에 나타낸 구성 요소와 동일한 구성 요소는 동일한 부호로 나타내었다.

도2에서 제1PMOS 트랜지스터(10), 제2PMOS 트랜지스터(11), 제1NMOS 트랜지스터(20), 제2NMOS 트랜지스터(21), 제1신호라인(50), 제2신호라인(60), 제3신호라인(70), 제4신호라인(80), 제1파워라인(30) 및 제2파워라인(40)의 기능은 도1에서 설명한 것과 동일하다.

도2에 도시하지는 않았지만 제1신호라인(50)과 제2신호라인(60)의 위와 아래에는 각각 일정 거리를 두고 다른 신호라인들이 존재할 수 있다.

제3신호라인(70)과 제4신호라인(80)의 길이를 동일하게 하기 위하여 제2파워라인(40)은 도1과 동일하게 p형 기판의 최하단에 배치하고, 제1파워라인(30)은 n- 웰과 p형 기판의 경계면 방향으로 소정거리 이동하여 n-웰과 p형 기판의 경계면에서 제1파워라인까지(30)의 거리와 제2파워라인(40)까지의 거리가 동일하도록 n-웰상에 배치한다.

그리고, 제1신호라인(50)은 n-웰 영역위에 가로 방향으로 제1파워라인(30)과 평행하도록 배치하고, 제2신호라인(60)은 p형 기판 영역 위에 가로 방향으로 제2파워라인(40)과 평행하도록 배치한다.

제3신호라인(70)은 n-웰 영역 위에 세로 방향으로 제1파워라인(30)과 직교하며, 제1신호라인(50)과 제1PMOS 트랜지스터(10) 및 제1NMOS 트랜지스터(20)의 게이트와 연결하도록 배치하고 제4신호라인(80)은 p형 기판 영역 위에 세로 방향으로 제2파워라인(40)과 직교하며, 제2신호라인(60)과 제2PMOS 트랜지스터(11) 및 제2NMOS 트랜지스터(21)의 게이트와 연결하도록 배치한다. 이에 따라 제3신호라인(70)과 제4신호라인(80)의 길이가 동일해짐을 알 수 있다.

제3신호라인(70)의 길이를 제4신호라인(80)의 길이와 동일하게 하기 위하여 제1파워라인(30)을 이동하여 배치하는 이유는 상술한 바와 같이 제1신호라인(50)의 위와 아래에는 일정거리를 유지하며 다른 신호라인들이 있을 수가 있기 때문이다.

또한, 제3신호라인(70)과 연결된 제1신호라인(50)이 제1파워라인(30)과 같은 금속층에 형성되고, 같은 금속을 사용하기 때문에 제1신호라인과 제3신호라인만 소정거리 만큼 이동하여 배치하였을 경우, 제1파워라인(30)이 제1신호라인(50) 또는 같은 금속층에 형성된 다른 신호라인과 단락될 수 있기 때문이다.

도3은 본 발명의 제2실시예에 따른 반도체 장치내의 단위 기능 블록에 대한 신호라인과 파워라인의 배치 방법을 설명하기 위한 것으로, 도 1에 나타낸 구성 요소와 같은 구성요소는 동일한 부호로 나타내었고, 제1PMOS 트랜지스터(10), 제2PMOS 트랜지스터(11), 제1NMOS 트랜지스터(20), 제2NMOS 트랜지스터(21), 제1신호라인(50), 제2신호라인(60), 제3신호라인(70), 제4신호라인(80), 제1파워라인(30) 및 제2파워라인(40)의 기능은 도1에서 설명한 것과 동일하다.

제3신호라인(70)과 제4신호라인(80)의 길이를 동일하게 하기 위하여 제2파워라인(40)은 p형 기판의 최하단으로부터 n-웰과 p형 기판의 경계면 방향으로 소정거리 이동하여 p형 기판상에 배치하고, 제1파워라인(30)은 n-웰과 p형 기판의 경계면 방향으로 소정거리 이동하여 n-웰과 p형 기판의 경계면에서 제1파워라인(30)까지의 거리와 제2파워라인(40)까지의 거리가 동일하도록 n-웰상에 배치한다.

그리고, 제1신호라인(50)은 n-웰 영역 위에 가로 방향으로 제1파워라인(30)과 평행하도록 배치하고, 제2신호라인(60)은 p형 기판 영역 위에 가로 방향으로 제2파워라인(40)과 평행하도록 배치한다.

제3신호라인(70)은 n-웰 영역 위에 세로 방향으로 제1파워라인(30)과 직교하며, 제1신호라인과(50)과 제1PMOS 트랜지스터(10) 및 제1NMOS 트랜지스터(20)의 게이트와 연결하도록 배치하고 제4신호라인(80)은 p형 기판 영역 위에 세로 방향으로 제2파워라인(40)과 직교하며, 제2신호라인(60)과 제2PMOS 트랜지스터(11) 및 제2NMOS 트랜지스터(21)의 게이트와 연결하도록 배치한다. 이에 따라 제3신호라인(70)과 제4신호라인(80)의 길이가 동일해짐을 알 수 있다.

도4는 본 발명의 제3실시예에 따른 반도체 장치내의 단위 기능 블록에서 신 호라인과 파워라인의 배치 방법을 설명하기 위한 것으로, 도1에 나타낸 구성 요소와 같은 구성요소는 동일한 부호로 나타내었고, 도2에서 제1PMOS 트랜지스터(10), 제2PMOS 트랜지스터(11), 제1NMOS 트랜지스터(20), 제2NMOS 트랜지스터(21), 제1신호라인(50), 제2신호라인(60), 제3신호라인(70), 제4신호라인(80), 제1파워라인(30) 및 제2파워라인(40)의 기능은 도1에서 설명한 것과 동일하다.

도4에서 제2신호라인(60)과 반도체 장치의 외부 영역 사이에 다른 외부 입력을 위한 신호라인들이 존재할 경우 제4신호라인(80)의 길이가 더 짧아질 수 없게 된다. 따라서 제1신호라인의 길이가 제2신호라인의 길이와 동일하도록 길어져야 하므로 제2파워라인은 p형 기판의 최하단으로부터 소정거리 이동하여 p형 기판의 외부에 배치하고, 제1파워라인(30)은 n-웰과 p형 기판의 경계면으로 소정 거리만큼 이동하여 n-웰과 p형 기판의 경계면에서 제1파워라인(30)까지의 거리와 제2파워라인(40)까지의 거리가 동일하도록 n-웰상에 배치한다.

그리고, 제1신호라인(50)은 n-웰 영역 위에 가로 방향으로 제1파워라인(30)과 평행하도록 배치하고, 제2신호라인(60)은 반도체 장치의 영역 외부의 아래쪽에 가로 방향으로 제2파워라인과 평행하도록 배치한다.

제3신호라인(70)은 n-웰 영역 위에 세로 방향으로 제1파워라인(30)과 직교하며, 제1신호라인과(50)과 제1PMOS 트랜지스터(10) 및 제1NMOS 트랜지스터(20)의 게이트와 연결하도록 배치하고 제4신호라인(80)은 p형 기판 영역 위에 세로 방향으로 제2파워라인(40)과 직교하며, 제2신호라인(60)과 제2PMOS 트랜지스터(11) 및 제2NMOS 트랜지스터(21)의 게이트와 연결하도록 배치한다. 이에 따라 제3신호라인 (70)과 제4신호라인(80)의 길이가 동일해짐을 알 수 있다.

상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

본 발명의 반도체 장치는 반도체 장치내의 단위 기능 블록에 있어서 블록의 상단과 하단에 각각 위치하는 파워라인들을 n-웰과 p형 기판의 경계부분에서 동일한 거리에 있도록 배치함으로서, 반도체 장치의 단위 기능 블록 외부에서 반도체 장치의 단위 기능 블록 내부에 배치된 트랜지스터의 게이트로 신호를 전달하기 위한 신호라인들의 길이를 동일하게 할 수 있다. 따라서 외부 신호라인에서 트랜지스터의 게이트로 연결되는 신호라인의 길이 차이로 인하여 발생하는 스큐를 줄일 수 있다.

Claims (6)

1. 소정의 기능을 수행하는 복수개의 단위 기능 블록들을 구비하고, 상기 복수개의 단위 기능 블록들 각각은,

   기판상의 제1영역에 배치된 복수개의 제1형 MOS 트랜지스터들;

   상기 기판상의 제1영역과 인접하고 제1영역보다 큰 제2영역에 배치된 복수개의 제2형 MOS 트랜지스터들;

   상기 제1영역과 상기 제2영역의 경계면에서 소정 거리 이격되어 상기 제1영역에 배치된 제1파워라인; 및

   상기 제1영역과 상기 제2영역의 경계면에서 상기 제1파워라인이 배치된 거리와 동일한 거리로 이격되어 상기 제2영역에 배치된 제2파워라인을 구비하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 제1형 MOS 트랜지스터는 NMOS 트랜지스터로 구성되고, 상기 제2형 MOS 트랜지스터는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 제1파워라인과 직교하여 배치되며 제1의 상기 제1형 MOS 트랜지스터 및 제1의 상기 제2형 MOS 트랜지스터의 게이트로 연결된 제1신호라인; 및

   상기 제2파워라인과 직교하여 배치되며 제2의 상기 제1형 MOS 트랜지스터 및 제2의 상기 제2형 MOS 트랜지스터의 게이트로 연결되고 상기 제1신호라인과 동일한 길이를 가지는 제2신호라인을 더 구비하는 것을 특징으로 하는 반도체 장치.
4. 제1항에 있어서, 상기 제1파워라인과 평행하고 상기 제1신호라인과 연결되도록 배치되는 제3신호라인; 및

   상기 제2파워라인과 평행하고 상기 제2신호라인과 연결되도록 배치되는 제4신호라인을 더 구비하는 것을 특징으로 하는 반도체 장치.
5. 제1항에 있어서, 상기 제1파워라인은 상기 복수개의 트랜지스터에 접지전압을 공급하는 것을 특징으로 하는 반도체 장치.
6. 제1항에 있어서, 상기 제2파워라인은 상기 복수개의 트랜지스터에 전원전압을 공급하는 것을 특징으로 하는 반도체 장치.

Images