KR102452195B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 제1 액티브 영역, 상기 제1 액티브 영역과 이격되어 배치된 제2 액티브 영역, 상기 제1 액티브 영역과 상기 제2 액티브 영역에 오버랩되어 배치된 제1 게이트 라인, 상기 제1 액티브 영역과 상기 제2 액티브 영역에 오버랩되어 배치되고, 상기 제1 게이트 라인과 이격된 제2 게이트 라인, 상기 제1 게이트 라인과 상기 제2 게이트 라인을 전기적으로 연결하고, 상기 제1 게이트 라인과 상기 제2 게이트 라인에 공통된 제1 신호를 제공하는 제1 메탈 라인(metal line), 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 상기 제1 액티브 영역에 전기적으로 연결된 제1 컨택 구조체, 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 상기 제2 액티브 영역에 전기적으로 연결된 제2 컨택 구조체, 및 상기 제1 컨택 구조체와 상기 제2 컨택 구조체에 전기적으로 연결되고, 상기 제1 신호의 입력에 따라 출력된 제2 신호를 전송하는 제2 메탈 라인을 포함하고, 상기 제2 메탈 라인에 오버랩되는 영역은, 상기 제1 액티브 영역 또는 상기 제2 액티브 영역을 물리적으로 절단하는 브레이크 영역(break region)을 미포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 제조 공정에 있어서, 공정 미세화와 핀펫 공정의 도입으로 트랜지스터와 트랜지스터 사이에 형성되는 브레이크 영역(break region)이 트랜지스터에 스트레스를 가하는 문제가 발생하고 있다. 특히, 트랜지스터에 대한 스트레스 문제는 공정 수율을 저하시키는 원인이 된다.
반도체 장치의 면적을 감소시키기 위해, 브레이크 영역의 폭을 감소시키는 경우 예측할 수 없는 결함(defect)이 다수 발생하고 있으며, 이를 해결하기 위해 브레이크 영역의 폭을 증가시키는 것은 반도체 장치의 면적이 증가하는 문제로 이어진다.
본 발명이 해결하고자 하는 과제는, 반도체 장치의 면적을 줄일 수 있으면서, 트랜지스터에 스트레스가 적용되는 것을 방지할 수 있는 반도체 장치를 제공하는 것이다.
특히, 본 발명에 따른 반도체 장치에서는 브레이크 영역(break region)을 형성하지 않고, 이에 대응하는 영역을 게이트 전극으로 형성하여 상기의 문제들을 해결하고자 한다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 액티브 영역, 상기 제1 액티브 영역과 이격되어 배치된 제2 액티브 영역, 상기 제1 액티브 영역과 상기 제2 액티브 영역에 오버랩되어 배치된 제1 게이트 라인, 상기 제1 액티브 영역과 상기 제2 액티브 영역에 오버랩되어 배치되고, 상기 제1 게이트 라인과 이격된 제2 게이트 라인, 상기 제1 게이트 라인과 상기 제2 게이트 라인을 전기적으로 연결하고, 상기 제1 게이트 라인과 상기 제2 게이트 라인에 공통된 제1 신호를 제공하는 제1 메탈 라인(metal line), 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 상기 제1 액티브 영역에 전기적으로 연결된 제1 컨택 구조체, 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 상기 제2 액티브 영역에 전기적으로 연결된 제2 컨택 구조체, 및 상기 제1 컨택 구조체와 상기 제2 컨택 구조체에 전기적으로 연결되고, 상기 제1 신호의 입력에 따라 출력된 제2 신호를 전송하는 제2 메탈 라인을 포함하고, 상기 제2 메탈 라인에 오버랩되는 영역은, 상기 제1 액티브 영역 또는 상기 제2 액티브 영역을 물리적으로 절단하는 브레이크 영역(break region)을 미포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 액티브 영역과 상기 제2 액티브 영역에 오버랩되어 배치되고, 상기 제1 및 제2 게이트 라인과 이격된 제3 게이트 라인을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 게이트 라인에 전기적으로 연결된 제3 컨택 구조체를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 메탈 라인은 상기 제3 컨택 구조체에 전기적으로 연결되고, 상기 제3 게이트 라인은 상기 제2 신호를 입력으로 제공받을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 라인은 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 PMOS 트랜지스터의 소스 영역은 구동 전원에 전기적으로 연결되고, 상기 제1 NMOS 트랜지스터의 소스 영역은 그라운드(ground) 전원에 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 라인은 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 PMOS 트랜지스터는 상기 제1 PMOS 트랜지스터와 제1 드레인 영역을 공유하고, 상기 제1 드레인 영역은 상기 제1 컨택 구조체에 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터와 제2 드레인 영역을 공유하고, 상기 제2 드레인 영역은 상기 제2 컨택 구조체에 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 액티브 영역, 상기 제1 액티브 영역과 이격되어 배치된 제2 액티브 영역, 상기 제1 액티브 영역과 상기 제2 액티브 영역에 오버랩되어 배치되고, 서로 이격된 제1 내지 제3 게이트 라인, 상기 제1 게이트 라인과 상기 제2 게이트 라인에 공통된 제1 신호를 입력으로 제공하는 제1 메탈 라인(metal line), 및 상기 제1 신호에 따라 출력된 제2 신호를 전송하고, 상기 제2 신호를 상기 제3 게이트 라인에 입력으로 제공하는 제2 메탈 라인을 포함하고, 상기 제1 게이트 라인과 상기 제3 게이트 라인 사이에 배치되는 상기 제1 액티브 영역과 상기 제2 액티브 영역은 연속적으로(sequentially) 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 게이트 라인과 이격되고, 상기 제1 액티브 영역에 오버랩되는 제4 게이트 라인을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 게이트 라인과 이격되고, 상기 제2 액티브 영역에 오버랩되는 제5 게이트 라인을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제4 게이트 라인은 제3 신호를 입력받고, 상기 제5 게이트 라인은 제4 신호를 입력받고, 상기 제2 내지 제4 신호는 서로 다른 신호일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 라인은 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 라인은 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터는 제1 드레인 영역을 공유하고, 상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터는 제2 드레인 영역을 공유할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 게이트 라인은 제3 PMOS 트랜지스터와 제3 NMOS 트랜지스터를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 PMOS 트랜지스터와 공통된 제1 드레인 노드를 갖는 제1 NMOS 트랜지스터, 제2 PMOS 트랜지스터와 공통된 제2 드레인 노드를 갖는 제2 NMOS 트랜지스터, 상기 제1 PMOS 트랜지스터의 게이트 노드, 상기 제1 NMOS 트랜지스터의 게이트 노드, 상기 제2 PMOS 트랜지스터의 게이트 노드, 및 상기 제2 NMOS 트랜지스터의 게이트 노드에 공통으로 연결되어, 제1 신호를 제공하는 제1 노드, 상기 제1 드레인 노드와 상기 제2 드레인 노드에 공통으로 연결되어 제2 신호를 출력하는 제2 노드, 상기 제2 노드로부터 출력되는 상기 제2 신호를 입력 신호로 제공받는 제3 PMOS 트랜지스터, 및 상기 제2 노드로부터 출력되는 상기 제2 신호를 입력 신호로 제공받는 제3 NMOS 트랜지스터를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 PMOS 트랜지스터의 소스 노드는 구동 전원에 연결되고, 상기 제1 NMOS 트랜지스터의 소스 노드는 그라운드(ground) 전원에 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 PMOS 트랜지스터의 소스 노드는 상기 구동 전원에 연결되고, 상기 제2 NMOS 트랜지스터의 소스 노드는 상기 그라운드 전원에 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 PMOS 트랜지스터의 소스 노드는 상기 구동 전원에 연결되고, 상기 제3 NMOS 트랜지스터의 소스 노드는 상기 그라운드 전원에 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 PMOS 트랜지스터와 공통된 드레인 노드를 갖는 제4 PMOS 트랜지스터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 NMOS 트랜지스터와 공통된 드레인 노드를 갖는 제4 NMOS 트랜지스터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제4 PMOS 트랜지스터의 소스 노드와 상기 제4 NMOS 트랜지스터의 소스 노드는 공통된 출력 노드에 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제4 PMOS 트랜지스터는 제3 신호를 입력받고, 상기 제4 NMOS 트랜지스터는 제4 신호를 입력받고, 상기 출력 노드를 통해 제5 신호를 출력할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터, 상기 제2 PMOS 트랜지스터, 및 상기 제2 NMOS 트랜지스터는 제1 래치 회로를 형성하고, 상기 제3 PMOS 트랜지스터, 상기 제4 PMOS 트랜지스터, 상기 제3 NMOS 트랜지스터, 및 상기 제4 NMOS 트랜지스터는 제2 래치 회로를 형성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 래치 회로는 마스터 래치(master latch) 회로이고, 상기 제2 래치 회로는 슬래이브 래치(slave latch) 회로일 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 연장된 제1 액티브 핀, 상기 제1 액티브 핀과 이격되고, 상기 제1 방향으로 연장된 제2 액티브 핀, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 액티브 핀과 상기 제2 액티브 핀에 오버랩되는 제1 게이트 라인, 상기 제2 방향으로 연장되고, 상기 제1 게이트 라인과 이격되고, 상기 제1 액티브 핀과 상기 제2 액티브 핀에 오버랩되는 제2 게이트 라인, 상기 제1 게이트 라인과 상기 제2 게이트 라인을 전기적으로 연결하고, 상기 제1 게이트 라인과 상기 제2 게이트 라인에 공통된 제1 신호를 제공하는 제1 메탈 라인(metal line), 및 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 상기 제1 액티브 핀에 전기적으로 연결되고, 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 상기 제2 액티브 핀에 전기적으로 연결되어, 상기 제1 신호에 따라 출력된 제2 신호를 전송하는 제2 메탈 라인을 포함하고, 상기 제2 메탈 라인에 오버랩되는 영역은, 상기 제1 액티브 핀 또는 상기 제2 액티브 핀을 물리적으로 절단하는 브레이크 영역(break region)을 미포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 액티브 핀과 상기 제2 액티브 핀에 오버랩되어 배치되고, 상기 제1 및 제2 게이트 라인과 이격된 제3 게이트 라인을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 메탈 라인은 상기 제3 게이트 라인에 전기적으로 연결되고, 상기 제3 게이트 라인은 상기 제2 신호를 입력으로 제공받을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 라인은 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 PMOS 트랜지스터의 소스 영역은 구동 전원에 전기적으로 연결되고, 상기 제1 NMOS 트랜지스터의 소스 영역은 그라운드(ground) 전원에 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 라인은 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 PMOS 트랜지스터는 상기 제1 PMOS 트랜지스터와 제1 드레인 영역을 공유하고, 상기 제1 드레인 영역은 상기 제2 메탈 라인에 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터와 제2 드레인 영역을 공유하고, 상기 제2 드레인 영역은 상기 제2 메탈 라인에 전기적으로 연결될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 먹스 스캔(mux scan)을 포함하는 플립플롭 회로를 도시한 회로도이다.
도 2는 본 발명에 따른 래치 회로의 개념을 도시한 블록도이다.
도 3은 본 발명의 기술적 사상에 따른 래치 회로가 적용된 반도체 장치의 예시적인 회로도이다.
도 4는 도 3의 회로도를 예시적으로 구현한 레이아웃도이다.
도 5는 종래에 브레이크 영역을 포함하는 반도체 장치를 도시한 레이아웃도이다.
도 6 내지 도 21은 도 2에 포함된 제1 인버터의 예시적인 회로를 도시한 회로도들이다.
도 22 및 도 23은 도 2에 포함된 제2 인버터의 예시적인 회로를 도시한 회로도들이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 26 및 도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
하나의 구성요소가 다른 구성요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성요소가 다른 구성요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성요소가 다른 구성요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성요소의 바로 위뿐만 아니라 중간에 다른 구성요소를 개재한 경우를 모두 포함한다. 반면, 구성요소가 다른 구성요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성요소들과 다른 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성요소는 다른 구성요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 설명하는 본 발명에 따른 반도체 장치 또는 반도체 회로는, SOC(System On Chip) 또는 ASIC(Application Specific Integrated Circuit) 설계에 있어서 중요한 플립플롭(Flip-Flop) 회로나 래치(Latch) 회로의 기본적 구성요소인 백투백 래치(back-to-back Latch) 회로에 적용될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며, 당업자가 이해하는 범위 내에서 다른 회로에도 적용될 수 있다.
도 1은 먹스 스캔(mux scan)을 포함하는 플립플롭 회로를 도시한 회로도이다.
도 1을 참조하면, 플립플롭 회로는 예를 들어, 제1 인버터(I1), 제1 트랜스퍼 게이트(transfer gate)(T1), 제2 인버터(I2), 제3 인버터(I3), 제2 트랜스퍼 게이트(T2), 제4 인버터(I4), 제5 인버터(I5), 및 제6 인버터(I6) 등을 포함할 수 있다.
제1 트랜스퍼 게이트(T1)는 그 양 단에 제공되는 클럭들에 의해 제어되어, 제1 인버터(I1)로부터 반전되어 입력되는 입력 데이터(D)의 전달 여부를 결정할 수 있다.
제2 인버터(I2)와 제3 인버터(I3)는 제1 트랜스퍼 게이트(T1)로부터 제공받은 입력 데이터(D)를 래칭(lating)할 수 있다. 그리고, 래칭된 데이터는 제2 인버터(I2)의 출력 데이터(OD1)로 출력될 수 있다.
제2 트랜스퍼 게이트(T2)는 그 양 단에 제공되는 클럭들에 의해 제어되어, 제2 인버터(I2)로부터 입력되는 출력 데이터(OD1)의 전달 여부를 결정할 수 있다. 한편, 제1 출력 데이터(OD1)는 반전됨 없이 제2 트랜스퍼 게이트(T2)에 제공될 수 있다.
제4 인버터(I4)와 제5 인버터(I5)는 제2 트랜스퍼 게이트(T2)로부터 제공받은 제1 출력 데이터(OD1)를 래칭할 수 있다. 그리고, 래칭된 데이터는 제6 인버터(I6)를 거치면서 반전되어 제2 출력 데이터(OD2)로 출력될 수 있다.
여기에서, 제2 인버터(I2)와 제4 인버터(I4)는 단일 핑거(single finger)로 구현된다. 핑거(finger)는 하나의 게이트 라인을 의미하며, 이는 당해 업계에서 통상적으로 사용하는 용어로서 본 명세서에서는 당해 업계에서 사용되는 의미로 이해된다. 이하에서는 핑거(finger)를 하나의 게이트 라인으로 이해하여 설명한다.
제2 인버터(I2)와 제4 인버터(I4)가 단일 핑거로 구현되기 때문에, 반도체 장치의 레이아웃 상에서 브레이크 영역(break region)이 발생하게 된다. 브레이크 영역이란, 액티브 영역에서 불순물의 확산 방지를 위해 절단된 영역을 의미하며, 액티브 영역이 끊어진 것을 의미한다.
제2 인버터(I2)와 제4 인버터(I4)가 브레이크 영역을 포함하기 때문에, 브레이크 영역 주의에서 결함(defect)이 발생할 수 있고, 이는 트랜지스터에 대해 스트레스로 작용하게 된다. 이에 따라, 트랜지스터의 동작 성능이 저하되고, 반도체 장치의 수율이 저하되게 된다.
본 발명에 따르면, 브레이크 영역을 제거할 수 있고, 이는 브레이크 영역을 게이트 전극을 포함한 게이트 라인으로 대체함으로써 구현될 수 있다.
도 2는 본 발명에 따른 래치 회로의 개념을 도시한 블록도이다.
도 2를 참조하면, 본 발명에 따른 기술적 사상은 백투백 래치 회로에 적용될 수 있다. 즉, 제1 인버터(first inverter)의 출력(Y)이 제2 인버터(second inverter)의 입력(A)으로 제공되고, 제2 인버터(second inverter)의 출력(Y)이 제1 인버터(inverter)의 입력(A)으로 제공될 수 있는 회로이다.
즉, 본 발명에 따른 기술적 사상은 2개 이상의 인버터를 포함하는 구조에서 적용될 수 있으며, 이는 백투백 래치 회로뿐만 아니라 다른 회로에도 적용될 수 있다.
도 3은 본 발명의 기술적 사상에 따른 래치 회로가 적용된 반도체 장치의 예시적인 회로도이다.
도 3을 참조하면, 제2 인버터(second inverter)는 제1 PMOS 트랜지스터(MP1), 제1 NMOS 트랜지스터(MN1), 제2 PMOS 트랜지스터(MP2), 및 제2 NMOS 트랜지스터(MN2)를 포함할 수 있고, 제1 인버터(first inverter)는 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 제3 NMOS 트랜지스터(MN3), 및 제4 NMOS 트랜지스터(MN4)를 포함할 수 있다.
도 3에 도시된 회로는 본 발명의 기술적 사상이 적용될 수 있는 예시적인 회로이며, 당업자가 이해하는 범위 내에서 변형되어 실시될 수 있다.
구체적으로, 제1 PMOS 트랜지스터(MP1)는 제1 NMOS 트랜지스터(MN1)와 공통된 드레인 노드를 가지며, 제2 PMOS 트랜지스터(MP2)는 제2 NMOS 트랜지스터(MN2)와 공통된 드레인 노드를 가질 수 있다.
그리고, 제1 PMOS 트랜지스터(MP1)의 게이트 노드, 제1 NMOS 트랜지스터(MN1)의 게이트 노드, 제2 PMOS 트랜지스터(MP2)의 게이트 노드, 및 제2 NMOS 트랜지스터(MN2)의 게이트 노드에는 공통된 제1 신호(A1)가 입력될 수 있다. 제1 신호(A1)의 입력에 따라 제1 PMOS 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN1)의 공통된 드레인 노드 및 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2)의 공통된 드레인 노드로부터 제2 신호(A2)가 출력될 수 있다.
제1 PMOS 트랜지스터(MP1)의 소스 노드는 구동 전원(VDD)에 연결될 수 있고, 제1 NMOS 트랜지스터(MN1)의 소스 노드는 그라운드(ground) 전원(VSS)에 연결될 수 있다.
마찬가지로, 제2 PMOS 트랜지스터(MP2)의 소스 노드는 구동 전원(VDD)에 연결될 수 있고, 제2 NMOS 트랜지스터(MN2)의 소스 노드는 그라운드(ground) 전원(VSS)에 연결될 수 있다.
또한, 제3 PMOS 트랜지스터(MP3)는 제4 PMOS 트랜지스터(MP4)와 공통된 드레인 노드를 가지며, 제3 NMOS 트랜지스터(MN3)는 제4 NMOS 트랜지스터(MN4)와 공통된 드레인 노드를 가질 수 있다.
제3 PMOS 트랜지스터(MP3)의 게이트 노드와 제3 NMOS 트랜지스터(MN3)의 게이트 노드에는 공통된 제2 신호(A2)가 입력될 수 있다. 그리고, 제4 PMOS 트랜지스터(MP4)의 게이트 노드에는 제3 신호(B)가 입력될 수 있고, 제4 NMOS 트랜지스터(MN4)의 게이트 노드에는 제4 신호(C)가 입력될 수 있다.
제4 PMOS 트랜지스터(MP4)의 소스 노드와 제4 NMOS 트랜지스터(MN4)의 소스 노드는 공통된 출력 노드에 연결될 수 있으며, 제4 PMOS 트랜지스터(MP4)와 제4 NMOS 트랜지스터(MN4)의 공통된 출력 노드로부터 제5 신호(Y)가 출력될 수 있다.
제3 PMOS 트랜지스터(MP3)의 소스 노드는 구동 전원(VDD)에 연결될 수 있고, 제3 NMOS 트랜지스터(MN3)의 소스 노드는 그라운드(ground) 전원(VSS)에 연결될 수 있다.
여기에서, 제1 PMOS 트랜지스터(MP1), 제1 NMOS 트랜지스터(MN1), 제2 PMOS 트랜지스터(MP2), 및 제2 NMOS 트랜지스터(MN2)는 제1 래치 회로를 형성하고, 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 제3 NMOS 트랜지스터(MN3), 및 제4 NMOS 트랜지스터(MN4)는 제2 래치 회로를 형성할 수 있다.
제1 래치 회로는 마스터 래치(master latch) 회로이고, 제2 래치 회로는 슬래이브 래치(slave latch) 회로로 동작할 수 있다.
도 3을 참고하여 설명한 회로에서, 본 발명에 따른 기술적 사상이 적용되어 제1 PMOS 트랜지스터(MP1), 제1 NMOS 트랜지스터(MN1), 제2 PMOS 트랜지스터(MP2), 및 제2 NMOS 트랜지스터(MN2)가 2개의 핑거로 구현될 수 있으며, 제1 PMOS 트랜지스터(MP1), 제1 NMOS 트랜지스터(MN1), 제2 PMOS 트랜지스터(MP2), 및 제2 NMOS 트랜지스터(MN2)는 공통된 제1 신호(A1)를 입력받을 수 있다. 이에 관한 구체적인 설명은 이하의 레이아웃도를 참고하여 설명하기로 한다.
도 4는 도 3의 회로도를 예시적으로 구현한 레이아웃도이다.
도 4를 참조하면, 본 발명의 기술적 사상에 따른 반도체 장치는, 제1 파워 레일(101), 제2 파워 레일(102), 제1 액티브 영역(ACT1), 제2 액티브 영역(ACT2), 제1 내지 제7 게이트 라인(121~127), 제1 내지 제6 메탈 구조체(M11~M16), 제1 내지 제11 컨택 구조체(CA1~CA11), 제1 메탈 라인(M1), 제2 메탈 라인(M2), 제3 메탈 라인(M31~M34), 제4 메탈 라인(M4), 제5 메탈 라인(M5), 제6 메탈 라인(M6) 등을 포함한다.
제1 파워 레일(101)은 구동 전원(VDD)에 연결되어 제1 컨택 구조체(CA1)와 제2 컨택 구조체(CA2)를 통하여 제1 내지 제4 게이트 라인(121, 122, 123, 124)에 구동 전원(VDD)을 제공할 수 있다.
제2 파워 레일(102)은 그라운드 전원(VSS)에 연결되어 제3 컨택 구조체(CA3)와 제4 컨택 구조체(CA4)를 통하여 제1 내지 제4 게이트 라인(121, 122, 123, 124)에 그라운드 전원(VSS)을 제공할 수 있다.
제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 서로 이격되어 형성된다. 이 때, 제1 게이트 라인(121)은 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)에 오버랩되도록 배치되고, 제2 게이트 라인(122)은 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)에 오버랩되도록 배치되고, 제3 게이트 라인(123)은 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)에 오버랩되도록 배치되고, 제4 게이트 라인(124)은 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)에 오버랩되도록 배치될 수 있다.
그리고, 제5 게이트 라인(125)은 제1 액티브 영역(ACT1)에 오버랩되도록 배치되고, 제6 게이트 라인(126)은 제2 액티브 영역(ACT2)에 오버랩되도록 배치되고, 제7 게이트 라인(127)은 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)에 오버랩되도록 배치될 수 있다.
제1 내지 제7 게이트 라인(121~127)은 각각, 인접하는 게이트 라인들에 대해 서로 이격되어 배치될 수 있다.
제2 게이트 라인(122)은 도 3에서 설명한 제1 PMOS 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN1)를 포함할 수 있다. 예를 들어, 제2 게이트 라인(122) 중 제1 액티브 영역(ACT1)과 오버랩되는 부분은 제1 PMOS 트랜지스터(MP1)로 형성되고, 제2 게이트 라인(122) 중 제2 액티브 영역(ACT2)과 오버랩되는 부분은 제1 NMOS 트랜지스터(MN1)로 형성될 수 있다.
그리고, 제3 게이트 라인(123)은 도 3에서 설명한 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2)를 포함할 수 있다. 예를 들어, 제3 게이트 라인(123) 중 제1 액티브 영역(ACT1)과 오버랩되는 부분은 제2 PMOS 트랜지스터(MP2)로 형성되고, 제3 게이트 라인(123) 중 제2 액티브 영역(ACT2)과 오버랩되는 부분은 제2 NMOS 트랜지스터(MN2)로 형성될 수 있다.
제2 게이트 라인(122)과 제3 게이트 라인(123)은 제3 메탈 라인(M31)에 의해 게이트 전극이 서로 전기적으로 연결될 수 있고, 제3 메탈 라인(M31) 상에는 제7 컨택 구조체(CA7)가 형성되고, 제7 컨택 구조체(CA7)는 제1 메탈 라인(M1)에 전기적으로 연결될 수 있다. 이에 따라, 도 3에서 설명한 제1 신호(A1)는 제1 메탈 라인(M1)을 따라 전송되며 제7 컨택 구조체(CA7)를 통해 제2 게이트 라인(122)과 제3 게이트 라인(123)의 게이트 전극에 입력 신호로 제공될 수 있다.
즉, 제1 PMOS 트랜지스터(MP1), 제1 NMOS 트랜지스터(MN1), 제2 PMOS 트랜지스터(MP2), 및 제2 NMOS 트랜지스터(MN2)는 제1 신호(A1)를 동일한 입력으로 제공받을 수 있다.
제1 액티브 영역(ACT1) 중 제2 게이트 라인(122)과 제3 게이트 라인(123) 사이의 영역은 제1 드레인 영역일 수 있다. 즉, 제2 게이트 라인(122)에 포함된 제1 PMOS 트랜지스터(MP1)와 제3 게이트 라인(123)에 포함된 제2 PMOS 트랜지스터(MP2)는 제1 드레인 영역을 공유할 수 있다.
제1 드레인 영역 상에는 제5 메탈 구조체(M15)가 형성되고, 제5 메탈 구조체(M15) 상에 제5 컨택 구조체(CA5)가 형성될 수 있다. 제5 컨택 구조체(CA5)는 제5 메탈 구조체(M15)와 전기적으로 연결될 수 있다.
제2 액티브 영역(ACT2) 중 제2 게이트 라인(122)과 제3 게이트 라인(123) 사이의 영역은 제2 드레인 영역일 수 있다. 즉, 제2 게이트 라인(122)에 포함된 제1 NMOS 트랜지스터(MN1)와 제3 게이트 라인(123)에 포함된 제2 NMOS 트랜지스터(MN2)는 제2 드레인 영역을 공유할 수 있다.
제2 드레인 영역 상에는 제6 메탈 구조체(M16)가 형성되고, 제6 메탈 구조체(M16) 상에 제6 컨택 구조체(CA6)가 형성될 수 있다. 제6 컨택 구조체(CA6)는 제6 메탈 구조체(M16)와 전기적으로 연결될 수 있다.
제5 컨택 구조체(CA5)와 제6 컨택 구조체(CA6)는 제2 메탈 라인(M2)에 전기적으로 연결될 수 있다. 제2 메탈 라인(M2)에는 도 3에서 설명한, 제1 신호(A1)의 입력에 따라 출력된 제2 신호(A2)가 전송될 수 있다.
또한, 제2 메탈 라인(M2)은 제3 메탈 라인(M32)을 통해 제4 게이트 라인(124)의 게이트 전극과 전기적으로 연결되며, 제2 메탈 라인(M2)을 따라 전송되는 제2 신호(A2)는 제4 게이트 라인(124)에 포함된 트랜지스터에 입력 신호로 제공될 수 있다.
구체적으로, 제4 게이트 라인(124) 중 제1 액티브 영역(ACT1)과 오버랩되는 부분은 도 3에서 설명한 제3 PMOS 트랜지스터(MP3)이고, 제4 게이트 라인(124) 중 제2 액티브 영역(ACT2)과 오버랩되는 부분은 도 3에서 설명한 제3 NMOS 트랜지스터(MN3)일 수 있다. 즉, 제3 PMOS 트랜지스터(MP3)와 제3 NMOS 트랜지스터(MN3)는 제2 신호(A2)를 입력 신호로 제공받을 수 있다.
본 발명의 기술적 사상에 따르면, 제2 메탈 라인(M2)에 오버랩되는 영역에는, 제1 액티브 영역(ACT1) 또는 제2 액티브 영역(ACT2)을 물리적으로 절단하는 브레이크 영역(break region)을 미포함한다. 즉, 기존의 브레이크 영역을 게이트 전극을 포함하는 게이트 라인으로 대체함으로써, 브레이크 영역을 미포함하는 반도체 장치를 구현할 수 있다. 이에 따라, 게이트 라인에 포함되는 트랜지스터에 가해지는 스트레스의 원인을 제거할 수 있고, 트랜지스터에 가해지는 스트레스를 줄여 반도체 장치의 생산 수율(yield)을 증가시킬 수 있다.
또한, 불필요한 브레이크 영역을 제거하여 반도체 장치의 전체 면적이 증가하는 것도 방지할 수 있다. 이에 대해서는 도 5를 참고하여 설명하기로 한다.
도 5는 종래에 브레이크 영역을 포함하는 반도체 장치를 도시한 레이아웃도이다.
도 5를 참조하면, 제2 게이트 라인(122)과 제4 게이트 라인(124) 사이에 브레이크 영역(BR)이 형성된다. 즉, 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)을 중간에서 절단하는 브레이크 영역(BR)이 형성된다. 이는 불순물 도핑에 있어서 확산 방지를 위해 형성되며, SDB(Single Diffusion Break) 또는 DDB(Double Diffusion Break) 구조로 형성될 수 있다.
브레이크 영역(BR)의 형성에 따라 제2 게이트 라인(122)에 포함된 트랜지스터 또는 제4 게이트 라인(124)에 포함된 트랜지스터에 스트레스를 가할 수 있다. 이는 트랜지스터 성능을 저하시키는 요인이 된다. 본 발명의 기술적 사상에 따르면, 브레이크 영역(BR)을 게이트 전극을 포함하는 게이트 라인으로 대체하여 이러한 문제점을 해결할 수 있다.
다시 도 4를 참고하면, 제2 게이트 라인(122)에 포함된 제1 PMOS 트랜지스터(MP1)의 소스 영역 상에는 제1 메탈 구조체(M11)가 형성되고, 제1 메탈 구조체(M11) 상에는 제1 컨택 구조체(CA1)가 형성되고, 제1 컨택 구조체(CA1)는 제1 파워 레일(101)에 전기적으로 연결될 수 있다. 이에 따라, 제1 PMOS 트랜지스터(MP1)의 소스 영역은 제1 파워 레일(101)로부터 구동 전원(VDD)을 제공받을 수 있다.
제3 게이트 라인(123)에 포함된 제2 PMOS 트랜지스터(MP2)의 소스 영역 상에는 제2 메탈 구조체(M12)가 형성되고, 제2 메탈 구조체(M12) 상에는 제2 컨택 구조체(CA2)가 형성되고, 제2 컨택 구조체(CA2)는 제1 파워 레일(101)에 전기적으로 연결될 수 있다. 이에 따라, 제2 PMOS 트랜지스터(MP2)의 소스 영역은 제1 파워 레일(101)로부터 구동 전원(VDD)을 제공받을 수 있다.
제2 게이트 라인(122)에 포함된 제1 NMOS 트랜지스터(MN1)의 소스 영역 상에는 제3 메탈 구조체(M13)가 형성되고, 제3 메탈 구조체(M13) 상에는 제3 컨택 구조체(CA3)가 형성되고, 제3 컨택 구조체(CA3)는 제2 파워 레일(102)에 전기적으로 연결될 수 있다. 이에 따라, 제1 NMOS 트랜지스터(MN1)의 소스 영역은 제2 파워 레일(102)로부터 그라운드 전원(VSS)을 제공받을 수 있다.
제3 게이트 라인(123)에 포함된 제2 NMOS 트랜지스터(MN2)의 소스 영역 상에는 제4 메탈 구조체(M14)가 형성되고, 제4 메탈 구조체(M14) 상에는 제4 컨택 구조체(CA4)가 형성되고, 제4 컨택 구조체(CA4)는 제2 파워 레일(102)에 전기적으로 연결될 수 있다. 이에 따라, 제2 NMOS 트랜지스터(MN2)의 소스 영역은 제2 파워 레일(102)로부터 그라운드 전원(VSS)을 제공받을 수 있다.
제5 게이트 라인(125)에는, 제1 액티브 영역(ACT1)과 오버랩되는 부분에 도 3에서 설명한 제4 PMOS 트랜지스터(MP4)가 형성될 수 있다. 제5 게이트 라인(125) 상에는 제3 메탈 라인(M33)이 형성되고, 제3 메탈 라인(M33) 상에는 제8 컨택 구조체(CA8)가 형성되고, 제8 컨택 구조체(CA8) 상에는 제4 메탈 라인(M4)이 형성될 수 있다. 제5 게이트 라인(125)과 제4 메탈 라인(M4)은 제3 메탈 라인(M33) 및 제8 컨택 구조체(CA8)를 통해 전기적으로 연결되며, 제4 메탈 라인(M4)을 통해 도 3에서 설명한 제3 신호(B)가 전송될 수 있다. 제3 신호(B)는 제5 게이트 라인(125)에 형성된 제4 PMOS 트랜지스터(MP4)의 게이트 전극에 입력 신호로 제공될 수 있다.
제6 게이트 라인(126)에는, 제2 액티브 영역(ACT2)과 오버랩되는 부분에 도 3에서 설명한 제4 NMOS 트랜지스터(MN4)가 형성될 수 있다. 제6 게이트 라인(126) 상에는 제3 메탈 라인(M34)이 형성되고, 제3 메탈 라인(M34) 상에는 제9 컨택 구조체(CA9)가 형성되고, 제9 컨택 구조체(CA9) 상에는 제5 메탈 라인(M5)이 형성될 수 있다. 제6 게이트 라인(126)과 제5 메탈 라인(M5)은 제3 메탈 라인(M34) 및 제9 컨택 구조체(CA9)를 통해 전기적으로 연결되며, 제5 메탈 라인(M5)을 통해 도 3에서 설명한 제4 신호(C)가 전송될 수 있다. 제4 신호(C)는 제6 게이트 라인(126)에 형성된 제4 NMOS 트랜지스터(MN4)의 게이트 전극에 입력 신호로 제공될 수 있다.
제1 액티브 영역(ACT1)에는 제5 게이트 라인(125)에 포함된 제4 PMOS 트랜지스터(MP4)의 소스 영역이 형성될 수 있으며, 제4 PMOS 트랜지스터(MP4)의 소스 영역 상에는 제10 컨택 구조체(CA10)가 형성될 수 있다. 제10 컨택 구조체(CA10)는 제6 메탈 라인(M6)과 전기적으로 연결될 수 있다.
제2 액티브 영역(ACT2)에는 제6 게이트 라인(126)에 포함된 제4 NMOS 트랜지스터(MN4)의 소스 영역이 형성될 수 있으며, 제4 NMOS 트랜지스터(MN4)의 소스 영역 상에는 제11 컨택 구조체(CA11)가 형성될 수 있다. 제11 컨택 구조체(CA11)는 제6 메탈 라인(M6)과 전기적으로 연결될 수 있다.
제10 컨택 구조체(CA10)와 제11 컨택 구조체(CA11)에 전기적으로 연결된 제6 메탈 라인(M6)에는 도 3에서 설명한 제5 신호(Y)가 출력 신호로 전송될 수 있다.
도 2 및 도 3을 참고하면, 제1 인버터(first inverter)는 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 제3 NMOS 트랜지스터(MN3), 및 제4 NMOS 트랜지스터(MN4)를 포함하는 것으로 도시하였으나, 이하에서는 도 6 내지 도 21을 참고하여 제1 인버터(first inverter)의 다른 예시에 대해 설명한다.
도 6 내지 도 21은 도 2에 포함된 제1 인버터의 예시적인 회로를 도시한 회로도들이다.
도 6을 참조하면, 제1 인버터(first inverter)는 하나의 PMOS 트랜지스터(P1)와 하나의 NMOS 트랜지스터(N1)를 포함할 수 있다. PMOS 트랜지스터(P1)의 소스 노드는 구동 전원(VDD)에 연결되고, NMOS 트랜지스터(N1)의 소스 노드는 그라운드 전원(VSS)에 연결될 수 있다.
PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 드레인 노드를 공유할 수 있으며, PMOS 트랜지스터(P1)의 게이트 노드와 NMOS 트랜지스터(N1)의 게이트 노드는 연결되어 공통된 입력 신호(A)를 제공받을 수 있다.
PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 공통된 드레인 노드로부터 출력 신호(Y)가 출력될 수 있다.
도 7을 참조하면, 제1 인버터(first inverter)는 PMOS 트랜지스터(P1), NMOS 트랜지스터(N1), 및 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)를 포함하는 트랜스퍼 게이트를 포함할 수 있다. PMOS 트랜지스터(P1)의 소스 노드는 구동 전원(VDD)에 연결되고, NMOS 트랜지스터(N1)의 소스 노드는 그라운드 전원(VSS)에 연결될 수 있다.
PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 드레인 노드를 공유할 수 있으며, PMOS 트랜지스터(P1)의 게이트 노드와 NMOS 트랜지스터(N1)의 게이트 노드는 연결되어 공통된 입력 신호(A)를 제공받을 수 있다.
PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 공통된 드레인 노드로부터 출력된 출력 신호(Y)는, PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)를 포함하는 트랜스퍼 게이트를 통하여 전달될 수 있다.
도 8을 참조하면, 제1 인버터(first inverter)는 하나의 NMOS 트랜지스터(N1)를 포함할 수 있다.
NMOS 트랜지스터(N1)의 소스 노드는 그라운드 전원(VSS)에 연결되고, NMOS 트랜지스터(N1)의 드레인 노드는 출력 노드에 연결될 수 있다.
NMOS 트랜지스터(N1)의 게이트 노드는 입력 신호(A)를 제공받을 수 있고, NMOS 트랜지스터(N1)의 드레인 노드를 통해 출력 신호(Y)를 출력할 수 있다.
도 9를 참조하면, 제1 인버터(first inverter)는 하나의 PMOS 트랜지스터(P1)를 포함할 수 있다.
PMOS 트랜지스터(P1)의 소스 노드는 구동 전원(VDD)에 연결되고, PMOS 트랜지스터(P1)의 드레인 노드는 출력 노드에 연결될 수 있다.
PMOS 트랜지스터(P1)의 게이트 노드는 입력 신호(A)를 제공받을 수 있고, PMOS 트랜지스터(P1)의 드레인 노드를 통해 출력 신호(Y)를 출력할 수 있다.
도 10을 참조하면, 제1 인버터(first inverter)는 2개의 PMOS 트랜지스터(P1, P3)와 2개의 NMOS 트랜지스터(N1, N3)를 포함할 수 있다.
PMOS 트랜지스터(P3)의 소스 노드는 구동 전원(VDD)에 연결되고, PMOS 트랜지스터(P3)의 드레인 노드는 PMOS 트랜지스터(P1)의 드레인 노드와 연결될 수 있다.
NMOS 트랜지스터(N3)의 소스 노드는 그라운드 전원(VSS)에 연결되고, NMOS 트랜지스터(N3)의 드레인 노드는 NMOS 트랜지스터(N1)의 드레인 노드와 연결될 수 있다.
PMOS 트랜지스터(P1)의 게이트 노드와 NMOS 트랜지스터(N1)의 게이트 노드는 공통된 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다. PMOS 트랜지스터(P1)의 소스 노드와 NMOS 트랜지스터(N1)의 소스 노드는 공통된 출력 노드에 연결되어 출력 신호(Y)를 출력할 수 있다.
도 11을 참조하면, 제1 인버터(first inverter)는 2개의 PMOS 트랜지스터(P1, P3)와 2개의 NMOS 트랜지스터(N1, N3)를 포함할 수 있다.
PMOS 트랜지스터(P3)의 소스 노드는 구동 전원(VDD)에 연결되고, PMOS 트랜지스터(P3)의 드레인 노드는 PMOS 트랜지스터(P1)의 드레인 노드와 연결될 수 있다.
NMOS 트랜지스터(N3)의 소스 노드는 그라운드 전원(VSS)에 연결되고, NMOS 트랜지스터(N3)의 드레인 노드는 NMOS 트랜지스터(N1)의 드레인 노드와 연결될 수 있다.
PMOS 트랜지스터(P3)의 게이트 노드와 NMOS 트랜지스터(N3)의 게이트 노드는 공통된 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다. PMOS 트랜지스터(P1)의 소스 노드와 NMOS 트랜지스터(N1)의 소스 노드는 공통된 출력 노드에 연결되어 출력 신호(Y)를 출력할 수 있다.
도 12를 참조하면, 제1 인버터(first inverter)는 2개의 PMOS 트랜지스터(P1, P3)와 2개의 NMOS 트랜지스터(N1, N3)를 포함할 수 있다.
PMOS 트랜지스터(P3)의 소스 노드는 구동 전원(VDD)에 연결되고, PMOS 트랜지스터(P3)의 드레인 노드는 PMOS 트랜지스터(P1)의 드레인 노드와 연결될 수 있다.
NMOS 트랜지스터(N3)의 소스 노드는 그라운드 전원(VSS)에 연결되고, NMOS 트랜지스터(N3)의 드레인 노드는 NMOS 트랜지스터(N1)의 드레인 노드와 연결될 수 있다.
PMOS 트랜지스터(P1)의 게이트 노드와 NMOS 트랜지스터(N3)의 게이트 노드는 공통된 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다. PMOS 트랜지스터(P1)의 소스 노드와 NMOS 트랜지스터(N1)의 소스 노드는 공통된 출력 노드에 연결되어 출력 신호(Y)를 출력할 수 있다.
도 13을 참조하면, 제1 인버터(first inverter)는 2개의 PMOS 트랜지스터(P1, P3)와 2개의 NMOS 트랜지스터(N1, N3)를 포함할 수 있다.
PMOS 트랜지스터(P3)의 소스 노드는 구동 전원(VDD)에 연결되고, PMOS 트랜지스터(P3)의 드레인 노드는 PMOS 트랜지스터(P1)의 드레인 노드와 연결될 수 있다.
NMOS 트랜지스터(N3)의 소스 노드는 그라운드 전원(VSS)에 연결되고, NMOS 트랜지스터(N3)의 드레인 노드는 NMOS 트랜지스터(N1)의 드레인 노드와 연결될 수 있다.
PMOS 트랜지스터(P3)의 게이트 노드와 NMOS 트랜지스터(N1)의 게이트 노드는 공통된 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다. PMOS 트랜지스터(P1)의 소스 노드와 NMOS 트랜지스터(N1)의 소스 노드는 공통된 출력 노드에 연결되어 출력 신호(Y)를 출력할 수 있다.
도 14를 참조하면, 제1 인버터(first inverter)는 2개의 PMOS 트랜지스터(P1, P3)를 포함할 수 있다.
PMOS 트랜지스터(P3)의 소스 노드는 구동 전원(VDD)에 연결되고, PMOS 트랜지스터(P3)의 드레인 노드는 PMOS 트랜지스터(P1)의 드레인 노드와 연결될 수 있다.
PMOS 트랜지스터(P1)의 게이트 노드는 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다. PMOS 트랜지스터(P1)의 소스 노드는 출력 노드에 연결되어 출력 신호(Y)를 출력할 수 있다.
도 15를 참조하면, 제1 인버터(first inverter)는 2개의 PMOS 트랜지스터(P1, P3)를 포함할 수 있다.
PMOS 트랜지스터(P3)의 소스 노드는 구동 전원(VDD)에 연결되고, PMOS 트랜지스터(P3)의 드레인 노드는 PMOS 트랜지스터(P1)의 드레인 노드와 연결될 수 있다.
PMOS 트랜지스터(P3)의 게이트 노드는 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다. PMOS 트랜지스터(P1)의 소스 노드는 출력 노드에 연결되어 출력 신호(Y)를 출력할 수 있다.
도 16을 참조하면, 제1 인버터(first inverter)는 2개의 NMOS 트랜지스터(N1, N3)를 포함할 수 있다.
NMOS 트랜지스터(N3)의 소스 노드는 그라운드 전원(VSS)에 연결되고, NMOS 트랜지스터(N3)의 드레인 노드는 NMOS 트랜지스터(N1)의 드레인 노드와 연결될 수 있다.
NMOS 트랜지스터(N1)의 게이트 노드는 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다. NMOS 트랜지스터(N1)의 소스 노드는 출력 노드에 연결되어 출력 신호(Y)를 출력할 수 있다.
도 17을 참조하면, 제1 인버터(first inverter)는 2개의 NMOS 트랜지스터(N1, N3)를 포함할 수 있다.
NMOS 트랜지스터(N3)의 소스 노드는 그라운드 전원(VSS)에 연결되고, NMOS 트랜지스터(N3)의 드레인 노드는 NMOS 트랜지스터(N1)의 드레인 노드와 연결될 수 있다.
NMOS 트랜지스터(N3)의 게이트 노드는 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다. NMOS 트랜지스터(N1)의 소스 노드는 출력 노드에 연결되어 출력 신호(Y)를 출력할 수 있다.
도 18을 참조하면, 제1 인버터(first inverter)는 NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)와 PMOS 트랜지스터(P2)를 포함하는 트랜스퍼 게이트를 포함할 수 있다.
NMOS 트랜지스터(N1)의 소스 노드는 그라운드 전원(VSS)에 연결되고, NMOS 트랜지스터(N1)의 드레인 노드는 트랜스퍼 게이트와 연결될 수 있다.
NMOS 트랜지스터(N1)의 게이트 노드는 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다. NMOS 트랜지스터(N1)의 드레인 노드로부터 출력되는 출력 신호(Y)는 트랜스퍼 게이트를 통하여 전달될 수 있다.
도 19를 참조하면, 제1 인버터(first inverter)는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N2)와 PMOS 트랜지스터(P2)를 포함하는 트랜스퍼 게이트를 포함할 수 있다.
PMOS 트랜지스터(P1)의 소스 노드는 구동 전원(VDD)에 연결되고, PMOS 트랜지스터(P1)의 드레인 노드는 트랜스퍼 게이트와 연결될 수 있다.
PMOS 트랜지스터(P1)의 게이트 노드는 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다. PMOS 트랜지스터(P1)의 드레인 노드로부터 출력되는 출력 신호(Y)는 트랜스퍼 게이트를 통하여 전달될 수 있다.
도 20을 참조하면, 제1 인버터(first inverter)는 PMOS 트랜지스터(P1), NMOS 트랜지스터(N1), 및 NMOS 트랜지스터(N2)를 포함하는 트랜스퍼 게이트를 포함할 수 있다.
PMOS 트랜지스터(P1)의 소스 노드는 구동 전원(VDD)에 연결되고, NMOS 트랜지스터(N1)의 소스 노드는 그라운드 전원(VSS)에 연결되고, PMOS 트랜지스터(P1)의 게이트 노드와 NMOS 트랜지스터(N1)의 게이트 노드는 공통된 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다.
PMOS 트랜지스터(P1)의 드레인 노드와 NMOS 트랜지스터(N1)의 드레인 노드는 공통된 노드에 연결되어 트랜스퍼 게이트와 연결될 수 있다.
PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 공통된 드레인 노드로부터 출력되는 출력 신호(Y)는 트랜스퍼 게이트를 통하여 전달될 수 있다.
도 21을 참조하면, 제1 인버터(first inverter)는 PMOS 트랜지스터(P1), NMOS 트랜지스터(N1), 및 PMOS 트랜지스터(P2)를 포함하는 트랜스퍼 게이트를 포함할 수 있다.
PMOS 트랜지스터(P1)의 소스 노드는 구동 전원(VDD)에 연결되고, NMOS 트랜지스터(N1)의 소스 노드는 그라운드 전원(VSS)에 연결되고, PMOS 트랜지스터(P1)의 게이트 노드와 NMOS 트랜지스터(N1)의 게이트 노드는 공통된 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다.
PMOS 트랜지스터(P1)의 드레인 노드와 NMOS 트랜지스터(N1)의 드레인 노드는 공통된 노드에 연결되어 트랜스퍼 게이트와 연결될 수 있다.
PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 공통된 드레인 노드로부터 출력되는 출력 신호(Y)는 트랜스퍼 게이트를 통하여 전달될 수 있다.
다시, 도 2 및 도 3을 참고하면, 제2 인버터(second inverter)는 제1 PMOS 트랜지스터(MP1), 제1 NMOS 트랜지스터(MN1), 제2 PMOS 트랜지스터(MP2), 및 제2 NMOS 트랜지스터(MN2)를 포함하는 것으로 도시하였으나, 이하에서는 도 22 및 도 23을 참고하여 제2 인버터(second inverter)의 다른 예시에 대해 설명한다.
도 22 및 도 23은 도 2에 포함된 제2 인버터의 예시적인 회로를 도시한 회로도들이다.
도 22를 참조하면, 제2 인버터(second inverter)는 PMOS 트랜지스터(MP11), NMOS 트랜지스터(MN11), 및 PMOS 트랜지스터(MP12)를 포함할 수 있다.
PMOS 트랜지스터(MP11)의 소스 노드는 구동 전원(VDD)에 연결되고, NMOS 트랜지스터(MN11)의 소스 노드는 그라운드 전원(VSS)에 연결될 수 있다.
또한, PMOS 트랜지스터(MP12)의 소스 노드는 구동 전원(VDD)에 연결되고, PMOS 트랜지스터(MP12)의 드레인 노드는 NMOS 트랜지스터(MN11)의 드레인 노드에 연결될 수 있다.
PMOS 트랜지스터(MP11)의 게이트 노드, NMOS 트랜지스터(MN11)의 게이트 노드, 및 PMOS 트랜지스터(MP12)의 게이트 노드는 공통된 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다.
PMOS 트랜지스터(MP11)의 드레인 노드, NMOS 트랜지스터(MN11)의 드레인 노드, 및 PMOS 트랜지스터(MP12)의 드레인 노드는 공통된 출력 노드에 연결되어 출력 신호(Y)를 출력할 수 있다.
도 23을 참조하면, 제2 인버터(second inverter)는 NMOS 트랜지스터(MN12), NMOS 트랜지스터(MN13), 및 PMOS 트랜지스터(MP13)를 포함할 수 있다.
NMOS 트랜지스터(MN12)의 소스 노드는 그라운드 전원(VSS)에 연결되고, NMOS 트랜지스터(MN13)의 소스 노드는 그라운드 전원(VSS)에 연결될 수 있다.
또한, PMOS 트랜지스터(MP13)의 소스 노드는 구동 전원(VDD)에 연결되고, PMOS 트랜지스터(MP13)의 드레인 노드는 NMOS 트랜지스터(MN13)의 드레인 노드에 연결될 수 있다.
NMOS 트랜지스터(MN12)의 게이트 노드, NMOS 트랜지스터(MN13)의 게이트 노드, 및 PMOS 트랜지스터(MP13)의 게이트 노드는 공통된 입력 노드에 연결되어 입력 신호(A)를 제공받을 수 있다.
NMOS 트랜지스터(MN12)의 드레인 노드, NMOS 트랜지스터(MN13)의 드레인 노드, 및 PMOS 트랜지스터(MP13)의 드레인 노드는 공통된 출력 노드에 연결되어 출력 신호(Y)를 출력할 수 있다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 24를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 파워 레일(101), 제2 파워 레일(102), 제1 액티브 영역(ACT1), 제2 액티브 영역(ACT2), 제1 내지 제4 게이트 라인(121~124), 제1 내지 제4 액티브 핀(F1~F4), 제1 내지 제6 메탈 구조체(M11~M16), 제1 내지 제7 컨택 구조체(CA1~CA7), 제1 메탈 라인(M1), 제2 메탈 라인(M2), 제3 메탈 라인(M3) 등을 포함한다.
도 24에 도시된 레이아웃도는, 핀펫(Finfet) 구조를 포함하는 반도체 장치를 의미한다. 제1 내지 제4 액티브 핀(F1~F4)은 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)에 돌출되어 형성될 수 있다. 다만, 본 발명에 따른 기술적 사상은 핀펫(Finfet) 구조와 무관하게 제2 게이트 라인(122)과 제3 게이트 라인(123)이 2개의 핑거 구조를 갖기 때문에 적용될 수 있다.
제1 파워 레일(101), 제2 파워 레일(102), 제1 액티브 영역(ACT1), 제2 액티브 영역(ACT2), 제1 내지 제4 게이트 라인(121~124), 제1 내지 제6 메탈 구조체(M11~M16), 제1 내지 제7 컨택 구조체(CA1~CA7), 제1 메탈 라인(M1), 제2 메탈 라인(M2), 제3 메탈 라인(M3)에 관해서는 위에서 설명한 것과 실질적으로 동일하다.
이상에서 본 발명의 기술적 사상이 적용될 수 있는 구조에 대해 설명하였으나, 본 발명이 이에 제한되는 것은 아니며, 특히, 핑거 구조는 2개 이상을 포함하는 경우에도 적용될 수 있다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 25를 참조하면, 본 발명의 실시예에 따른 전자 시스템(4100)은 컨트롤러(4110), 입출력 장치(4120, I/O), 기억 장치(4130, memory device), 인터페이스(4140) 및 버스(4150, bus)를 포함할 수 있다.
컨트롤러(4110), 입출력 장치(4120), 기억 장치(4130) 및/또는 인터페이스(4140)는 버스(4150)를 통하여 서로 결합 될 수 있다. 버스(4150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(4110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다.
입출력 장치(4120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다.
기억 장치(4130)는 데이터 및/또는 명령어 등을 저장할 수 있다.
인터페이스(4140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(4140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(4140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(4100)은 컨트롤러(4110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 기억 장치(4130) 내에 제공되거나, 컨트롤러(4110), 입출력 장치(4120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(4100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 26 및 도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 26은 태블릿 PC이고, 도 27은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 태블릿 PC, 노트북 등에 사용될 수 있다.
그 밖에, 전자 시스템(도 25의 4100)은 개인용 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 제1 파워 레일
102: 제2 파워 레일
ACT1: 제1 액티브 영역
ACT2: 제2 액티브 영역
121~127: 제1 내지 제7 게이트 라인
F1~F4: 제1 내지 제4 액티브 핀
M11~M16: 제1 내지 제6 메탈 구조체
CA1~CA11: 제1 내지 제11 컨택 구조체
M1~M6: 제1 내지 제6 메탈 라인

Claims (20)

  1. 제1 액티브 영역;
    상기 제1 액티브 영역과 이격되어 배치된 제2 액티브 영역;
    상기 제1 액티브 영역과 상기 제2 액티브 영역에 오버랩되어 배치된 제1 게이트 라인;
    상기 제1 액티브 영역과 상기 제2 액티브 영역에 오버랩되어 배치되고, 상기 제1 게이트 라인과 이격된 제2 게이트 라인;
    상기 제1 액티브 영역과 상기 제2 액티브 영역에 오버랩되어 배치되고, 상기 제1 및 제2 게이트 라인과 이격된 제3 게이트 라인;
    상기 제1 게이트 라인과 상기 제2 게이트 라인을 전기적으로 연결하고, 상기 제1 게이트 라인과 상기 제2 게이트 라인에 공통된 제1 신호를 제공하는 제1 메탈 라인(metal line);
    상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 상기 제1 액티브 영역에 전기적으로 연결된 제1 컨택 구조체;
    상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 상기 제2 액티브 영역에 전기적으로 연결된 제2 컨택 구조체;
    상기 제3 게이트 라인에 전기적으로 연결된 제3 컨택 구조체; 및
    상기 제1 컨택 구조체와 상기 제2 컨택 구조체에 전기적으로 연결되고, 상기 제1 신호의 입력에 따라 출력된 제2 신호를 전송하는 제2 메탈 라인을 포함하고,
    상기 제2 메탈 라인은 상기 제3 컨택 구조체에 전기적으로 연결되고, 상기 제3 게이트 라인은 상기 제2 신호를 상기 제3 컨택 구조체를 통해 입력으로 제공받고,
    상기 제2 메탈 라인에 오버랩되는 영역은, 상기 제1 액티브 영역 또는 상기 제2 액티브 영역을 물리적으로 절단하는 브레이크 영역(break region)을 미포함하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 제1 게이트 라인은 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 PMOS 트랜지스터의 소스 영역은 구동 전원에 전기적으로 연결되고, 상기 제1 NMOS 트랜지스터의 소스 영역은 그라운드(ground) 전원에 전기적으로 연결된 반도체 장치.
  7. 제 6항에 있어서,
    상기 제2 게이트 라인은 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제2 PMOS 트랜지스터는 상기 제1 PMOS 트랜지스터와 제1 드레인 영역을 공유하고, 상기 제1 드레인 영역은 상기 제1 컨택 구조체에 전기적으로 연결된 반도체 장치.
  9. 제 7항에 있어서,
    상기 제2 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터와 제2 드레인 영역을 공유하고, 상기 제2 드레인 영역은 상기 제2 컨택 구조체에 전기적으로 연결된 반도체 장치.
  10. 제1 액티브 영역;
    상기 제1 액티브 영역과 이격되어 배치된 제2 액티브 영역;
    상기 제1 액티브 영역과 상기 제2 액티브 영역에 오버랩되어 배치되고, 서로 이격된 제1 내지 제3 게이트 라인;
    상기 제1 게이트 라인과 상기 제2 게이트 라인에 공통된 제1 신호를 입력으로 제공하는 제1 메탈 라인(metal line);
    상기 제1 신호에 따라 출력된 제2 신호를 전송하고, 상기 제2 신호를 상기 제3 게이트 라인에 입력으로 제공하는 제2 메탈 라인; 및
    상기 제3 게이트 라인에 전기적으로 연결된 컨택 구조체를 포함하고,
    상기 제2 메탈 라인은 상기 컨택 구조체에 전기적으로 연결되고, 상기 제3 게이트 라인은 상기 컨택 구조체를 통해 상기 제2 신호를 입력으로 제공받고,
    상기 제1 게이트 라인과 상기 제3 게이트 라인 사이에 배치되는 상기 제1 액티브 영역과 상기 제2 액티브 영역은 연속적으로(sequentially) 형성된 반도체 장치.
  11. 제 10항에 있어서,
    상기 제1 내지 제3 게이트 라인과 이격되고, 상기 제1 액티브 영역에 오버랩되는 제4 게이트 라인을 더 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 내지 제4 게이트 라인과 이격되고, 상기 제2 액티브 영역에 오버랩되는 제5 게이트 라인을 더 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제4 게이트 라인은 제3 신호를 입력받고, 상기 제5 게이트 라인은 제4 신호를 입력받고, 상기 제2 내지 제4 신호는 서로 다른 신호인 반도체 장치.
  14. 제1 PMOS 트랜지스터와 공통된 제1 드레인 노드를 갖는 제1 NMOS 트랜지스터를 포함하는 제1 게이트 라인;
    제2 PMOS 트랜지스터와 공통된 제2 드레인 노드를 갖는 제2 NMOS 트랜지스터를 포함하는 제2 게이트 라인;
    상기 제1 PMOS 트랜지스터의 게이트 노드, 상기 제1 NMOS 트랜지스터의 게이트 노드, 상기 제2 PMOS 트랜지스터의 게이트 노드, 및 상기 제2 NMOS 트랜지스터의 게이트 노드에 공통으로 연결되어, 제1 신호를 제공하는 제1 노드;
    상기 제1 드레인 노드와 상기 제2 드레인 노드에 공통으로 연결되어 제2 신호를 출력하는 제2 노드;
    상기 제2 노드로부터 출력되는 상기 제2 신호를 입력 신호로 제공받는 제3 PMOS 트랜지스터와 상기 제2 노드로부터 출력되는 상기 제2 신호를 입력 신호로 제공받는 제3 NMOS 트랜지스터를 포함하는 제3 게이트 라인; 및
    상기 제2 노드와 연결되고 상기 제2 신호를 입력받아 상기 제3 게이트 라인에 제공하는 제3 노드를 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 PMOS 트랜지스터의 소스 노드는 구동 전원에 연결되고, 상기 제1 NMOS 트랜지스터의 소스 노드는 그라운드(ground) 전원에 연결된 반도체 장치.
  16. 제 14항에 있어서,
    상기 제3 PMOS 트랜지스터와 공통된 드레인 노드를 갖는 제4 PMOS 트랜지스터를 더 포함하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 제3 NMOS 트랜지스터와 공통된 드레인 노드를 갖는 제4 NMOS 트랜지스터를 더 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제4 PMOS 트랜지스터의 소스 노드와 상기 제4 NMOS 트랜지스터의 소스 노드는 공통된 출력 노드에 연결된 반도체 장치.
  19. 제 18항에 있어서,
    상기 제4 PMOS 트랜지스터는 제3 신호를 입력받고, 상기 제4 NMOS 트랜지스터는 제4 신호를 입력받고, 상기 출력 노드를 통해 제5 신호를 출력하는 반도체 장치.
  20. 제1 방향으로 연장된 제1 액티브 핀;
    상기 제1 액티브 핀과 이격되고, 상기 제1 방향으로 연장된 제2 액티브 핀;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 액티브 핀과 상기 제2 액티브 핀에 오버랩되는 제1 게이트 라인;
    상기 제2 방향으로 연장되고, 상기 제1 게이트 라인과 이격되고, 상기 제1 액티브 핀과 상기 제2 액티브 핀에 오버랩되는 제2 게이트 라인;
    상기 제2 방향으로 연장되고, 상기 제1 및 제2 게이트 라인과 이격되고, 상기 제1 액티브 핀과 상기 제2 액티브 핀에 오버랩되는 제3 게이트 라인;
    상기 제1 게이트 라인과 상기 제2 게이트 라인을 전기적으로 연결하고, 상기 제1 게이트 라인과 상기 제2 게이트 라인에 공통된 제1 신호를 제공하는 제1 메탈 라인(metal line);
    상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 상기 제1 액티브 핀에 전기적으로 연결되고, 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 상기 제2 액티브 핀에 전기적으로 연결되어, 상기 제1 신호에 따라 출력된 제2 신호를 전송하는 제2 메탈 라인; 및
    상기 제3 게이트 라인에 전기적으로 연결된 컨택 구조체를 포함하고,
    상기 제2 메탈 라인은 상기 컨택 구조체에 전기적으로 연결되고, 상기 제3 게이트 라인은 상기 제2 신호를 상기 컨택 구조체를 통해 입력으로 제공받고,
    상기 제2 메탈 라인에 오버랩되는 영역은, 상기 제1 액티브 핀 또는 상기 제2 액티브 핀을 물리적으로 절단하는 브레이크 영역(break region)을 미포함하는 반도체 장치.
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